DE2704627B2 - Anordnung zur Fehlerkorrektur von binärer Information - Google Patents

Description

Die Erfindung betrifft eine Anordnung zur Fehlerkorrektur von binärer Information, die unter Benutzung von Verschlüßlern und Entschlüßlern übertragen wird, welche Information als differentiell verschlüsselte, je 90° phasenverschobene Daten abgeben und die einen gefalteten Mn (Mn[tief]o, Mk[tief]o) Code mit der verkürzten Paritätsmatrix H = (D, TD, T[hoch]2 D, ..., T[hoch]m-1 D) benutzen; wo D eine binäre Matrix (n[tief]o-k[tief]o) M x n[tief]o und T eine Schiebematrix ist, die durch definiert ist,

wobei M[i[tief]j) eine Submatrix von H darstellt, bei der alle Zeilen fortfallen, zu denen das i-te Bit Null ist, bei der die i-te Spalte von M(i[tief]j) das Gewicht vier und alle anderen Spalten von M(i[tief]j) das Gewicht null oder eins haben.

Das der Erfindung zugrunde liegende Modulationsverfahren, DQPSK genannt, ist besonders wirksam für die Informationsübertragung über Satelliten. Bei einem bekannten Verfahren der DQPSK-Technik verursachen zwei aufeinanderfolgende Bits in einer Bitfolge i[tief]1, i[tief]2, ..., i[tief]n eine Verschiebung kleines Theta in der Phase kleines Psi des Trägersignals, indem die Kombination [(0,0), (0,1), (1,1), (1,0)] der zwei Bits 1[tief]n und i[tief]n+1 als Verschiebung kleines Theta vom Betrag 0°, 90°, 180° bzw. 270° der Phase kleines Psi des Trägersignals festgelegt wird. In anderen Worten wird mit DQPSK die Information zweier aufeinanderfolgender Bits i[tief]n, i[tief]n+1 verschlüsselt als die Differenz zwischen aufeinanderfolgenden Phasen kleines Psi[tief]i+1 - kleines Psi[tief]i.

Die Verschlüsselung durch Phasenverschiebung ist wirksamer als die der Frequenzlastung und der Vorteil von DQPSK liegt darin, dass keine Bezugsphase übertragen werden muss, um bei der Demodulation der übertragenen Daten Mehrdeutigkeit zu vermeiden. Nachteilig bei DQPSK ist jedoch, dass bei einem Einzelbitfehler oder bei einem Fehler von 90° in der Phasenlage während der Übertragung von kleines Psi[tief]i, der Ausgang des differentiellen Entschlüßlers zwei Einzelbitfehler enthält, nämlich bei der Bestimmung kleines Psi[tief]i - kleines Psi[tief]i-1 und bei der Bestimmung kleines Psi[tief]i+1 - kleines Psi[tief]i. Auf diese Weise wird die Bitfehlerrate verdoppelt und Bitfehler werden verknüpft. Die Verknüpfung von Fehlern ist das ernstere Problem, weil sie die Wirksamkeit des Korrekturcodes für Zufallsfehler schwer beeinträchtigt. Wenn z.B. ein die Einzelfehler korrigierender gefalteter Code zur vorausschauenden Fehlerberichtigung benutzt wird, so ist keine Garantie gegeben, dass er auch Doppelbitfehler korrigieren kann.

Als Abhilfe wurde schon vorgeschlagen, die Fehlerkorrektur vor der differentiellen Entschlüsselung der Daten vorzunehmen. Dabei braucht der Entschlüßler für den Korrekturcode sich nicht mit Doppelbitfehlern abzugeben, sondern begegnet nur der gleichen Phasen-Mehrdeutigkeit, mit der die differentielle Entschlüsslung normalerweise fertig wird. Zur Behebung der Vieldeutigkeit wird am Anfang und jedes Mal bei Phasenwechsel von 90° eine Zustandsfeststellung gemacht. Dabei geht viel von dem Vorteil der differentiellen Codierung verloren.

Eine andere Lösung ist die Übertragung benachbarter Bitpaare auf unterschiedlichen Kanälen; die Ausgangssignale werden dann verschachtelt, so dass Einbitfehler nicht automatisch als Doppelbitfehler notiert werden können. Die Schwierigkeit bei dieser Lösung besteht in dem vergrößerten Aufwand an Apparatur zur Übertragung und Korrektur der Daten; dadurch wird die Fehlerrate in den übertragenen Daten vergrößert.

Zwei andere Lösungsmöglichkeiten wären die Benutzung eines Codes, der Fehler innerhalb einer Vierbitübertragung korrigiert oder die Benutzung eines Codes für die Korrektur von Doppelbitfehlern zum Zwecke der Korrektur von Einbit-Phasenfehlern. Beide letztgenannten Möglichkeiten sind sehr unwirtschaftlich.

Aufgabe der Erfindung ist es, eine wirtschaftliche Anordnung zur Fehlerkorrektur von binären Informationen zu schaffen, die alle Einzelbit- und die meisten Doppellbitfehler zu korrigieren imstande ist.

Die Erfindung ist gekennzeichnet durch eine erste mit dem Eingang einer Verschlüsselungseinrichtung verbundenen Schieberegisterschaltung, welche differentiell codierte, je um 90° phasenverschobene Daten abgibt, eine Bitfolge in eine Mehrzahl von Gruppen aufteilt und zu jeder Gruppe Paritätsbits gemäß der Submatrix M(i[tief]j) erzeugt, wobei die Ausschließlich-ODER-Spalten i, i+1, i+2, i+3 von M(i[tief]j) das Gewicht null oder eins haben, falls i[tief]j, < i oder i[tief]j > i+3 und wobei die Ausschließlich-ODER-Spalten i, i+1, i+2, i+3 von M(i[tief]j) ein Gewicht von drei oder vier haben, falls i[tief]j - i = 0, 1, 2 oder 3 ist; durch eine zweite Schieberegisterschaltung, gespeist von einer Entschlüsselungseinrichtung für differentiell codierte, je um 90° phasenverschobene Daten, zur Aufteilung einer Folge entschlüsselter Datenbits in eine Anzahl von Bitgruppen aus Informations- und Paritätsbits und durch eine dritte, der zweiten nachgeschaltete Schieberegisterschaltung, zur Aufnahme der Fehlervektoren der Folge und zur Korrektur der Datenbits.

Nachstehend soll die Erfindung an Hand von Ausführungsbeispielen erläutert werden.

Fig. 1 zeigt ein DQPSK-System mit der Erfindung;

Fig. 2 zeigt einen Verschlüßler zur Erzeugung der Paritätsbits in der Anordnung nach Fig. 1;

Fig. 3 zeigt die Anordnung zur Berechnung der Fehlervektoren in Anordnung nach Fig. 1, und

Fig. 4 zeigt den Entschlüßler zur Bildung der korrigierten Informationsbits in der Anordnung nach Fig. 1.

Die Erfindung macht von einem gefalteten Code Gebrauch, der alle Einzelbitfehler und die meisten Doppelbitfehler korrigiert, die bei DQPSK auftreten. Ein gefalteter Code (Mn[tief]o, Mk[tief]o) hat die verkürzte Matrix zur Paritätsprüfung

H = (D, TD, T[hoch]2D, ..., T[hoch]m-1 D),

wobei D eine binäre Matrix (n[tief]o-k[tief]o) M x n[tief]o und T die Verschiebematrix ist, welche durch definiert ist.

Für einen Code in systematischer Form entsprechen die Spalten i[tief]1, i[tief]2, ..., i[tief]ko von D den Informationsbits und die restlichen Spalten n[tief]o - k[tief]o entsprechen den Paritätsbits. M(i[tief]j) möge die Untermatrix von H sein, die durch Weglassen aller Zeilen entsteht, in denen das i[tief]j-te Bit null ist. Ein solcher Code ist durch Majoritätsschaltungen decodierbar; er ist ein Zweibitfehler korrigierender Code unter der Bedingung, dass für j = 1, 2, ..., k[tief]o,

1. die i[tief]j-te Spalte von M(i[tief]j) das Gewicht vier hat und

2. jede andere Spalte von M(i[tief]j) das Gewicht null oder eins hat.

Die M(i[tief]j) entsprechenden Gleichungen zur Paritätsprüfung sind mit anderen Worten gegen die i[tief]j Bits um 90° phasenverschoben. Jeder solche Code korrigiert alle Einzel- und Doppelbitfehler und kann deshalb jeden einzelnen DQPSK-Kanalfehler korrigieren (der ein Zweibitfehler ist).

Der oben beschriebene Code kann nicht generell doppelte DQPSK-Kanalfehler korrigieren. Ein doppelter Kanalfehler ist entweder eine einzelne 180° Phasenverschiebung oder zwei getrennte 90° Phasenverschiebungen. Der Code kann 180° Phasenverschiebungen korrigieren, wenn für j = 1, 2, ..., k[tief]o und für i = 1, 2, ..., mn[tief]o - 3,

3. das Exklusive ODER der Spalten i, i+1, i+2, i+3 von M(i[tief]j) das Gewicht null oder eins hat mit i[tief]j < i oder i[tief]j > i+3,

4. das Exklusive ODER der Spalten i, i+1, i+2, i+3 von M(i[tief]j) das Gewicht drei oder vier hat mit i[tief]j - i = 0, 1, 2 oder 3.

Der Code korrigiert zwei 90°-Fehler, wenn bei j = 1, 2, ..., k[tief]o und i = 1, 2, ..., mn[tief]o - 1,

5. das Exklusive ODER der Spalten i und i+k von M(i[tief]j) das Gewicht null oder eins hat bei i ungleich i[tief]j und i+k ungleich i[tief]j, für k = 1, 2, 3,

6. Spalte i von M(i[tief]j) das Gewicht null hat bei |i-i[tief]j| kleiner gleich 4.

Beim Ausführungsbeispiel ist ein Code mit 40% Redundanz, ein sogenannter (40, 24) Code benutzt, bei dem n[tief]o = 5, k[tief]o = 3 und m = 8 sind. Von jeder Folge von 40 übertragenen Bits sind 24 Informationsbits und der Rest sind Paritätsbits. Zwei Paritätsbits dienen zur Korrektur je eines Satzes aus drei Informationsbits der Folge. Die Zeitparitätsbits werden nach den folgenden Gleichungen gebildet:

(1)

wobei i[hoch]a[tief]8, i[hoch]b[tief]8 und i[hoch]c[tief]8 die Informationsbits des Satzes sind, der durch die Paritätsbits P[hoch]a[tief]8 und P[hoch]b[tief]8 korrigiert wird, während die anderen Informationsbits aus den sieben Sätzen der Folge stammen, die dem Satz i[hoch]a[tief]8, i[hoch]b[tief]8 und i[hoch]c[tief]8 vorauslaufen.

Angenommen P[hoch]a'[tief]8, i[hoch]a'[tief]8, i[hoch]b'[tief]8, P[hoch]b'[tief]8 und i[hoch]c'[tief]8 stellen einen Block von zum Zeitpunkt k empfangenen Bits dar. Der Fehlervektor (Syndrom) wird dann folgendermaßen berechnet:

(2)

Weiter mögen e[hoch]a[tief]k, e[hoch]b[tief]k und e[hoch]c[tief]k die Fehlerbits sein, die zu den Informationsbits a, b, c für die Zeit k gehören. Dann gilt:

(3)

Der Wert des Fehlerbits e[hoch]a[tief]1 wird ermittelt zu

(4)

Wenn e[hoch]a[tief]1 mit dem Wert 1 ermittelt ist, dann wird i[hoch]a'[tief]1 über eine Exklusiv-ODER-Bedingung mit e[hoch]a[tief]1 verbunden und ergibt i[hoch]a[tief]1. In diesem Falle werden die Fehlervektoren S[hoch]a[tief]1, S[hoch]b[tief]1, S[hoch]b[tief]3 und S[hoch]b[tief]6 komplementiert ehe das nächste Bit decodiert wird. die Komplementierung beseitigt die Wirkung von e[hoch]a[tief]1 bei den Fehlervektoren. In gleicher Weise werden e[hoch]b[tief]1 und e[hoch]c[tief]1 mit den folgenden Regeln ermittelt:

(5)

(6)

Der benutzte Code genügt den Bedingungen 1, 2, 3 und 4. Die Bedingungen 5 und 6 können nicht in allen Fällen erfüllt werden, der vorliegende Code genügt jedoch den Bedingungen 5 und 6 in möglichst vielen Fällen. Das bedeutet, er genügt der Bedingung 5 in 299 von 327 Fällen und genügt der Bedingung 6 in 6 von 15 Fällen. Der Code kann also zwar nicht alle möglichen Doppelbitfehler korrigieren, er kann jedoch etwa 70% der differentiellen Doppelbitfehler korrigieren.

Anhand der Figuren soll nun die erfindungsgemäße Anordnung beschrieben werden. Von jeweils 24 Datenbits werden die Informationsbits i in Sätze von je drei Bits aufgespalten. Diese Dreibitsätze werden dem fehlerkorrigierenden Verschlüßler 10 (Fig. 1) zugeführt, und in ihm werden die Paritätsbits gemäß der Gleichung (1) generiert. Paritätsbits und Informationsbits gelangen dann in den Phasenverschlüßler 12, wo je zwei aufeinanderfolgende Bits einer Phasenverschiebung um einen Winkel kleines Theta unterworfen werden, die Tabelle 14 der Fig. 1 zeigt den Zusammenhang. Abhängig vom Zustand jedes der Bits werden diese Phasenänderungen dann zur Modulation der Phase des Trägers in dem Differentialverschlüßler 16 benutzt, so dass nach dem ersten Phasenwechsel die Phase des Trägers kleines Psi[tief]1 = kleines Theta[tief]1. Nach dem zweiten Phasenwechsel ist dann die Phase des Trägers kleines Psi[tief]2 = kleines Psi[tief]1 + kleines Theta[tief]2 usw., so dass die Daten nunmehr die Form von Phasenverschiebungen des Trägersignals haben.

Der Träger mit der phasencodierten Information wird zu einer zweiten Station übertragen; wo ein differentieller Entschlüßler 20 die Änderungen in der Phasenlage des Trägers in Phasenverschiebungen umsetzt, so dass das Ausgangssignal kleines Theta' des Decoders 20 nach dem ersten Phasenwechsel den Wert kleines Psi'[tief]1 und nach dem zweiten Phasenwechsel den Wert kleines Psi'[tief]2 - kleines Psi'[tief]1 und sofort annimmt. Der nachfolgende Phasenentschlüßler 22 setzt die Daten in Binärsignale um, so dass zwei Paritätsbits P[hoch]a[tief]8 und P[hoch]b[tief]8 und drei Informationsbits i[hoch]a'[tief]8, i[hoch]b'[tief]8 und i[hoch]c'[tief]8 für jeden Satz entstehen. Mit den Paritäts- und Datenbits eines Satzes und einigen Bits des vorhergehenden Satzes (unter der Annahme sie sind fehlerfrei) bildet der fehlerkorrigierende Entschlüßler 24 die richtigen Datenbits des betrachteten Satzes i[hoch]a[tief]8, i[hoch]b[tief]8 und i[hoch]c[tief]8.

Aus der Fig. 2 lässt sich ersehen, wie die Paritätsbits generiert werden. Ein serieller Strang von Datenbits wird je einem Eingang der drei UND-Schaltungen 26a, 26b, 26c zugeführt. Der zweite Eingang der drei Schaltungen ist mit je einem Ausgang eines dreistufigen Ringzählers 28 verbunden, welcher mit der Datenübertragung so synchronisiert ist, dass jedes Bit eines Dreibitsatzes durch eine andere der drei UND-Schaltungen läuft. Die Ausgänge der UND-Schaltungen sind mit je einem achtstufigen Schieberegister 30a, 30b, 30c verbunden, das Informationsbits aus den sieben Sätzen einer Folge enthält. In Übereinstimmung mit der Gleichung (1) sind gewisse Bitstellen an Ausschließlich-ODER-Schaltungen 32a bis 32j angeschlossen und erzeugen auf diese Weise Paritätsbits für den betrachteten Satz. Die Bits dieses Satzes und die erzeugten Paritätsbits werden einem Eingang je einer separaten UND-Schaltung zugeführt, die mit 34a bis 34e bezeichnet sind. Ein Ringzähler 36 ist an die anderen Eingänge der UND-Schaltungen 34a-34e angeschlossen und macht sie nacheinander durchlässig, so dass auf der gemeinsamen Ausgangsleitung eine Folge von zwei Paritätsbits und drei Informationsbits auftritt. Diese fünf Bits werden dem Phasenverschlüßler 10 zugeführt.

Fig. 3 lässt erkennen, wie die Fehlervektoren (Syndrom) gebildet werden. Der serielle Strang von Datenbits aus dem Entschlüßler 22 gelangt über die vom Ringzähler 40 gesteuerten UND-Schaltungen 38a bis 38e in getrennte Schieberegister 42a, 42b, 42c, welche Daten vom vorhergehenden Satz der Folge enthalten. Diese Bits werden miteinander und mit dem betrachteten Satz von Paritätsbits den Ausschließlich-ODER-Schaltungen 44a bis 44j zugeführt und erzeugen dort die Fehlervektoren S[hoch]a[tief]8 und S[hoch]b[tief]8 in Übereinstimmung mit den Gleichungen (2). Die Fehlervektoren werden in zwei weitere Schieberegister 46a und 46b eingespeist und die Ausgangsleitungen aller fünf Schieberegister werden parallel der Fehlerkorrekturschaltung von Fig. 4 zugeführt.

Dort sind drei Gruppen von je drei Schieberegistern 48, 50 und 52 vorgesehen. Jede Gruppe empfängt eines der drei Informationsbits i[hoch]a'[tief]8, i[hoch]b'[tief]8 und i[hoch]c'[tief]8 sowie beide Fehlervektoren S[hoch]a[tief]8 und S[hoch]b[tief]8. Die Fehlervektoren werden in den Modulo 2 Addierern 54a, 54b, 54c in Übereinstimmung mit den Gleichungen (4), (5) und (6) aufaddiert. Die Ausgangssignale der Addierer werden zusammen mit den zugeordneten Informationsbits i[hoch]a'[tief]8, i[hoch]b'[tief]1 und i[hoch]c'[tief]1 Ausschließlich-ODER-Schaltungen 56a, 56b, 56c zugeführt, an deren Ausgang die korrigierten Informationsbits i[hoch]a[tief]1, i[hoch]b[tief]1 und i[hoch]c[tief]1 erscheinen. Die Ausgänge der ODER-Schaltungen führen zu UND-Schaltungen 58a bis 58c; unter Mitwirkung des Ringzählers 60 werden hier die Informationsbits in die Serienform überführt.

Claims (3)

1. Anordnung zur Fehlerkorrektur von binärer Information, die unter Benutzung von Verschlüßlern und Entschlüßlern übertragen wird, welche Information als differentiell verschlüsselte, je 90° phasenverschobene Daten abgeben und die einen gefalteten Mn(Mn[tief]o, Mk[tief]o) Code mit der verkürzten Paritätsmatrix H = (D, TD, T[hoch]2 D, ..., T[hoch]m-1 D) benutzen; wo D eine binäre Matrix (n[tief]o-k[tief]o)M x n[tief]o) und T eine Schiebematrix ist, die durch definiert ist,

wobei M(i[tief]j) eine Submatrix von H darstellt, bei der alle Zeilen fortfallen, zu denen das i-te Bit Null ist, bei der die i-te Spalte von M(i[tief]j) das Gewicht vier und alle anderen Spalten von M(i[tief]j) das Gewicht null oder eins haben, gekennzeichnet durch eine erste mit dem Eingang einer Verschlüsselungseinrichtung verbundenen Schieberegisterschaltung, welche differentiell codierte, je um 90° phasenverschobene Daten abgibt, eine Bitfolge in eine Mehrzahl von Gruppen aufteilt und zu jeder Gruppe Paritätsbits gemäß der Submatrix M(i[tief]j) erzeugt, wobei die Ausschließlich-ODER-Spalten i, i+1, i+2, i+3 von M(i[tief]j) das Gewicht null oder eins haben, falls i[tief]j < i oder i[tief]j > i+3 und wobei die Ausschließlich-ODER-Spalten i, i+1, i+2, i+3 von M(i[tief]j) ein Gewicht von drei oder vier haben, falls i[tief]j - i = 0, 1, 2 oder 3 ist;

durch eine zweite Schieberegisterschaltung, gespeist von einer Entschlüsselungseinrichtung für differentiell codierte, je um 90° phasenverschobene Daten, zur Aufteilung einer Folge entschlüsselter Datenbits in eine Anzahl von Bitgruppen aus Informations- und Paritätsbits und durch eine dritte, der zweiten nachgeschaltete Schieberegisterschaltung, zur Aufnahme der Fehlervektoren der Folge und zur Korrektur der Datenbits.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, dass die ersten, zweiten und dritten Schieberegisteranordnungen die Ver- und Entschlüsselung gemäß der Submatrix M(i[tief]j) vornehmen, wobei die Ausschließlich-ODER-Schaltungen der meisten Spalten i und 2 + k von M(i[tief]j) das Gewicht null oder eins erhalten, wenn i ungleich i[tief]j sind (für k = 1,2,3) und wobei ein Teil der Spalten von M(i[tief]j) das Gewicht null erhalten, wenn |i-i[tief]j| kleiner gleich 4 ist.

3. Anordnung nach Anspruch 1, gekennzeichnet durch Einrichtungen in der ersten Schieberegisterschaltung zur Aufteilung einer Folge von 24 Informationsbits in acht Gruppen zu drei Bits und zur Bildung von zwei Paritätsbits für jede Gruppe gemäß den Gleichungen wobei i[hoch]a[tief]8, i[hoch]b[tief]8, i[hoch]c[tief]8 die Informationsbits und P[hoch]a[tief]8, P[hoch]b[tief]8 die Paritätsbits der betrachteten Gruppe von Bits sind, während die übrigen Informationsbits aus den sieben Gruppen der Folge stammen, die der Gruppe i[hoch]a[tief]8, i[hoch]b[tief]8, i[hoch]c[tief]8 vorauslaufen; durch Einrichtungen in der zweiten Schieberegisterschaltung zur Erzeugung von Fehlervektoren gemäß den Gleichungen durch Einrichtungen in der dritten Schieberegisterschaltung zur Korrektur fehlerhafter Bits gemäß den Gleichungen wobei