DE2162393A1

DE2162393A1 - COMPUTER WITH A CENTRAL PROCESSOR UNIT

Info

Publication number: DE2162393A1
Application number: DE19712162393
Authority: DE
Inventors: Egon Dr Ing Wiethoff
Original assignee: Krantz Elektronik & Co KG GmbH
Current assignee: Krantz Elektronik & Co KG GmbH
Priority date: 1971-12-16
Filing date: 1971-12-16
Publication date: 1973-06-20

Description

Bez.: Rechner mit einer Zentralen Prozessorainheit Bez.: Rechner mit einer Zentralen Prozessoreinheit Die Erfindung betrifft einen Rechner mit einer Zentralen Prozessoreinheit und selbständig arbeitenden Datenkanälen, die gemeinsam über einen eine Prioritätssteuerung aufweisenden Speicherbus an Speichereinheiten angeschlossen sind.Des .: Computer with a central processor unit Des .: Computer with a central processor unit The invention relates to a computer with a Central processor unit and independently working data channels that work together via a memory bus having a priority control to memory units are connected.

Bei Kleinrechnern findet das Speicherbus-Prinzip Anwendung, um damit ein llöchstmaß an Leistungsfähigkeit und Flexibilität zu erzielen. Bei diesem Prins arbeiten die Zentrale Prozessoreinheit und die Datenkanäle selbständig und weitgehend unabhängig voneinander an dem gemeinsamen Speicher. Dabei erfolgt der Zugriff zum Speicher über den eine Art Sammelschiene darstellenden Speicherbus, der für die Einhaltung einer beabsichtigten Reihenfolge der Zugriffe eine Prioritätssteuerung aufweist.The memory bus principle is used in small computers to allow to achieve the highest level of efficiency and flexibility. With this prins work the central processing unit and the data channels independently and largely independently of one another in the shared memory. This takes place access to the memory via the memory bus, which is a kind of busbar, a priority control for maintaining an intended sequence of accesses having.

Durch das Speicherbus-Prinzip lassen sich die Datenkanäle und die Zentrale Prozessoreinheit in zeitlicher Überschneidung ohne zeitraubende Software-Unterstützung betreiben Darüberhinaus gewährleistet das Speicherbus-Prinzip bei entsprechend logischer Gestaltung des Speicherbus eine weitgehende Modularität.The data channels and the Central processor unit in temporal overlap without time-consuming software support In addition, the memory bus principle ensures that the system is appropriately logical Design of the memory bus an extensive modularity.

Ein Nachteil des Speicherbus-Prinzip besteht darin, daß Jeglichor Datentransfer über den Speicherbus gehen muß, wobei die Transfergeschwtndigkeit des Speicherbus unmittelbar it der Zykluszeit des Speichers z. B. DQQ ns verknüpft ist.A disadvantage of the memory bus principle is that Jeglichor Data transfer must go over the memory bus, with the transfer rate the memory bus immediately it the cycle time of the memory z. B. DQQ ns linked is.

Auch wenn Jeder Datenkanal für sich mit er Geschwindig keit, z. B. theoretisch mit 1,1 Mio. Bytes pro sec., arbeiten kann, so muß dock bei einer sogenannten "worst-case"-Rechnung berücksichtigt werden, daß alle Datenkanäle gleichzeitig einen Zugriff ziun Speicher wischen.Even if each data channel for itself with speed, z. B. theoretically with 1.1 million bytes per sec., so must dock with a so-called "worst-case" calculation is taken into account that all data channels one at the same time Swipe access to memory.

Bei vielen Datenkanälen liegt daher die effektive Transfergeschwindigkeit zeitweise erheblich unterhalb der theoretisch möglichen Geschwindigkeit.The effective transfer speed therefore lies with many data channels at times considerably below the theoretically possible speed.

Hinzu kommt, daß auch die tatsächliche Arbeitsgeschwindigkeit der Zentralen Prozessoreinheit, der die niedrigste Priorität am Speicherbus eingeräumt ist, bei starker Beanspruchung des Bus durch die Datenkanäle auf weniger als die Hälfte herabsinken kann.In addition, the actual working speed of the Central processing unit that gives the lowest priority on the memory bus is, if the bus is heavily used by the data channels, to less than the Half can sink.

rie Erfindung hat sich die Aufgabe gestellt, einen Rechner mit einer Zentralen Prozessoreinheit zu schaffen, dem unter Beibehaltung des an sich vorteilhaften Speicherbus-Prinzips die vorbeschriebenen Nachteile nicht anhaften.rie invention has set itself the task of creating a computer with a To create central processing unit, while maintaining the advantageous in itself Memory bus principle does not adhere to the disadvantages described above.

Die Erfindun# geht von einem Rechner mit einer Zentralen Prozessoreinhei t und selbständig arbeitenden Datenkanälen aus, die gemeinsam über einen mit einer Prioritätssteuerung ausgestatteten Speicherbus an Speichereinheiten angeschlossen sind und schlägt zur Lösung der gestellten Aufgabe vor, daß mit dem rpeicherbus mindestens ein weiterer Speicherbus in arbindung steht, dem wiederum selbständig arbeitende Date ranle und Speichereinheiten zugeordnet sind0 Bei dem erfindungsgemäßen Rechner arbeiten die Speichereinheiten an Jedem weiteren Speicherbus asynchron und vollständig unabhängig von den Speichereinheiten am ersten Speicherbus, so daß durch den Datentransfer über die Datenkanäle, beispielsweise am zweiten Speicherbus, der Betrieb am ersten Speicherbus nicht beeinträchtigt wird. Erst nachdem die Übertragung eines Datenblockes vollständig durchgeführt ist, meldet der betreffende Datenkanal der Zentralen Prozessoreinheit den Vollzug durch einen Interrupt, wie es in gleicher Weise am ersten Speicherbus geschieht.The invention starts with a computer with a central processor unit t and independently working data channels that share a with a Priority control equipped memory bus connected to memory units are and suggests to solve the problem that with the memory bus at least one other memory bus is connected, which in turn is independent working data bank and storage units are allocated 0 at In the computer according to the invention, the memory units work on each additional memory bus asynchronously and completely independent of the memory units on the first memory bus, so that the data transfer via the data channels, for example on the second memory bus, operation on the first memory bus is not impaired. Only after the transfer of a data block has been completed, the relevant data channel reports the central processing unit complies with an interrupt, as in the same Way happens on the first memory bus.

Nach einer weiteren Ausbildung der Erfindung sind mehrere oder alle Speicherbuses an eine eigene Zentrale Prozessoreinheit angeschlossen.According to a further embodiment of the invention, several or all are Memory bus connected to its own central processing unit.

Auf diese Weise gelangt die Erfindung zu mehreren, absolut selbständigen Systemen, die durch die Verbindungen zwischen den Speicherbuses derart miteinander koppelbar sind, daß jedes System Zugriff zu den Speichern der anderen hat.-Schon mit der Erweiterung des Rechners durch nur einen zusätzlichen Speicherbus läßt sich durch das gleichzeitige Arbeiten beider Systeme an verschiedenen Aufgaben die Arbeitsgeschwindigkeit und damit die Leistung verdoppeln.In this way, the invention comes to several, absolutely independent Systems that are interconnected by the connections between the memory buses can be coupled so that each system has access to the memories of the other with the expansion of the computer by just one additional memory bus by working at the same time both systems at different Tasks double the working speed and thus the performance.

Dabei entfallen die Verlustzeiten für die Betriebs-Software einer Vordergrund#Hintergrund-Verarbeitung.This eliminates the downtime for the operating software of a Foreground # background processing.

Mit dem erfindungsgemäßen Rechner entfällt auch die Speicherkapazität für das Betriebsprogramm der Vordergrund-Hintergrund-Verarbeitung, so daß insgesamt die Speicherkapazität geringer beansprucht wird.The computer according to the invention also eliminates the storage capacity for the operating program of the foreground-background processing, so that a total of the storage capacity is used less.

In der Zeichnung sind zwei Ausführungsbeispiele des erfindungsgernäßen Rechners schematisch dargestellt.In the drawing are two exemplary embodiments of the inventive Computer shown schematically.

Fig. 1 zeigt einen Rechner mit zwei Speicherbuses und Fig. 2 den Rechner gemäß Fig. 1, wobei dem zweiten Speicherbus eine eigene Prozessoreinheit zugeordnet ist. Fig. 1 shows a computer with two memory buses and Fig. 2 shows the Computer according to FIG. 1, the second memory bus having its own processor unit assigned.

Eine Zentrale Prozessoreinheit 1 steht über einen Speicherbus 2 einerseits mit Speichereinheiten 3 und andererseits mit Datenkanälen 4, die zu einer Peripherie o führen, in Verbindung.A central processor unit 1 is on the one hand via a memory bus 2 with storage units 3 and on the other hand with data channels 4, which lead to a periphery o lead in connection.

Uber einen Bus-Bus-Kanal 6 ist der Speicherbus 2 an einem weiteren Speicherbus 7 angeschlossen, der seinerseits wiederum - wie der Speicherbus 2 - mit Speichereinheiten 8 und mit zu einer Peripherie 9 führenden Datenkanälen 10 in Verbindung steht.The memory bus 2 is connected to another via a bus-bus channel 6 Memory bus 7 connected, which in turn - like memory bus 2 - with storage units 8 and with data channels 10 leading to a periphery 9 communicates.

In Fig. 2 ist dem zweiten Speicherbus 7 eine eigene Zentrale Prozessoreinheit 11 zugeordnet so daß eine klare auf teilung der Aufgaben auf die Hardware möglich ist. Während beispielsweise die'Prozessoreinheit 1 schnelle Real-Time-Aufgaben wahrnimmt, kann gleichzeitig die zweite Prozessoreinheit 11 Statistik und Auswertung dbernelmnen.In FIG. 2, the second memory bus 7 has its own central processing unit 11 assigned so that a clear division of the tasks on the hardware is possible is. For example, while the processor unit 1 performs fast real-time tasks, can simultaneously handle the second processor unit 11 statistics and evaluation.

Da der Aufbau des erfindungsgernäßen Rechners nicht auf zwei Speicherbuses 2 und 7 beschränkt ist, sondern sich auf eine nahezu beliebige Anzahl Speicherbuses erweitern läßt, lassen sich komplexe Multiprozessorsysteme mit überraschend hoher Leistungsfähigkeit aufbauen.Since the structure of the computer according to the invention is not based on two memory buses 2 and 7, but is limited to almost any number of memory buses can be expanded, complex multiprocessor systems can be surprisingly high Build efficiency.

Claims

Patent claims:

Computer with a central processing unit and independently working Data channels that are shared via a memory bus having a priority control are connected to memory units, characterized in that with the memory bus (2) at least one further memory bus (7) is connected, which in turn is independent working data channels (10) and memory units (8) are assigned.

2. Computer according to claim 1, characterized in that several or all memory buses (2, 7) are connected to their own central processing unit (1, 11) are,