DE2021943B2 - ELECTRICAL COMPONENT - Google Patents

ELECTRICAL COMPONENT

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DE2021943B2 DE19702021943 DE2021943A DE2021943B2 DE 2021943 B2 DE2021943 B2 DE 2021943B2 DE 19702021943 DE19702021943 DE 19702021943 DE 2021943 A DE2021943 A DE 2021943A DE 2021943 B2 DE2021943 B2 DE 2021943B2
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Sprague Electric Co, North Adams, Mass (VStA)
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Description

Die Erfindung bezieht sich auf eine Vorrichtung zum Dekodieren eines Vierpegelsignals und kann in Empfangsvorrichtungen Anwendung finden, wie sie in Übertragungssystemen verwendet werden, bei denen die Sendevorrichtung, um die Informationsgeschwindigkeit irr. vorgeschriebenen Frequenzband um einen Faktor 2 oder 3 zu steigern, zur Übertragung von durch Umwandlung zweiwertiger Impulsreihen erhaltenen mehrwertigen Impulsreihen, innerhalb deren die Impulse z. B. vier oder ach: Amplitudenpegel annehmen, eingerichtet ist.The invention relates to a device for decoding a four-level signal and can be used in Receiving devices are used as they are used in transmission systems in which the sending device to err the information speed. prescribed frequency band around one Increase by a factor of 2 or 3, for the transmission of signals obtained by converting two-valued pulse trains multi-valued pulse series, within which the pulses z. B. four or ach: assume amplitude level, is set up.

Da durch die Umwandlung in mehrwertige Impulsreihen die Impulstrennbarkeit herabgesetzt und die Störanfälligkeit vergrößert wird, soll der in der Empfangsvorrichtung verwendeten Dekodiervorrichtung besondere Aufmerksamkeit gewidmet werden-, diese Dekodiervorrichtung soll die' vier Amplitudenpegel mit großer Genauigkeit unterscheiden können, damit die ursprüngliche zweiwertige Impulsreihe wiedergewonnen werden kann.Since the conversion into multi-valued pulse series reduces the pulse separability and the The susceptibility to interference is increased, the decoding device used in the receiving device should Particular attention should be paid to this decoding device, the 'four amplitude levels can distinguish with great accuracy, so that the original two-valued pulse series can be recovered.

Die Erfindung hat den Zweck, eine Dekodiervorrichtung der eingang« erwähnten Art zu schaffen, die mit großer Genauigkeit wirkt und die außerdem derart einfach aufgebaut ist, daß sie in einem Halbleiterkörper integriert werden kann.The invention has the purpose of creating a decoding device of the type mentioned at the beginning, which with acts of great accuracy and which is also so simple that it is in a semiconductor body can be integrated.

Nach der Erfindung ist eine solche Vorrichtung zum Dekodieren eines Vierpegelsignals aus zwei Digitalkreisen aufgebaut, die mit je einer Stromquelle und mit einem zugehörigen Schaltglied versehen sind, mittels welcher Schaltglieder die betreffende Stromquelle mit einer zu dem betreffenden Digitalkreis gehörigen Ausgangsimpedanz verbunden wird, während ein gemeinsamer Eingangskreis, über den das zu dekodierende Vierpegelsignal den beiden Digitalkreisen zugeführt wird, und ein Verbindungskreis, der die beiden Digitalkreise miteinander verbindet, vorgesehen sind, wobei das zu einem Digitalkreis gehörige Schaltglied auf einen vorher bestimmten Amplitudenwert des Eingangssignals anspricht, während das zu dem anderen Digitalkreis gehörige Schaltglied, je nach der Lage des Schaltgliedes des ersten Digitalkreises, auf einen bestimmten ersten oder zweiten Amplitudenwert des Eingangssignals anspricht.According to the invention is such an apparatus for decoding a four-level signal from two digital circuits constructed, which are each provided with a power source and an associated switching element, by means of which switching elements the relevant current source with one belonging to the relevant digital circuit Output impedance is connected while a common input circuit through which the to be decoded Four-level signal is fed to the two digital circuits, and a connecting circuit that connects the two Digital circuits connecting to one another are provided, the switching element belonging to a digital circuit is responsive to a predetermined amplitude value of the input signal, while that to the other Digital circuit associated switching element, depending on the position of the switching element of the first digital circuit, on one responds to a certain first or second amplitude value of the input signal.

Die Erfindung und ihre Vorteile werden nachstehend an Hand der Zeichnungen näher erläutert. Es zeigtThe invention and its advantages are explained in more detail below with reference to the drawings. It shows

Fig. 1 das Prinzipschaltbild einer Dekodiervorrichtung nach der Erfindung,1 shows the basic circuit diagram of a decoding device according to the invention,

F i g. 2 eine Anzahl von Diagrammen zur Erläuterung der Wirkungsweise der Vorrichtung nach der Erfindung undF i g. 2 shows a number of diagrams to explain the mode of operation of the device according to the invention and

Fig.3 eine praktische Ausführungsform einer solchen Vorrichtung.3 shows a practical embodiment of such a device.

Ein zweiwertiges Datensignal besteht aus aufeinanderfolgenden Bit-Perioden, innerhalb deren das Signal in Abhängigkeit von dem Pegel den Wert »1« oder »0« annehmen kann. Wenn aufeinanderfolgende Gruppen von zwei Bit-Perioden betrachtet werden, sind dabei die nachstehenden Kombinationen möglich: 0,0; 0,1. 1,0 und 1,1. Wenn nun ein zweiwertiges Datensignal als ein vierwertiges Signal übertragen wird, bedeutet dies, daß jeder der vier Pegel des vierwertigen Signals für eine bestimmte der vier möglichen Konbinationen kennzeichnend ist. Zur Verdeutlichung ist in Fig.2b ein vierwertiges Signal in idealisierter Form dargestellt. Dieses vierwertige Signal entspricht dem auf der Empfangsseite mit Hilfe einer Dekodiervorrichtung wiederzugewinnenden ursprünglichen zweiwertigen Datensignal nach F i g. 2a.A two-valued data signal consists of successive bit periods within which the signal can assume the value »1« or »0« depending on the level. When consecutive groups are considered from two bit periods, the following combinations are possible: 0.0; 0.1. 1.0 and 1.1. If a two-valued data signal is now transmitted as a four-valued signal, this means that each of the four levels of the tetravalent signal for a particular one of the four possible combinations is. For the sake of clarity, a four-valued signal is shown in an idealized form in FIG. This four-valued signal corresponds to that on the receiving side with the aid of a decoding device original two-valued data signal to be recovered according to FIG. 2a.

Nach der Erfindung enthält eine für diesen Zweck besonders geeignete und vorteilhafte Dekodiervorrichtung nach F i g. 1 zwei Digitalkreise 1,2, die mit je einer Stromquelle 3 bzw. 4 und mit einem zugehörigen Schaltglied 5 bzw. 6 versehen sind, mittels welcher Schaltglieder die betreffende Stromquelle mit einer zu dem betreffenden Digitalkreis gehörigen Ausgangsimpedanz 7 bzw. 8 verbunden werden kann, während ein gemeinsamer Eingangskreis 9 vorgesehen ist, über denAccording to the invention contains a particularly suitable and advantageous decoding device for this purpose according to FIG. 1 two digital circuits 1, 2, each with a power source 3 or 4 and with an associated Switching element 5 and 6 are provided, by means of which switching elements the relevant power source with a to output impedance 7 or 8 belonging to the digital circuit in question can be connected while a common input circuit 9 is provided via the

das zu dekodierende Vierpegelsignal den beiden Digitalkreisen I, 2 zugeführt wird, welche beiden Digitalkreise mittels eines Verbindungskreises 10 miteinander verbunden werden, wobei das zu einem Digitalkreis 1 gehörige Schaltglied 5 auf einen vorher bestimmten ersten Amplituden wert des Eingangssignals anspricht, während das zu dem anderen Digi'.alkreis 2 gehörige Schaltglied 6, je nach der Lage des Schaltgliedes 5 des ersten Digitalkreises J, auf einen bestimmten zweiten oder dritten Amplitudenwert des Eingangssignal anspricht. Wie in der Figur dargestellt iüt, werden die Schaltglieder 5 und 6 dabei je durch ein Transistorenpaar Ti, T2 bzw. T3, T4 gebildet.the four-level signal to be decoded is fed to the two digital circuits I, 2, which two digital circuits are connected to one another by means of a connecting circuit 10, the switching element 5 belonging to a digital circuit 1 responding to a previously determined first amplitude value of the input signal, while that of the other Digi '.alkreis 2 associated switching element 6, depending on the position of the switching element 5 of the first digital circuit J, responds to a certain second or third amplitude value of the input signal. As shown in the figure, the switching elements 5 and 6 are each formed by a pair of transistors Ti, T 2 and T 3 , T 4 .

Die Trsnsistoren Ti und T4 sind über die als Kollektorwiderstände wirkenden Ausgangsimpedanzen ι s 7 bzw. 8 mit Erde verbunden, während die Transistoren Ti und T3 über die Kollektorwiderstände 11 bzw. 12 gleichfalls mit Erde verbunden sind. Die Stromquellen 3, 4 sind je in einem der gemeinsamen Emitterkreise der Transistorenpaare Ti, T2 bzw. T3, T4 angeordnet.The transistors Ti and T 4 are connected to earth via the output impedances ι s 7 and 8 acting as collector resistors, while the transistors Ti and T 3 are also connected to earth via the collector resistors 11 and 12, respectively. The current sources 3, 4 are each arranged in one of the common emitter circuits of the transistor pairs Ti, T 2 or T 3 , T 4.

Die Basis des Transistors T2 liegt an einem festen Etezugspegel, der in Fig. 1 und in Fig.2b mit VWn angedeutet ist. Die Basis des Transistors T3 ist über den erwähnten Verbindungskreis 10 an den Kollektor des Transistors T2 angeschlossen, wobei die Spannung über dem Koliektorwiderstand 11 als Bezugspegel an der Etasis des Transistors T3 auftritt. Der letztere Bezugspegel nimmt dabei einen der beiden möglichen in F i g. 1 und Fig.2b mit VWi bzw. VWw angedeuteten Werte an, je nachdem, ob der Transistor T2 stromführend oder nichtstromführend ist. Über den gemeinsamen Eingangskreis 9 wird das vierwertige Eingangssignal (Fig.2b) den basen der Transistoren Ti und T4 zugeführt. Die Wirkungsweise der Dekodiervorrichtung ist dabei wie folgt:The base of the transistor T 2 is connected to a fixed Etezugspegel, which is indicated in Fig. 1 and in Fig.2b with VWn. The base of the transistor T 3 is connected via the aforementioned connecting circuit 10 to the collector of the transistor T 2 , the voltage across the capacitor 11 occurring as a reference level at the etasis of the transistor T 3 . The latter reference level takes one of the two possible ones in FIG. 1 and 2b with VWi or VWw indicated values, depending on whether the transistor T 2 is live or not. The four-valued input signal (FIG. 2b) is fed to the bases of the transistors Ti and T 4 via the common input circuit 9. The decoding device works as follows:

Wenn der Pegel des Eingangssignals den in Fig.2b mit »3« bezeichneten augenblicklichen negativen Wert aufweist, sind die Transistoren Ti und T4 gesperrt und fließt ein Strom lediglich über die Transistoren T2 und T3, weil einerseits der Pegel an der Basis von Ti negativer als der der Basis von T2 zugeführte Bezugspegel VWn und andererseits der Pegel an der Basis von T4 negativer als der der Basis von T3 2:ugeführte Bezugspegel VWi ist, wie durch die negative Spannung bestimmt wird, die über dem Kollektorwiderstand 11 auftritt, wenn T2stromführend ist.When the level of the input signal having the designated in Fig.2b with "3" instantaneous negative value, the transistors Ti and T 4 are blocked and a current flows only through the transistors T 2 and T 3, because, firstly, the level at the base of Ti is more negative than the reference level VWn applied to the base of T 2 and, on the other hand, the level at the base of T 4 is more negative than that of the base of T 3 2: the reference level VWi is determined, as is determined by the negative voltage across the collector resistor 11 occurs when T 2 is energized.

Die an den Ausgängen c und d auftretenden Spannungen sind in diesem Falle praktisch gleich Null.The voltages occurring at the outputs c and d are practically zero in this case.

Wenn der Pegel des Eingangssignals den in Fig. 2b mit »2« bezeichneten augenblicklichen negativen Wert aufweist, d. h„ wenn der Pegel des Eingangssignals zwischen den Bezugspegeln Vr1-M und VWn liegt, sind die Transistoren Tt und T3 gesperrt und fließt ein Strom lediglich über die Transistoren T2 und T4, weil einerseits der Pegel an der Basis von Ti negativer als der der Basis von T2 zugeführte Bezugspegel VWn und andererseits der Pegel an der Basis von T4 weniger negativ als der an der Basis von T3 auftretende Bezugspegel VWi ist, was der Spannung entspricht, die über dem Kollektorwiderstand 11 auftritt, wenn T2 stromführend ist. Die <>o Spannung am Ausgang c bleibt in diesem Fall gleich Null, während die Spannung am Ausgang d einen negativen Wert annimmt. Wenn der Pegel des Eingangssignals den in Fig. 2b mit »1« angedeuteten augenblicklichen Wert annimmt, bedeutet dies, daß der ^? Pegel des Eingangssignals weniger negativ als der Bezugspegel VWn ist; Ti wird dann stromführend, während T2 gesperrt wird. Die Sperrung von T2 hat zur Folge, daß der der Basis von T1 zugeführte Bezugspegel sich von VWi zu VWiii ändert, weil die Spannung 3m Kollektorwiderstand 11 erheblich weniger negativ wird. Da das der Basis von T4 zugeführte Eingangssignal negativer als der an der Basis von Tj auftretende Bezugspegel VW111 ist. wird Tj stromführend und wird T4 gesperrt.If the level of the input signal has the instantaneous negative value marked "2" in FIG. If the level of the input signal is between the reference levels Vr 1 -M and VWn, the transistors T t and T 3 are blocked and a current only flows through the transistors T 2 and T 4 , because on the one hand the level at the base of Ti more negative than the reference level VWn applied to the base of T 2 and, on the other hand, the level at the base of T 4 is less negative than the reference level VWi occurring at the base of T 3 , which corresponds to the voltage that occurs across the collector resistor 11 when T 2 is live. The <> o voltage at output c remains equal to zero in this case, while the voltage at output d assumes a negative value. If the level of the input signal assumes the instantaneous value indicated by "1" in FIG. 2b, this means that the ^? The level of the input signal is less negative than the reference level VWn; Ti is then energized while T 2 is blocked. The blocking of T 2 has the consequence that the reference level fed to the base of T 1 changes from VWi to VWiii, because the voltage 3m collector resistor 11 is considerably less negative. Since the input signal applied to the base of T 4 is more negative than the reference level VW111 occurring at the base of Tj. Tj is energized and T 4 is blocked.

Die Spannung am Ausgang c ist in diesem Faiie negativ, während die Spannung am Ausgang d gleich Null ist.The voltage at output c is negative in this case, while the voltage at output d is zero.

Wenn der Pegel des Eingangssignals den in Fig. 2b mit »0« angedeuteten Wert annimmt, bedeutet dies, daß der Pegel des Eingangssignals weniger negativ als die beiden Bezugspegel VWn und VWiii ist; dann ergibt sich die Situation, in der Γι und T4 stromführend und T2 und Tj gesperrt sind. Die Spannungen an den Ausgängen cund c/sind in diesem Falle negativ.If the level of the input signal assumes the value indicated by "0" in FIG. 2b, this means that the level of the input signal is less negative than the two reference levels VWn and VWiii; then the situation arises in which Γι and T 4 are live and T 2 and Tj are blocked. The voltages at the outputs c and c / are negative in this case.

Wenn nun für eine negative Ausgangsspannung eine »0« und für eine Ausgangsspannung mit einem Wert gleich Null eine »1« geschrieben wird, können die für die unterschiedlichen Pegel des Eingangssignals an den Ausgängen c und d auftretenden Spannungen in der nachstehenden Tabelle zusammengefaßt werden:If a "0" is now written for a negative output voltage and a "1" is written for an output voltage with a value equal to zero , the voltages occurring for the different levels of the input signal at outputs c and d can be summarized in the table below:

0
00
0

1
11
1

Aus dieser Tabelle geht deutlich hervor, daß die Ausgangsspannungen an c und d den vier möglichen Kombinationen entsprechen, wie sie in je zwei Bit-Perioden des ursprünglichen zweiwertigen Signals vorkommen können.This table clearly shows that the output voltages at c and d correspond to the four possible combinations that can occur in two bit periods of the original two-valued signal.

Dadurch, daß einer der Digitalkreise in der oben beschriebenen Vorrichtung mit zwei verschiedenen Bezugspegeln arbeitet, sind zwei statt drei Digitalkreise genügend, was besonders vorteilhaft ist, insbesondere we.in die Vorrichtung in einem Halbleiterkörper integriert wird.The fact that one of the digital circuits in the device described above with two different Reference level works, two instead of three digital circuits are sufficient, which is particularly advantageous, in particular we.in the device is integrated in a semiconductor body.

In der in Fig. 3 gezeigten praktischen Ausführungsform sind die denen der F i g. 1 entsprechenden Teile mit den gleichen Bezugsziffern bezeichnet. Die letztere Ausführungsform unterscheidet sich von dem Prinzipschaltbild nach F i g. 1 nur darin, daß die Ausgangsimpedanz 7 einen Teil eines zwischen den Speiseklemmen liegenden Spannungsteilerkreises mit Widerständen 13 und 14 bildet, wobei der Verbindungspunkt dieser Widerstände an die Basis von T2 angeschlossen ist, während weiter in dem Verbindungskreis 10, der den Kollektor von T2 mit der Basis von T3 verbindet, ein Widerstand 15 angeordnet ist, der zugleich einen Teil des den Transistoren T4 und T2 gemeinsamen Kollektorkreises bildet.In the practical embodiment shown in FIG. 3, those of FIGS. 1 denotes corresponding parts with the same reference numerals. The latter embodiment differs from the basic circuit diagram according to FIG. 1 only in that the output impedance 7 forms part of a voltage divider circuit with resistors 13 and 14 lying between the supply terminals, the connection point of these resistors being connected to the base of T 2 , while further in the connection circuit 10, which is the collector of T 2 connects to the base of T 3 , a resistor 15 is arranged, which at the same time forms part of the common collector circuit of the transistors T 4 and T 2.

Dadurch, daß auf diese Weise der Kollektor von Ti über den erwähnten Widerstand 13 mit der Basis von T2 und der Kollektor von T4 über den erwähnten Widerstand 15 mit der Basis von T3 verbunden ist, haben die Schaltglieder 5 und 6 die Eigenschaft einer »Schmitt«-Kippschaltung und werden die Empfindlichkeit und die genaue Wirkung gesichert, weil das Umschalten dabei sehr schnell erfolgt und der Bezugspegel für den Dig'talkreis 2 praktisch sofort vorhanden ist.Because the collector of Ti is connected in this way via the mentioned resistor 13 to the base of T2 and the collector of T 4 via the mentioned resistor 15 to the base of T3, the switching elements 5 and 6 have the property of a »Schmitt «- toggle switch and the sensitivity and the exact effect are ensured because the switchover takes place very quickly and the reference level for the digital circuit 2 is available practically immediately.

In bezug auf F i g. 3 sei weiter noch bemerkt, daß dieWith respect to FIG. 3 it should also be noted that the

Ausgangsimpedanz 8 statt in den Kollektorkreis von T4 in den Kollektorkreis von 7j aufgenommen ist. Dies ist jedoch kein wesentlicher Unterschied, weil es nur bedeutet, daß das am Ausgang d auftretende Signal invertiert ist. >Output impedance 8 is included in the collector circuit of 7j instead of in the collector circuit of T 4. However, this is not an essential difference because it only means that the signal appearing at output d is inverted. >

Zur weiteren Illustrierung der günstigen Eigenschaften der erfindungsgemäßen Dekodiervorrichtung sind in der Figur außerdem die Mittel gezeigt, mit deren Hilfe aus den an den Ausgängen c und d auftretenden Signalen das ursprüngliche zweiwertige Datensignal ι ο regeneriert werden kann.To further illustrate the favorable properties of the decoding device according to the invention, the figure also shows the means by means of which the original two-valued data signal ι ο can be regenerated from the signals occurring at the outputs c and d.

Die an den Ausgängen cund d auftretenden Signale werden zu diesem Zweck dem Eingang D eines ersten bzw. eines zweiten Schieberegisterelements 16 bzw. 17 mit Eingängen Dund Tund je einem Ausgang (?und Q is zugeführt. Diese Schieberegisterelemente werden von den in F i g. 2c dargestellten Taktimpulsen gesteuert, die mit Hilfe eines auf übliche Weise synchronisierten Taktimpulsgenerators 18 erzeugt werden. Diese Taktimpulse werden einerseits als Einschreibimpulse den Schieberegisterelementen 16, 17 und andererseits dem Gatterimpulsgenerator 19 zugeführt, welcher Generator die in Fig. 2f und 2g dargestellten Gatterimpulsreihen liefert.For this purpose, the signals appearing at the outputs c and d are fed to the input D of a first and a second shift register element 16 and 17 with inputs D and T and each to an output (? And Q is 2c, which are generated with the aid of a conventionally synchronized clock pulse generator 18. These clock pulses are fed as write-in pulses to the shift register elements 16, 17 on the one hand and to the gate pulse generator 19 on the other hand, which generator supplies the gate pulse series shown in FIGS. 2f and 2g.

In jedes der Schieberegisterelemente wird nun jeweils zu den Einschreibzeitpunkten eine »1« oder eine »0« eingeschrieben, je nachdem, ob das dem Ausgang D zugeführtc Signal gleich Null oder negativ ist. Zur Verdeutlichung sind die dabei am Ausgang ζ) des Schieberegisterclements 16 und am Ausgang Q des Schieberegisterelements 17 auftretenden Signale in Fig. 2c und 2d dargestellt. Diese Signale werden dann zwei »Und«-Gattern 20, 21 zugeführt, die von den in F i g. 2f bzw. 2g dargestellten Gatterimpulsen abwechselnd geöffnet werden, wobei am Ausgang des an die beiden Gatter 20 und 21 angeschlossenen »Oder«-Gatters 22 das in Fig.2h dargestellte Signal auftritt, das dem ursprünglichen zweiwertigen Signal nach Fig. 2a entspricht.A “1” or a “0” is now written into each of the shift register elements at the respective writing times, depending on whether the signal supplied to output D is equal to zero or negative. For clarification, the signals occurring at the output ζ) of the shift register element 16 and at the output Q of the shift register element 17 are shown in FIGS. 2c and 2d. These signals are then fed to two "and" gates 20, 21, which are controlled by the circuits shown in FIG. The gate pulses shown in FIG. 2f and 2g are alternately opened, with the signal shown in FIG.

Da im allgemeinen gilt, daß die für die Regeneration benötigte Anzahl von Schieberegisterelementen und Gattern direkt mit der Anzahl von der Dekodiervorrichtung gelieferter Ausgangssignale zusammenhängt, weist die Dekodiervorrichtung nach der Erfindung neben der bereits erwähnten besonders einfachen Bauart und der großen Genauigkeit außerdem noch den Vorteil auf, daß die für die Regeneration des ursprünglichen Signals benötigten Mittel, wie dargestellt ist, besonders einfach sein können, weil diese Dekodiervorrichtung, im Gegensatz zu den bekannten Dekodiervorrichtungen, nur zwei Ausgangssignale liefert.Since it is generally true that the number of shift register elements and Gates are directly related to the number of output signals provided by the decoder, has the decoding device according to the invention in addition to the particularly simple one already mentioned Design and the great accuracy also have the advantage that the regeneration of the original signal required means, as shown, can be particularly simple because this Decoding device, in contrast to the known decoding devices, only two output signals supplies.

Hierzu 1 Blatt ZciclinuimcnTo do this, 1 sheet of Zciclinuimcn

Claims (5)

20 2i Patentansprüche:20 2i claims: 1. Vorrichtung zum Dekodieren eines Vierpegelsignals, dadurch gekennzeichnet, daß sie s zwei Digitalkreise enthält, die mit je einer Stromquelle und einem zugehörigen Schaltglied versehen sind, mittels welcher Schaltglieder die betreffende Stromquelle mit einer zu dem betreffenden Digitalkreis gehörigen Ausgangsimpedanz ver- |0 bundcn wird, während ein gemeinsamer Eingangskreis, über den das zu dekodierende Vierpegelsignal den beiden Digitalkreisen zugeführt wird, und ein Verbindungskreis, der die beiden Digitalkreise miteinander verbindet, vorgesehen sind, wobei das zu einem Digitalkreis gehörige Schaitglied auf einen vorher bestimmten Amplitudenwert des Eingangssignals anspricht, während das zu dem anderen Digitalkreis gehörige Schaltglied, je nach der Lage des Schaltgliedes des ersten Digualkreises, auf einen bestimmten ersten oder zweiten Amplitudenwert des Eingangssignals anspricht.1. Device for decoding a four-level signal, characterized in that it contains two digital circuits each provided with a current source and an associated switching element, by means of which switching elements the relevant current source has an output impedance associated with the relevant digital circuit 0 bundcn is provided, while a common input circuit, via which the four-level signal to be decoded is fed to the two digital circuits, and a connecting circuit, which connects the two digital circuits with one another, are provided, the switching element belonging to a digital circuit responding to a previously determined amplitude value of the input signal , while the switching element belonging to the other digital circuit responds to a certain first or second amplitude value of the input signal, depending on the position of the switching element of the first digital circuit. 2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das zu jedem der Digitalkreise gehörige Schaltglied durch ein in gemeinsamer Emitterkonfiguration geschaltetes Transistorenpaar gebildet wird, wobei die zu dem betreffenden Digitalkreis gehörige Ausgangsimpedanz mit dem Kollektor eines der Transistoren in Reihe geschaltet ist.2. Apparatus according to claim 1, characterized in that to each of the digital circuits associated switching element by a pair of transistors connected in a common emitter configuration is formed, the output impedance associated with the digital circuit in question with the Collector of one of the transistors is connected in series. 3. Vorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der erwähnte gemeinsame Eingangskreis sowohl an die Basis eines Transistors des ersten Paares als auch an die Basis eines Transistors des zweiten Paares angeschlossen ist, während die Basis des anderen Transistors des erwähnten ersten Paares an einem festen Bezugspegel liegt und die Basis des anderen Transistors des erwähnten zweites Paares an einem Elezugspegel liegt, der sich mit dem stromführenden oder gesperrten Zustand der Transistoren des erwähnten ersten Paares ändert.3. Apparatus according to claim 1 or 2, characterized in that said common Input circuit to both the base of a transistor of the first pair and the base of one Transistor of the second pair is connected, while the base of the other transistor of the mentioned first pair is at a fixed reference level and the base of the other transistor of the mentioned second pair is at an Elezugspegel, which is with the current-carrying or locked state of the transistors of said first pair changes. 4. Vorrichtung nach Ansprüchen 1 urd 2 oder 3, dadurch gekennzeichnet, daß der erwähnte Verbindungskreis, um den erwähnten veränderlichen Bezugspegel zu erhalten, den Kollektor des Transistors, dessen Basis an einem festen Bezugspegel liegt, mit der Basis des erwähnten anderen Transistors des erwähnten zweiten Paares verbindet. 4. Device according to claims 1 and 2 or 3, characterized in that the said connecting circuit, to get the mentioned variable reference level, the collector of the transistor, whose base is at a fixed reference level, with the base of the other mentioned Transistor of said second pair connects. 5. Vorrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß jedes Transistorenpaar mit einem Kreis versehen ist, der den Kollektor eines Transistors mit der Basis des anderen Transistors verbindet.5. Device according to one of the preceding claims, characterized in that each A pair of transistors is provided with a circle connecting the collector of a transistor to the base of the other transistor connects.
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