DE1953478B2 - Dynamischer Verzögerungskreis - Google Patents
Dynamischer VerzögerungskreisInfo
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Description
50
Die Erfindung betrifft einen mehrstufigen dynamischen Verzögerungskreis entsprechend dem Oberbegriff des Anspruchs 1.
Aus der BE-PS 7 15 806 ist ein Verzögerungskreis bekannt, mit dem ein Eingangssignal um eine Taktperiode verzögert werden kann, ohne daß hierzu die
Verwendung einer Gleichspannungsquelle erforderlich ist Dieser Verzögerungskreis ist dreistufig aufgebaut
und erfordert drei Taktsignale. Aus »Electronic Design 7, April 1, 1967, S. 62-66« ist ein zweistufiger
Verzögerungskreis bekannt, der jedoch die Verwendung einer Gleichspannungsquelle erfordert.
Der Erfindung liegt die Aufgabe zugrunde, einen ohne 6S
Gleichspannungsquelle arbeitenden zweistufigen und nur zwei Taktsignale erfordernden Verzögerungskreis
zu schaffen.
Gelöst wird diese Aufgabe gemäß der Erfindung durch die im kennzeichnenden Teil des Anspruchs 1
angegebenen Merkmale.
Da den Transistoren dieses Verzögerungskreises nur
über die Eingangs- und Taktsignale Leistung zugeführt wird, entfallen eine gesonderte Stromquelle sowie
Stromzuleitungen. Durch den vorgeschlagenen Schaltungsaufbau benötigt man nur zwei Taktsignale sowie
zwei Stufen mit jeweils drei Transistoren.
Die geringe Belastung der verwendeten Transistoren
und ihre geringen Abmessungen führen zu hohen Schaltgeschwindigkeiten und einer hohen Dichte der
anzuordnenden Bauelemente. Da in dem Verzögerungskreis nur dann ein Strom fließt wenn die Taktimpulse
zugeführt werden, muß der Strom nur ausreichend sein, um die Streukapazitäten der Feldeffekttransistoren
aufzuladen, so daS der Leistungsverbrauch gering bleibt Dies vereinfacht auch den Aufbau des erforderlichen
Taktimpulsgenerators.
Bei Ausbildung des Verzögerungskreises auf einem auf Masse liegenden Halbleitersubstrat entfallen auch
gesonderte Masseleitungen für die Transistoren.
Die Erfindung wird nachstehend an Hand der F i g. 1
bis 7 beispielsweise erläutert Es zeigt
Fig. 1, 3 und 5 Schaltbilder verschiedener Ausführungsbeispiele,
Fig.2, 4 und 6 Diagramme zur Erläuterung der
Arbeitsweise der Schaltungen der F i g. 1,3 und 5, und
F i g. 7 an Stelle bestimmter Teile der Ausführungsbeispiele der F i g. 1,3 und 5 verwendbare Schaltungen.
Der Verzögerungskreis der F i g. 1 besteht aus einem MIS-FET Mu dessen Gateelektrode mit einem Eingang
Ti verbunden ist Die Sourceelektrode des FET Mi ist
mit der Gate- und der Sourceelektrode eines FET Afc und auch mit einem ersten Taktimpulseingang t\
verbunden. Die Drainelektrode des FET M\ ist mit einem Punkt X\ verbunden, der die Drainelektrode des
FET Af2 mit der Sourceelektrode eines MIS-FET M3
verbindet Die Gateelektrode des FET Aft ist an einen zweiten Taktimpulseingang h angeschlossen. Die Drainelektrode des FET M3 ist mit einem Punkt X2 verbunden,
der mit der Gateelektrode eines MIS-FET M5 (A') verbunden ist. Die Gateelektrode des FET Af5 ist mit
dem zweiten Taktimpulseingang fe und mit der Gate- und der Sourceelektrode eines MIS-FET M6 verbunden.
Die Drainelektrode des FET Ai5 ist außerdem mit dem
Verbindungspunkt X3 der Drainelektrode des FET Me
und der Sourceelektrode des FET Af4 verbunden. Mit
der Drainelektrode des FET Af4 ist der Ausgang Ti des
Kreises verbunden. Die Gateelektrode des FET AZ4 ist
außerdem mit dem ersten Taktimpulseingang f( verbunden. Die Transistoren A/i bis Afc sind auf einem
gemeinsamen Halbleitersubstrat gebildet das auf Masse liegt (nicht gezeigt).
Ein Taktimpuls CPi (Fig.2A) und ein weiterer
Taktimpuls CPi (F i g. 2B), der die gleiche Periode wie der Taktimpuls CPi hat, jedoch gegenüber diesem
phasenverschoben ist, werden den Eingängen (1 und fe
zugeführt.
Es sei angenommen, daß dem Eingang Tl ein Eingangsimpuls Si (Fig.2C) zugeführt wird, der
synchron mit dem Taktimpuls CPi ansteigt und abfällt
Bei der folgenden Beschreibung wird eine positive Logik angewandt d. h. der höhere Pegel von zwei
Werten wird als »1« und der niedrige als »0« bezeichnet.
Führt man den Eingangsimpuls Si der Gateelektrode
des FET M\ zu, so ist der FET M\ während einer Periode des Wertes »1« des Eingangsimpulses Si leitend und
während einer Periode des Wertes »0« gesperrt Bei der
Zuführung des Taktimpulses CPi zur Gateelektrode des
FET M2 wird dieser Transistor M2 während der Dauer
des Impulses CPi leitend; da der bapuls CPi der Gateelektrode des FET Af2 zugeführt wird, wird die
Streukapazität zwischen dem Punkt X\ auf der Drainelektrodenseite des FET M2 und dem Substrat
geladen, wodurch am Punkt X\ während der Dauer des Impulses CPi ein Ausgangssignal des Wertes »1«
erzeugt wird. Fällt der Impuls CPi ab, wird der FET M2
gesperrt. Ist der FET M\ leitend, wird die am Punkt Xx
gespeicherte Ladung, d.h. das Signal des Wertes »1«,
über den FET M\ entladen, so daß am Punkt X\ ein Signal des Wertes »0« entsteht Ist der Transistor Af1
gesperrt, so bleibt das Ausgangssignal des Wertes »1« am Punkt Xx unverändert Am Punkt Xs wird somit auf
Grund des Eingangsimpulses Si am Eingang 71 ein
Ausgangssignal S2 (F i g. 2D) erzeugt
Bei der Zuführung des Taktimpdses CP2 zur
Gateelektrode FET M3 wird dieser während der Dauer
des Impulses CP2 leitend, wobei während dieser Zeitdauer am Punkt X\ der Wert »0« vorhanden ist
Wenn daher der FET M\ leitet und der Wert am Punkt X2 auf der Seite der Drainelektrode des FET Af3 »1« ist
wird die Ladung am Punkt X2 über die Transistoren M1
und M3 entladen und bringt damit den Pegel am Punkt
X2 auf »0« und hält diesen Wert Ist der Pegel am Punkt Xx gleich »1« und demgemäß der FET M\ gesperrt, so
wird die Streukapazität am Punkt X2 durch die Ladung
im Punkt X\ auf den Wert »1« geladen; hat sich der jn
Taktimpuls CP2 auf den Wert »0« verringert so daß der
FET M2 ausgeschaltet ist ist der Zustand am Punkt X2
gespeichert; es wird daher am Punkt X2 ein Ausgangsimpuls S3 (Fig.2E) bei dem Ausgangsimpuls S2 am
Punkt X] erzeugt Es ergibt sich also ein Signal, das um )■>
eine halbe Periode gegenüber dem Eingangssignal S1 verzögert ist.
Der am Punkt X2 erzeugte Impuls S3 wird der
Gateelektrode des FET Ai5 zugeführt und hält diesen
Transistor während der Dauer des Wertes »1« des Impulses S3 im leitenden Zustand und während der
Dauer des Wertes »0« des Impulses gesperrt. Der Taktimpuls CP2 wird der Gateelektrode des FET Af6
zugeführt und öffnet ihn während der Dauer des Impulses CP2. Der Impuls CP2 gelangt zur Sourceelek- v>
trode des FET M6 und erzeugt ein Signal des Wertes »1«
am Punkt Xz auf der Seite der Drainelektrode des FET
M6 während der Dauer des Impulses CP2. Nach dem Impuls CP2 wird der FET Af6 gesperrt. Ist der FET AZ6
leitend, so wird die Ladung am Punkt X3 über den FET r>o
Af5 entladen, so daß am Punkt X3 ein Signal des Wertes
»0« entsteht. Ist der FET Ai5 gesperrt, so bleibt das
Signal des Wertes »1« am Punkt X3 unverändert Es
ergibt sich somit am Punkt ein Impuls S4 (F i g. 2F) bei
einem Impuls S3 am Punkt X2.
ri >
Unter diesen Umständen wird der Impuls CPi der Gateelektrode des FET A/4 zugeführt und öffnet ihn
während der Dauer des Impulses CP\. Ist am Punkt X3
ein Impuls »1« vorhanden, während der FET A/4 leitend
ist, so ergibt sich ein Ausgangsimpuls »1« auf der Seite bu
der Drainelektrode des FET Af4 und demgemäß am Ausgang T2. Ist am Punkt X3 ein Impuls »0« vorhanden,
so entsteht am Ausgang T2 ein Ausgangssignal »0«. Man
erhält somit am Ausgang T2 einen Ausgangsimpuls S5
(F i g. 2G) bei einem Impuls S4 am Punkt X3.
Ein Vergleich der Impulse St und S5 zeigt, daß der
Ausgangsimpuls S5 gegenüber dem Eingangsimpuls Si
um eine Periode des Taktimpulses verzögert ist
Die FET Mi und AZ6 arbeiten mit dem Taktimpuls als
Stromquelle. Die Transistoren werden zu keinem Zeitpunkt von außen mit Leistung versorgt Es fließt
daher kein ständiger Gleichstrom durch die FET A/i bis
Afc- Der gesamte Leistungsverbrauch der Schaltung ist somit sehr gering.
Bei dem zuvor erläuterten Ausführungsbeispiel entspricht die Periode des Taktimpidses CP2 der des
Taktimpulses CP\. Selbst wenn jedoch ein Taktimpuls CP2 (F i g. 2B') verwendet wird, der mit dem Impuls CP2
(Fig.2B) synchron ist jedoch in Intervallen eines Vielfachen der Periode des Impulses CP2 erzeugt wird,
ergeben sich die Impulse S2, S3 und Sa an den Punkten X\,
X2 und X3 (Fig.2D, 2E' und 2F'). Am Ausgang T2
entsteht somit ein Ausgangsimpuls S5 (F i g. 2G').
An Hand der Fig.3 wird nun die Anwendung des
Verzögerungskreises auf einen Verzögerungsmultivibrator erläutert Gleiche Elemente sind hierbei mit den
gleichen Bezugszeichen wie in Fig. 1 versehen. Die Drainelektrode eines MIS FET Mj ist mit der
Gateelektrode des FET M1 verbunden. Der Eingang T\
ist mit der Sourceelektrode des FET M7 verbunden. Die Drainelektroden der FET M1 und M2 sind miteinander
und mit der Sourceelektrode des FET M3 verbunden. Die Sourceelektrode des FET M1 und die Source- und
die Gateelektrode des FET M2 sind miteinander und mit dem Taktimpulseingang t\ verbunden. Die Gateelektrode des FET M3, die Sourceelektrode des FET M5 sowie
die Sourceelektrode und die Gateelektrode des FET M6 sind miteinander und mit dem zweiten Takteingang t2
verbunden. Die Drainelektrode des FET Mj ist außerdem mit der Gateelektrode des FET M;
verbunden. Die Drainelektrode der FET A/5 und Me sind
miteinander und mit dem Signalausgang T2 verbunden.
Die FET M1 bis Mj sind auf einem gemeinsamen, auf
Masse liegenden Halbleitersubstrat gebildet
Dem Eingang t\ wird der Taktimpuls CPi (F i g. 4A)
und dem Eingang t2 der Taktimpuls CP2 (Fig.2B)
zugeführt. Die folgende Beschreibung beruht auf der Annahme, daß dem Signaleingang T1 den Eingangsimpuls Si' (Fig.4C) zugeführt wird, der mit dem
Taktimpuls CP2 in der an Hand der F i g. 1 erläuterten
Weise synchron ist.
Wird der Gateelektrode des FET M7 der Taktimpuls
CPi zugeführt, dann wird dieser Transistor während der Dauer des Impulses CPi leitend. Ist der Pegel des dem
Eingang Ti zugeführten Signals Si' gleich »0«, so wird
der Ausgangspegel am Punkt Xx auf der Drainelektrodenseite des FET M7 gleich »0«. Ist der Pegel des Signals
Si' gleich »1«, so wird der Pegel des Ausgangssignals am Punkt X\ gleich »1«. Der Pegel des Taktimpulses CPx
wird dann »0«, wodurch der Transistor Vi7 gesperrt wird
und eine Speicherung des Zustandes des Punktes X\' erfolgt Am Punkt X\' ergibt sich somit bei einem Signal
Si' ein Ausgangsimpuls S2' (F i g. 4D).
Der Impuls S2' wird der Gateelektrode des FET Mi
zugeführt, so daß dieser leitend wird, während der Impuls S2' den Wert »1« hat. Der FET Mi bleibt dagegen
gesperrt wenn der Impuls S2' auf dem Pegel »0« ist. Der
der Gate- und Sourceelektrode des FET Mi zugeführten
Taktimpuls CP\ öffnet diesen, so daß am Punkt X2 auf
der Drainelektrodenseite des FET M2 ein Ausgangssignal »1« während der Dauer des Impulses CPi entsteht.
Bei Wegfall des Impulses CPi wird der Transistor gesperrt. Bleibt der FET Mi geöffnet so wird die
Ladung im Punkt X2, an dem das Ausgangssignal auf
dem Pegel »1« war, über den FET M\ entladen, so daß am Punkt X2 ein Signal »0« entsteht. Ist der FET Mt
gesperrt, bleibt das Signal »1« am Punkt Xi unverändert. Es entsteht somit am Punkt Xi ein Signal
Si (F ig. 4E).
Der Taktimpuls CPi wird ferner der Gateelektrode
des FET Afc zugeführt und hält ihn während der Dauer des Impulses CPi im eingeschalteten Zustand. Das
Signal am Punkt X2' ist dabei auf dem Wert »0«. Wenn
daher der FET M\ geöffnet ist und sich das Signal am Punkt X3' auf der Drainelektrodenseite des FET Afc auf
dem Wert »1« befindet, wird die Ladung des Punktes X3
über die FET Mi und Afc entladen, so daß das Signal am
Punkt A3' auf den Wert »0« absinkt Ist das Signal am
Punkt X3' auf dem Wert »0«, so bleibt es unverändert. 1st
das Signal am Punkt Xi auf dem Wert »1« und der FET
M\ demgemäß gesperrt, so wird das Signal am Punkt X3'
durch die Ladung am Punkt Xi auf den Wert »1«
gebracht Der Wert des Taktimpulses CPi wird auf »0« abgesenkt, so daß der Transistor M3 gesperrt und der
Zustand im Punkt X3 gespeichert wird. Daher wird ein
Impuls S4' (F i g. 4F) am Punkt X3 erzeugt
Der Impuls S4' wird der Gateelektrode des FET Ms
zugeführt, so daß dieser leitet wenn der Impuls S4' »1«
ist während der FET Ms gesperrt ist wenn der Impuls
Si' »0« ist Der der Gateelektrode des FET M6
zugeführte Taktimpuls CPi öffnet diesen und hält ihn während seiner Dauer in diesem Zustand. Gleichzeitig
wird der Impuls CPi der Sourceelektrode des FET Afc zugeführt, so daß auf der Drainelektrodenseite des FET
Mf, während der Dauer des Impulses CPi, d.h. am
Ausgang Ti, durch den Strom des Taktimpulses CPi, der
durch den FET Afc fließt, ein Ausgangssignal mit dem Wert »1« erzeugt wird. Nach dem Impuls CPz wird der
FET Afc gesperrt Ist der FET Ai5 geöffnet so wird die
Ladung am Ausgang Ti, d. h. das Ausgangssignal des Wertes »1«, über den FET Afc entladen, so daß sich am
Ausgang Ti ein Ausgangssignal des Wertes »0« ergibt
Ist der FET Afc gesperrt, so bleibt das Ausgangssignal des Wertes »0« am Ausgang T2 unverändert. Es wird
infolgedessen ein Ausgangsimpuls Ss' (Fig.4G) am
Ausgang T2 erzeugt
Wenn also der Eingangsimpuls Si' (Fig.4C) dem
Eingang Γι zugeführt wird, ergibt sich der Ausgangsimpuls Ss (F i g. 4G) am Ausgang T2. Der Ausgangsimpuls
Ss wird somit gegenüber dem Eingangsimpuls Si' um eine Periode verzögert
Die vorherige Beschreibung beruht auf der Annahme, daß die Periode des Taktimpulses CPi der des
Taktimpulses CPi entspricht Wenn jedoch ein Taktimpuls CPi (F i g. 4A') verwendet wird, der mit dem Impuls
CPi (F i g. 4A) synchron ist jedoch in Intervallen eines Mehrfachen der Periode des Impulses CPi erzeugt wird,
so ergeben sich an den Punkten Xi, Xi und X3 die
Impulse Si, S3' und S4' (Fig.4D', 4E', 4F') bei einem
Eingangsimpuls St' (F i g. 4C), so daß am Ausgang T2 ein
Ausgangsimpuls Ss' (F i g. 4G) erzeugt wird.
F i g. 5 zeigt in Form eines Multivibrators ein weiteres Anwendungsbeispiel des Verzögerungskreises. Die
gleichen Elemente wie in Fi g. 1 sind wiederum mit den gleichen Bezugszeichen versehen. Ein Rückstellsignaleingang R ist mit der Gateelektrode eines MIS FET M\
verbunden, dessen Sourceelektrode mit der Gate- und
der Sourceelektrode eines MIS FET Af2 verbunden ist
Die Gate- und Sourceelektrode des FET M2 sind miteinander und mit einem ersten Taktimpulseingang fi
verbunden. Die Drainelektrode des FET M\ ist an den
Verbindungspunkt Yi der Drainelektrode des FET M2
und der Sourceelektrode eines MIS-FET M3 angeschlossen. Die Gateelektrode des FET M3 ist mit einem
zweiten Taktimpulseingang ti verbunden. Die Drainelektrode des FET M3 ist mit der Gateelektrode eines
MIS FET Afc verbunden, dessen Sourceelektrode mit der Drainelektrode eines MIS FET Afc verbunden ist.
Dessen Sourceelektrode ist mit dem zweiten Taktimpulseingang h verbunden. Die Drainelektrode des FET
Afc ist ferner mit dem Verbindungspunkt Y3 der Sourceelektrode eines MIS FET A/10 und der Drainelektrode eines MIS FET Mn verbunden. Die Gate- und die
Sourceelektrode dieses Transistors ist mit dem zweiten Taktimpulseingang h verbunden. Der Verbindungspunkt der Drainelektrode des FET Afc mit der des FET
A/11 ist mit der Drainelektrode eines MIS FET Mn
verbunden, dessen Sourceelektrode mit dem zweiten
Taktimpulseingang U verbunden ist, während die
Gateelektrode dieses FET an einen Setzeingang S angeschlossen ist Die Gateelektrode des FET A/10 ist
mit dem ersten Taktimpulseingang U, die Drainelektrode des FET A/10 mit der Gateelektrode eines MIS F^T
A/13 und die Drainelektrode mit dem Verbindungspunkt V5 der Drainelektrode eines MIS FET A/u und der
Sourceelektrode eines MIS FET A/15 verbunden. Die
Sourceelektrode des FET A/u und die Gate- sowie die
Sourceelektrode des FET A/m sind mit dem ersten
Taktimpulseingang verbunden. Die Gateelektrode des
FET A/15 ist an den zweiten Taktimpulseingang t2
angeschlossen; seine Drainelektrode ist mit einem Ausgang Ti und mit der Gateelektrode des FET Afc
verbunden. Auch in diesem Falle sind die FET A/i bis Afc
und Afc bis A/15 auf einem gemeinsamen, auf Masse liegenden Halbleitersubstrat gebildet Die FET Mu und
A/m entsprechen dem FET M2 und die FET Λ/10 und A/15
dem FET Afc.
Taktimpulseingang fi und ein Taktimpuls CP2 (F i g. 6B)
dem zweiten Taktimpulseingang ti zugeführt In der folgenden Beschreibung wird eine negative Logik
verwendet d. h. der höhere Pegel von zwei Werten wird als der Wert »0« und der niedrige als der Wert »1«
bezeichnet
Es wird nun die Arbeitsweise der Schaltung der Fig.5 beschrieben. Es sei angenommen, daß dem
Rückstelleingang R ein Rückstelleingangsimpuls Ro
(Fig.6C) zugeführt wird, der mit dem Taktimpuls CPi
synchron ist; es sei ferner angenommen, daß der Setzeingang S einen Setzeingangsimpuls So (Fig.6D)
erhält der mit dem Taktimpuls CP2 synchron ist
Der Rückstellimpuls Ro gelangt zur Gateelektrode des FET Mi, so daß dieser geöffnet ist wenn der
Rückstellimpuls Ro »1« ist Der Transistor ist dagegen gesperrt, wenn der Impuls Ro »0« ist
Wird der Taktimpuls CPi der Gateelektrode des FET
Mi zugeführt wird dieser Transistor während der Dauer
des Impulses CPi geöffnet Gleichzeitig gelangt der
Impuls CPi an die Sourceelektrode des FET M2, so daß
während der Datier des Impulses CPi am Punkt Vi auf
der Drainelektrodenseite des FET M2 durch den Strom
des Taktimpulses CPi, der durch den FET AZ2 fließt ein
Signal »1« erzeugt wird. Bei Wegfall des Impulses CPi
wird der FET Af2 gesperrt. Wenn in diesem Falle der
FET A/j leitend ist, wird die Ladung am Punkt Y\ über
den FET M\ entladen, so daß das Signal am Punkt Y\ auf
»0« zurückgeht Ist der FET Αίί gesperrt, so bleibt das
Signal am Punkt Y\ auf »1«. Es entsteht somit ein Impuls
es Rot (F i g. 6E) am Punkt Yv
Der zweite Taktimpuls CP2, der der Gateelektrode
des FET Af2 zugeführt wird, öffnet den FET Afc während
der Dauer des Impulses CPi, während der der Pegel im
Punkt K2 auf dem Wert »0« bleibt. Leitet der FET Mi, so
wird die Ladung am Punkt K2 auf der Drainelektrodenseite
des FET M3 über die FET M\ und M2 entladen, so
daß sich der Pegel am Punkt Yi auf »0« verringert. Ist der Pegel am Punkt V2 gleich »0«, so bleibt er
unverändert. Ist der Pegel am Punkt Y\ gleich »1« und demgemäß der FET M\ gesperrt, so wird der Pegel im
Punkt Yi durch die Ladung am Punkt Vi auf »1«
gebracht. Bei Wegfall des Taktirnpulses CPi wird der FET Mi gesperrt und der Zustand wird im Punkt Yi
gespeichert. Es entsteht somit ein Impuls Rm. (Fig.6F)
am Punkt Y2.
Der Setzimpuls 5b wird ferner der Gateelektrode des
FET Mi2 zugeführt, so daß dicer Transistor geöffnet ist,
während der Setzimpuls .Sb > 1« ist Der FET M12 wird
dagegen gesperrt, wenn der Setzimpuls Sb »0« ist. Der Taktimpuls CP2, der der Gateelektrode des FET Mn
zugeführt wird, öffnet diesen Transistor und gleichzeitig gelangt der Taktimpuls CPi zur Sourceelektrode des
FET Mu, so daß am Pun! t Y3 auf der Drainelektrodenseite
des Transistors A/n durch den durchfließenden
Strom des Impulses C'Ί ein Signal des Wertes »1« erzeugt wird. Bei Weg'all des Taktimpulses CPi wird
der FET Mu gesperrt, ist der FET M\2 leitend, so wird
die Ladung am Punkt Y3 über den FET M\ 1 entladen, so
am Punkt Y3 ein Signal des Wertes »0« erzeugt wird.
Das Signal am Punkt Y3 wird durch das am Punkt Y2
beeinflußt. Wenn nämlich am Punkt Y2 das Signal des
Wertes »1« erzeugt wird, so daß der FET Ms leitet, und
wenn am Ausgang T2 ein Ausgangssignal des Wertes
»1« abgenommen wird, so daß der FET Mg leitet, wird die Ladung am Punkt V3 über die FET Ms und Mg
entladen, so daß sich am Punkt Y3 ein Signal des Wertes
»0« einstellt. Wenn einer der beiden FET Mg oder Mg oder beide gesperrt sind und der FET Mn ebenfalls 3S
gesperrt ist, bleibt das Signal des Wertes »1« am Punkt Y3 unverändert. Infolge ergibt sich ein Impuls Sbi
(F i g. 6G) am Punkt Y3 bei einem Einstellimpuls Sb am
Anschluß S, dem Impuls Ä02 am Punkt Y2 und dem Signal
am Ausgang Ti. A0
Der erste Taktimpuls CPi wird der Gateelektrode des
FET Mio zugeführt, so daß der FET Ai]0 während des
Taktimpulses CPi leitet. Ist das Signal am Punkt Y3 auf
»0«, d. h. der FET Mn leitend, oder sind beide FET Me
und M9 leitend, und ist das Signal im Punkt Ki auf der
Drainelektrodenseite des FET Aiio auf »!«, so wird die
Ladung im Punkt Ki über die FET Mio und M12 oder Mg
und Mio entladen, so daß das Signal im Punkt K>
auf »0« zurückgeht. Ist das Signal im Punkt Ki auf »0«, so bleibt es unverändert Ist das Signal im Punkt Y3 auf »1«, so
wird das Signal im Punkt K» durch die Ladung im Punkt Y3 auf »1« angehoben. Wenn der Pegel des Taktimpulses
CPi »0« wird, so daß der FET Mio gesperrt wird, wird
der Zustand im Punkt Yt, gespeichert Es entsteht somit
ein Impuls S02 (F i g. 6H) am Punkt Ki bei einem Impuls
Sbi am Punkt Y3.
Der so im Punkt Ki erzeugte Impuls S02 wird der
Gateelektrode des FET Af« zugeführt Dadurch wird der FET Mi3 leitend, während der Impuls S02 auf dem
Wert »1« bleibt Der FET M\3 wird gesperrt, wenn der m
Impuls Sa2 den Wert »0« hat Während dessen wird der
Taktimpuls CPi der Gateelektrode des FET AS14
zugeführt und macht diesen Transistor während der Dauer des Impulses CPi leitend. Gleichzeitig wird der
Impuls CPi der Sourceelektrode des FET Mu zugeführt,
durch den der Strom des Impulses CPi fließt, so daß am
Punkt K5 auf der Drainelektrodenseite des FET Λ/η ein
Signal des Wertes »1« während der Dauer des Impulses CPi entsteht. Bei Wegfall des Impulses CPi wird der
Transistor M\* gesperrt. Ist in diesem Falle der FET Mi3
leitend, so entlädt sich die Ladung des Punktes K5 über
den FET Mi 3, so daß am Punkt Y5 ein Signal des Wertes
»0« entsteht. Ist der Transistor M)3 dagegen gesperrt, so
bleibt das Ausgangssignal des Wertes »1« am Punkt K5
unverändert. Es wird somit am Punkt Kj ein Impuls S03
(Fig.61)bei einem ImpulsSb?am Punkt Kierzeugt.
Unter diesen Umständen wird der Impuls CP2 der
Gateelektrode des FET M15 zugeführt, wodurch dieser
Transistor während der Dauer des Impulses CPi leitet. Wenn während des leitenden Zustandes des FET M15
der Pegel des Impulses am Punkt V5 gleich »1« ist, ergibt
sich auf der Drainelektrodenseite des FET Mi5 ein
Signal des Wertes »1« und demgemäß auch am Ausgang Ti. Ist der Wert des Signals am Punkt Ys gleich »0«, so
ergibt sich am Ausgangsanschluß T2 ein Ausgangssignal
des Wertes »0«. Man erhält somit einen Ausgangsimpuls So4 (F i g. 6J) am Ausgang Ti bei einem Ausgangsimpuls
S03 am Punkt K5.
Wird das Setzsignal Sb dem Setzeingang S früher als das Rückstellsignal Ro zugeführt, so beginnt der
Multivibrator mit dem Setzsignal Sb zu arbeiten. Selbst wenn das Rückstellsignal Ro dem Rückstelleingang R
um eine halbe Zeitperiode früher als das Setzsignal So zugeführt wird (F i g. 6C und 6D), ergibt sich das Signal
Sb4 (F i g. 6J) am Ausgang T2.
Es ergibt sich somit die gleiche Arbeitsweise wie in Fig. 1.
Die in den Fig. 1, 3 und 5 mit A, A', A" und A'" bezeichneten Schaltungsteile können durch ein ODER-Glied
ersetzt werden, das aus parallel geschalteten MIS-FET entsprechend F i g. 7A besteht, oder durch ein
UND-Glied aus in Reihe geschalteten MIS-FET entsprechend Fig.7B oder durch eine Brückenschaltung
aus MIS-FET entsprechend Fig.7C besteht. Die
Schaltungen der Fig.7A, 7B und 7C können auch in Kombination verwendet werden. In F i g. 7 sind die
Signaleingänge mit /1 bis /7 und die Signalausgänge mit ίο
und to' bezeichnet.
Vorzugsweise sind Kapazitäten C, C, C" und C" zwischen die Gate- und die Sourceelektroden der FET
M3, M4, Mio, Mi5 und M7 geschaltet. Bei Verwendung
dieser Kapazitäten werden die Sourceelektrodenseiten der FET M3, M4, Mio, M15 und Mi durch den Taktimpuls
kapazitiv erregt. Wenn die Schaltungsteile A, A', A "und A'" im gesperrten Zustand sind, oder wenn der
Signalwert am Eingang T\ der Fi g. 3 gleich »1« ist, wird der Pegel »1« der Signale an den Sourceelektrodenseiten
der FET M3, M^, Mio, M\s und Mj größer als bei den
erläuterten Ausführungsbeispielen. Die Signale werden als Ladespannungen auf den Drainelektrodenseiten der
FET M3, M4, Λίιο, A/15 und Mj abgenommen.
Selbstverständlich können bei den Schaltungen der Fig. 1, 3 und 5 die Source- und Drainelektroden der
FET vertauscht werden. '....:■
Hierzu 5 Blatt Zeichnungen
Claims (3)
1. In integrierter Bauweise aus Feldeffekttransistoren aufgebauter, mehrstufiger, dynamischer Ver-
zögerungskreis ohne Gleichspannungsversorgung mit aus jeweils drei Feldeffekttransistoren aufgebauten Stufen für die Zufuhr des Eingängssignals und
von Taktsignalen, wobei einer ersten Stufe die Source-Drain-Strecke des ersten und zweiten FET
parallel geschaltet sind, wobei der Gateelektrode des ersten FET das Eingangssignal und den
Source-brain-Strecken des ersten und zweiten FET und der Gateelektrode des zweiten FET ein erstes
Taktsignal zugeführt wird, in einer zweiten Stufe die Drain-Source-Strecken des ersten und zweiten FET
parallel, geschaltet sind, wobei den Source-Drain-Strecken des ersten und zweiten FET und der
Gateelektrode des zweiten FET ein zweites Taktsignal zugeführt wird, und alle Transistoren auf
einem gemeinsamen, geerdeten Substrat gebildet sind, dadurch gekennzeichnet, daß der
Gateelektrode des dritten FET (Af4) der ersten Stufe
das erste Taktsignal zugeführt wird, daß der Gateelektrode des dritten FET (Af3) der zweiten
Stufe des zweite Taktsignal zugeführt wird, daß die Source-Drain-Strecke des dritten FET (Ai4) der
ersten Stufe mit der Seite der Source-Drain-Strekken des ersten und zweiten FET (M% Afc) der
zweiten Stufe verbunden ist, der das zweite ™ Taktsignal nicht zugeführt wird, sowie zum Ausgang
führt, und daß die Drain-Source-Strecke des dritten FET (Ai3) der zweiten Stufe mit der Seite der
Drain-Source-Strecken des ersten und zweiten FET (M\, M2) der ersten Stufe verbunden ist, der das erste *>
Taktsignal nicht zugeführt wird, sowie mit der Gateelektrode des ersten FET (M6) der zweiten
Stufe verbunden ist
2. Verzögerungskreis nach Anspruch 1, dadurch gekennzeichnet, daß die Feldeffekttransistoren auf
demselben Halbleitersubstrat gebildet sind, das auf Masse liegt
3. Verzögerungskreis nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der erste FET (M\, Ms)
der ersten und zweiten Stufe durch einUND-Glied, ein ODER-Glied, eine Brückenschaltung aus Feldeffekttransistoren oder eine Kombination dieser
Schaltungen ersetzt ist.
Applications Claiming Priority (2)
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C3 | Grant after two publication steps (3rd publication) |