DE19534159A1

DE19534159A1 - Power MOSFET switch circuit

Info

Publication number: DE19534159A1
Application number: DE1995134159
Authority: DE
Inventors: Jenoe Dr Tihanyi
Original assignee: Siemens AG
Current assignee: Infineon Technologies AG
Priority date: 1995-09-14
Filing date: 1995-09-14
Publication date: 1997-03-20

Abstract

The circuit includes a an inverse diode (3) connected in parallel with a power MOSFET (2), and a reverse polarity detector (6). The inverse diode and the MOSFET provide a power switch (1) connected in series with a load (4) between a pair of voltage supply terminals (10,11). The polarity detector has respective terminals connected to the drain, source and gate (G) of the MOSFET. The inverse diode protects the power MOSFET from being supplied with the incorrect voltage supply polarity. The heating of the power MOSFET switch upon being supplied with the incorrect voltage supply polarity is prevented via the polarity detector. The detector is connected to the power MOSFET gate in order to supply a switch-in signal. Pref. the latter signal is supplied via a further MOSFET (60).

Description

Die Erfindung betrifft eine Schaltungsanordnung mit einem Leistungsschalter, welcher in Reihe mit einer Last zwischen zwei Klemmen einer Versorgungsspannung geschaltet ist, mit einer an den Steueranschluß des Leistungsschalters geschalte ten Steuereinrichtung zum Ein- und Ausschalten des Leistungs schalters und mit einer Einrichtung zum Schutz des Leistungs schalters bei Verpolung der Versorgungsspannung.The invention relates to a circuit arrangement with a Circuit breaker, which is in series with a load between two terminals of a supply voltage is switched with one connected to the control connection of the circuit breaker control device for switching the power on and off switch and with a device to protect the performance switch if the supply voltage is reversed.

Eine solche Schaltungsanordnung ist beispielsweise in der Zeitschrift "Elektronik Industrie" 4-1985, Seiten 32 bis 38 beschrieben. Sie weist eine elektronische Steuereinrichtung auf, die ausgangsseitig mit dem Gateanschluß eines Leistungs-MOS-FET verbunden ist und den Leistungs-MOS-FET, dem source seitig eine Last in Reihe geschaltet ist, ein- bzw. ausschal tet. Die Last liegt auf der dem MOS-FET abgewandten Seite an Bezugspotential.Such a circuit arrangement is for example in the Magazine "Electronics Industry" 4-1985, pages 32 to 38 described. It has an electronic control device on the output side with the gate connection of a power MOS-FET is connected and the power MOS-FET, the source a load is connected in series on and off tet. The load is on the side facing away from the MOS-FET Reference potential.

Leistungs-MOS-FETs zeichnen sich regelmäßig durch eine paral lel zur Laststrecke des Leistungs-MOS-FET und damit zwischen Drainanschluß und Sourceanschluß geschaltete Diode aus, die auch als Freilaufdiode, Inversdiode bzw. Reversediode be zeichnet wird. Diese Diode dient einerseits dazu, die im Schaltbetrieb auftretenden negativen Spannungsspitzen abzu leiten und andererseits einen Stromfluß bei einer auftreten den versehentlichen Verpolung der zwischen die Reihenschal tung des Leistungsschalters und der Last liegenden Versor gungsspannung zu ermöglichen, wodurch der Leistungs-MOS-FET wirksam vor Beschädigung geschützt wird. Die Inversdiode ist hierfür mit ihrem Katodenanschluß an den Drainanschluß und mit ihrem Anodenanschluß an den Sourceanschluß des Leistungs-MOS-FET geschaltet und regelmäßig zusammen mit dem Leistungs-MOS-FET in einen gemeinsamen Halbleiterkörper integriert. Power MOS FETs are regularly characterized by a parallel lel to the load path of the power MOS-FET and thus between Drain connection and source connection switched off diode also as freewheeling diode, inverse diode or reverse diode is drawn. On the one hand, this diode is used in the Switching operation occurring negative voltage peaks conduct and on the other hand a current flow occur at a the accidental polarity reversal between the row scarf device of the circuit breaker and the load Allow voltage supply, which makes the power MOS FET is effectively protected against damage. The inverse diode is for this with their cathode connection to the drain connection and with its anode connection to the source connection of the power MOS-FET switched and regularly together with the power MOS-FET integrated in a common semiconductor body.

Obwohl durch die Inversdiode ein wirksamer Schutz des Lei stungs-MOS-FET bei Verpolung erzielt wird, hat sich herausge stellt, daß der im Verpolfall an der Inversdiode entstehende Spannungsabfall zu einer nicht unbeträchtlichen Erwärmung des Halbleiterkörpers und damit auch des Leistungs-MOS-FET führt. Eine solche Erwärmung des Leistungs-MOS-FET ist unerwünscht.Although the Lei provides effective protection through the inverse diode Stungs-MOS-FET is achieved with reverse polarity, has been found represents that in the event of a polarity reversal on the inverse diode Voltage drop to a not inconsiderable heating of the Semiconductor body and thus the power MOS-FET leads. Such heating of the power MOS FET is undesirable.

Es sind mittlerweile auch Schaltungsanordnungen bekannt ge worden, die den Leistungsschalter und insbesondere hierbei eingesetzte Leistungs-MOS-FETs vor hohen Temperaturen schüt zen. Eine solche Schaltungsanordnung ist z. B. aus EP 0 208 970 B1 bekannt. Auf den den Leistungs-MOS-FET enthaltenden Halbleiterkörper wird ein weiterer Halbleiterkörper mit einem Halbleiterschalter, z. B. einen Thyristor, aufgebracht, wobei die beiden Halbleiterkörper in gutem Wärmekontakt miteinander stehen. Sobald der Halbleiterschalter eine Erhöhung der Tem peratur detektiert, schaltet dieser über zwischen den beiden Halbleiterkörpern vorgesehene elektrische Verbindungen den Leistungs-MOS-FET aus. Der Leistungs-MOS-FET wird so wirksam vor einer Überlastung durch Überstrom, beispielsweise im Kurzschlußfall der Last, geschützt.Circuit arrangements are now also known been the circuit breaker and especially here protects the power MOS-FETs used from high temperatures Zen. Such a circuit arrangement is e.g. B. from EP 0 208 970 B1 known. On the one containing the power MOS FET Semiconductor body becomes another semiconductor body with a Semiconductor switch, e.g. B. a thyristor, applied the two semiconductor bodies in good thermal contact with one another stand. As soon as the semiconductor switch increases the tem detected temperature, this switches over between the two Semiconductor bodies provided electrical connections Power MOS FET off. The power MOS FET thus becomes effective before an overload due to overcurrent, for example in the Load short circuit, protected.

Im Falle einer auftretenden Verpolung der Versorgungsspannung kann mit einer solchen Schaltungsanordnung, wie sie in EP 0 208 970 B1 beschrieben ist, der durch die Inversdiode auftre tende Spannungsabfall nicht reduziert werden, da einerseits die Erwärmung des Leistungs-MOS-FET zum Auslösen der Tempera turschutzschaltung nicht ausreicht. Andererseits würde selbst bei Erreichen einer kritischen Temperatur lediglich ein Aus schaltsignal für den Leistungs-MOS-FET erzeugt werden, so daß der Spannungsabfall an der Inversdiode erhalten bleibt.In the event of polarity reversal of the supply voltage can with such a circuit arrangement as in EP 0 208 970 B1 is described which occurs through the inverse diode The voltage drop cannot be reduced because on the one hand the heating of the power MOS-FET to trigger the tempera Door protection circuit is not sufficient. On the other hand, yourself only off when a critical temperature is reached Switching signal for the power MOS FET are generated so that the voltage drop across the inverse diode is retained.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung der eingangs genannten Art so weiterzu bilden, daß der Spannungsabfall und damit die Wärmeerzeugung am Leistungsschalter bei Verpolung der Versorgungsspannung deutlich im Vergleich zu bisherigen Lösungen reduziert ist. The present invention has for its object a Circuit arrangement of the type mentioned so on form that the voltage drop and thus the heat generation on the circuit breaker if the supply voltage is reversed is significantly reduced compared to previous solutions.

Diese Aufgabe wird dadurch gelöst, daß die Einrichtung zum Schutz des Leistungsschalters bei Verpolung der Versorgungs spannungsquelle ausgangsseitig mit dem Steueranschluß des Leistungsschalters verbunden ist, daß durch die Einrichtung die Verpolung detektierbar ist, und daß die Einrichtung aus gangsseitig bei Detektion einer Verpolung ein Einschaltsignal für den Leistungsschalter bereitstellt.This object is achieved in that the device for Protection of the circuit breaker in case of polarity reversal of the supply voltage source on the output side with the control connection of the Circuit breaker is connected through the device the polarity reversal is detectable, and that the device is off a switch-on signal on the output side when polarity reversal is detected for the circuit breaker.

Weiterbildungen der Erfindung sind Gegenstand der Unteran sprüche.Further developments of the invention are the subject of the Unteran claims.

Die Erfindung wird anhand von Ausführungsbeispielen in Ver bindung mit drei Figuren näher erläutert. Es zeigen:The invention is based on exemplary embodiments in Ver binding explained with three figures. Show it:

Fig. 1 ein Blockschaltbild einer Schaltungsanordnung nach der Erfindung zum Ansteuern eines Leistungs-MOS-FET mit einer Einrichtung zum Schutz des Leistungs-MOS-FET bei Verpolung der Versorgungsspannung, Fig. 1 is a block diagram of a circuit arrangement according to the invention for driving a power MOS-FET with a device for protecting the power MOS FET in reverse polarity of the supply voltage,

Fig. 2 ein komplettes Ausführungsbeispiel einer Schaltungsan ordnung für eine Einrichtung zum Schutz des in Fig. 1 dargestellten Leistungs-MOS-FET, und Fig. 2 shows a complete embodiment of a circuit arrangement for a device for protecting the power MOS FET shown in Fig. 1, and

Fig. 3 den Schnitt durch ein die Schaltungsanordnung nach Fig. 1 bzw. Fig. 2 enthaltendes Halbleiterchip. Fig. 3 is a section through a containing the circuit arrangement of FIG. 1 or FIG. 2, the semiconductor chip.

In den nachfolgenden Figuren bezeichnen, sofern nicht anders angegeben, gleiche Bezugszeichen gleiche Teile mit gleicher Bedeutung.Designate in the following figures, unless otherwise indicated, same reference numerals, same parts with the same Meaning.

In Fig. 1 ist eine Schaltungsanordnung mit einem Leistungs schalter 1 und einer in Reihe zum Leistungsschalter 1 liegen den Last 4 dargestellt. Der Leistungsschalter 1 ist mit ei nem Anschluß seiner Laststrecke an eine Klemme 10 einer Ver sorgungsspannung V_D und mit seinem anderen Anschluß der Last strecke an einen Anschluß der Last 4 geschaltet, die mit ih rem anderen Anschluß mit einer an Bezugspotential liegenden zweiten Klemme 11 einer Versorgungsspannungsquelle verbunden ist. Im Ausführungsbeispiel von Fig. 1 ist der Leistungs schalter 1 ein Leistungs-MOS-FET 2, dessen Drainanschluß D an die Klemme 10, dessen Sourceanschluß S mit der Last 4 und dessen Gateanschluß G mit einer ausgangsseitigen Klemme 87 einer Steuereinrichtung 8 verbunden ist. Zwischen Drainan schluß D und Sourceanschluß S des Leistungs-MOS-FET 2 ist ei ne Inversdiode 3 geschaltet und zwar so, daß deren Katodenan schluß mit dem Drainanschluß D und deren Anodenanschluß mit dem Sourceanschluß S des Leistungs-MOS-FET 2 verbunden ist. Der Leistungs-MOS-FET 2 und die Inversdiode 3 sind auf einem gemeinsamen Halbleiterkörper integriert, wie im Zusammenhang mit Fig. 3 noch erläutert werden wird.In Fig. 1, a circuit arrangement with a power switch 1 and one in series with the circuit breaker 1 , the load 4 is shown. The circuit breaker 1 is connected to a terminal 10 of a supply voltage V _D with its connection of its load path and with its other terminal of the load path to a terminal of the load 4 , which is connected to its other terminal with a second terminal 11 lying at reference potential Supply voltage source is connected. In the embodiment of FIG. 1, the power switch 1 is a power MOS FET 2 , the drain terminal D of which is connected to the terminal 10 , the source terminal S of which is connected to the load 4 and the gate terminal G of which is connected to an output-side terminal 87 of a control device 8 . Between drain circuit D and source terminal S of the power MOS-FET 2 , an inverse diode 3 is connected in such a way that its cathode terminal is connected to the drain terminal D and its anode terminal is connected to the source terminal S of the power MOS-FET 2 . The power MOS FET 2 and the inverse diode 3 are integrated on a common semiconductor body, as will be explained in connection with FIG. 3.

Die Steuereinrichtung 8 stellt an ihrer ausgangsseitigen Klemme 87 ein Schaltsignal zum Ein- und Ausschalten des Lei stungs-MOS-FET 2 bereit nach Maßgabe von an einer eingangs seitigen Klemme 85 anlegbaren Steuersignalen. An einer weite ren Klemme 86 der Steuereinrichtung 8 kann beispielsweise ein Signal abgegriffen werden, das anzeigt, ob der Leistungs-MOS-FET 2 eingeschaltet ist oder nicht. Die als solche bekannte Steuereinrichtung 8 verfügt beispielsweise über einen Oszil lator 80 und einen Ladegleichrichter 82, welche über eine Ka pazitätseinrichtung 81 miteinander in Verbindung stehen. Der Ladegleichrichter 82 ist mit der Klemme 87 der Steuereinrich tung 8 über einen Widerstand 83 in Verbindung. Eine solche Steuereinrichtung 8 dient als Ladungspumpe, welche an der Klemme 87 ein ausreichend hohes positives Potential bereit stellt, um den Leistungs-MOS-FET 2 einzuschalten, wenn die Last 4 von Laststrom durchflossen werden soll. Um die Steuer einrichtung 8 ebenfalls vor negativen Spannungsspitzen oder Verpolung zu schützen, ist, ähnlich wie beim Leistungsschal ter 1, eine Inversdiode 84 zwischen die Versorgungsklemmen 16, 17 der Steuereinrichtung 8 geschaltet. Die Klemme 17 liegt hierbei auf Massepotential, während die Klemme 16 an das Substrat des Halbleiterkörpers des integrierten Leistungsschalters 1 gelegt und damit über einen durch das Substrat gebildeten Widerstand 18 an V_D geschaltet ist.The control device 8 provides at its output-side terminal 87 a switching signal for switching the power-MOS-FET 2 on and off in accordance with the control signals that can be applied to an input-side terminal 85 . At a further terminal 86 of the control device 8 , for example, a signal can be tapped which indicates whether the power MOS FET 2 is switched on or not. The control device 8 known as such has, for example, an oscillator 80 and a charging rectifier 82 which are connected to one another via a capacitance device 81 . The charge rectifier 82 is connected to the terminal 87 of the control device 8 via a resistor 83 . Such a control device 8 serves as a charge pump, which provides a sufficiently high positive potential at the terminal 87 in order to switch on the power MOS FET 2 when load current is to flow through the load 4 . In order to protect the control device 8 also from negative voltage peaks or reverse polarity, an inverse diode 84 is connected between the supply terminals 16 , 17 of the control device 8 , similar to the circuit breaker ter 1 . The terminal 17 is here at ground potential, while the terminal 16 is connected to the substrate of the semiconductor body of the integrated circuit breaker 1 and is thus connected to V _D via a resistor 18 formed by the substrate.

Die Schaltungsanordnung von Fig. 1 verfügt des weiteren über eine Einrichtung 6 zum Schutz des Leistungsschalters 1 bei Verpolung der Versorgungsspannung V_D. Die Einrichtung 6 weist zwei Klemmen 68, 69 auf, die mit den Klemmen 10 und 11 der Versorgungsspannung V_D direkt oder über Widerstände verbunden sind. Im Ausführungsbeispiel von Fig. 1 ist die Klemme 68 mit der Klemme 10 in Verbindung, während die Klemme 69 der Ein richtung 6 an den Verbindungspunkt 14 zwischen Leistungs-MOS-FET 2 und Last 4 geschaltet ist. Ausgangsseitig weist die Einrichtung 6 eine Klemme 67 auf, die mit dem Steueranschluß des Leistungsschalters 1, hier mit dem Gateanschluß G des Leistungs-MOS-FET 2 verbunden ist. Die Einrichtung 6 detek tiert die an den Klemmen 68, 69 anstehenden Potentiale und erkennt eine Verpolung der Versorgungsspannung V_D. Bei Detek tion einer Verpolung stellt die Einrichtung 6 an ihrer Aus gangsklemme 67 ein Einschaltsignal für den Leistungsschalter 1 bereit, um diesen einzuschalten. Da im vorliegenden Fall im eingeschalteten Zustand der zwischen dem Drainanschluß D und Sourceanschluß S des Leistungs-MOS-FET 2 liegende Innenwider stand deutlich geringer als der Innenwiderstand der Inversdi ode 3 ist, wird der Spannungsabfall zwischen Drainanschluß D und Sourceanschluß S dank des eingeschalteten Leistungs-MOS-FET 2 deutlich herabgesetzt und eine Erwärmung des den Leist ungs-MOS-FET 2 enthaltenden Halbleiterkörpers weitgehend ver mieden. Der Leistungsschalter 1 wird so wirksam bei Verpolung vor einer etwaigen Beschädigung geschützt.The circuit arrangement of FIG. 1 also has a device 6 for protecting the circuit breaker 1 in the event of polarity reversal of the supply voltage V _D. The device 6 has two terminals 68 , 69 which are connected to the terminals 10 and 11 of the supply voltage V _D directly or via resistors. In the embodiment of FIG. 1, the terminal 68 is connected to the terminal 10 , while the terminal 69 of the device 6 is connected to the connection point 14 between the power MOS FET 2 and the load 4 . On the output side, the device 6 has a terminal 67 , which is connected to the control connection of the circuit breaker 1 , here to the gate connection G of the power MOS FET 2 . The device 6 detects the potentials present at the terminals 68 , 69 and detects a polarity reversal of the supply voltage V _D. Upon detection of polarity reversal, the device 6 provides at its output terminal 67 a switch-on signal for the circuit breaker 1 in order to switch it on. Since in the present case the internal resistance between drain D and source S of power MOS FET 2 was significantly lower than the internal resistance of Inversdi ode 3 , the voltage drop between drain D and source S is thanks to the power MOS-FET 2 significantly reduced and heating of the semiconductor body containing the power MOS-FET 2 largely avoided. The circuit breaker 1 is thus effectively protected against possible damage if the polarity is reversed.

In Fig. 2 ist eine konkrete Schaltungsanordnung für die in Fig. 1 vorgestellte Einrichtung 6 dargestellt. Diese Schal tungsanordnung 6 kann zusätzlich in den Halbleiterchip der Steuerschaltung 8 monolithisch integriert werden. Der besse ren Übersichtlichkeit wegen ist in Fig. 2 auf eine erneute Darstellung der in Fig. 1 bereits vorgestellten Steuerein richtung 8, die zum Ein- und Ausschalten des Leistungs-MOS-FET 2 nach Maßgabe von Steuersignalen notwendig ist, verzich tet worden. In Fig. 2 ist lediglich die Ausgangsklemme 87 und die im Zusammenhang mit Fig. 1 erläuterte Inversdiode 84 die ser Steuereinrichtung 8 dargestellt. FIG. 2 shows a specific circuit arrangement for the device 6 presented in FIG. 1. This circuit arrangement 6 can additionally be monolithically integrated in the semiconductor chip of the control circuit 8 . For the sake of clarity, a renewed representation of the control device 8 already presented in FIG. 1, which is necessary for switching the power MOS FET 2 on and off in accordance with control signals, has been omitted in FIG. 2. In Fig. 2, only the output terminal 87 and the inverse diode 84 explained in connection with FIG. 1, the water control device 8 is shown.

Die Klemme 68 der Einrichtung 6 ist an die Klemme 16 und damit über den Widerstand 18 an die Klemme 10 der Versorgungsspannung V_D geschaltet. Die Klemme 69 der Einrichtung 6 ist, wie in Fig. 1, mit dem Verbindungspunkt 14 von Leistungs-MOS-FET 2 und Last 4 in Verbindung. Die ausgangsseitige Klemme 67 der Einrichtung 6 ist an den Gateanschluß G des Leistungs-MOS-FET 2 geschaltet. Die Einrichtung 6 enthält einen Enhancement-MOS-FET 60 und drei Depletion-MOS-FET 61, 62, 63, die jeweils vom n-Kanal-Typ sind. Der MOS-FET 60 dient dazu, an der ausgangsseitigen Klemme 67 dann ein im Vergleich zum Potential an der Klemme 69 mindestens um die Einsatzspannung des Leistungs-MOS-FET 2 erhöhtes Potential anzulegen, wenn die Versorgungsspannung V_D versehentlich verpolt wurde. Im Normalfall liegt an der Klemme 10 positives Potential, z. B. + 15 Volt und an der Klemme 11 Massepotential. Bei Verpolung ist dies umgekehrt. An der Klemme 10 liegt damit, bezogen auf die Klemme 11, -15 Volt an.The terminal 68 of the device 6 is connected to the terminal 16 and thus via the resistor 18 to the terminal 10 of the supply voltage V _D. Terminal 69 of device 6 , as in FIG. 1, is connected to connection point 14 of power MOS FET 2 and load 4 . The output-side terminal 67 of the device 6 is connected to the gate connection G of the power MOS FET 2 . The device 6 contains an enhancement MOS FET 60 and three depletion MOS FET 61 , 62 , 63 , each of which is of the n-channel type. The MOS-FET 60 is used to apply to the output-side terminal 67 a potential which is at least higher than the potential at the terminal 69 by the threshold voltage of the power MOS-FET 2 if the supply voltage V _{D has been} accidentally reversed. Normally there is a positive potential at terminal 10 , e.g. B. + 15 volts and at terminal 11 ground potential. With reverse polarity, this is reversed. At terminal 10 there is, based on terminal 11 , -15 volts.

Der MOS-FET 60 ist mit seinem Drainanschluß D an die Klemme 16 und mit seinem Sourceanschluß S an die Klemme 67 geschal tet. Der Gateanschluß G des MOS-FET 60 ist mit einem noch zu erläuternden Verbindungspunkt 70 elektrisch in Kontakt. Der bei diesem MOS-FET 60 noch vorgesehene Substratanschluß ist an die Klemme 69 geschaltet. Der als Potentialübertrager die nende MOS-FET 61 ist mit seinem Drainanschluß D mit der Klem me 68 und mit seinem Gateanschluß G mit der Klemme 69 in Ver bindung. Der Sourceanschluß S dieses MOS-FET 61 ist an den Gateanschluß G des MOS-FET 62 geschaltet. Zwischen den Sour ceanschluß S und die Klemme 69 ist eine Stromquelle 65 ge schaltet. An die Klemme 69 ist des weiteren der Sourcean schluß S des MOS-FET 62 sowie der Anodenanschluß einer Zenerdiode 64 gelegt. Der Drainanschluß D des MOS-FET 62 und der Sourceanschluß S sowie der Gateanschluß G des MOS-FET 63 sind mit dem Verbindungspunkt 70 und damit mit dem Gateanschluß G des MOS-FET 60 in Verbindung. Der Katodenanschluß der Zener diode 64 und der Drainanschluß D des MOS-FET 63 sind über ei ne weitere Stromquelle 66 mit der Klemme 16 in Verbindung. Die Klemme 16 kann beispielsweise mit dem Substratanschluß des Halbleiterkörpers der Steuereinrichtung 8 bzw. mit dem Substratanschluß des den Leistungs-MOS-FET 2 enthaltenden Halbleiterkörpers in Verbindung stehen.The MOS-FET 60 is switched with its drain terminal D to the terminal 16 and with its source terminal S to the terminal 67 . The gate terminal G of the MOS-FET 60 is in electrical contact with a connection point 70 to be explained. The substrate connection provided in this MOS-FET 60 is connected to the terminal 69 . The as a potential transformer, the ending MOS-FET 61 is with its drain terminal D to the terminal 68 and with its gate terminal G to the terminal 69 in connection. The source terminal S of this MOS-FET 61 is connected to the gate terminal G of the MOS-FET 62 . Between the source connection S and the terminal 69 , a current source 65 is switched GE. At the terminal 69 , the source S of the MOS-FET 62 and the anode connection of a Zener diode 64 is also connected . The drain terminal D of the MOS-FET 62 and the source terminal S and the gate terminal G of the MOS-FET 63 are connected to the connection point 70 and thus to the gate terminal G of the MOS-FET 60 . The cathode connection of the Zener diode 64 and the drain connection D of the MOS-FET 63 are connected via a further current source 66 to the terminal 16 . The terminal 16 can be connected, for example, to the substrate connection of the semiconductor body of the control device 8 or to the substrate connection of the semiconductor body containing the power MOSFET 2 .

Die Arbeitsweise dieser Schaltungsanordnung ist folgende. Zu nächst wird davon ausgegangen, daß der Leistungs-MOS-FET 2 aufgrund fehlender Steuersignale von der Steuereinrichtung 8 ausgeschaltet ist und an den Klemmen 10 und 11 die Versor gungsspannung richtig gepolt angeschlossen ist. In diesem Fall ist das Potential an der Klemme 10 deutlich höher als an der Klemme 11. Der MOS-FET 62 leitet voll, da sein Sourcean schluß S auf Massepotential der Klemme 11 und sein Gatean schluß G auf positivem Potential liegt. Damit liegt der Ver bindungspunkt 70 ebenfalls auf Bezugspotential, so daß der MOS-FET 60 ausgeschaltet bleibt. An der Klemme 67 ist kein ausreichend positives Potential im Vergleich zum Potential an dem Verbindungspunkt 14 abgreifbar um die notwendige Einsatz spannung des Leistungs-MOS-FET 2 zu übersteigen und diesen einzuschalten.The operation of this circuit arrangement is as follows. Next, it is assumed that the power MOS FET 2 is switched off due to the lack of control signals from the control device 8 and the supply voltage is connected to the terminals 10 and 11 with the correct polarity. In this case, the potential at terminal 10 is significantly higher than at terminal 11 . The MOS-FET 62 conducts fully, since its source circuit S is at ground potential of the terminal 11 and its gate circuit G is at a positive potential. Thus, the Ver connection point 70 is also at reference potential, so that the MOS-FET 60 remains switched off. At the terminal 67 , a sufficiently positive potential in comparison to the potential at the connection point 14 can be tapped to exceed the required operating voltage of the power MOS FET 2 and to switch it on.

Im Verpolungsfall ist das Potential am Verbindungspunkt 14 und damit der Klemme 69 deutlich höher als das Potential an der Klemme 16, die mit dem Substrat der Halbleiterschaltungs anordnung verbunden ist. Der MOS-FET 62 leitet deutlich schlechter bzw. gar nicht mehr, so daß der MOS-FET 63 weniger Strom von der Stromquelle 66 ziehen kann. Als Resultat steigt am Gateanschluß G des MOS-FET 60 das Potential, wodurch der MOS-FET 60 einschaltet und das an der Klemme 16 anstehende Potential an den Gateanschluß G des Leistungs-MOS-FET 2 an legt. Da dieses Potential am Gateanschluß G des Leistungs-MOS-FET 2 dann deutlich höher als das Potential am Verbin dungspunkt 14 ist, schaltet der Leistungs-MOS-FET 2 ein, was im Falle der Verpolung gerade bewirkt werden sollte.In the event of polarity reversal, the potential at connection point 14 and thus terminal 69 is significantly higher than the potential at terminal 16 , which is connected to the substrate of the semiconductor circuit arrangement. The MOS-FET 62 conducts much worse or no longer, so that the MOS-FET 63 can draw less current from the current source 66 . As a result, the potential increases at the gate terminal G of the MOS-FET 60 , as a result of which the MOS-FET 60 switches on and the potential present at the terminal 16 is applied to the gate terminal G of the power MOS-FET 2 . Since this potential at the gate terminal G of the power MOS FET 2 is then significantly higher than the potential at the connec tion point 14 , the power MOS FET 2 turns on, which should be caused in the event of polarity reversal.

Es hat sich als zweckmäßig erwiesen, bei der Ausbildung der MOS-FET 62 und 63 dafür zu sorgen, daß diese identisch aufge baut sind, jedoch die Kanalweite des MOS-FET 62 größer, z. B. etwa 10% größer, als die Kanalweite des MOS-FET 63 gewählt ist.It has proven to be useful in the formation of the MOS-FET 62 and 63 to ensure that they are built identically, but the channel width of the MOS-FET 62 larger, z. B. about 10% larger than the channel width of the MOS-FET 63 is selected.

In der Darstellung von Fig. 3 ist im Schnitt ein Halbleiter chip dargestellt, welches auf einem Kühlkörper 20 zwei über einander angeordnete Halbleiterkörper 21, 22 aufweist. Der den Leistungs-MOS-FET 2 und die Inversdiode 3 enthaltende Halbleiterkörper 21 sitzt durch Zwischenfügung einer geeigne ten Klebeschicht 25 flächig auf dem Kühlkörper 20 auf. Auf der dem Kühlkörper 20 gegenüberliegenden Oberfläche des Halb leiterkörpers 21 sitzt der andere Halbleiterkörper 22 flächig auf. Dieser Halbleiterkörper 22 enthält die im Zusammenhang mit den Fig. 1 und 2 erläuterte Steuereinrichtung 8 mit mono lithisch integrierter Einrichtung 6. Beide Halbleiterkörper 21 und 22 können beispielsweise Silizium-Halbleiterkörper sein. Zwischen dem Halbleiterkörper 21 und dem Halbleiterkör per 22 ist eine Klebstoffschicht 23 und eine Isolierschicht 24 angeordnet.In the illustration of FIG. 3 in section, a semiconductor chip is shown, which has on a heat sink 20, two superimposed semiconductor body 21, 22. The semiconductor body 21 containing the power MOS-FET 2 and the inverse diode 3 is seated flat on the heat sink 20 by interposing a suitable adhesive layer 25 . On the surface of the semiconductor body 21 opposite the cooling body 20 , the other semiconductor body 22 sits flat. This semiconductor body 22 contains the control device 8 explained in connection with FIGS. 1 and 2 with monolithically integrated device 6 . Both semiconductor bodies 21 and 22 can be silicon semiconductor bodies , for example. An adhesive layer 23 and an insulating layer 24 are arranged between the semiconductor body 21 and the semiconductor body 22 .

Die beiden Halbleiterkörper 21, 22 sind mit an ihren Oberflä chen angeordneten Kontakten 26 elektrisch miteinander ver bunden. An der Oberseite der Halbleiterkörper sind weitere Kontakte 29 angeordnet. Diese Kontakte 29 sind vollständig oder teilweise über Anschlußleitungen 27 an Gehäuseanschlüsse 28 angeschlossen.The two semiconductor bodies 21 , 22 are electrically connected to one another with contacts 26 arranged on their surfaces. Further contacts 29 are arranged on the upper side of the semiconductor bodies. These contacts 29 are completely or partially connected to housing connections 28 via connecting lines 27 .

Claims

1. Circuit arrangement with a circuit breaker ( 1 ), which is connected in series with a load ( 4 ) between two terminals ( 10 , 11 ) of a supply voltage (V _D ), with one to the control connection (G) of the circuit breaker ( 1 ) switched control device ( 8 ) for switching the circuit breaker ( 1 ) on and off and with a device ( 6 ) for protecting the circuit breaker ( 1 ) in the event of polarity reversal of the supply voltage (V _D ), characterized in that the device ( 6 ) The output side is connected to the control connection (G) of the circuit breaker ( 1 ), that the polarity reversal can be detected by the device ( 6 ), and that the device ( 6 ) provides a switch-on signal for the circuit breaker ( 1 ) on the output side upon detection of polarity reversal.

2. Circuit arrangement according to claim 1, characterized in that the device with its load path between the control terminal (G) of the power switch ( 1 ) and a terminal ( 16 ) for a predetermined potential of the circuit arrangement switched transistor ( 60 ), which switches through in reverse polarity and applies the pre-given potential to the control connection (G) of the circuit breaker ( 1 ).

3. Circuit arrangement according to claim 2, characterized in that the transistor ( 60 ) is a MOS-FET, which with its source connection (S) to the control connection (G) of the circuit breaker ( 1 ) and with its drain connection to the terminal ( 16 ) is connected for the given potential.

4. Circuit arrangement according to claim 2 or 3, characterized in that the terminal ( 16 ) for the pregiven potential with the substrate of a semiconductor body ( 22 ), in which the device ( 6 ) is integrated, is electrically connected in United States.

5. Circuit arrangement according to one of claims 2 to 4, characterized in that the device ( 6 ) the series circuit of two depletion MOS-FET ( 62 , 63 ) provides that the source terminal (S) of a MOS-FET ( 62 ) with the connec tion point ( 14 ) of the load ( 4 ) and the circuit breaker ( 1 ) that the gate connection (G) is connected to one of the terminals ( 10 ) of the supply voltage (V _D ) that the drain connection (D ) of a MOS-FET ( 62 ) and the source connection (S) and the gate connection (G) of the other MOS-FET ( 63 ) with the control connection (G) of the transistor ( 60 ) are connected, and that the drain connection ( D) the other MOS-FET ( 63 ) is connected via a current source ( 66 ) to the terminal ( 16 ) for the predetermined potential.

6. A circuit arrangement according to claim 5, characterized in that the gate connection (G) of a MOS-FET ( 62 ) via a further MOS-FET ( 61 ) connected as a potential isolating stage directly or via a resistor ( 18 ) to the one terminal ( 10 ) the supply voltage (V _D ) is switched.

7. Circuit arrangement according to one of claims 1 to 6, characterized in that the circuit breaker ( 1 ) is a power MOS-FET ( 2 ).

8. Circuit arrangement according to one of claims 1 to 7, characterized in that the control device ( 8 ) is designed as an integrated circuit arrangement on a semiconductor body ( 22 ), and that the device ( 6 ) for protection against polarity reversal of the circuit breaker ( 1 ) is monolithically integrated in this semiconductor body ( 22 ).

9. Circuit arrangement according to claim 8, characterized in that the control device ( 8 ) and the device ( 6 ) containing semiconductor body ( 22 ) on egg nem the circuit breaker ( 1 ) containing the semiconductor body ( 21 ) is arranged and mechanically connected thereto.