DE1107971B - Elektrischer Code-Umsetzer - Google Patents

Description

Die Erfindung betrifft einen Code-Umsetzer, insbesondere eine verbesserte Umsetzmatrix, die Magnetkerne zum Umsetzen einer in einem von mehreren Eingangsschlüsseln verschlüsselten Information in eine gewünschte Ausgangsverschlüsselung benutzt.

In der Rechenmaschinentechnik kann es erforderlich sein, in verschiedenen binären Verschlüsselungen dargestellte Zeichen, die beispielsweise auf einem Lochstreifen gespeichert sind, abzulesen und in einen gemeinsamen, in einer zentralen Datenverarbeitung benutzten Schlüssel umzusetzen. Eines der Probleme bei der Umsetzung von Zeichen aus dem einen Schlüssel in den anderen besteht darin, daß verschiedene Speicherschlüssel, so wie sie von dem Lochstreifen abgelesen werden, stark voneinander abweichen können, daß die verschiedenen Schlüssel beispielsweise eine verschiedene Anzahl von binären Bits zur Darstellung der Zeichen oder ein besonderes Zeichen verwenden, durch das bestimmt wird, ob nacheinander gespeicherte Zeichen einer oberen oder unteren Zeichengruppe angehören.

Es sind bereits Diodenmatrizes zum Umsetzen von in einem Eingangsschlüssel dargestellten Zeichen in einen beispielsweise in einer zentralen Datenverarbeitung verwendeten Ausgangsschlüssel bekannt. Bei einer derartigen Einrichtung werden die Zeichen in einem Eingangsschlüssel darstellenden binären Signale in eine Diodenmatrix eingegeben, welche die binären Signale entschlüsselt und einen bestimmten Leiter für jedes Eingangszeichen auswählt und mit einem Signal beschickt. Das Signal gelangt auf diesem gewählten Leiter zu einer Verschlüsselungsmatrix mit Dioden, die so angeordnet sind, daß das Signal auf Ausgangsleitern binäre Ausgangssignale erzeugt. Diese Ausgangssignale stellen die gewünschten Zeichen in dem Ausgangsschlüssel dar. Ein Nachteil dieser Anordnung liegt darin, daß einmal eine große Anzahl von Dioden erforderlich ist, wodurch auch ein hoher Stromverbrauch bedingt ist; außerdem sind, sobald mehrere Eingangsschlüssel in einen Ausgangsschlüssel umgesetzt werden sollen, Torschaltungen mit einer größeren Anzahl von Bauteilen notwendig.

Die Erfindung hat sich die Aufgabe gestellt, unter Verwendung von Magnetkernen einen Code-Umsetzer zur Umsetzung einer in einem von mehreren Eingangsschlüsseln dargestellten Information in eine in einem gemeinsamen Ausgangsschlüssel dargestellte Information zu schaffen.

Demgemäß geht die Erfindung aus von einem Code-Umsetzer, der einen von mehreren Eingangscoden in einen gemeinsamen Ausgangscode umsetzt, und ist dadurch gekennzeichnet, daß eine Matrix bi-

Anmelder:

The National Cash Register Company,
Dayton, Ohio (V. St. A.)

Vertreter: Dr. A. Stappert, Rechtsanwalt,
Düsseldorf, Feldstr. 80

Beanspruchte Priorität:
V. St. v. Amerika vom 1. November 1957

stabiler Elemente und eine Entschlüsselungsschaltung, die pro umsetzendes Zeichen jeweils ein Element ansteuert und umschaltet, das für jeden Eingangscode jeweils einem — entweder dem gleichen oder jeweils verschiedenen — Zeichen zugeordnet ist, und ferner für jeden Eingangscode eine Gruppe Leseleiter vorhanden ist, daß das Element gemäß dem ihm zugeordneten Zeichen mit bestimmten Leseleitern aus einer oder mehreren Gruppen verkoppelt ist und diese Leseleiter mit Ausgangsstufen verbunden sind und daß Wählmittel, die dem Eingangscode, in dem das umzusetzende Zeichen verschlüsselt ist, entsprechende Leseleitergruppen auswählen, so daß nur an den mit den vorbestimmten Leseleitern der ausgewählten Gruppen verbundenen Ausgangsstufen Signale erscheinen, die das in dem Ausgangscode umgesetzte Zeichen darstellen.

Zusammengefaßt bedeutet dies, daß der erfindungsgemäße Code-Umsetzer eine Magnetkernmatrix aufweist, aus der einzelne Kerne durch Entschlüsselungsschaltungen ausgewählt werden, die auf Kombinationen von Eingangszeichen in verschiedenen Eingangsschlüsseln darstellenden binären Signalen ansprechen.

Für jeden einem Eingangsschlüssel entsprechenden Kern ist eine einzige Gruppe Leseleiter angeordnet, wobei ein Leseleiter jeweils mit einem Leseverstärker einer einzigen Leseverstärkergruppe für den genannten Schlüssel verbunden ist. Die Ausgänge der entsprechenden Leseverstärker sämtlicher Gruppen sind gemeinsam an entsprechende Leiter einer Gruppe von Ausgangsleitern angeschlossen. Somit sind ge-

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wünschte Kombinationen aus mehreren Leseleitern für jeden Eingangsschlüssel durch jeden Zeichen in diesen Schlüssel darstellenden Kern geführt, so daß die Auswahl jedes Kerns die Erzeugung von Signalen auf bestimmten Leseleitern bewirkt. Infolge dieser Signale bilden gewünschte Kombinationen von Leseverstärkern echte Signale auf gewünschten Ausgangsleitern, wodurch verschlüsselte Ausgangssignale erzeugt werden. Das Entschlüsseln der Eingangszeichen erfolgt somit durch die Wahl von Kernen, während das Verschlüsseln zur Bildung des Ausgangszeichens durch Bringen von gewünschten Kombinationen von Leseverstärkern erfolgt, gemäß den Kombinationen von mehreren Leseleitern, die durch die ausgewählten Kerne führen. Es sind Schalter angeordnet, von denen bestimmte geschlossen sind, um die Entschlüsselungsschaltungen für die verschiedenen Eingangsschlüssel, d. h. also fünf, sechs, sieben oder acht Bitschlüssel, zu verändern und um die verschiedenen Gruppen von für die verschiedenen Eingangsschlüssel verwendeten Leseverstärkern auszuwählen. Obgleich in jedem Eingangsschlüssel ein einziger Kern für jedes Eingangszeichen durch die Entschlüsselungsschaltung gewählt wird, bei denen gleiche binäre Kombinationen von Signalen zum Darstellen von Zeichen in mehr als einem der Eingangsschlüssel benutzt werden, wird der gleiche Kern zum Entschlüsseln der Zeichen in jedem dieser Eingangsschlüssel gewählt. Durch einen in mehr als einem der Eingangsschlüssel gewählten Kern ist eine gewünschte Kombination von mehreren für jeden Eingangsschlüssel erforderlichen Leseleitern geführt. Somit werden die die Ausgangszeichen darstellenden binären Ausgangssignale für jeden Eingangsschlüssel erzeugt, wie er durch die vorher erwähnten Schalter eingestellt wurde. Auch werden Paritätskontroll-Bits darstellende binäre Ausgangssignale zusammen mit den Signalen gebildet, welche die Ausgangszeichen darstellen. Es wird eine Schaltung verwendet, welche die binären Ausgangssignale hervorbringt, indem an dem Leseverstärker das infolge Kernmagnetisierung entstandene Signal verzögert wird.

Die Erfindung wird nachstehend in einem Ausführungsbeispiel an Hand der Zeichnungen erläutert, und zwar zeigt

Fig. 1 ein Blockschaltbild des erfindungsgemäßen Code-Umsetzers,

Fig. 2 ein Schaltschema der Kernmatrix und der Entschlüsselungsschaltungen zum Auswählen der Spalten- und Zeilenerregungsleiter,

Fig. 3 eine Tabelle der binären Zustände der Eingangsschlüssel mit den zum Entschlüsseln dieser Eingangsschlüssel ausgewählten Kernen und der binären Zustände des Ausgangsschlüssels,

Fig. 4 ein Schaltschema der Kernmatrix zur Veranschaulichung der in diesem Ausführungsbeispiel benutzten Kernanordnung,

Fig. 5 ein Schaltschema zur Erläuterung der Anordnung der Leseverstärker und deren Vorspannungserzeugung,

Fig. 6 im einzelnen die Schaltung eines Teiles der Kernmatrix der Fig. 4 zur Erläuterung der Leseleiter,

Fig. 7 ein Schaltschema der logischen Eingangsschaltung des Flip-Hops A1,

Fig. 8 ein Impulsdiagramm zur Erläuterung der Wirkungsweise der Schaltungen,

Fig. 9 die magnetische Charakteristik der Kerne zur Erklärung der Vor- und Ummagnetisierung.

Fig. 1 zeigt ein Blockschaltbild des erfindungsgemäßen Code-Umsetzers. Die Eingangsleiter Z₁ bis Z₆, und Z₁' bis I₈' führen die beispielsweise von einer Streifenleseschaltung empfangenen, verschlüsselten Eingangssignale dem Code-Umsetzer, die Ausgangsleiter I₁" bis I₈" die verschlüsselten Ausgangssignale der zentralen Datenverarbeitung zu. Eine Kernmatrix 22 enthält Kerne, z. B. Kerne 00-05, durch die Spaltenerregungsleiter, beispielsweise C-OO, und

ίο Zeilenerregungsleiter, wie beispielsweise Z?-05, geführt sind. Die Entschlüsselung eines durch verschlüsselte Eingangssignale in den Schlüsseln F, D oder T (vgl. Fig. 3) dargestellten Eingangszeichen erfolgt durch Auswahl eines Spalten- und eines Zeilenerregungsleiters, wie beispielsweise C-OO bzw. R-QS, die in einer später noch zu beschreibenden Weise einen Kern auswählen und ummagnetisieren. Die verschlüsselten Eingangssignale, z. B. I₁, I₂, I₃ usw., und das Zeitsignal C₁ werden von den Ableseköpfen mit Photodioden von dem Lochstreifen aufgenommen und über eine nicht gezeigte impulsbildende und -verstärkende Schaltung weitergegeben. Die mit einem Strich bezeichneten Eingangssignale, z. B. I₁, Z/, I₃' usw., sind zum Entschlüsseln der binären Kombinationen erforderlich und werden vom Ablesekopf von dem Lochstreifen aufgenommen und in der impulsbildenden und -verstärkenden Schaltung investiert. Die Spaltenerregungsleiter, z. B. C-00, werden durch eine Entschlüsselungsschaltung 26 ausgewählt, welche über Diodenverbindungen 30 zum Auswählen mehrerer Leiter wirksam ist, und zwar immer eines Leiters, z. B. C-00, in einer jeden von vier Leitergruppen, wobei eine Entschlüsselungsschaltung 27 zur Auswahl der Gruppen dient. Die Zeilenerregungsleiter, z. B.

R-QS, wählt eine Entschlüsselungsschaltung 28, welche über Diodenverbindungen 33 zur Wahl mehrerer Leiter wirksam ist, und zwar jeweils eines Leiters, z. B. R-05, in jeder von vier Leitergruppen, wobei eine Entschlüsselungsschaltung 29 zur Auswahl der Gruppen dient. Die Eingangssignale zu den Entschlüsselungsschaltungen 26 bis 29 sind die verschlüsselten, von der Streifenleseschaltung aufgenommenen Signale auf den Leitern I₁,1₁, Z₂ usw., die verschlüsselte Eingangszeichen darstellen, sowie das Zeitsignal auf Leiter C₁. Zum Umsetzen der verschiedenen Eingangsschlüssel werden die Entschlüsselungsschaltung 28 steuernde Schalter S₁ und S₂ sowie die Entschlüsselungsschaltung 26 steuernde Schalter S₃, S₄ und S₅, wie noch später beschrieben, je nach Ein-

So gangsschlüssel F, D und T teils geöffnet und teils geschlossen. Wurde ein Kern ausgewählt, d. h. sind die ein Eingangszeichen darstellenden Eingangssignale, z. B. I₁,1₁, Z₂ usw., entschlüsselt, so fließen Stromimpulse gemäß dem Zeitsignal C₁ gleichzeitig durch

den ausgewählten Kern verlaufenden Spalten- und Zeilenerregungsleiter, wodurch ein auf die Kerne gegebener Vormagnetisierungsstrom überwunden und der ausgewählte Kern ummagnetisiert wird. Der Vormagnetisierungsstrom fließt, wie nachstehend näher beschrieben, vom Massepunkt 31 über einen Leiter 65, über jeden der Matrixkerne zu einer Klemme 32 mit dem Potential —12 V.

Zur Verschlüsselung des Eingangszeichens, festgelegt durch den in jedem Eingangsschlüssel ausgewählten Kern, sind gewünschte Leseleiter, z. B. I₁. ₁ der Gruppe der Leseleiter I_{P t} bis Ip₁₁, durch jeden Kern, z. B. 00-05, geführt, so daß sich bei Ummagnetisierung auf jedem Leseleiter in einem ausgewählten

Kern ein echtes Signal ergibt. Alle Leseleiter, z. B. hv ^d IJ W ι» ^zum Verschlüsseln der Eingangsschlüssel F, D bzw. T stellen eine Verbindung von einer Klemme 52 mit dem Potential —20 V über die Kerne, z. B. 00-05, zu Leseverstärkern, z. B. 41, her, die auf in den Leseleitern erscheinenden Signalen hin Signale auf Ausgangsleiter, z. B. I₁", geben. Diese Signale auf den Ausgangsleitern I₁" bis 7₆" stellen das Ausgangszeichen in dem Verarbeitungsschlüssel dar. Das Signal auf dem Ausgangsleiter I₇" stellt, wie nachstehend noch beschrieben, ein das Ausgangszeichen begleitendes Paritätskontroll-Bit dar. Das Signal auf dem Ausgangsleiter I₈", welches durch den mit einem Leseverstärker 48 verbundenen Leseleiter Ip₈ gesteuert wird, dient der Unterscheidung von Schriftzeichen, die durch die gleichen binären Kombinationen in dem Verarbeitungsschlüssel dargestellt werden. Ein Paritätskontroll-Generator 55 erzeugt ein Haltsignal, wenn durch die Signale auf den Ausgangsleiter I₁" bis I₇" in an sich bekannter Weise ein Fehler festgestellt wird. Andere Leseleiter, z. B. I_Pg, stellen die Verbindung zu einem Leseverstärker 49 her, der ein Steuersignal I_{c 9} abgibt, welches in einer nicht gezeigten Zeitgeber-Negationsschaltung die Zeichenaufnahme durch die zentrale Datenverarbeitung steuert. Ferner stellen andere Leseleiter, z.B. Ip₁₀ und Ip₁₁, die Verbindung zu Leseverstärkern 50 und 51 her, die Steuersignale auf die Leiter /_Cl0 bzw. I_Cll abgeben. Die Ausgänge A₁ und A₁ eines Flip-Flops A1, welcher durch Zeitsignal C₂ gekippt wird, welches das in einer Verzögerungsschaltung 25 verzögerte Zeitsignal C₁ ist, sind mit der Entschlüsselungsschaltung 26 verbunden. Der Flip-Flop A1 steuert dadurch die Kernauswahl zur Verschlüsselung von Zeichen der oberen oder unteren Zeichengruppe für bestimmte Eingangsschlüssel. Eine Vorspannungsschaltung 59 für die Leseverstärker wird durch Schalter S₁₁, S₁₃ und S₁₅ gesteuert, wobei einer dieser Schalter jeweils für jeden der in den Ausgangsschlüssel umzusetzenden Eingangsschlüssel ausgewählt und geschlossen und dadurch nur eine Stufe des Leseverstärkers, wie beispielsweise 41, gewählt wird.

Die Fig. 2 zeigt ein ausführliches Schaltbild eines Teiles des Code-Umsetzers der Fig. 1 mit den Spalten- und Zeilenerregungsleitern der Kernmatrix und mit den Entschlüsselungsschaltungen zu deren Auswahl. Wie bereits beschrieben, werden die Spaltenerregungsleiter, z. B. C-00, durch Entschlüsselungsschaltungen 26 und 27, die Reihenerregungsleiter, z. B. R-05, durch Verschlüsselungsschaltungen 28 und 29 ausgewählt. Zur Erläuterung der Entschlüsselungsschaltungen sei auch auf Fig. 3 verwiesen, welche eine Tabelle der binären Zustände der beispielsweise in den Eingangsschlüsseln und in dem Ausgangsschlüssel dargestellten Zeichen zeigt. Die drei Eingangsschlüssel für dieses Ausführungsbeispiel, also die Schlüssel F, D und T, verwenden sechs, sieben bzw. fünf binäre Bits pro Zeichen. Es handelt sich dabei um typische Schlüssel, welche beispielsweise zum Speichern von Zeichen auf einem Lochstreifen verwendbar sind. Es sei jedoch bemerkt, daß die gezeigten Zeichen die Grundzüge der vorliegenden Erfindung veranschaulichen sollen und daß zusätzliche Schriftzeichen in gleicher Weise mit einem jeden Schlüssel benutzt werden können. Zur Auswahl beispielsweise eines Kerns, z. B. 00-05, der dazu ausersehen ist, zur Entschlüsselung des Zeichens I in dem Schlüssel D ummagnetisiert zu werden, schließen nicht gezeigte Relais zunächst Schalter S₂ und S₃. Es ist zu beachten, daß die Kerne durch Spalten und Zeilen gekennzeichnet werden, z. B. Kern 00-05, der in Spalte C-OO und Zeile R-05 gelegen ist. Durch Schließen des Schalters S₂ werden die Emitter von p-n-p-Transistoren 75 und 76 mit einem Massepunkt 67 verbunden. Die Transistoren 75 und 76 werden durch Signale auf den Eingangsleitern I₆ bzw- J₆', die an ihre Basen angeschlossen sind, gesteuert. Das Schließen des

ίο Schalters S₃ verbindet die Emitter von p-n-p-Transistoren71 und 72 mit einem Massepunkt 74. Diese Transistoren 71 und 72 werden durch Signale auf Eingangsleiter 7/ bzw. I₇, die an ihre Basen angeschlossen sind, gesteuert. Somit können, wie noch erläutert wird, die das ZeichenI in dem Schlüssel!) darstellenden sieben binären Eingangssignale entschlüsselt werden, wodurch die Wahl der Spalten- und Zeilenerregungsleiter, z. B. C-OO bzw. 7?-05, getroffen wird. Es ist zu beachten, daß für dieses Ausführungsbeispiel die Potentiale Masse und — 8 V als echte bzw. unechte Signale bezeichnet werden, wobei ein echtes Signal eine binäre Eins und ein unechtes Signal eine binäre Null darstellt. Wie es Fig. 3 für das Zeichen I in dem Schlüsesl D erkennen läßt, sind die Signale auf Eingangsleiter I₃ und /₄ unecht. Deshalb werden n-p-n-Transistoren 88 und 89 durch Signale auf den Leitern I₃' und 7/, die an die Basis der Transistoren 88 bzw. 89 angelegt sind, in ihren Durchlaßbereich getastet. Da nun die Signale auf Eingangsleiter 7_g' und 7₄' an hohem Potential liegen, wird die Gruppe der Spaltenerregungsleiter, zu der auch der Erregungsleiter C-OO gehört, gewählt. Da nun auch das Signal auf Eingangsleiter I₇ unecht ist, wird der p-n-p-Transistor 72 dadurch in seinen leitenden Zustand versetzt, daß das niedrige Potential an Eingangsleiter I₁ zur Auswahl des Leiters C-OO aus der von der Entschlüsselungsschaltung 27 ausgewählten Gruppe an seine Basis gelegt wird. Sobald ein n-p-n-Transistor 90 durch ein seiner Basis positives Zeitsignal C₁ leitend wird, fließt ein Stromimpuls vom Massepunkt 74 über den Transistor 72, einen Strombegrenzungswiderstand 39, den Erregungsleiter C-00, die Transistoren 88, 89 und 90 und über eine Drosselspule 96 zu einer Klemme 91 mit dem Potential — 8 V. Ebenso ist für das Zeichen I im Schlüssel D das Eingangssignal I₁ echt und I₂ unecht. Demzufolge werden n-p-n-Transistoren 77 und 78 durch die ihren Basen bei einem hohen Potential zugeführten Signale auf Eingangsleiter I₁ bzw. I₂ leitend, wodurch die

Gruppe der Zeilenerregungsleiter einschließlich des Leiters i?-05 ausgewählt wird. Da das Signal auf Eingangsleiter I₅ und I₈ unecht ist, wird ein p-n-p-Transistor 66 durch ein seiner Basis bei niedrigem Potential zugeführtes Signal I₅ leitend. Der p-n-p-Transi-

stör 75 wird durch ein bei niedrigem Potential zugeführtes Signal auf Eingangsleiter 7₆ in leitend. Somit wird der Reihenerregungsleiter 7?-05 in der von der Entschlüsselungsschaltung 29 gewählten Gruppe ausgewählt. Wird daher ein n-p-n-Transistor 79 durch ein positives Zeitsignal C₁ leitend, dann läuft ein Stromimpuls von einem Massepunkt 67 über die Transistoren 75 und 66, einen Strombegrenzungswiderstand 38, den Reihenerregungsleiter 7?-05, die Transistoren 77, 78 und 79 und über eine Drosselspule 97 zu der Klemme 91 mit dem Potential —8 V in Koinzidenz mit dem über den Spaltenerregungsleiter C-OO verlaufenden Stromimpuls. P-n-p-Transistoren 92 und 93 leiten, sobald das Zeitsignal C₁ auf

niedrigem Potential liegt, und halten einen Stromkreis von Masse über die Drosselspulen 96 und 97 immer dann geschlossen, wenn die n-p-n-Transistoren 90 bzw. 79 gesperrt sind. Werden also die Transistoren 90 und 79 durch das Zeitsignal C₁ in den leitenden Zustand versetzt, dann wirken die Drosselspulen 96 und 97 den Änderungen des Stromes durch die Treiberleiter entgegen, die durch die entgegengesetzte, durch die Ummagnetisierung der Kerne induzierte elektromotorische Kraft verursacht werden, und halten so einen Erregungsstromimpuls auf konstanter Amplitude. Die Stromerregungsimpulse nach einer Wellenform 57 und 58 (Fig. 8) konstanter Amplitude ergeben auf den Leseleitern von der Kernummagnetisierung herrührende Signale mit großer Amplitude und somit auch, wie nachstehend noch beschrieben, betriebssichere Signale an den Ausgängen der Leseverstärker.

Um die Kerne nach Schlüssel F auszuwählen, werden die Schalter S₂ und S₄ zur Umsetzung dieses sechs Bits pro Zeichen enthaltenden Eingangsschlüssels geschlossen. Über den Schalter S₂ werden die Emitter der Transistoren 75 und 76 mit dem Massepunkt 67 verbunden. Die Transistoren 75 und 76 werden durch Signale auf Eingangsleiter I₆ bzw. // gesteuert, die an deren Basen angelegt sind. Das Schließen des Schalters S₄ verbindet die Emitter von Transistoren 100 und 101 mit dem Massepunkt 74, so daß der eine oder der andere Transistor leitend wird, sobald entweder das Ausgangssignal A₁ oder A₁ des Flip-Flops Al auf einem niedrigen Potential liegt. Der Kern 00-05, der das Schriftzeichen A im Schlüssel F darstellt, wird in dem Schlüssel F in gleicher Weise ausgewählt, wie es bereits im Zusammenhang mit der Auswahl des gleichen Kerns, der das Zeichen I im Schlüssele darstellt, beschrieben wurde. Ein Merkmal des Schlüssels F besteht darin, daß er ein oberes und ein unteres Umschalt-Eingangszeichen aufweist, welche durch Auswählen derjenigen Kerne entschlüsselt werden, welche bewirken, daß Signale/_Cl0 und Ir_n mit hohem Potential gebildet werden, die bestimmen, ob die nachfolgenden Eingangszeichen zu einer oberen oder unteren Zeichengruppe gehören. Die Steuersignale/_{c 10} und I_Cll versetzen den Flip-Flop A1 (Fig. 1) entweder in den echten oder in den unechten Zustand, die Ausgänge des Flip-Flops A1 dienen zur Auswahl bestimmter Spaltenerregungsleiter. Die einem oberen oder unteren Umschalt-Eingangszeichen folgenden Eingangszeichen werden in dem Verarbeitungsschlüssel in Ausgangszeichen einer oberen oder unteren Zeichengruppe verschlüsselt, wie es nachstehend noch beschrieben wird.

Um die Kerne im Schlüssel T auszuwählen, werden die Schalter S₁ und S₄ für die Fünfbitdarstellung der Eingangszeichen geschlossen. Es ist ersichtlich, daß infolge des offenen Schalters S₂ Transistoren, z. B. 75, der durch das auf seine Basis angelegte Signal I₆ gesteuert wird, an der Entschlüsselung nicht teilnehmen. Wird der Schalter S₄ geschlossen, so werden die Transistoren 100 und 101 mit dem Massepunkt 74 verbunden, so daß vom Flip-Flop Al herrührende Signale^/ oder A₁ Kerne zum Entschlüsseln eines oberen oder unteren Zeichens auswählen. Es ist zu beachten, daß Spaltenerregungsleiter durch die binären Eingangssignale /_?,/₄,/₇,/₈ und /_s', Z₄', // und //, die Zeilenerregungsleiter durch die binären Eingangssignale I₁, I₂... I₅, J₆ und I₁, I₂'... I- und I₆' gewählt werden. Diese Anordnung ermöglicht die gewünschte Auswahl sowohl von Spalten als auch von Zeilen für Eingangszeichen, die durch nur fünf Bits ebensogut wie durch sieben Bits dargestellt werden. Es ist ebenfalls zu beachten, daß die Entschlüsselungsanordnung der erfindungsgemäßen Schaltung es zuläßt, daß die Kernmatrix 22 durch Kernmatrizes ersetzt wird, die für andere Eingangsschlüssel als die im bevorzugten Ausführungsbeispiel dargestellten vorgesehen sind, wie es nachstehend noch näher erläutert wird. Obgleich sich der Eingangsschlüssel D dieses Ausführungsbeispiels aus nur sieben Bits zusammensetzt, ermöglicht die Entschlüsselungsschaltung 26 durch Schließen des Schalters S₅ die Entschlüsselung von acht binären Bits. Somit kann die Anordnung der binären Eingänge zu den für die Auswahl von Spalten- und Zeilenerregungsleitern vorgesehenen Entschlüsselungsschaltungen 26 bis 29 bei einer geeigneten Kernmatrix einen Eingangsschlüssel bis zu acht binären Bits entschlüsseln. Bezugnehmend auf Fig. 8 und 9 soll die Wirkungsweise der Anordnung der Fig. 2 zum Entschlüsseln und Ummagnetisieren der Kerne noch näher beschrieben werden. Der Grundablesezyklus, währenddem ein Zeichen von dem Lochstreifen abgelesen wird, dauert vom Zeitpunktij bis t₅. Während diesem werden zum Zeitpunkt ij verschlüsselte Eingangssignale I₁ bis /₈ und I₁ bis /₈', wie sie für einen jeden Eingangsschlüssel erforderlich sind, von der Streifenleseschaltung aufgenommen und beispielweise den Entschlüsselungsschaltungen 26 bis 29 zugeführt. Die verschlüsselten Eingangssignale I₁ bis /₈ und I₁ bis I₈' liefern ein hohes oder niedriges Potential und werden durch eine Wellenform 53 dargestellt. Diese verschlüsselten Eingangssignale wählen, wie bereits beschrieben, einen gewünschten Spalten- und Zeilenerregungsleiter aus. Zum Zeitpunkt i₂ läuft das durch eine vom Lochstreifen her über eine nicht gezeigte Streifenleseschaltung ausgebildete, in Wellenform 56 dargestellte Zeitsignal C₁ in die Entschlüsselungsschaltungen 27 und 29 und versetzt die Transistoren 90 und 79 in den leitenden Zustand. Somit fließen Stromimpulse, die eine Durchflutung von + 600-mA-Windungen liefern, wie in Wellenform 57 bzw. 58 gezeigt, durch die ausgewählten Spalten- und Zeilenleiter und überlagern sich in dem ausgewählten Kern, z. B. 00-05. Ein konstanter Vormagnetisierungsstrom ist auf eine Durchflutung von —600-mA-Windungen eingestellt. Es ist in Impulsdiagrammen durch eine Gerade 60 dargestellt. Der Vormagnetisierungsstrom fließt durch jeden Kern vom Massepunkt 31 aus über den Leiter 65 zur Klemme 32 mit dem Potential —12 V. Es ist zu beachten, daß die Wellenform 57, 58 und 60 die resultierende Durchflutung darstellen. Demgemäß wird jeder Kern durch diesen Vormagnetisierungsstrom in seiner Ruhelage im Punkt 87 seiner charakteristischen Hysteresisschleife (Fig. 9) gehalten. Dies ist jedoch dann nicht mehr der Fall, wenn Stromimpulse über die Spalten- und Zeilenleiter fließen. Nur eine Koinzidenz von Treiberimpulsen nach Wellenform 57 bzw. 58, die im ausgewählten Kern über die Spalten- und Zeilenleiter jeweils eine Durchflutung von +600-mA-Windungen liefern, vermag diese Vormagnetisierung zu überwinden und den Kern umzumagnetisieren, wie es durch Punkt 94 der in Fig. 9 gezeigten Hysteresisschleife dargestellt ist. Zum Zeitpunkt i₃ fallen die Spalten- und Zeilenerregungsströme der Wellenform 57 bzw. 58 auf Null, sobald das Zeitsignal C₁ der Wellenform 56 abfällt.

Danach wird der ausgewählte Kern durch die Durchflutung des Vormagnetisierungsstromes wieder in den Vormagnetisierungspunkt 87 zurückgebracht. Die in dem Leseleiter induzierten, durch eine Wellenform 63 dargestellten Signale als Ergebnis der Ummagnetisierung des ausgewählten Kerns werden nachstehend beschrieben.

Die Fig. 4 zeigt ein Schaltschema der erfindungsgemäßen Kernmatrix, während die Tabelle der Fig. 3 die Anordnung der Kerne in der Matrix näher erläutert. Die Kerne, die unter dem Ansprechen auf das Eingangszeichen für einen jeden Schlüssel F, D und T ausgewählt werden, sind in der Tabelle der Fig. 3 und in der Matrix der Fig. 4 gezeigt. In den Schlüsseln F und T, die ein oberes und ein unteres, an sich bekanntes Umschalt-Eingangszeichen aufweisen, welche festlegen, ob bestimmte nachfolgende, binäre Eingangsschriftzeichen der oberen oder der unteren Zeichengruppe angehören, bestimmt der binäre Zustand des Flip-Flops A1 (Fig. 1), ob Zeichen der oberen oder der unteren Zeichengruppe darstellende Kerne ausgewählt werden. Beispielweise haben in dem Schlüssel F das Zeichen A, als ein Zeichen der unteren Zeichengruppe und das Zeichen a als ein Zeichen der oberen Zeichengruppe die gleichen binären Eingänge I₁ bis /₀, und der binäre Zustand des Flip-Flops A1 bestimmt, ob der Kern 00-05 bzw. 01-05 ausgewählt wird. Ist nach Fig. 2 der Flip-Flop A1 infolge eines vorangegangenen oberen Umschalt-Eingangszeichens in dem echten Zustand, dann befindet sich der Ausgang A₁' auf niedrigem Potential, und der Transistor 100 leitet und wählt in Verbindung mit den binären Eingangssignalen Spaltenleiter C-Ol, C-05, C-09 oder C-13 aus, welche durch Kerne hindurchlaufen, die in dem Verarbeitungsschlüssel Spalten der unteren Zeichengruppe bilden. Ist der Flip-Flop A1 infolge eines vorangegangenen unteren Umschalt-Eingangszeichens in dem unechten Zustand, dann befindet sich der Ausgang A₁ des Flip-Flops A1 auf niedrigem Potential, und der Transistor 101 leitet und wählt in Verbindung mit den binären Eingangssignalen Spaltenerregungsleiter C-00, C-04, C-08 oder C-12 aus, welche durch Kerne hindurchlaufen, die in dem Verarbeitungsschlüssel Spalten der oberen Zeichengruppe bilden. Somit werden obere und untere Eingangszeichen in dem Schlüssel F, z. B. die Zeichen a bzw. A, durch die Transistoren 100 und 101 gemäß den Ausgängen des Flip-Flops Al (Fig. 1) ausgewählt. Die Wahl der oberen und unteren Zeichengruppe im Schlüssel T ist gleich derjenigen, die im Zusammenhang mit dem Schlüssel F beschrieben wurde. Es ist zu beachten, daß zur Wahl eines Kerns in dem Schlüssel F die Schalter S₂ und S_i und zur Wahl eines Kerns im Schlüssel T die Schalter S₁ und S₁ zu schließen sind.

Andere Zeichen des Schlüssels F und T werden gemeinsam sowohl für die obere als auch für die untere Zeichengruppe verwendet und durch eine Kombination binärer Bits dargestellt, die in dem Eingangsschlüssel nur für jenes Zeichen benutzt werden. Somit stellt die eine Kombination binärer Eingangsbits das Eingangszeichen sowohl für die obere als auch für die untere Zeichengruppe dar. Beispielsweise wird die das Zeichen 1 im Schlüssel F darstellende Kombination lediglich für dieses Zeichen benutzt; es muß deshalb ein Kern ausgewählt werden, der für beide Zustände des Flip-Flops A1 eine Eins darstellt. So werden bei der Umsetzung zwei Kerne, z. B. 00-04 und 01-04, zum Darstellen des Zeichens 1 benutzt, so daß die einzige binäre Kombination der Eingangssignale den einen oder den anderen Kern gemäß dem Zustand des Flip-Flops A1 auswählt. Demgemäß ergibt die Auswahl entweder des Kerns 00-04 oder 01-04 das Entschlüsseln des gleichen Zeichens 1. Auch ist zu beachten, daß ein einzelner Kern zur Entschlüsselung von Zeichen in mehreren Eingangsschlüsseln verwendet werden kann, z. B. der Kern ίο 04-04, der in den Schlüsseln F, D und T zur Entschlüsselung der Zeichen 5, G bzw. H ausgewählt wird.

Die Fig. 5 zeigt ein Schaltbild und die Wirkungsweise der Leseverstärker der Fig. 1. Der Leseverstärker 41 enthält n-p-n-Verstärkertransistoren 102, 103 und 104, deren Basen mit Leseleitern Ip₁, I₀₁ bzw. I_Tl verbunden sind. Jeder Eingangsschlüssel F, D oder T wird durch das Schließen eines der Schalter S₁₁, 5_1? oder S₁₅ ausgewählt, wodurch eine Klemme

107 mit dem Potential —20 V über einen der Leiter 110, 111 oder 112 mit den Emittern der Verstärkertransistoren 102, 103 bzw. 104 verbunden wird. Die Schalter, z. B. S₁₁, S₁₃ und S₁₅, können beispielsweise durch Relais geschlossen werden. Jeder Leseleiter,

z. B. Ip _v ist über einen Widerstand 108 an die Basis eines Verstärkertransistors, z. B. 102, angeschlossen. Die Basis des Transistors 102 ist mit dem Emitter über einen Kondensator 114 verbunden; der Widerstand 108 und der Kondensator 114 dienen dazu, ein Signal auf dem Abfühlleiter /^₁ zur Unterscheidung von Störimpulsen zu integrieren. Vom Kollektor der Verstärkertransistoren 102, 103 und 104 stellt ein gemeinsamer Leiter 115 über ein durch Widerstand 116 und Parallelkondensator 117 gebildetes i?C-Verzögerungsglied eine Verbindung zu einem Massepunkt 118 her. Außerdem ist der Leiter 115 an die Basis eines n-p-n-Transistors 120 angeschlossen, dessen Emitter an einer Klemme 123 mit dem Potential — 8 V und dessen Kollektor an der Basis eines n-p-n-Transistors 126 liegt. Der Kollektor des Transistors 120 ist auch über einen Widerstand 128 mit einer Klemme 127 mit dem Potential +20 V verbunden und durch eine entsprechend gepolte Diode 130 an Masse gelegt. Der Kollektor des n-p-n-Transistors 126 liegt an Masse und dessen Emitter über einen Widerstand 133 mit einer Klemme 132 mit dem Potential — 20 V. Der Ausgangsleiter I₁" ist an den Emitter des Transistors 126 angeschlossen und über eine entsprechend gepolte Diode 135 an die Klemme 123 mit — 8 V Potential gelegt. Die Verstärkertransistoren, z. B. 102, 103 und 104, sind mit Vorspannung zu versehen, um einen Reststrom vom Emitter zum Kollektor zu verhindern, solange sie nicht ausgewählt wurden; deshalb ist eine Klemme 136 mit dem Potential — 8 V der Vorspannungsschaltung 59 über Widerstände, z. B. Widerstand 86, mit Leitern, z. B. 110, verbunden. Es ist zu bemerken, daß jeder Leseverstärker 41 bis 47 der Fig. 1 dem bereits beschriebenen Leseverstärker 41 gleicht. Bei dem Leseverstärker 48, der einen dem Leseverstärker 41 ähnlichen Aufbau besitzt, ist nur ein einziger mit dem Leseleiter /^₈ verbundener Verstärkertransistor erforderlich. Die Leseverstärker 49, 50 und 51 gleichen dem Leseverstärker 41, es werden jedoch nur zwei Verstärkertransistoren für die Leseleiter I_F9,I_Tg, I_Fl0, I_TlQ bzw. Ip₁₁, I_Tll verwendet. Wird einer der Schalter, z. B. S₁₁ (Fig. 5), geschlossen, dann werden alle mit den Leseleitern I_{P x} bis I_Fn verbundenen Ver-

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Stärkertransistoren, ζ. B. 102, in den Leseverstärkern 41 bis 51 ausgewählt.

Nachdem nun die Anordnung der Leseverstärker erläutert worden ist, wird auf die Fig. 6 Bezug genommen, die im einzelnen ein Schaltschema eines Teiles der Kernmatrix der Fig. 4 zeigt. Wie bereits erwähnt, führen die Spaltenleiter, z. B. C-OO₅ und die Zeilenerregungsleiter, z. B. R-OS, Stromimpulse, welche einen Kernvormagnetisierungsstrom durch den Leiter 65 überwinden und einen ausgewählten Kern, z. B. 00-05, ummagnetisieren. Gemäß der Tabelle in Fig. 3 wird ein Kern 00-05 ausgewählt, d. h. ein Eingangszeichen entsprechend den Eingangssignalen entschlüsselt, die das Eingangszeichen A im Schlüssel F und das Eingangszeichen I im Schlüssel D darstellen. Das Verschlüsseln des ausgewählten Kerns 00-05 im Schlüssel F erfolgt, sobald der Schalter S₁₁ geschlossen und damit der gewünschte Verstärkertransistor des Leseverstärkers (Fig. 5) ausgewählt wird. Die binäre Darstellung des Zeichens A in dem Verarbeitungsschlüssel weist als Ziffern »1« dargestellte Signale //', I₅", I₁" sowie als Ziffern »0« dargestellte Signale I₂", I₃", I₁", /₆" und I₆" auf. Zur Umsetzung des Zeichens A aus dem Schlüssel F in den Verarbeitungsschlüssel werden deshalb die an die Leseverstärker 41, 45 bzw. 47 angeschlossenen Leseleiter Ip _v Ip₅ und Ip₁ durch den Kern 00-05 geführt. Dadurch steigen lediglich die Ausgangssignale I₁", I₅" und I₁" auf das hohe Potential an, sobald der Kern 00-05 ausgewählt und ummagnetisiert wird, wobei das Zeichen A in dem Verarbeitungsschlüssel entsteht.

Das Verschlüsseln des Zeichens I in dem Schlüssel D erfolgt, sobald der Schalter S₁₃ (Fig. 5) geschlossen wird und damit die gewünschten Verstärkertransistoren der Leseverstärker (Fig. 1) gewählt werden. Das Zeichen I in dem Verarbeitungsschlüssel besteht aus Ziffern »1« darstellenden Signalen//',//'undI₅" sowie aus Ziffern »0« darstellenden Signalen L₂", I₃", I₁" und I₈". Somit werden Leiter I₀₁, I_{0 i} und I₀₅ durch den Kern 00-05 geführt, so daß dieser mit den Leseverstärkern 41, 44 bzw. 45 (Fig. 1) in Verbindung steht. Wird der Kern 00-05 gewählt und zur Umsetzung aus dem Schlüssel D ummagnetisiert, dann entsteht ein hohes Potential an den Ausgangsleitern //', //' bzw. I₅", wodurch das Zeichen I in dem Verarbeitungsschlüssel gebildet wird.

Das Zeichen a in dem Eingangsschlüssel F wird durch den Kern 01-05 entschlüsselt. Das Zeichen a in dem Verarbeitungsschlüssel setzt sich aus als Ziffern »1« dargestellten Ausgangssignalen I₁", I₅", I₁" und I₈" zusammen. Somit sind die Leseleiter I_{F v} Ip₅, Ip₁ und Ip₈ durch den Kern 01-05 geführt, so daß bei Wahl dieses Kerns die Signale //', I₅", I₁" und /₈" auf hohem Potential liegen. Es ist zu beachten, daß, da die binäre Darstellung I₁" bis I₁" der Zeichen A und a in dem Verarbeitungsschlüssel die gleiche ist, das Ausgangssignal /₈" in dem bevorzugten Ausführungsbeispiel erforderlich ist, um die Zeichen A und a in der zentralen Verarbeitung zu unterscheiden. Die Kerne 00-04 und 01-04 werden beide, wie bereits beschrieben, zum Entschlüsseln des Zeichens 1 im Eingangsschlüssel F gewählt, da dieses eine Zeichen sowohl für die obere als auch für die untere Zeichengruppe verwendet wird. Da nun das Zeichen 1 in dem Verarbeitungsschlüssel durch das in einem echten Zustand befindliche Signal//' dargestellt wird (Fig. 3), ist der Leseleiter Ip₁ durch beide Kerne 00-04 und 01-04 geführt. Demnach ergibt die Auswahl des einen oder des anderen der beiden Kerne 00-04 oder 01-04 zur Entschlüsselung des Zeichens 1 aus dem Schlüssel F die Ausbildung des Schriftzeichens 1 in dem Verarbeitungsschlüssel. Es sei noch bemerkt, daß der Kern 01-04 auch für die Entschlüsselung des Zeichens 5 in Schlüssel T Verwendung findet.

Zur näheren Erläuterung der Wicklung der Leseleiter sei angenommen, daß der Kern 04-04 durch den Zeichen 5, G bzw. H entsprechende Eingangssignale zur Entschlüsselung in allen drei Eingangsschlüsseln F, D und T ausgewählt wird. Durch den Kern 04-04 sind die Leseleiter I_Fl, Ip₃ und I_Fl geführt, so daß bei der Umsetzung des Zeichens 5 aus dem Eingangsschlüssel F die Ausgangssignale //' bzw. I₃" bzw. I₁" auf hohem Potential liegen und damit das Zeichen 5 in dem Verarbeitungsschlüssel gebildet wird. Um das Zeichen G aus dem Eingangsschlüssel D umzusetzen, sind durch den Kern 04-04 Abfühlleiter I_Dl, /_ß2, I₀₃, I_Di geführt, so daß die Ausgangssignale //',"/₂", /₃" bzw. I₅" ein hohes Potential besitzen und das Zeichen G in dem Verarbeitungsschlüssel gebildet wird. Ferner sind zur Umsetzung des Zeichens H aus dem Eingangsschlüssel T durch den Kern 04-04 auch Leseleiter I_Ti und I_T5 geführt, so daß die Ausgangssignale //', I₅" ein hohes Potential besitzen und das Zeichen H in dem Verarbeitungsschlüssel gebildet wird. Demgemäß kann ein einziger Kern zum Entschlüsseln von Eingangszeichen aus allen drei Eingangsschlüsseln gewählt werden, der dann die Verschlüsselung der entschlüsselten Zeichen durch die gewünschte Kombination mehrerer Leseleiter ausführt, die für jeden Eingangsschlüssel durch den Kern geführt sind. Somit werden Signale auf bestimmten Leseleitern erzeugt, sobald ein Kern ummagnetisiert und erwünschte Leseverstärkertransistoren leitend werden, so daß die Kombination der Ausgangssignale des Zeichens in dem Verarbeitungsschlüssel gebildet wird. Es ist zu beachten, daß jeder Verstärkertransistor, z. B. 102 (Fig. 5), eines jeden Leseverstärkers, z. B. 41 (Fig. 1), durch einen einzigen Leseleiter, z. B. Ip₁, gesteuert wird, der durch alle diejenigen Kerne geführt ist, die zum Entschlüsseln von Zeichen ausgewählt werden, welche Ausgangssignale I₁" auf hohem Potential benötigen.

Bezugnehmend auf Fig. 5 und auf die Wellenformen in Fig. 8 wird die erfindungsgemäße Wirkungsweise weiterhin dadurch beschrieben, daß die zeitliche Beziehung zwischen den Erregungsimpulsen und den Ausgangssignalen aufgezeigt wird. Auf jedem Leseleiter, z.B. I_Pl, wird ein Signal, z.B. ein Impuls 82 der Wellenform 63, induziert, sobald ein ausgewählter Kern, durch welchen der Leseleiter geführt ist, in einen Punkt 94 der charakteristischen Hysteresisschleife des Kerns (Fig. 9) vom Vormagnetisierungspunkt 87 her von durch den Kern zum Zeitpunkt L₂ hindurchgehenden Erregungsimpulsen der Wellenformen 57 und 58 ummagnetisiert wird. Sobald der positive Impuls 82 der Wellenform 63 auf dem Leseleiter I_Pl erscheint, wird das Signal zur Unterscheidung gegenüber Störsignalen auf dem Abfühlleiter Ip₁ in dem Widerstand 108 und dem Kondensator 114 integriert. Das integrierte Signal erscheint als das positive, als ein Impuls 85 einer Wellenform 64 gezeigte Signal an der Basis des Transistors 102, der dadurch leitend getastet wird.

Der Transistor 120 leitet normalerweise zum Zeitpunkt t_v und es fließt ein Strom von der Klemme 127 mit dem Potential +20V aus über den Widerstand 128 zur Klemme 123 mit dem Potential — 8 V infolge eins Basisstroms von dem Massepunkt 118 über den Widerstand 116 und die Basis des Transistors 120 zur Klemme 123; der Leiter 115 liegt dabei an einem Potential von — 7,9 V, wie durch Wellenform 80 angedeutet.

Leitet der Verstärkertransistor 102 infolge eines positiven, von einem ummagnetisierten Kern verursachten Impulses 85 der Wellenform 64, der kurz nach dem Zeitpunkt t.₂ an dessen Basis gelangt, so lädt sich der Kondensator 117 von —7,9 V auf — 20 V auf, wodurch das durch Wellenform 80 dargestellte Signal auf dem Leiter 115 erzeugt wird. Nach dem Aufladen des Kondensators 117 hält ein Strom, der vom Massepunkt 118 aus über den Widerstand 116 und durch den Transistor 102 zu der Klemme 107 mit dem Potential -20 V fließt, den Leiter 115 auf dem Potential —20 V. Sobald das Potential des Impulses 85 der Wellenform 64 abfällt, wird der Verstärkertransistor 102 gesperrt und der Strom vom Massepunkt 118 über den Widerstand 116 zu der Klemme 107 unterbrochen. Außerdem wird, sobald das Potential auf dem Leiter 115, wie durch die Wellenform 80 angezeigt, unter — 8 V fällt, kurz nach dem Zeitpunkt t₂ der Transistor 120 gesperrt, und das Potential an seinem Kollektor beginnt von annähernd — 8 V auf +20V anzusteigen, wo dieses durch den Einfluß der Diode 130 begrenzt wird. Der Transistor 120 ist normalerweise leitend, durch den Transistor 126 fließt dann ein geringer Strom, so daß der Ausgangsleiter I₁" mittels der Begrenzungsdiode 135 auf das niedrige Potential von — 8 V begrenzt wird. Sperrt der Transistor 120 infolge der leitenden Transistoren 102, 103 oder 104, dann leitet der Transistor 126 mit einem inneren Potentialabfall derart, daß der Ausgangsleiter I₁" auf das hohe Massepotential ansteigt, dargestellt als Impuls 98 der Wellenform 81. Es ist zu beachten, daß der Transistor 126 in Emitterschaltung betrieben wird, wodurch eine niedrige Ausgangsimpedanz für das Ausgangssignal auf dem Ausgangsleiter I₁" gewährleistet wird.

Sobald das Potential des positiven Signals auf dem Abfühlleiter/_Fl, wie durch den Impuls 82 der Wellenform 63 gezeigt, abfällt, wird der Transistor 102 gesperrt, und der Kondensator 117 wird über den Widerstand 116 in Richtung auf Massepotential mit einer erwünschten i?C-Zeitkonstante entladen. Das während der Entladung auf dem Leiter 115 befindliche Potential wird durch Wellenform 80 dargestellt. Zum Zeitpunkt i₄ ist bei der Entladung des Kondensators 117 das Potential auf dem Leiter 115 auf — 7,9 V angestiegen, und der Transistor 120 wird erneut leitend und begrenzt so das Potential auf diesem Leiter 115 auf diese Spannung.

Der Kollektor des Transistors 120 steigt sodann auf —8 V an. Dieses Potential wird der Basis des Transistors 126 aufgeprägt und damit der Strom durch den Transistor 126 verringert. Das Potential auf dem Ausgangsleiter I₁", dargestellt durch den Impuls 98 der Wellenform 81, fällt somit auf —8 V ab, wo es durch die Diode 135 auf —8 V begrenzt wird.

Fallen die Spalten- und Zeilenerregungsimpulse der Wellenformen 57 bzw. 58 zum Zeitpunkt t_s auf den Nullstrom ab, dann kehrt der ausgewählte Kern zum Vormagnetisierungspunkt 87 (Fig. 9) mit einem negativen Signal zurück, das, angezeigt durch einen Impuls 83 der Wellenform 63, in dem Abfühlleiter I_Pl induziert wird, den Transistor 102 jedoch nicht in den leitenden Zustand versetzt. Es besteht die Möglichkeit, daß der positive Impuls 82 der Wellenform 63 nicht zum Zeitpunkt i₂, sondern zu einem späteren Zeitpunkt erscheint, wie es durch einen in gestrichelten Linien gezeigten Impuls 84 gezeigt wird, ίο abhängig von der Richtung, in welcher der Leseleiter I_Fl durch den ausgewählten Kern geführt ist. In diesem Fall wirkt die Schaltung in der gleichen Weise wie auf den Impuls 84, wobei, wie beschrieben, ein Ausgangssignal, wie durch einen durch gestrichelte Linien dargestellten Impuls 99 der Wellenform 81 gezeigt, erzeugt wird. Es ist zu beachten, daß die Ausgangssignale auf den Ausgangsleitern, z. B. I₁" bis I₈" und /_C9 bis /_Cll, wie durch Impulse 98 der Wellenform 81 gezeigt, hohes Potential aufweisen, da ein entsprechender Leseleiter durch einen ausgewählten Kern geführt ist. Dieses Signal hohen Potentials entspricht einer binären Eins am Ausgang. Das Signal auf den Ausgangsleitern, z. B. I₁" bis I₈", bleibt auf dem Potential von — 8 V, entsprechend einer binären Null am Ausgang, sobald ein entsprechender Leseleiter nicht durch einen ausgewählten Kern geführt ist. Das Zeitsignal C₂, welches das durch die Verzögerungsschaltung 25 (Fig. 1) verzögerte Zeitsignal C₁ ist, steigt an, während die Signale I_{c 10} und I_Cn der Impulse 98 oder 99 der Wellenform 81 sich auf hohem Potential befinden. Somit wird der Flip-Flop A1 (Fig. 7), der durch das Zeitsignal C₂ sowie durch die Signale /_Cl0 und /_Cll, wie nachstehend noch beschrieben, gesteuert wird, in den erwünschten Zustand gekippt, bevor noch die Steuerausgangssignale I_Cl0 und I_Cll in ihrem Potential abgefallen sind.

Es wird nun auf die Fig. 1 und 3 sowie auf die Fig. 7 Bezug genommen, welche ein Schaltschema der logischen Eingangsschaltung des Flip-Flop A1 darstellt, und in diesem Zusammenhang die Steueranordnung dieses Systems erklärt. Der Flip-Flop A1 ist in an sich bekannter Weise ausgeführt. Ist das in Wellenform 98 gezeigte Signal I_{c 10} echt, d. h. befindet es sich auf hohem Potential, wenn das Zeitsignal C₂, wie durch Wellenform 61 gezeigt, ansteigt, dann wird der Flip-Flop A1 in den echten Zustand gekippt, während demzufolge der Ausgang A₁ unecht ist, wodurch Kerne ausgewählt werden, welche Zeichen der unteren Zeichengruppe in dem Verarbeitungsschlüssel darstellen. Wenn Signal/_Cll echt ist, d. h. sich auf hohem Potential befindet, wird der Flip-Flop A1 beim Ansteigen des Zeitsignals C₂ in den unechten Zustand gekippt, wodurch Kerne ausgewählt werden, welche, wie bereits beschrieben, Zeichen der oberen Zeichengruppe in den Verarbeitungsschlüsseln darstellen. Steuersignale I_Cl0 bzw. I_Cu sind in echtem Zustand, d. h. befinden sich auf hohem Potential, sobald ein oberes bzw. unteres Umschalt-Eingangszeichen von der Entschlüsselungsschaltung aufgenommen und durch Auswahl eines Kerns entschlüsselt wird. Die zum Entschlüsseln des oberen Umschalt-Eingangszeichens ausgewählten Kerne sind entweder der Kern 08-13 oder 09-13 für die Schlüssel F und T. Für das Entschlüsseln des unteren Umschalt-Eingangszeichens dient entweder der Kern 08-09 oder 09-09 für den Schlüssel F und entweder der Kern 12-13 und 13-13 für den Schlüssel T.

Somit werden das obere und das untere Umschalt-Eingangszeichen für den einen oder den anderen Zustand des Flip-Flops A1 entschlüsselt.

Das Steuersignal I_Cg fließt, wie aus Fig. 1 ersichtlich, zu einer nicht gezeigten Zeitgeber-Negationsschaltung. Das Steuersignal /_{c 9} ist bei der Entschlüsselung des oberen Umschalt-Eingangszeichens dadurch echt, daß die Leseleiter I_Fg und Z₇-₉ durch die Kerne 08-13 und 09-13 geführt sind. Es ist auch echt bei der Entschlüsselung des unteren Umschalt-Eingangszeichens, da der Leseleiter I_{F 9} durch die Kerne 08-09 und 09-09 und der Leseleiter I_{T 9} durch die Kerne 12-13 und 13-13 geführt ist. Ein Steuersignal I_Cg fließt mit hohem Potential zur Zeitgeber-Negationsschaltung, wenn die Kerne des oberen oder unteren Umschalt-Eingangszeichens ausgewählt und ummagnetisiert werden. Dadurch wird verhindert, daß von der Datenverarbeitung Signale empfangen werden, während entweder ein oberes oder ein unteres Umschalt-Eingangszeichen entschlüsselt wird.

Das Schlüssellöschzeichen im Schlüssel F wird benutzt, wenn ein irrtümlich im Lochstreifen gelochtes Zeichen gelöscht werden soll, was an sich in der Technik bekannt ist. Auch in diesem Zusammenhang wird das Steuersignal /_C9 verwendet. Wie bereits beschrieben, ist das Steuersignal /_C9 ein Zeitgeber-Negationssignal, das bei hohem Potential zur Datenverarbeitung läuft, um die Verwendung eines Zeichens durch die zentrale Datenverarbeitung zu verhindern. Da das Schlüssellöschzeichen des Eingangsschlüsseis F sowohl für Zeichen der oberen als auch der unteren Zeichengruppe verwendet werden kann, bewirkt die Auswahl des Kerns 12-15 oder des Kerns 13-15 eine Entschlüsselung dieses Zeichens. Deshalb ist der Leseleiter I_Fg durch beide Kerne 12-15 und 13-15 geführt, wodurch bei Wahl eines der beiden Kerne das Signal /_C9 auf hohes Potential ansteigt.

Bezugnehmend auf Fig. 1 und 3 soll die erfindungsgemäße Paritätskontrolle im einzelnen erläutert werden. Das Ausgangssignal Z₇" stellt das Paritätskontroll-Bit dar, welches, wie bereits früher erläutert, jedem Zeichen in dem Verarbeitungsschlüssel zugeordnet ist. Infolge dieses Paritätskontroll-Bits Z₇" besteht die binäre Darstellung I₁" bis Z₇" aus einer ungeraden Anzahl der Ziffern »1« und wird in jedem Kern in dem gewählten Schlüssel F, D oder T durch das Vorhandensein oder NichtVorhandensein von Leseleitern Z^₇, I₀₇ bzw. I_T7 gebildet. Somit ensteht also das Paritätskontroll-Bit durch Hinzufügen eines zusätzlichen Leseverstärkers und eines Leseleiters für jeden verschlüsselten Eingangsschlüssel. Der Paritätskontroll-Generator 55 spricht auf die Signale auf den Ausgangsleitern I₁" bis I₇" an und gibt ein Fehlersignal an die zentrale Datenverarbeitung ab, wenn ein Fehler entdeckt wird. So werden Fehler, die als Folge schadhafter Teile, wie beispielsweise der Leseverstärker, zwischen einem ausgewählten Kern und den Ausgangsleitern I₁" bis I₇" auftreten, von dem Paritätskontroll-Generator 55 aufgedeckt.

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Claims (5)

PATENTANSPRÜCHE:

1. Code-Umsetzer, der einen von mehreren Eingangscodes in einen gemeinsamen Ausgangscode umsetzt, dadurch gekennzeichnet, daß eine Matrix (22) bistabiler Elemente und eine Entschlüsselungsschaltung (26 bis 29), die pro umzusetzendes Zeichen jeweils ein Element (z. B.

00-05) ansteuert und umschaltet, das für jeden Eingangscode (D, F, T) jeweils einem — entweder dem gleichen oder jeweils verschiedenen — Zeichen zugeordnet ist, und ferner für jeden Eingangscode eine Gruppe Leseleiter (I_D, I_F, I_T) vorhanden ist, daß das Element gemäß dem ihm zugeordneten Zeichen mit bestimmten Leseleitern (z. B. I_Fv Ip₅, Ip₇) aus einer oder mehreren Gruppen verkoppelt ist und diese Leseleiter mit Ausgangsstufen (41 bis 48) verbunden sind und daß Wählmittel (z. B. S₁, S₁₁; 102), die dem Eingangscode, in dem das umzusetzende Zeichen verschlüsselt ist, entsprechende Leseleitergruppen auswählen, so daß nur an den mit den vorbestimmten Leseleitern der ausgewählten Gruppen verbundenen Ausgangsstufen Signale erscheinen, die das in dem Ausgangscode umgesetzte Zeichen darstellen.

2. Elektrischer Code-Umsetzer nach Anspruch, bei welchem die genannte Entschlüsselungsschaltung mehrere Spaltentreiberelemente, die auf in bestimmten der Eingangsleiter erscheinende Signale ansprechen, sowie mehrere Zeilentreiberelemente aufweist, die auf in den restlichen Eingangsleitern erscheinende Signale ansprechen, dadurch gekennzeichnet, daß die Entschlüsselungsschaltung eine erste Anzahl von Schaltern (S₁ bis S₅) aufweist, die wahlweise schaltbar sind und die genannten Eingangsleiter mit vorbestimmten Spalten- und Zeilentreiberelementen gemäß dem besonderen Eingangsschlüssel, in welchem das Eingangszeichen dargestellt ist, verbinden, und daß das genannte Wahlmittel (41 bis 48) mehrere Verstärkereinrichtungen (z. B. 41), eine für jeden der Ausgangsleiter (Z₁" bis I₈"), enthält und daß jede mehrere Unterscheidungselemente (102, 103, 104), eines für jeden der Eingangsschlüssel, enthält und daß das Wahlmittel eine zweite Anzahl von Schaltern (S₁₁ bis S₁₃) aufweist, die wahlweise schaltbar sind und die entsprechenden Unterscheidungselemente einer jeden der Verstärkereinrichtungen gemäß dem Eingangsschlüssel, in welchem das Eingangszeichen dargestellt ist, auswählen, wodurch für jedes gewählte magnetische Element (z. B. 00-05) die vorbestimmten, induktiv mit dem gewählten magnetischen Element (00-05) verketteten Leseleiter (I_Pl, I_F5, Ip₇) der Gruppe (Z _F) entsprechend dem Eingangsschlüssel (F) über gewählte Unterscheidungselemente (102) der Verstärkereinrichtungen (41, 45, 47) gemäß den vorbestimmten Leseleitern (I_{F v} Ip₅, Ip₇) Signale hohen Potentials auf den Ausgangsleitern (I₁", I₅", I₇") gemäß den vorbestimmten Leseleitern jener Gruppe (/_F) erzeugt werden.

3. Elektrischer Code-Umsetzer nach Anspruch 2, dadurch gekennzeichnet, daß jede Verstärkereinrichtung mehrere Verstärkertransistoren, einen für jeden Eingangsschlüssel, aufweist, wobei der Emitter jedes Transistors über einen aus der zweiten Anzahl der Schalter an eine Quelle niedrigen Potentials und die Basis jedes Transistors an den entsprechenden Leseleiter einer anderen Gruppe von Leitern und der Kollektor jedes Transistors über eine Verzögerungsschaltung an eine Quelle hohen Potentials angeschlossen ist, und daß der Ausgang jeder Verzögerungsschaltung über einen normalerweise

leitenden Transistor an den entsprechenden Ausgangsleiter angeschlossen ist, wodurch ein Signal auf einem mit der Basis irgendeines der Transistorverstärker verbundenen Leseleiter infolge der Ummagnetisierung eines magnetischen Elements, mit dem der Leseleiter induktiv verkettet ist, entsteht, das in dem Verzögerungskreis so verzögert wird, daß ein Impuls einer vorbestimmten Zeitdauer erzeugt wird.

4. Elektrischer Code-Umsetzer nach Anspruch 2, gekennzeichnet durch eine bistabile Vorrichtung (A 1) mit zwei Ausgängen^ _ls A /), an die jeweils eines der zwei genannten Spaltentreiberelemente (100, 101) angeschlossen ist, die auf ein niedriges Potential an dem einen oder dem anderen der genannten Ausgänge ansprechen und eine erste oder zweite Gruppe von Spaltentreiberleitern (z. B. C-OO, C-04, C-08, C-12) erregen, die durch magnetische Elemente hindurchführen, welche Eingangszeichen einer oberen und unteren Zeichengruppe darstellen, einen ersten Satz Entschlüsselungselemente (z. B. 08-13), die zum Entschlüsseln von oberen Umschalt-Eingangszeichen, und eine zweite Gruppe Verschlüsselungselemente (z. B. 08-09), die zum Entschlüsseln von unteren Umschalt-Eingangszeichen vorgesehen sind, einen oder mehrere Leseleiter (z.B. Ip₉), die durch jedes Entschlüsselungselement gemäß der Anzahl der Eingangsverschlüsselungen geführt sind, auf die jedes Entschlüsselungselement anspricht, wobei der (die) Leseleiter jedes Entschlüsselungselementes mit einer gesonderten Verstärkereinrichtung (z. B. 50) verbunden ist (sind) und jedes Entschlüsselungselement in Übereinstimung mit den Eingangssignalen auf den Eingangsleitern und einem Zeitsignal ausgewählt wird, eine Verzögerungsschaltung für das genannte Zeitsignal, wobei von jeder Verstärkervorrichtung ein Ausgangssignal erzeugt wird, sobald ein mit

dieser Vorrichtung verbundenes Entschlüsselungselement gewählt wird und das genannte Ausgangssignal der Verstärkervorrichtung zusammen mit dem verzögerten Zeitsignal Eingangssignal für die genannte bistabile Vorrichtung (A 1) bilden, wodurch ein niedriges Potential auf dem einen oder anderen der Ausgänge dieser Vorrichtung erzeugt wird, so daß eine von den genannten Gruppen der Spaltentreiberelemente ausgewählt wird, welche bestimmen, ob der oberen oder unteren Zeichengruppe zugeordnete magnetische Elemente zur Entschlüsselung von Zeichen der oberen oder der unteren Zeichengruppe im Ausgangsschlüssel gewählt werden.

5. Elektrischer Code-Umsetzer nach Anspruch 4, dadurch gekennzeichnet, daß jedes Entschlüsselungselement zum Entschlüsseln oberer oder unterer Umschalt-Eingangszeichen über einen gemeinsamen, induktiv mit dem genannten Element verketteten Lesesteuerleiter an eine Verstärkereinrichtung (49) angeschlossen ist, die ein Steuersignal (I_{c 9}) erzeugt, sobald ein oberes oder unteres Umschalt-Entschlüsselungselement ausgewählt wird, und daß eine Zeitgeber-Negationsschaltung vorgesehen ist, die auf das genannte Steuersignal (Ic₉) anspricht und die Erzeugung von Ausgangssignalen auf den genannten Ausgangsleitern verhindert, sobald entweder ein oberes oder unteres Umschalt-Eingangszeichen entschlüsselt wird.

In Betracht gezogene Druckschriften:
»The Bell System Techn. Journal«, Vol. 30, 1951, S. 603 bis 605;

»Review of Input and Output Equipment used in Computing Systems«, AIEE'ACM Computer Conference, Dezember 1952, herausgegeben von »the American Institute of Electrical Engineers«, New York 18, N. Y., März 1953, S. 115/116.

Hierzu 2 Blatt Zeichnungen