DE10128193C1 - Ein-Transistor-Speicherzellenanordnung und Verfahren zu deren Herstellung - Google Patents

Ein-Transistor-Speicherzellenanordnung und Verfahren zu deren Herstellung

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Abstract

Bei einem Verfahren zum Herstellen einer dynamischen Speicherzelle in einem Halbleitersubstrat mit einem Graben-Kondensator 1 und einem Auswahl-Transistor 2 und einem Halbleiterspeicher mit einer solchen Speicherzelle ist zwischen dem Auswahl-Transistor und dem Graben-Kondensator eine dielektrische Isolatorschicht 17, 201 ausgebildet, wobei ein erster Elektrodenbereich 203 des Auswahl-Transistors im wesentlichen über einer blockförmigen inneren Elektrode 102 des Graben-Kondensators angeordnet ist und mit dieser über eine, mit einer elektrisch leitenden Füllschicht 214 versehenen Kontaktöffnung 213 in der dielektrischen Isolatorschicht verbunden ist.

Description

Die Erfindung betrifft ein Verfahren zum Herstellen einer dy­ namischen Speicherzelle in einem Halbleitersubstrat mit einem Graben-Kondensator und einem Auswahl-Transistor, und einen Halbleiterspeicher mit einer solchen Speicherzelle.
In dynamischen Schreib-/Lesespeichern mit wahlfreiem Zugriff (DRAMs) werden vorwiegend Ein-Transistor-Speicherzellen ein­ gesetzt, die sich jeweils aus einem Auswahl-Transistor und einem Speicher-Kondensator zusammensetzen, wobei die Informa­ tion im Speicher-Kondensator in Form elektrischer Ladungen gespeichert wird. Ein DRAM-Speicher besteht dabei aus einer Matrix solcher Speicherzellen, welche in Form von Zeilen und Spalten verschaltet sind. Üblicherweise werden die Zeilenver­ bindungen als Wortleitungen und die Spaltenleitungen als Bit­ leitungen bezeichnet. Der Auswahl-Transistor und der Spei­ cher-Kondensator in der Speicherzelle sind dabei so miteinan­ der verbunden, dass bei Ansteuerung des Auswahl-Transistors über eine Wortleitung die Ladung des Speicher-Kondensators über eine Bitleitung ein- und ausgelesen werden kann.
Die Ein-Transistor-Speicherzelle muss im wesentlichen drei Grundforderungen erfüllen. Der Speicher-Kondensator muss eine ausreichend große Speicherkapazität von ca. 25 bis 40 fF pro Zelle aufweisen, um eine sichere Ladungsdetektion der einge­ speicherten Ladung und damit ein ausreichendes Lesesignal zu erhalten. Aufgrund der zunehmenden Miniaturisierung ist es weiterhin erforderlich, ein packungsdichtes und struk­ turierungsfreundliches Zellen-Layout zu schaffen, mit dem sich der Flächenbedarf für die Speicherzelle stark beschrän­ ken lässt. Weiterhin ist es notwendig, dass einerseits ein ausreichender Strom über den Auswahl-Transistor zum Ein- und Auslesen der Speicherladungen in den Speicher-Kondensator fließt und andererseits der Auswahl-Transistor im ausgeschal­ teten Zustand sicher sperrt. Insbesondere dürfen diese Para­ meter des Auswahl-Transistors nicht durch eine sehr enge Nachbarschaft mit dem Speicher-Kondensator bzw. durch den er­ forderlichen Kontakt zwischen dem Auswahl-Transistor und dem Speicher-Kondensator nachteilig beeinflusst werden.
Ein Schwerpunkt bei der Technologieentwicklung von DRAM-Spei­ chern ist der Speicher-Kondensator. Um für eine ausreichende Speicherkapazität bei der von Technologiegeneration zu Tech­ nologiegeneration ständig abnehmenden Zellenfläche für die Speicherzelle zu sorgen, wurden Speicher-Kondensatoren ent­ wickelt, die die dritte Dimension nutzen. Solche dreidimen­ sionalen Speicher-Kondensatoren werden bei DRAM-Zellen häufig als Graben-Kondensatoren ausgeführt. Bei solchen Graben-Kon­ densatoren wird ein Graben in das Halbleitersubstrat geätzt, der mit einer dielektrischen Schicht und einer ersten Spei­ cherelektrode ausgefüllt wird, wobei ein dotierter Bereich des Halbleitersubstrats als zweite Speicherelektrode dient. Der Auswahl-Transistor der DRAM-Zelle wird dann üblicherweise auf der planaren Halbleiteroberfläche neben dem Graben-Kon­ densator ausgebildet.
Aufgrund der weiterhin zunehmenden Verkleinerung der Spei­ cherzellen wird auch bei den Graben-Kondensatoren nach wei­ teren Möglichkeiten gesucht, gleichzeitig den Flächenbedarf zu senken und die Kondensator-Kapazität zu steigern. Eine Möglichkeit ist, die Tiefe der Gräben zu erhöhen, um eine größere Kondensator-Kapazität zu erhalten. Hierbei sind je­ doch aufgrund sehr hoher Aspektverhältnisse (Verhältnis von Grabentiefe zu Grabenbreite) technologische Grenzen gesetzt. Alternativ und zusätzlich zu einer weiteren Vertiefung der Gräben kommen Verfahren zum Einsatz, die es erlauben, die Oberfläche innerhalb des Graben-Kondensators durch eine zu­ sätzliche Ausweitung im unteren Grabenbereich zu erhöhen. Die für eine solche Ausweitung der Gräben erforderlichen Ätz­ prozesse stoßen jedoch ebenfalls an technologische Grenzen.
Darüber hinaus werden zur Kapazitätssteigerung bei Graben- Kondensatoren auch sehr dünne Speicherelektrika mit hoher Dielektrizitätskonstante als dielektrische Zwischenschicht zwischen den Kondensatorelektroden eingesetzt und Materialien für die Kondensatorelektroden gewählt, die sich durch eine besonders hohe Leitfähigkeit auszeichnen.
Neben der Weiterentwicklung der Graben-Kondensatoren ist je­ doch auch der Auswahl-Transistor der Speicherzelle Gegenstand der Technologieentwicklung. Um die Leistung des Auswahl-Tran­ sistors in der Speicherzelle zu erhöhen, werden die Dotier­ profile zum Ausbilden der Elektrodenbereiche und des Kanal­ bereiches sowie der den Auswahl-Transistor begrenzenden Wanne optimiert. Daneben werden auch verbesserte Isolatorschichten zur Abgrenzung des Kanalbereichs vom Gate-Bereich eingesetzt sowie Optimierungen des thermischen Budgets vorgenommen. Zu­ sätzliche Ansatzpunkte sind die Vermeidung von Defekten bei der Ausbildung des Auswahl-Transistors im Halbleitersubstrat sowie verbesserte Prozesse zum Anschluss der Elektrodenbe­ reiche der Auswahl-Transistoren durch niederohmige Anschluss­ kontakte.
Eine weitere Zielsetzung bei der Verbesserung der Speicher­ zellen ist die Vermeidung einer gegenseitigen Beeinflussung von Graben-Kondensator und Auswahl-Transistor durch ihre sehr enge Nachbarschaft. Hierbei besteht die Gefahr, dass sich entlang des Graben-Kondensators ein parasitärer Transistor bildet. Zur Eliminierung eines solchen parasitären Tran­ sistors wird insbesondere ein dicker Oxidkragen zur Isolation der äußeren Kondensatorelektrode vom Auswahl-Transistor ein­ gesetzt. Dies hat den Nachteil, dass ein tiefer Graben für den Graben-Kondensator mit einem entsprechend hohen Aspekt­ verhältnis erzeugt werden muss.
Aus der US 6,236,079 B1 ist ein Verfahren zum Herstellen einer dynamischen Speicherzelle und ein entsprechender Halbleiterspeicher mit einer dynamischen Speicherzelle gemäß dem Oberbegriff der Ansprüche 1 bzw. 5 bekannt. Im IBM Disclosure Bulletin, Vol. 32, Nr. 3B, 1989, Seiten 163 bis 168, wird ein ähnliches Verfahren bzw. ein ähnlicher Halbleiterspeicher beschrieben. Weitere einschlägige Herstellungsverfahren bzw. Halbleiterspeicher sind in der US 5,914,510, US 5,627,092 und US 5,442,211 dargestellt.
Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zum Herstellen einer dynamischen Speicherzelle in einem Halb­ leitersubstrat und eine entsprechende Speicherzelle bereitzustellen, bei der sich unter Beibehaltung der Speicherkapazi­ tät besonders kleine Grabendurchmesser erreichen lassen, wo­ bei gleichzeitig die Leistungsfähigkeit des Auswahl-Tran­ sistors durch die Nähe zum Graben-Kondensator nicht beein­ trächtigt wird.
Diese Aufgabe wird durch ein Verfahren nach Anspruch 1 und einen Halbleiterspeicher nach Anspruch 5 gelöst. Bevorzugte Ausgestaltungen sind in den abhängigen Ansprüchen angegeben.
Gemäß der Erfindung ist zwischen einem Auswahl-Transistor und einem Graben-Kondensator eine dielektrische Isolatorschicht ausgebildet, wobei ein erster Elektrodenbereich des Auswahl- Transistors im wesentlichen über einer blockförmigen inneren Elektrode des Graben-Kondensators angeordnet ist und mit die­ ser über eine, mit einer elektrisch leitenden Füllschicht versehenen Kontaktöffnung in der dielektrischen Isolator­ schicht verbunden ist.
Die erfindungsgemäße Ausgestaltung mit einer dielektrischen Isolationsschicht zwischen dem Auswahl-Transistor und dem Graben-Kondensator ermöglicht es, diese beiden aktiven Bau­ elemente in der Speicherzelle mit Ausnahme der Kontaktierung über die elektrisch leitende Füllschicht vollständig elek­ trisch voneinander zu trennen und damit zuverlässig die Gefahr eines vertikalen parasitären Transistors zwischen dem Auswahl-Transistor und dem Graben-Kondensator zu verhindern. Insbesondere ermöglicht es die dielektrische Schicht, auf einen Isolationskragen, der üblicherweise am oberen Abschnitt des Grabens im Graben-Kondensator ausgebildet wird, um einen parasitären Transistor zwischen dem Auswahl-Transistor und dem Graben-Kondensator zu verhindern, zu verzichten, so dass sich im wesentlichen die gesamte Tiefe des Grabens als aktive Speicherfläche nutzen lässt. Hierdurch lässt sich gegenüber herkömmlichen Graben-Kondensatoren mit einem Isolationskragen unter Gewährleistung der gleichen Kondensatorkapazität Gräben mit niedrigerem Aspektverhältnis ausbilden, wodurch sich der Herstellungsprozess wesentlich vereinfachen lässt. Eine wei­ tere Vereinfachung des Herstellungsprozesses wird auch dadurch erreicht, dass auf den bei herkömmlichen Graben-Kon­ densatoren zur Ausbildung des Isolationskragens notwendigen zeitaufwendigen und teuren Prozess zugunsten eines einfachen Abscheideprozesses einer Isolationsschicht verzichtet werden kann.
Gemäß der Erfindung wird die dielektrische Isolatorschicht zwischen dem Auswahl-Transistor und dem Graben-Kondensator mit Hilfe des Wafer-Bonding-Verfahrens erzeugt. Dieses Wafer- Bonding-Verfahren, bei dem vorzugsweise eine erste dünne Isolatorschicht auf die mit dem Graben-Kondensator versehenen Halbleitersubstrat aufgebracht wird und weiterhin ein zweites Halbleitersubstrat mit einer zweiten dünnen dielektrischen Isolatorschicht versehen wird, wobei die beiden Halbleitersubstrate mit ihren Isolatorschichten aufeinander gebracht werden, um durch Wafer-Bonden eine mechanisch feste Verbindung zwischen den dielektrischen Isolatorschichten herzustellen, ermöglicht es eine besonders dünne und gleichmäßige dielektrische Isolatorschicht zwischen dem Auswahl-Transistor und dem Graben-Kondensator zu erzeugen.
Gemäß einer bevorzugten Ausführungsform wird im zweiten verwendeten Halbleitersubstrat nach dem Wafer-Bonding- Verfahren der Auswahl-Transistor ausgebildet. Hierdurch ist es möglich, den Auswahl-Transistor in SOI-Technik herzustellen, mit der sich Transistoren mit besonders schnel­ lem Schaltverhalten erzeugen lassen.
Gemäß einer weiteren bevorzugten Ausführungsform ist die mit einer dielektrischen Füllschicht versehene Kontaktöffnung zwischen dem ersten Elektrodenbereich des Auswahl-Transistors und der blockförmigen inneren Elektrode des Graben-Konden­ sators selbstjustierend ausgebildet, wobei vorzugsweise die Isolationshülle des Wortleitungsbereiches des Auswahl- Transistors als Ätzmaske zur Bildung der Kontaktöffnung verwendet wird. Hierdurch lässt sich auf einfache Weise die Kontaktierung zwischen dem Aus­ wahl-Transistor und dem Graben-Kondensator bewerkstelligen. Die Erfindung wird anhand der beigefügten Zeichnungen näher erläutert.
In den Zeichnungen zeigen
Fig. 1 ein Schaltbild einer dynamischen Speicherzelle in einem DRAM; und
Fig. 2A bis 2E eine Ausführungsform eines erfindungsgemäßen Verfahren zur Herstellung einer erfindungsgemäßen DRAM-Spei­ cherzelle.
Die Erfindung wird anhand einer Prozessfolge zum Ausbilden einer dynamischen Speicherzelle in einem DRAM-Speicher erläu­ tert. Die Ausbildung der einzelnen Strukturen der dynamischen Speicherzelle erfolgt vorzugsweise mit Hilfe der Silicium- Planartechnik, die aus einer Abfolge von jeweils ganzflächig an der Oberfläche einer Silicium-Halbleiterscheibe wirkenden Einzelprozessen besteht, wobei über geeignete Maskierungs­ schichten gezielt eine lokale Veränderung des Silicium- Substrats durchgeführt wird. Bei der DRAM-Speicherherstellung wird dabei gleichzeitig eine Vielzahl von dynamischen Spei­ cherzellen ausgebildet. Im Folgenden wird die Erfindung je­ doch nur hinsichtlich der Ausbildung einer einzelnen dyna­ mischen Speicherzelle beschrieben.
In DRAM-Speichern wird vorwiegend eine Ein-Transistor-Spei­ cherzelle eingesetzt, deren Schaltbild in Fig. 1 gezeigt ist. Diese Ein-Transistor-Speicherzelle besteht aus einem Spei­ cher-Kondensator 1 und einem Auswahl-Transistor 2. Der Aus­ wahl-Transistor 2 ist dabei vorzugsweise als FeldeffektTran­ sistor ausgebildet und weist eine erste Source/Drain-Elek­ trode 21 und eine zweite Source/Drain-Elektrode 23 auf, zwischen denen ein aktiver Bereich 22 angeordnet ist. Über dem aktiven Bereich 22 ist eine Gate-Isolatorschicht 24 und eine Gate-Elektrode 25 angeordnet, die wie ein Platten-Kon­ densator wirken, mit dem die Ladungsdichte im aktiven Bereich 22 beeinflusst werden kann, um einen Strom leitenden Kanal zwischen der ersten Elektrode 21 und der zweiten Elektrode 23 auszubilden bzw. zu sperren.
Die zweite Elektrode 23 des Auswahl-Transistors 2 ist über eine Verbindungsleitung 4 mit einer ersten Elektrode 11 des Speicher-Kondensators 1 verbunden. Eine zweite Elektrode 12 des Speicher-Kondensators 1 wiederum ist an eine Kondensator­ platte 5 angeschlossen, die vorzugsweise allen Speicher-Kon­ densatoren der DRAM-Speicherzellenanordnung gemeinsam ist. Die erste Elektrode 21 des Auswahl-Transistors 2 ist weiter mit einer Bitleitung 6 verbunden, um die im Speicher-Konden­ sator 1 in Form von Ladungen gespeicherten Informationen ein- und auslesen zu können. Der Ein- und Auslesevorgang wird da­ bei über eine Wortleitung 7 gesteuert, die zugleich die Gate- Elektrode 25 des Auswahl-Transistors 2 ist, um durch Anlegen einer Spannung einen Strom leitenden Kanal im aktiven Bereich 22 zwischen der ersten Elektrode 21 und der zweiten Elektrode 23 herzustellen.
Als Speicher-Kondensatoren werden bei dynamischen Speicher­ zellen in vielen Fällen Graben-Kondensatoren eingesetzt, da durch die dreidimensionale Struktur eine wesentliche Ver­ kleinerung der Speicherzellenfläche erreicht werden kann. Mit zunehmender Miniaturisierung der Speicherzellen mit einer Skalierungsgröße von maximal 100 nm sind jedoch zusätzliche Maßnahmen erforderlich, um die drei Grundforderungen an eine dynamische Speicherzelle in einem DRAM-Speicher erfüllen zu können: Eine ausreichend große Speicherkapazität von ca. 25 bis 40 fF für eine sichere Detektion der im Graben-Konden­ sator eingespeicherten Ladungen; ein packungsdichtes und strukturfreundliches Zellen-Layout, das für eine minimale Chipfläche und damit für reduzierte Kosten sorgt; sowie eine hohe Performance des Auswahl-Transistors und einen ausreichenden Ein- und Auslesestrom sowie einen ausreichend geringen Sperrstrom.
Eine Schwierigkeit bei der fortschreitenden Verkleinerung der Chipfläche ist hierbei insbesondere die sehr enge Nachbar­ schaft von Graben-Kondensator und Auswahl-Transistor sowie die erforderliche elektrische Verbindung zwischen dem Graben- Kondensator und dem Auswahl-Transistor, die vor allem die Funktionsfähigkeit des Auswahl-Transistors nachteilig beein­ flussen kann. Insbesondere besteht die Gefahr, dass ein ver­ tikaler parasitärer Feldeffekttransistor am oberen Abschnitt des Graben-Kondensators zwischen der äußeren Elektrode des Graben-Kondensators und der dem Graben-Kondensator benachbar­ ten Elektrode des Auswahl-Transistors entsteht.
Um einen solchen ungewünschten parasitären Transistor zu ver­ hindern, ohne eine zusätzliche Strukturierung des Graben-Kon­ densators oder eine Einschränkung dessen Speicherkapazität vornehmen zu müssen, wird erfindungsgemäß zwischen dem Gra­ ben-Kondensator und dem Auswahl-Transistor eine dünne dielektrische Isolatorschicht angeordnet, die die beiden aktiven Bauelemente der dynamischen Speicherzelle vollständig elektrisch trennen. Die notwendige Verbindung des Graben-Kon­ densators zum Auswahl-Transistor erfolgt über eine mit einer elektrisch leitenden Füllschicht versehenen Kontaktöffnung, die die im wesentlichen übereinander angeordnete innere Elektrode des Graben-Kondensators mit der ersten Elektrode des Auswahl-Transistors verbindet.
Fig. 2A bis E zeigt eine mögliche Prozessfolge zur Herstel­ lung einer erfindungsgemäßen Speicherzelle in Silicium-Pla­ nartechnik, wobei die dargestellten Querschnitte die Sili­ ciumscheibe nach dem jeweils zuletzt beschriebenen Einzel­ prozess zeigen. Es wird dabei im Folgenden nur auf die für die Erfindung wesentlichen Prozessschritte zur Ausbildung der dynamischen Speicherzelle eingegangen. So weit nichts anderes beschrieben ist, werden die Strukturen ansonsten im Rahmen der üblichen DRAM-Prozesstechnologie ausgebildet.
Fig. 2A zeigt einen Ausschnitt einer Silicium-Halbleiter­ scheibe 100, in der ein Graben-Kondensator 1 ausgeführt ist. Die Siliciumscheibe 100 ist vorzugsweise ein einkristallines Silicium-Substrat, das dabei vorzugsweise schwach p (p-) z. B. mit Bor dotiert ist. Ein im Silicium-Substrat 100 ausgeführ­ ter Graben 101 ist vorzugsweise mit Polysilicium 102 gefüllt, das z. B. mit Arsen oder Phosphorn (n+) dotiert ist. Diese Polysilicium-Füllung 102 bildet die innere Elektrode des Gra­ ben-Kondensators.
Die Polysilicium-Füllung 102 im Graben 101 wird vorzugsweise vollständig von einer Speicher-Dielektrikumsschicht 103 ein­ geschlossen. Diese Speicher-Dielektrikumsschicht 103 kann dabei aus dem Stapel dielektrischer Schichten, z. B. Oxid, nitrides Oxid oder Oxid-Nitrid-Oxid bestehen, die sich durch eine hohe Dielektrizitätskonstante auszeichnen. Auf dem Sili­ ciumsubstrat 100 ist weiter eine dielektrische Isolator­ schicht 104 vorgesehen, die einen oberen Abschnitt des Gra­ bens 101 mit der Polysilicium-Füllung 102 und der Speicher- Dielektrikumsschicht 103 vollständig einschließt. Als dielektrische Isolatorschicht 104 wird vorzugsweise SiO2 ein­ gesetzt.
Im unteren Bereich des Grabens 101 ist um die Polysilicium- Füllung 102 und die Speicher-Dielektrikumsschicht 103 herum eine n+-dotierte Schicht 105 ausgebildet, die beispielsweise mit Arsen dotiert ist. Diese n+-dotierte Schicht 105 dient als äußere Elektrode des Graben-Kondensators 1 und ist mit einer vergrabenen Platte 106 verbunden, die eine ebenfalls n+-dotierte Schicht darstellt und als Kondensatorplatte zum Anschluss der äußeren Elektrode des Graben-Kondensators 1 dient.
Die Ausbildung des in Fig. 2A gezeigten Graben-Kondensators erfolgt vorzugsweise mit Hilfe der bekannten Silicium-Planar­ technik. Die Strukturierung des Silicium-Substrats 100 er­ folgt dabei mit Hilfe bekannter Lithographie- und Ätztech­ niken.
Die als dielektrische Isolatorschicht 104 eingesetzte SiO2- Schicht wird vorzugsweise mit Hilfe des TEOS-Verfahrens auf der Silicium-Oberfläche abgeschieden. Die SiO2-Schicht 104 dient dabei während der Ätzung des Grabens 101 vorzugsweise als unterer Teil einer Ätzmaske, so dass die SiO2-Schicht 104 nach Ausbilden des Grabens 101 bzw. nach Einbringen der Spei­ cher-Dielektrikumsschicht 103 und der Polysilicium-Füllung 102 diesen vollständig umschließt. Durch die Verwendung der SiO2-Schicht 104 wird somit eine selbstjustierende Ausbildung des Graben-Kondensators möglich.
Nach der Ausbildung des Graben-Kondensators 1 erfolgt in einem weiteren Prozessschritt die Abscheidung einer dünnen dielektrischen Isolatorschicht 107, wie dies in Fig. 2B ge­ zeigt ist. Die dünne dielektrische Isolatorschicht 107 aus SiO2 wird dabei vorzugsweise durch thermisches Oxidieren einer dünnen Siliciumschicht erzeugt. Wie in Fig. 2B darge­ stellt wird parallel zur Erzeugung der dielektrischen Iso­ latorschicht 107 auf dem Silicium-Substrat 100 auf einem wei­ teren Silicium-Substrat 200, das ebenfalls vorzugsweise ein­ kristallin und schwach p (p-) z. B. mit Bor dotiert ist, eine weitere dünne dielektrische Isolatorschicht 201 ausgebildet. Diese weitere dünne dielektrische Isolatorschicht 201 besteht wiederum vorzugsweise aus SiO2, das durch thermisches Oxi­ dieren der Siliciumoberfläche erzeugt wird.
Die beiden Silicium-Substrate 100, 200 werden dann im Rahmen eines Wafer-Bonding-Prozesses, wie er in Fig. 2C gezeigt ist, miteinander unlösbar verbunden. Dazu werden wie aus Fig. 2B hervorgeht, die beiden Silicium-Substrate 100, 200 mit ihren dünnen SiO2-Schichten 107, 201 zunächst gegeneinander ge­ presst, wobei die beiden SiO2-Schichten 107, 201 eine schwache Haftung miteinander eingehen. Diese schwache Haftung der beiden SiO2-Schichten 107, 201 wird dann in eine feste mechanische Verbindung durch anodisches Bonden oder durch einen Temperaturschritt übergeführt. Die feste Verbindung der beiden SiO2-Schichten 107, 201 kann durch Anlegen einer Span­ nung von ca. 500 V an die beiden Silicium-Substrate 100, 200 bei einer relativ geringen Temperatur von ca. 500°C im Rahmen des anodisches Bonden hergestellt werden. Alternativ kann aber auch eine thermische Oxidation in reiner Sauerstoff­ atmosphäre bei ca. 1000°C zur Herstellung einer festen Ver­ bindung zwischen den SiO2-Schichten 107, 201 ausgeführt wer­ den. Durch das Wafer-Bonding lässt sich eine ganzflächige störungsfreie Verbindung zwischen den Isolatorschichten 107, 201 herstellen.
Nach dem Verbinden der beiden Silicium-Substrate 100, 200 wird im Silicium-Substrat 200 dann der Auswahl-Transistor 2 ausgebildet. Hierzu wird durch die bekannten Techniken, d. h. mittels eines Schleifens, Rückätzens, Smart-cut-Prozesses oder eines anderen Abtragverfahrens eine Rückpräparation des Silicium-Substrats 200 bis auf die für die Integration des Auswahl-Transistors notwendige Dicke, wie in Fig. 2D gezeigt, vorgenommen. Die als SOI-Technik bekannte Ausbildung des Aus­ wahl-Transistors auf isolierender Unterlage hat den Vorteil, dass die Qualität des Silicium-Substrats, in der der Auswahl- Transistor ausgebildet wird, der Qualität der Ausgangsscheibe entspricht, da im Rahmen des Wafer-Bonding-Verfahrens keine Kristallfehler erzeugt werden. Auswahl-Transistoren, die in SOI-Technik hergestellt werden, zeichnen sich insbesondere durch ein besonders schnelles Schaltverhalten aus.
Der Wafer-Bonding-Prozess zur Ausbildung der dielektrischen Isolatorschicht zwischen dem Auswahl-Transistor und dem Gra­ ben-Kondensator ermöglicht es darüber hinaus, die Dicke der dielektrischen Isolatorschicht zwischen beiden aktiven Ele­ menten in weiten Grenzen einzustellen und an das gewünschte Speicherzellen-Layout anzupassen. Insbesondere wird durch den Wafer-Bonding-Prozess eine qualitativ hochwertige elektrische Isolatorschicht zwischen dem Graben-Kondensator und dem Aus­ wahl-Transistor geschaffen, so dass bereits mit einer dünnen Schichtdicke eine vollständige elektrische Isolierung und da­ mit das Verhindern eines ungewünschten vertikalen parasitären Transistors zwischen der äußeren Elektrode des Graben-Konden­ sators und Dotierbereichen des Auswahl-Transistors erreicht wird. Insbesondere kann beim Graben-Kondensator auf die her­ kömmlich erforderliche Ausbildung eines Oxidkragens im oberen Bereich des Grabens beim Graben-Kondensator verzichtet wer­ den, so dass im wesentlichen die gesamte Grabentiefe als aktive Speicherfläche genutzt werden kann und somit auch be­ reits bei einer geringen Grabentiefe die für eine sichere Ladungsdetektion im Graben-Kondensator notwendige Speicher­ kapazität erreichen wird.
Nach dem Rückpräparations-Prozess der Silicium-Scheibe 200 wird zum Ausbilden des Auswahl-Transistors 2 in einem ersten Schritt ein ultraflaches Feldisolationsgebiet 202 in einem Abschnitt des Silicium-Substrats 200 erzeugt. Dieses dient der elektrischen Isolation des Auswahl-Transistors 2 von Aus­ wahl-Transistoren benachbarter Speicherzellen.
Nach dem Einbringen des Feldisolationsgebietes 202 erfolgt vorzugsweise mit Hilfe der bekannten Silicium-Planartechnik die Ausbildung des Auswahl-Transistors mit zwei n+-dotierten Diffusionsbereichen 203, 204, die durch Implantation von z. B. Arsen in das Silicium-Substrat 200 erzeugt werden und durch einen Kanal 205 unterbrochen sind. Über dem Kanal 205 ist durch ein Gate-Dielektrikum 206 getrennt ein n+-dotierter Gate-Stapel 207 ausgebildet. Dieser Gate-Stapel besteht vor­ zugsweise aus n+-dotiertem Polysilicium und einer Schichten­ folge mit Wolfram. Der Gate-Stapel 207 dient gleichzeitig als Wortleitung.
Oberhalb des Feldisolationsgebietes 202 ist parallel zum Gate-Stapel 207 eine weitere Wortleitung 208 angeordnet. Eine dritte Wortleitung 209 verläuft auf dem Silicium-Substrat 200 neben dem ersten Diffusionsgebiet 203. Diese erste, zweite und dritte Wortleitung 207, 208, 209 sind jeweils von einer Isolationshülle 210, 211, 212, die vorzugsweise aus Si3N4 be­ steht, eingefasst, die wiederum mit einer dünnen Stoppschicht 213, vorzugsweise ebenfalls aus Si3N4 bedeckt sind.
Zwischen der ersten Wortleitung 207 und der zweiten Wort­ leitung 208 ist an das Feldisolationsgebiet 202 angrenzend ein Kontaktgraben 213 durch das Silicium-Substrat und die darunter liegende verbundene dielektrische Isolatorschicht 107, 201 hindurchgeätzt. Dieser Kontaktgraben 213 ermöglicht einen Anschluss der Polysilicium-Füllung 102 und damit der inneren Elektrode des Graben-Kondensators 1 an das zweite n+- dotierte Diffusionsgebiet 204 des Auswahl-Transistors 2. Der Kontaktgraben 213 weist eine schlotförmige Kontaktfüllung 214 auf, die aus n+-dotiertem Polysilicium besteht und sich in Kontakt mit der Polysilicium-Füllung 102 des Graben-Konden­ sators 1 befindet.
Diese Kontaktfüllung 114 ist in einem unteren Bereich des Kontaktgrabens 213 mit einem Isolationskragen 215, vorzugs­ weise aus SiO2 umgeben und weist in einem oberen Bereich eine leitende Kappe 216 auf. Diese leitende Kappe 216 besteht wie­ derum vorzugsweise ebenfalls aus n+-dotiertem Polysilicium und schließt die Kontaktfüllung 214 an das zweite n+-dotierte Diffusionsgebiet 204 des Auswahl-Transistors 2 an. Der Kon­ taktgraben 214 stellt so einen selbstjustierenden Anschluss zwischen dem Graben-Kondensator 1 und dem Auswahl-Transistor 2 her, wobei vorteilhafterweise die erste und zweite Wort­ leitung 208, 209 mit ihren Isolationshüllen 210, 211 und ihrer Stoppschicht 213 als Ätzmaske zur Bildung des Kontakt­ grabens 213 verwendet werden.
Dabei wird in dem zwischen den beiden Wortleitungen ausgebil­ deten Kontaktfenster zuerst mit Hilfe eines anisotropen Sili­ cium-Ätzprozesses das Silicium-Substrat 200 im Bereich dieses Kontaktfensters entfernt, wobei die Ätzung auf der verbunde­ nen dielektrischen Isolatorschicht 107, 201 stoppt. An­ schließend wird in einem weiteren Ätzprozess die verbundene dielektrische Isolatorschicht 107, 201 durchtrennt, dann der Isolationskragen 215 und die Kontaktfüllung 214 sowie die elektrische Kappe 216 hergestellt. Zum Schluss wird der Kon­ taktfensterbereich zwischen der ersten und zweiten Wort­ leitung 207, 208 wieder mit der Stoppschicht 213 bedeckt und mit einer weiteren Isolatorabscheidung geschlossen und planarisiert. Ein Querschnitt durch die Speicherzelle nach Ende dieses Prozessablaufs ist in Fig. 2E gezeigt. In einer anschließenden Prozessfolge werden dann ein Bitleitungs­ kontakt sowie Bitleitungs- und weitere Metallisierungsebenen in bekannter Weise hergestellt.
Mit Hilfe der vorgestellten erfindungsgemäßen Techniken ist es möglich, auf einfache Weise eine dielektrische Isolator­ schicht zur vollständigen Abtrennung des Graben-Kondensators und des Auswahl-Transistors in einer Speicherzelle zu schaffen. Die notwendige Verbindung zwischen dem Graben-Konden­ sator und dem Auswahl-Transistor erfolgt dann vorzugsweise über einen selbstjustierenden schlotförmigen Anschluss, der die dielektrische Isolatorschicht durchstößt. Vorteilhaft an dieser Technik, bei der die dielektrische Isolatorschicht vorzugsweise mit Hilfe des Wafer-Bonding-Verfahrens ausge­ führt wird, ist, dass im wesentlichen die gesamte Tiefe des Grabens als aktive Speicherfläche für den Graben-Kondensator genutzt werden kann und bereits mit einer dünnen dielek­ trischen Isolatorschicht ein möglicher parasitärer Transistor zwischen dem Graben-Kondensator und dem Auswahl-Transistor vermieden wird. Weiterhin kann der Auswahl-Transistor in der bekannten SOI-Technik auf der dielektrischen Isolatorschicht ausgebildet werden, wodurch sich eine verbesserte Transistor- Performance erreichen lässt.
Es liegt im Rahmen der Erfindung über die oben genannten Aus­ führungsbeispiele hinaus, die angegebenen Abmessungen, Kon­ zentrationen, Materialien und Prozesse in geeigneter Weise zu modifizieren, um die erfindungsgemäße Speicherzelle herzu­ stellen. Insbesondere kann dabei auf alle bekannten Prozess­ abfolgen zur Ausbildung von Graben-Kondensatoren insbesondere im Rahmen von DRAM-Herstellungsprozessen zurückgegriffen wer­ den. Weiterhin besteht die Möglichkeit, den Leitfähigkeitstyp der dotieren Gebiete in der Speicherzelle komplementär auszu­ führen. Darüber hinaus können die angegebenen Materialien zur Ausbildung der verschiedenen Schichten durch andere in diesem Zusammenhang bekannte Materialien ersetzt werden.
Die in der vorstehenden Beschreibung, den Zeichnungen und den Ansprüchen offenbarten Merkmale der Erfindung können sowohl einzeln als auch in beliebiger Kombination für die Verwirk­ lichung der Erfindung in ihren verschiedenen Ausgestaltungen von Bedeutung sein.

Claims (10)

1. Verfahren zum Herstellen einer dynamischen Speicherzelle in einem Halbleitersubstrat (100),
wobei ein Graben-Kondensator (1) mit einer blockförmigen inneren Elektrode (102), einer die innere Elektrode umgeben­ den dielektrischen Zwischenschicht (103) und einer die dielektrische Zwischenschicht wenigstens teilweise umgebenden äußeren Elektrodenschicht (105) ausgebildet wird, und
wobei ein Auswahl-Transistor (2) mit einem ersten Elektroden­ bereich (204), einem durch eine Isolatorschicht von einer Steuerelektrode getrennten Kanalbereich (205) und einem zwei­ ten Elektrodenbereich (203) ausgebildet wird,
wobei zwischen dem Auswahl-Transistor (2) und dem Graben-Kondensator (1) eine dielektrische Isolatorschicht (107, 201) ausgebildet wird, und
wobei der erste Elektrodenbereich (204) des Auswahl-Transistors im wesentlichen über der blockförmigen inneren Elektrode (102) des Graben-Kondensators angeordnet und mit dieser über eine mit einer elektrisch leitenden Füllschicht (214) versehenen Kontaktöffnung (215) in der dielektrischen Isolierschicht verbunden wird,
dadurch gekennzeichnet,dass zum Erzeugen der dielektrischen Isolatorschicht (107, 201) eine erste dünne dielektrische Isolatorschicht (107) auf dem mit dem Graben-Kondensator (1) versehenen Halbleitersubstrat (100) aufgebracht wird, auf einem zweiten Halbleitersubstrat (200) eine zweite dünne dielektrische Isolatorschicht (201) aufgebracht wird und das zweite Halbleitersubstrat mit der zweiten dünnen dielektrischen Isolatorschicht gegen die erste dünne dielektrische Isolatorschicht gedrückt wird, um in einem Wafer-Bonding-Verfahren eine mechanisch feste Verbindung einzugehen.
2. Verfahren gemäß Anspruch 3, dadurch gekennzeichnet, dass der Auswahl-Transistor (2) im zweiten Halbleitersubstrat (200) nach dem Wafer-Bonding-Schritt ausgebildet wird, wobei ein Rückpräparationsschritt des Halbleitersubstrats (200) bis auf eine für die Ausbildung des Auswahl-Transistors notwen­ dige Dicke erfolgt.
3. Verfahren gemäß einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass eine dielektrische Isolatorschicht (104) auf dem Halbleitersubstrat (100) abgeschieden wird, die als Maske zur Ätzung des Grabens (101) für den Graben-Kondensator (1) eingesetzt wird, um den Graben-Kondensator selbstjustierend vollständig einzuschließen, wobei zum Ausbilden des Graben-Kondensators ein vergrabenes Dotiergebiet (105) als die äußere Elektrode, ein dünnes Speicherdielektrikum (103) als die dielektrische Zwischenschicht und eine Grabenfüllung (102) als die innere Elektrode ausgeführt werden.
4. Verfahren gemäß einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass Wortleitungen (207, 208) ausgebildet werden, wobei die Ausbildung der Kontaktöffnung (213) durch einen selbstjustierenden Kontakt-Fensterprozess im Bereich zwischen zwei Wortleitungen (207, 208) erfolgt.
5. Halbleiterspeicher mit einer dynamischen Speicherzelle, die einen Graben-Kondensator (1) und einen Auswahl-Transistor (2) aufweist,
wobei der Graben-Kondensator (1) eine blockförmige innere Elektrode (102), eine die innere Elektrode umgebende dielektrische Zwischenschicht (103) und eine die dielek­ trische Zwischenschicht wenigstens teilweise umgebende äußere Elektrodenschicht (105) aufweist,
wobei der Auswahl-Transistor (2) einen ersten Elektroden­ bereich (204), einen durch eine Isolatorschicht (206) von einer Steuerelektrode (207) getrennten Kanalbereich (205) und einen zweiten Elektrodenbereich (203) aufweist,
wobei der Auswahl-Transistor (2) durch eine dielektrische Isolatorschicht (107, 201) getrennt von dem Graben-Kondensator (1) angeordnet ist, und
wobei der erste Elektrodenbereich (203) des Auswahl-Transistors im wesentlichen über der blockförmigen inneren Elektrode (103) des Graben-Kondensators (1) angeordnet und mit dieser über eine mit einer elektrisch leitenden Füllschicht (214) versehenen Kontaktöffnung (213) in der dielektrischen Isolatorschicht verbunden ist, dadurch gekennzeichnet,
die dielektrische Isolatorschicht (107, 201) eine erste dünne dielektrische Isolatorschicht (107) auf dem mit dem Graben-Kondensator (1) versehenen Halbleitersubstrat (100) und eine zweite dünne dielektrische Isolatorschicht (201) auf einem zweiten Halbleitersubstrat (200) umfasst, wobei zwischen der ersten dünnen dielektrischen Isolatorschicht und der ersten dünnen dielektrischen Isolatorschicht eine mechanische feste Verbindung besteht.
6. Halbleiterspeicher gemäß Anspruch 5, dadurch gekennzeichnet, dass der Graben-Kondensator (1) ein vergrabenes Dotiergebiet (105) als die äußere Elektrode, ein dünnes Speicherdielektrikum (103) als die dielektrische Zwischenschicht und eine Grabenfüllung (102) als die innere Elektrode aufweist, wobei das vergrabene Dotiergebiet unter einer dielektrischen Isolatorschicht (104) angeordnet ist, die einen oberen Bereich des dünnen Speicherdielektrikums und der Grabenfüllung vollständig einschließt.
7. Halbleiterspeicher gemäß Anspruch 5 oder 6, dadurch gekennzeichnet, dass in der Halbleiterschicht (200), die auf der dielektrischen Isolatorschicht (107, 201), die den Graben-Kondensator abdeckt, angeordnet ist, der der erste Elektrodenbereich (203), der Kanalbereich (205) und der zweite Elektrodenbereich (204) des Auswahl-Transistors (2) ausgebildet ist.
8. Halbleiterspeicher gemäß Anspruch 7, dadurch gekennzeichnet, dass der Auswahl-Transistor (2) von einem Auswahl- Transistor einer benachbarten Speicherzelle durch ein Feld­ isolationsgebiet (202) in der Halbleiterschicht (200) lateral isoliert ist.
9. Halbleiterspeicher gemäß Anspruch 5 bis 8, dadurch gekennzeichnet, dass in der Halbleiterschicht (200) zwei Wortleitungen (207) und (208) angeordnet sind, wobei zwischen den beiden Wortleitungen die Kontaktöffnung (213) angeordnet ist.
10. Halbleiterspeicher gemäß einem der Ansprüche 5 bis 9, dadurch gekennzeichnet, dass die Kontaktöffnung (213) auf der blockförmigen inneren Elektrode (102) des Graben-Kondensators (1) angeordnet ist, wobei die elektrisch leitende Füllschicht (214) der Kontaktöffnung (213) in einem unteren Bereich durch eine Kragen-Schicht (215) lateral dielektrisch isoliert ist und in einem oberen Bereich den ersten Elektrodenbereich (204) des Auswahl-Transistors (2) kontaktiert.
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