DE10113769A1 - Halbleiterchip - Google Patents

Halbleiterchip

Info

Publication number
DE10113769A1
DE10113769A1 DE2001113769 DE10113769A DE10113769A1 DE 10113769 A1 DE10113769 A1 DE 10113769A1 DE 2001113769 DE2001113769 DE 2001113769 DE 10113769 A DE10113769 A DE 10113769A DE 10113769 A1 DE10113769 A1 DE 10113769A1
Authority
DE
Germany
Prior art keywords
semiconductor chip
main side
semiconductor
thickness
elastic film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE2001113769
Other languages
English (en)
Inventor
Jochen Mueller
Boris Mayerhofer
Michael Huber
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE2001113769 priority Critical patent/DE10113769A1/de
Publication of DE10113769A1 publication Critical patent/DE10113769A1/de
Ceased legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/562Protection against mechanical damage
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

Bei dem Halbleiterchip ist auf einer Hauptseite (1), z. B. auf der Rückseite eines bei der Herstellung verwendeten Halbleiterkörpers oder Substrates, eine elastische Folie (4) auflaminiert. Die gesamte Dicke des Halbleiterchips einschließlich der Folie beträgt höchstens 150 mum. Als Folie wird vorzugsweise kupferkaschiertes Polyimid verwendet. Bei einer bevorzugten Ausgestaltung besitzen die Folie und der damit versehene restliche Anteil (3) des Halbleiterchips je eine Dicke (5, 6) von höchstens 50 mum.

Description

Die Dicke von Halbleiterchipmodulen, die aus einem Halblei­ terchip und einem Träger zusammengesetzt sind, zum Beispiel von Controller-Modulen oder Speichermodulen, liegt derzeit bei typisch etwa 185 µm. Der Halbleiterchip macht den wesent­ lichen Anteil der Dicke des Chipmoduls aus. Aus verschiedenen Gründen (unter anderem zur Kosteneinsparung durch Reduzierung der Abdeckmasse der Gehäuse und zur Erhöhung der Stabilität) ist es wünschenswert, die Gesamtdicke eines Chipmoduls deut­ lich zu verringern.
Bei den üblichen automatischen Herstellungsverfahren werden die Chips in einem Wafer hergestellt, der anschließend in die einzelnen Chips zersägt wird. Nach dem Zersägen des Wafers werden die Chips von einem Automaten (Pick-up-Tool) aufgenom­ men und auf einem für das Chipmodul vorgesehenen Träger ange­ bracht. Ein schneller und sicherer Pick-up-Prozess ist bis­ lang nur bis zu Chipdicken von etwa 120 µm möglich. Ein z. B. auf 90 µm gedünnter Chip würde bei einer automatischen Auf­ nahme zerbrechen. Die mögliche Reduzierung der Chipdicke ist daher durch die Fertigungstechnologie begrenzt.
Aufgabe der vorliegenden Erfindung ist es, einen Halbleiter­ chip reduzierter Dicke bei geringer Bruchempfindlichkeit an­ zugeben, mit dem insbesondere gehäuste Chips oder Chipmodule reduzierter Dicke einfach herstellbar sind.
Diese Aufgabe wird mit dem Halbleiterchip mit den Merkmalen des Anspruches 1 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.
Bei dem erfindungsgemäßen Halbleiterchip ist auf einer Haupt­ seite, z. B. auf der Rückseite eines bei der Herstellung ver­ wendeten Halbleiterkörpers oder Substrates, eine elastische Folie auflaminiert. Damit ist es möglich, die gesamte Dicke des Halbleiterchips einschließlich der Folie auf höchstens 150 µm zu reduzieren, wobei diese gesamte Dicke bei bevorzug­ ten Ausführungsformen typisch nur höchstens etwa 100 µm be­ trägt. Als Folie wird vorzugsweise kupferkaschiertes Polyimid verwendet. Bei einer bevorzugten Ausgestaltung des Halblei­ terchips besitzen die Folie und/oder der damit versehene restliche Anteil des Halbleiterchips (das heißt, der eigent­ liche Halbleiterkörper oder ein mit einer Halbleiterschicht­ struktur versehenes Substrat) je eine Dicke von höchstens 50 µm.
Die beigefügte Figur zeigt einen erfindungsgemäßen Halblei­ terchip in einer seitlichen Ansicht oder in einem Quer­ schnitt. Der eigentliche Halbleiterchip, das heißt im Wesent­ lichen ein Halbleiterkörper oder ein mit einer Halbleiter­ schichtstruktur versehenes Substrat 3, besitzt zwei Hauptsei­ ten 1, 2, die üblicherweise von einer nicht mit Bauelementen einer Schaltung versehenen Rückseite 1 eines bei der Ferti­ gung verwendeten Substrates und einer mit den Bauelementen versehenen Oberseite 2 gebildet werden. Die für einen Betrieb des Bauelementes oder der integrierten Schaltung erforderli­ chen elektrischen Anschlüsse werden daher, mit Ausnahme eines möglicherweise vorhandenen Substratkontaktes, üblicherweise durch Anschlusskontakte auf der Oberseite 2 gebildet.
Der eigentliche Halbleiterchip, das heißt im Wesentlichen der Halbleiterkörper oder das mit einer Halbleiterschichtstruktur versehene Substrat 3, besitzt eine Dicke 5, die bislang ty­ pisch bei 185 µm liegt. Bei dem erfindungsgemäßen Halbleiter­ chip ist diese Dicke 5 auf typisch etwa 50 µm reduziert. Auf der einen Hauptseite 1, vorzugsweise der Rückseite des Halb­ leiterkörpers oder Substrates, ist eine elastische Folie 4 auflaminiert, die eine Dicke 6 von typisch etwa 40 µm auf­ weist. Die gesamte Dicke des erfindungsgemäßen Halbleiter­ chips beträgt bei diesem Ausführungsbeispiel daher etwa 90 µm.
Diese gesamte Dicke 5, 6 liegt bei dem erfindungsgemäßen Halbleiterchip allgemein in dem Bereich von 70 µm bis 100 µm. Wegen der somit geringen Dicke und der mechanischen Unter­ stützung durch die auflaminierte Folie ist der erfindungsge­ mäße Halbleiterchip daher besonders elastisch und bruchunemp­ findlich. Die Folie schützt die betreffende Hauptseite des Halbleiterchips außerdem vor Beschädigungen. Die Folie wird z. B. auf die Hauptseite 1 aufgeklebt. Wenn die von dem Halb­ leiterchip abgewandte Oberseite der Folie ebenfalls mit einem Kleber beschichtet wird, kann der erfindungsgemäße Halblei­ terchip damit direkt auf einen Träger aufgeklebt werden und auf diese Weise ein Chipmodul hergestellt werden.
Die Herstellung eines Chipmoduls unter Verwendung eines er­ findungsgemäßen Halbleiterchips unterscheidet sich nicht grundsätzlich von der Herstellung bisheriger Chipmodule; ein mit einem erfindungsgemäßen Halbleiterchip versehenes Chip­ modul kann aber, und zwar auch unter Einsatz automatisierter Fertigungsverfahren, in einer gegenüber herkömmlichen Chipmo­ dulen wesentlich reduzierten Dicke hergestellt werden. Eine reduzierte Dicke eines gehäusten Chips ist mit dieser Erfin­ dung bei allen an sich für Halbleiterchips bekannten Gehäuse­ formen problemlos realisierbar.

Claims (5)

1. Halbleiterchip mit einer Hauptseite (1), auf die eine elastische Folie (4) auflaminiert ist.
2. Halbleiterchip nach Anspruch 1, bei dem die Folie kupferkaschiertes Polyimid ist.
3. Halbleiterchip nach Anspruch 1 oder 2, bei dem die gesamte Dicke (5, 6) des Halbleiterchips einschließlich der Folie höchstens 150 µm beträgt.
4. Halbleiterchip nach Anspruch 1 oder 2, bei dem die gesamte Dicke (5, 6) des Halbleiterchips einschließlich der Folie höchstens 100 µm beträgt.
5. Halbleiterchip nach Anspruch 1 oder 2, bei dem die Hauptseite (1) eine Hauptseite eines Halbleiterkörpers oder Substrates (3) ist und der Halbleiterkörper bzw. das Substrat eine Dicke von höchs­ tens 50 µm aufweist und/oder die Folie eine Dicke von höchs­ tens 50 µm aufweist.
DE2001113769 2001-03-21 2001-03-21 Halbleiterchip Ceased DE10113769A1 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE2001113769 DE10113769A1 (de) 2001-03-21 2001-03-21 Halbleiterchip

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE2001113769 DE10113769A1 (de) 2001-03-21 2001-03-21 Halbleiterchip

Publications (1)

Publication Number Publication Date
DE10113769A1 true DE10113769A1 (de) 2002-10-02

Family

ID=7678396

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2001113769 Ceased DE10113769A1 (de) 2001-03-21 2001-03-21 Halbleiterchip

Country Status (1)

Country Link
DE (1) DE10113769A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006031844A1 (de) * 2006-07-07 2008-01-10 Technische Universität Braunschweig Carolo-Wilhelmina Verfahren zur Befestigung von elektrischen Bauelementen auf einem Träger durch Drucksinterung und Schaltungsanordnung

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5401688A (en) * 1991-02-18 1995-03-28 Kabushiki Kaisha Toshiba Semiconductor device of multichip module-type
DE19542883A1 (de) * 1995-02-02 1996-08-08 Fraunhofer Ges Forschung Chip-Gehäusung sowie Verfahren zur Herstellung einer Chip-Gehäusung
WO1999026287A1 (de) * 1997-11-13 1999-05-27 Siemens Aktiengesellschaft Siliziumfolie als träger von halbleiterschaltungen als teil von karten
US6051877A (en) * 1993-08-04 2000-04-18 Hitachi, Ltd. Semiconductor device and fabrication method

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5401688A (en) * 1991-02-18 1995-03-28 Kabushiki Kaisha Toshiba Semiconductor device of multichip module-type
US6051877A (en) * 1993-08-04 2000-04-18 Hitachi, Ltd. Semiconductor device and fabrication method
DE19542883A1 (de) * 1995-02-02 1996-08-08 Fraunhofer Ges Forschung Chip-Gehäusung sowie Verfahren zur Herstellung einer Chip-Gehäusung
WO1999026287A1 (de) * 1997-11-13 1999-05-27 Siemens Aktiengesellschaft Siliziumfolie als träger von halbleiterschaltungen als teil von karten

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006031844A1 (de) * 2006-07-07 2008-01-10 Technische Universität Braunschweig Carolo-Wilhelmina Verfahren zur Befestigung von elektrischen Bauelementen auf einem Träger durch Drucksinterung und Schaltungsanordnung
DE102006031844B4 (de) * 2006-07-07 2013-04-11 Technische Universität Braunschweig Carolo-Wilhelmina Verfahren zur Befestigung von elektronischen Bauelementen auf einem Träger durch Drucksinterung und somit hergestellte Schaltungsanordnung

Similar Documents

Publication Publication Date Title
DE102011053871B4 (de) Multichip-Halbleitergehäuse und deren Zusammenbau
DE10164800B4 (de) Verfahren zur Herstellung eines elektronischen Bauelements mit mehreren übereinander gestapelten und miteinander kontaktierten Chips
DE60101159T2 (de) Herstellungsmethode eines stapelchip-ic-gehäuses auf scheibenebene
DE102013208818B4 (de) Leistungshalbleitermodul und Verfahren zur Fertigung eines Leistungshalbleitermoduls
DE69705222T2 (de) Gitteranordnung und verfahren zu deren herstellung
US6664615B1 (en) Method and apparatus for lead-frame based grid array IC packaging
DE102014100509B4 (de) Verfahren zur herstellung und testung eines chipgehäuses
DE102014102006B4 (de) Halbleitermodul
DE102013106936B4 (de) Chip-Baustein und Verfahren zu seiner Herstellung
DE102009011975B4 (de) Halbleiteranordnung mit einem lagestabilen überdeckten Element
DE10333841A1 (de) Halbleiterbauteil in Halbleiterchipgröße mit flipchipartigen Außenkontakten und Verfahren zur Herstellung desselben
DE112021003770T5 (de) Verfahren zur Herstellung eines Verpackungssubstrats
DE102016107031B4 (de) Laminatpackung von Chip auf Träger und in Kavität, Anordnung diese umfassend und Verfahren zur Herstellung
DE10238781A1 (de) Halbleitervorrichtung
DE69129906T2 (de) Kontaktstiftloser chip-träger mit kontaktfeldern
EP2452547B1 (de) Elektronisches bauteil
DE102010029550B4 (de) Verfahren zur Herstellung von Halbleiter-Bauelementen
DE102013111540B4 (de) Höckergehäuse und Verfahren zu seiner Herstellung
DE19702186C2 (de) Verfahren zur Gehäusung von integrierten Schaltkreisen
DE10301510A1 (de) Verkleinertes Chippaket und Verfahren zu seiner Herstellung
JPH0452623B2 (de)
DE102006027283A1 (de) Verfahren zur Herstellung eines Halbleiterbauteils
DE10113769A1 (de) Halbleiterchip
DE10308452A1 (de) Halbleiterpackung und Herstellungsverfahren hierfür
DE10133571B4 (de) Elektronisches Bauteil und Verfahren zu seiner Herstellung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8131 Rejection