CN221596456U - 半导体装置 - Google Patents

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Abstract

一种半导体装置，包括：多个第一通道层，垂直堆叠于基板上方；第一金属栅极结构，包绕每第一通道层；第一栅极侧壁间隔物，设置于第一金属栅极结构的多个侧壁上；多个第二通道层，垂直堆叠于基板上方；第二金属栅极结构，包绕每第二通道层；第二栅极侧壁间隔物，设置于第二金属栅极结构的多个侧壁上；第一未掺杂部件，邻接第一通道层的一最底部通道层；第一外延部件，邻接除最底部通道层之外的其余第一通道层；第二未掺杂结构，位于第二通道层的一最底部通道层下方；第二外延部件，邻接每一第二通道层；第一内间隔物，介于第一外延部件与第金属栅极结构之间；及一第二内间隔物，介于第二外延部件与第二金属栅极结构之间。

Description

半导体装置
技术领域
本公开实施例是关于半导体技术，特别是关于半导体装置。
背景技术
半导体集成电路(integrated circuit,IC)产业经历了快速成长。集成电路材料和设计的技术进步已经推出了一代又一代的集成电路，每一代都比前一代拥有更小和更复杂的电路。集成电路演进期间，功能密度(亦即，单位芯片面积的互连装置数目)通常会增加而几何尺寸(亦即，即可使用制程生产的最小元件(或线))却减少。此微缩化的过程通常会以增加生产效率与降低相关成本而提供助益。这样的尺寸微缩也增加了处理及制造IC的复杂度。
举例来说，随着IC技术朝向更小的技术节点发展，多栅极装置被引入以通过增加栅极-通道耦合(gate-channel coupling)、减少断态电流(off-state current)和缩小短通道效应(short-channel effects,SCEs)来改善栅极控制。多栅极装置通常是指具有栅极结构或其一部分的装置，其设置在通道区的多于一侧之上。全绕式栅极(gate-all-around,GAA)晶体管是多栅极装置的例子，已成为高性能和低漏电应用的有前途的候选者。GAA晶体管的命名来自其栅极结构，所述栅极结构可以绕环通道区域延伸，提供对四个侧面的堆叠通道层的存取(access)。与平面晶体管相比，这种配置提供了更好的通道区域控制，并大大减少了短通道效应(尤其是通过减少次临界漏电流(sub-threshold leakage))。
随着半导体工业更推进至小于10纳米(nm)技术制程节点，以追求更高的装置密度、更高的性能和更低的成本，受源极/漏极外延部件体积影响的寄生电容不应该被忽略。特别是在环形振荡器等高速电路中，体积大的源极/漏极外延部件会引入额外的寄生电容，例如源极/漏极外延部件与金属栅极堆叠之间的电容。这种寄生电容增加了高速电路的电阻-电容(resistance-capacitance,RC)响应时间并且降低了电路性能。因此，尽管现有的多栅极装置制造方法在很多方面已经令人满意，但关于最终装置性能的挑战可能无法在所有方面都令人满意。
发明内容
本公开提供一种半导体装置，包括：多个第一通道层，垂直堆叠于基板上方；第一金属栅极结构，包绕每第一通道层；第一栅极侧壁间隔物，设置于第一金属栅极结构的多个侧壁上；多个第二通道层，垂直堆叠于基板上方；第二金属栅极结构，包绕每第二通道层；第二栅极侧壁间隔物，设置于第二金属栅极结构的多个侧壁上；第一未掺杂部件，邻接第一通道层的一最底部通道层；第一外延部件，邻接除最底部通道层之外的其余第一通道层；第二未掺杂结构，位于第二通道层的一最底部通道层下方；第二外延部件，邻接每一第二通道层；第一内间隔物，介于第一外延部件与第金属栅极结构之间；及一第二内间隔物，介于第二外延部件与第二金属栅极结构之间。
优选地，该第一未掺杂部件与该第一金属栅极结构实体接触。
优选地，该第一金属栅极结构的一部分位于该第一内间隔物下方。
优选地，所述半导体装置更包括一隔离部件，环绕该基板的一部分，所述部分在该第一通道层的下方，其中该第一未掺杂部件的一底表面在该隔离部件的一顶表面上方，该顶表面在该第一栅极侧壁间隔物的下方。
优选地，所述隔离部件为浅沟槽隔离部件。
优选地，所述半导体装置更包括一层间介电层，形成于所述隔离部件之上。
优选地，所述栅极侧壁间隔物在该第一金属栅极结构的所述多个侧壁上具有实质上相等的厚度。
优选地，所述厚度在约2纳米至约10纳米。
优选地，所述第一栅极侧壁间隔物为一毯覆层。
优选地，所述毯覆层为一双层结构。
附图说明
以由以下的详细叙述配合所附图式，可最好地理解本公开实施例。应注意的是，依据在业界的标准做法，各种部件并未按照比例绘制。事实上，可任意地放大或缩小各种元件的尺寸，以清楚地表现出本公开实施例之部件。
图1根据本公开的一个或多个样态出示了形成多栅极装置的方法的流程图。
图2A、图3A、图4A、图5A和图6A根据本公开的一个或多个样态以透视图例示了半导体结构在根据图1方法进行制造的过程。
图2B、图3B、图4B、图5B、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图11A、图11B、图12A、图12B、图13A、图13B、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图18A和图18B根据本公开的一个或多个样态例示了根据图1方法进行制造过程中半导体结构的剖面图。
其中，附图标记说明如下：
100：示例方法
102/104/106：操作
108/110/112：操作
114/116/118：操作
120/122/124：操作
126/128/130：操作
200：装置
202：基板
203：基部
204：外延堆叠
206：外延层
208：外延层
210：鳍片
210A：鳍片
210B：鳍片
212：硬遮罩层
212A：氧化层
212B：氧化层
214：沟槽
220：浅沟槽隔离部件
230：虚置介电层
232：虚置电极层
234：虚置栅极结构
236：硬遮罩
240：毯覆层
240A：毯覆层的第一层
240B：毯覆层的第二层
242：栅极侧壁间隔物
246A：源极/漏极凹槽
246B：源极/漏极凹槽
250：内间隔物
252：图案化遮罩层
254：内部间隔凹洞
256：绝缘层
258：内间隔物
260：缓冲层
260A：缓冲层
260B：缓冲层
262：第一掺杂外延层
264：第二掺杂外延层
266：源极/漏极外延部件
266A:外延部件
266B:外延部件
270：接触蚀刻停止层(contact etch stop layer,CESL)
272：层间介电(Inter-Layer Dielectric,ILD)层
276：栅极沟槽
280：高介电常数金属栅极(high-k metal gate,HK MG)堆叠
284：栅极电极层
I：区域
II：区域
X、Y、Z：坐标轴
D1：距离
D2：距离
W1：距离
W2：距离
T1：距离
T2：距离
ΔD1：距离
ΔD2：距离
A-A：剖线
B-B：剖线
C-C：剖线
具体实施方式
以下公开提供了许多的实施例或示例，用于实施所提供的标的物的不同元件。各元件和其配置的具体示例描述如下，以简化本公开实施例的说明。当然，上述仅仅是示例，并非用以限定本公开实施例。举例而言，叙述中若提及第一元件形成在第二元件之上，可以包含第一和第二元件直接接触的实施例，也可以包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。此外，本公开实施例可以在各种示例中重复参考数值以及/或字母。如此重复是为了简明和清楚的目的，而非用以表示所讨论的不同实施例及/或配置之间的关系。
再者，其中可以用到与空间相对用词，例如“在……之下”、“下方”、“较低的”、“上方”、“较高的”等类似用词，是为了便于描述图式中一个(些)部件或部件与另一个(些)部件或部件之间的关系。空间相对用词用以包括使用中或操作中的装置的不同方位，以及图式中所描述的方位。当装置被转向不同方位时(旋转90度或其它方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。另外，当使用“大约”、“近似”等词语描述一个数字或一个数字范围时，该词语的含义是包括数字与所描述数字之间差异不超过±10％的数字，除非另有说明。例如，“大约5纳米”这个词语包括从4.5纳米到5.5纳米的尺寸范围。
本公开总体上是关于半导体装置和制造方法，更具体地说，是制造具有不同(混合)轮廓和体积的源极/漏极外延部件的多栅极装置—因此有不同(混合)数量的活性通道层—在一个芯片上适合不同应用的不同区域。取决于上下文，源极/漏极区可以单独地或共同地指源极或漏极。
多栅极晶体管通常指的是具有栅极结构或其一部分的装置，栅极结构设置在通道区的多于一侧之上。多桥通道(Multi-bridge-channel,MBC)晶体管是多栅极装置的示例，它们已成为高性能和低漏电应用的流行和有前途的候选者。多桥通道晶体管具有可以部分或完全环绕通道区域延伸的栅极结构，以在两侧或更多侧提供对通道区域的存取。由于其栅极结构环绕通道区域，多桥通道晶体管也可以称为环绕栅极晶体管(surrounding gatetransistor,SGT)或全绕式栅极(gate-all-around,GAA)晶体管。
下面结合附图详细描述本公开的结构和制作方法，附图根据一些实施例例示了GAA晶体管的制作过程。GAA晶体管具有垂直堆叠的水平定向通道层。通道层可被称为“纳米结构”或“纳米片”，其在本文中用于指代具有纳米级或甚至微米级寸并且具有细长形状的任何材料部分，而不管该部分的横截面形状。因此，本文使用的“纳米结构”或“纳米片”一词表示圆形和实质上圆形横截面的细长材料部分，以及包括例如圆柱形或实质上矩形横截面的梁或棒形材料部分。由于GAA晶体管具有更好的栅极控能力、更低的漏电流和完全的鳍式场效晶体管(FinFET)装置布局兼容性，因此是将CMOS带入下一阶段路线图的有前途的候选者。为了简明起见，本公开以GAA装置为例。所属领域通常知识者应该能够理解他们可以轻易地将本公开作为设计或修改其它制程和结构(例如其它类型的MBC晶体管)的基础，以达到和本公开介绍的相同目的及/或实现相同的优点。
本公开的实施例提供了优于现有技术的优点，尽管可以理解其他实施例可以提供不同的优点，但并非所有优点都必须在本文中讨论，并且所有实施例都不需要具备特定的优点。例如，在两个不同的区域形成了至少两个具有混合轮廓和体积的源极/漏极外延部件的GAA晶体管，以满足不同的电路性能需求。IC设备通常包括不同区域的晶体管，它们具有不同的功能，例如高性能功能和高速(也对寄生电容敏感)功能。这些不同的功能需要晶体管具有不同的结构。例如，在一个IC芯片中，高性能功能区域可能需要具有强电流驱动能力的GAA晶体管，而高速功能区域，如环形振荡器电路，可能更能容忍较小的电流驱动能力，但需要具有较小寄生电容的GAA晶体管。GAA晶体管的电流驱动能力直接关系到用于传导电流的堆叠通道层的数量。用于传导电流的通道层称为活性(active)通道层，而未用于传导电流的通道层称为非活性(inactive)通道层。因此，在寄生电容敏感的区域中的GAA晶体管可以不需要将所有堆叠通道层用作活性通道层。较少的活性通道层允许源极/漏极外延部件具有较低的轮廓和较小的体积。因此，不同区域的GAA晶体管中源极/漏极外延部件的轮廓和体积以及活性通道层的数量在一个IC芯片中可以不同，以对应不同的电路性能需求。同时，具有类似的制程和制程窗口来制造这些不同的晶体管是以减少成本并提高良率是有利的。
现在将参考附图更详细地描述本公开的各个样态。图1例示了包括制造多栅极装置的半导体制造方法100。方法100仅是一个例子，并非用以限定本公开在权利要求宣告之外的权利范围。可以在方法100之前、期间和之后提供附加操作，并且对于该方法的附加实施例，可以替换、删除或移动所述的一些操作。
下面结合图2A-图18B描述方法100。图2A、图3A、图4A、图5A和图6A代表根据图1的方法100的各个阶段的半导体装置(或装置)200的实施例的透视图。图2B、图3B、图4B、图5B和图6B分别为对应带有字尾“A”的编号图形沿A-A线在X-Z平面截取的剖面图，该平面切穿了装置200的栅极区域且垂直于装置200的通道区域的长度方向。图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、第17A和图图18A是沿B-B线在Y-Z平面中截取如图6A中的装置200在图1的方法100的后续阶段的剖视图，该平面切穿位于区域I中的通道区和相邻的源极/漏极区以实现高性能功能。图7B、图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B、图16B、图17B和图18B是沿C-C线在Y-Z平面中截取如图6A中的装置200在图1的方法100的后续阶段的剖视图，其切穿通道区和位于区域II中的相邻源极/漏极区，用于寄生电容敏感功能。
在操作102(如图1所示)中的方法100提供(或被提供)装置200。参考图2A和图2B，装置200包括基板202和在基板202上方的外延堆叠204。在一些实施例中，基板202可以是半导体基板，例如硅(Si)基板。在一些实施例中，基板202至少在其表面部分上包括单晶半导体层。基板202可以包含单晶半导体材料，例如但不限于Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb和InP。替代地，基板202可以包含化合物半导体及/或合金半导体。基板202可以包含各种层，包括形成在半导体基板上的导电层或绝缘层。在所示实施例中，基板202包括第一区域，标示为区域I，和第二区域，标示为区域II。区域I可以容纳高性能电路，例如高性能计算(high-performance computing,HPC)单元、中央处理器(central processing unit,CPU)逻辑电路、存储电路和其它高功率应用的核心电路。区域II可以容纳对寄生电容敏感的高速电路，例如环形振荡器电路。一般而言，区域I的晶体管由于其高功耗应用，需要比区域II中的晶体管更强的电流驱动能力，例如更多可用的活性通道层用于电流传导。由于对寄生电容的敏感性，区域II中的晶体管需要在晶体管内部引入较少寄生电容的部件，例如具有较低轮廓和较小体积的源极/漏极外延部件。值得注意的是，尽管在所述实施例中，区域I和区域II被描绘为相邻的，但这仅是为了例示目的。在各种实施例中，区域I和区域II可以相邻或相互分离，区域I和区域II之间可以设置一个或多个其它区域，形成在区域I和II中的晶体管也是如此。
外延堆叠204包括具有第一组成的外延层206和具有第二组成的外延层208介于外延层206之间。第一组成和第二组成可以不同。外延层208可以包含与基板202相同的组成。在所示实施例中，外延层206是硅锗(SiGe)且外延层208是硅(Si)。然而，其他实施例也是可能的，包括提供具有不同氧化速率及/或蚀刻选择性的第一组成和第二组成的那些实施例。例如，在一些实施例中，第一组成的外延层206或第二组成的外延层208中的任一个可以包括其它材料，例如锗、化合物半导体如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟，合金半导体如SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP及/或GaInAsP，或其组合。在一些实施例中，外延层206和208是实质上未掺杂的(即，具有从约0cm-3到约1x1017 cm-3的外部掺杂浓度)，其中例如，在外延生长过程中不进行有意的掺杂。举例来说，可以通过分子束外延(Molecular beam epitaxy,MBE)制程、金属有机化学气相沉积(Metal-organicChemical Vapor Deposition,MOCVD)制程及/或其它适合的外延生长制程来进行分别具有第一组成和第二组成的外延层206和208的外延生长制程。在各种实施例中，基板202是晶体基板，外延层206和208是晶体半导体层。
在一些实施例中，每个外延层206的厚度介于约4纳米(nm)至约8nm之间。外延层206的厚度上可以是实质上均匀的。在一些实施例中，每个外延层208的厚度介于约4nm至约8nm之间。在一些实施例中，堆叠中的外延层208的厚度是实质上均匀的。如下面更详细地描述，堆叠中的外延层208或其部分可以形成待形成的多栅极装置200的通道层(或通道部件)且其厚度是基于装置性能考虑而选择的。术语“通道层”(或通道部件)在本文中用于指代具有纳米级或甚至微米级尺寸并具有细长形状的晶体管中的通道的任何材料部分，不论该部分的剖面形状为何。因此，此术语指圆形和实质上圆形剖面的细长材料部分，以及包括例如圆柱形或实质上矩形横截面的梁(beam)或棒(bar)形材料部分。通道区域中的外延层206最终可以被去除并用于定义即将形成的多栅极装置中相邻通道构件之间的垂直距离并且其厚度是基于装置性能考虑而选择的。因此，外延层206也可以称为牺牲层，外延层208也可以称为通道层。
值得注意的是，三(3)层外延层206和三(3)层外延层208被交替设置，如图2A和图2B所例示的，这仅是为了例示目的，并非用以限定本公开在权利要求宣告之外的权利范围。可以理解的是，可以在外延堆叠204中形成任意数量的外延层；外延层的数量取决于装置200所需的通道数。在一些实施例中，外延层208的层数介于2和10之间。还应注意的是，虽然外延层206、208被示为具有特定堆叠顺序，其中外延层206是外延迭层204的最顶层，但其他配置也是可能的。例如，在一些情况下，外延层208可以替代地是外延堆叠204的顶部层。换句话说，外延层206、208的生长顺序，以及随之它们的堆叠顺序，可以调换或以其他方式不同于图中所示的，同时保持在本公开的范围内。
方法100然后进行操作104(见图1)，其中通过图案化形成半导体鳍片(也称为鳍)。参考图3A和图3B的示例，在操作104的实施中，形成从基板202延伸出来的多个鳍片210(例如，在区域I中的鳍片210A和在区域II中的鳍片210B)。在各种实施例中，每个鳍片210中包括从基板202形成的基部203(也称为平台(mesa))以及外延堆叠部分204，由包括外延层206和外延层208的初始外延堆叠的各个外延层的部分所形成。可以使用适当的制程来制造鳍片210，包括双重图案化制程或多重图案化制程。通常，双重图案化制程或多重图案化制程结合光学微影及自对准制程，使得可以创建出具有比使用单一、直接光学微影制程更小的节距的图案。例如，在一种实施例中，在基板上形成一层牺牲层然后使用光学微影制程对其进行图案化。使用自对准过程在图案化的牺牲层旁边形成间隔物。然后去除牺牲层，然后可以使用剩余的间隔物或心轴通过蚀刻初始外延堆叠204来图案化鳍片210。蚀刻制程可以包括干蚀刻、湿蚀刻、反应离子蚀刻(reactive ion etching,RIE)及/或其它适当的制程。
在图示实施例中，于形成鳍片210之前，在外延堆叠204上形成一层硬遮罩层(HardMask,HM)212。在一些实施例中，HM层212包括在氧化层212A(例如，可以包含二氧化硅的垫氧化层)和形成在氧化物层212A上方的氮化物层212B(例如，可以包括氮化硅的垫氮化物层)。氧化层212A可以作为外延堆叠204和氮化层212B之间的粘附层并且可以作为蚀刻氮化物层212B的蚀刻停止层。在一些实例中，HM层212包括热生长的氧化物、化学气相沉积(chemical vapor deposition,CVD)所沉积的氧化物及/或原子层沉积(atomic layerdeposition,ALD)所沉积的氧化物。在一些实施例中，HM层212包括由CVD及/或其它适合的技术沉积的氮化物层。
随后可以使用包括光学微影和蚀刻制程的合适制程制造鳍片210。光学微影制程可包括在HM层212上形成光阻层(未显示)，将光阻暴露于图案，进行后曝光后烘烤制程，并将光阻进行显影以形成包含光阻的遮罩元件。在一些实施例中，图案化光阻以形成遮罩元件的步骤可以使用电子束(e-beam)微影制程来执行。遮罩元件可在随后用于保护基板202及其上形成的层，同时蚀刻制程在未保护区域中形成穿过HM层212、穿过外延堆叠204并进入基板202的沟槽214，从而留下多个延伸鳍片210。蚀刻沟槽214可以使用干蚀刻、湿蚀刻、反应性离子蚀刻(reactive ion etching)等适当的制程进行蚀刻。
也可以使用在基板上形成鳍片的方法的许多其他实施例，包括例如定义鳍片区(例如，通过遮罩或隔离区)及以鳍片210形式外延生长外延堆叠204。在一些实施例中，形成鳍片210的步骤可以包括修剪制程以减小鳍片210的宽度。修剪制程可以包括湿式及/或干式蚀刻制程。
在操作106中，方法100(如图1)形成环绕鳍片210的隔离部件，例如浅沟槽隔离(shallow trench isolation,STI)部件。参考图4A和图4B，浅沟槽隔离部件220置于基板202上介于鳍片210间。举例来说，在一些实施例中，先在基板202上方沉积介电层，用介电材料填充沟槽214。在一些实施例中，介电层可以包括氧化硅、氮化硅、氮氧化硅、掺氟硅酸盐玻璃(fluorine-doped silicate glass,FSG)、低介电常数(low-k)介电质、上述的组合及/或其他合适的材料。在各种实例中，介电层可以由CVD制程、次大气化学气相沉积(Sub-Atmospheric Chemical Vapor Deposition,SACVD)制程、流动CVD制程、ALD制程、物理气相沉积(Physical Vapor Deposition,PVD)制程及/或其它适当的制程沉积。在一些实施例中，在沉积介电层之后，例如可以对装置200进行退火以提高介电层的质量。在一些实施例中，介电层可以包括多层结构，例如，具有一个或多个衬层。
在形成浅沟槽隔离部件的一些实施例中，在沉积介电层后，所沉积的介电材料被薄化及被平坦化，例如透过化学机械抛光(chemical mechanical polishing,CMP)制程。在一些实施例中，HM层212可以作为CMP的停止层。随后，介于鳍片210之间的介电层被凹蚀。仍然参考图4A和图4B的示例，STI结构220被凹蚀以提供延伸穿过STI结构220的鳍片210。在一些实施例中，凹蚀制程可以包括干蚀刻制程、湿蚀刻制程及/或其结合。在一些实施例中，控制凹蚀深度(例如透过控制蚀刻时间)以暴露鳍片210的上部。在所示实施例中，每层外延堆叠204都被暴露出来。在更的实施中，STI结构220的顶表面被凹蚀至低于最底部外延层206。在凹蚀制程完成后，HM层212可以被去除，例如透过使用H3PO4或其它适当的蚀刻剂的湿蚀刻制程。
方法100随后进入操作108(图1)，在此形成虚置栅极结构。尽管目前的讨论是针对替换栅极(或称为后栅极)制程，其中形成并随后替换虚置栅极结构(或称牺牲栅极结构)，但也可以存在其它配置。参考图5A和图5B，形成多个虚置栅极结构234。每个虚置栅极结构234将在方法100的后续制程阶段被最终栅极堆叠替换。具体来说，后续制程阶段将使用高介电常数材料层(high-k dielectric layer,HK)和金属栅极电极(metal gateelectrode,MG)来替换虚置栅极结构234，如将在下面更详细地讨论的。在一些实施例中，虚置栅极结构234被设置在鳍片210和STI结构220上方。在虚置栅极结构234下方的鳍片210的部分可称为通道区域。虚置栅极结构234还可以定义鳍片210的源极/漏极区域，例如，鳍片与通道区域相邻的区域以及位于各别的通道区域相对侧的区域。
在一些实施例中，虚置栅极结构234通过各种制程步骤，例如膜层沉积、图案形成、蚀刻以及其他适当的制程步骤形成。示例性层沉积制程包括化学气相沉积(包括低压化学气相沉积、等离子增强化学气相沉积及/或可流动化学气相沉积)、物理气相沉积、原子层沉积、热氧化、电子束蒸发或其它适当的沉积技术或其组合。在一些实施例中，每个虚置栅极结构234包括虚置介电层230和虚置电极层232。在一些实施例中，每个虚置介电层230可以包括SiO2、硅氮化物、高介电常数材料及/或其它适当的材料。随后，虚置电极层232被沉积。在一些实施例中，虚置电极层232可以包括多晶硅(polysilicon)。例如在形成虚置栅极结构234的过程中，图案化制程包括光学微影制程(例如光学微影或电子束微影)，其中还可以包括光阻涂布(例如旋转涂布)、软烘烤、遮罩对准、曝光、曝光后烘烤、光阻显影、冲洗、干燥(例如旋转干燥及/或硬烘烤)、其他适当的微影制程技术及/或其组合。在一些实施例中，蚀刻制程可以包括干蚀刻(例如反应离子蚀刻)、湿蚀刻及/或其它蚀刻方法。在一些实施例中，虚置栅极结构234透过硬遮罩236来图案化。硬遮罩236可以包括多个层，例如在氧化层之上的氮化层及氧化层。在一些实施例中，在形成虚置栅极结构234之后，从鳍片210的源极/漏极区域中去除虚置介电层230。蚀刻制程可以包括湿蚀刻、干蚀刻及/或其组合。选择蚀刻制程以选择性地虚置介电层230而实质上不蚀刻鳍片210、硬遮罩236及虚置电极层232。
在操作110，方法100(见图1)在虚置栅极结构234的顶表面和侧壁和鳍片210的顶表面上沉积毯覆层。参考图6A、图6B、图7A和图7B，在虚置栅极结构234形成后，使用化学气相沉积CVD、原子层沉积ALD或其它适合的方法保形地沉积用于在后续制程中形成栅极侧壁间隔物的具有绝缘材料的毯覆层240。毯覆层240以保形的方式沉积，使其在各种表面如侧壁、水平表面和虚置栅极结构的顶部具有实质上相等的厚度。在一些实施例中，毯覆层240的厚度在约2纳米至约10纳米。在所示的实施例中，毯覆层240包括一个氧化物(例如，氧化硅)的第一层240A和设置在第一层240A上的第二层240B，第二层240B是以氮化物为主的材料，例如SiN、SiON、SiOCN或SiCN以及它们的组合。
在操作112中，方法100(见图1)会选择性地蚀刻毯覆层240以去除水平部分，同时在虚置栅极结构234的相对侧壁上保留垂直部分作为栅极侧壁间隔物。参考图8A和图8B，在一些实施例中，使用非等向性的制程对毯覆层240进行蚀刻以在虚置栅极结构234的相对侧壁上形成栅极侧壁间隔物242。在毯覆层240上进行的非等向性蚀刻可以是例如反应离子蚀刻(RIE)。在非等向性蚀刻制程期间，大部分绝缘材料被从水平表面去除，并在例如虚置栅极结构234的侧壁的垂直表面上保留了介电间隔物。
在操作114，方法100(见图1)沉积覆盖区域II的图案化遮罩层并在区域I中凹蚀鳍片210A以形成源极/漏极凹槽。参考图9A和图9B，在沉积图案化遮罩层252覆盖区域II并具有暴露区域I的开口。在一些实施例中，图案化遮罩层252是包括一层或多层的硬遮罩层。例如，硬遮罩层可以包括氧化硅层和在氧化硅层上方的氮化硅层。硬遮罩层可以使用化学气相沉积(Chemical Vapor Deposition,CVD)、低压化学气相沉积(Low-pressure ChemicalVapor Deposition,LPCVD)、等离子增强化学气相沉积(Plasma-enhanced Chemical VaporDeposition,PECVD)、物理气相沉积(Physical Vapor Deposition,PVD)、原子层沉积(Atomic Layer Deposition,ALD)、热氧化(Thermal Oxidation)、电子束蒸镀(Electron-beam Evaporation)或其它适当的沉积技术或其组合形成。硬遮罩层可以使用任何适当的方法进行图案化，例如光学微影制程，其中可以包括在遮罩层上形成光阻层，通过微影曝光制程曝光光阻，进行后曝光烘烤制程，显影光阻层以形成暴露出部分硬遮罩层的图案化光阻层，图案化硬遮罩层，最后去除图案化光阻层。微影制程可以替代地被其它适当的技术替换，例如电子束写入，离子束写入，无遮罩图案化或分子印刷。
在一些实施例中，图案化遮罩层252是一个光阻层，例如三层光阻层，包括底层、中间层和顶部光阻层。在更一步的实施例中，底层可以包括富含碳的聚合物材料(例如，CxHyOz)，中间层可以包括富含硅的聚合物材料(例如，SiCxHyOz)，并且顶部光阻层可以包括富含碳的聚合物材料(例如，CxHyOz)和一个光敏成分，所述光敏成分在暴露于辐射时会发生性质改变。顶部光阻层的图案化可以通过例如使用浸润式光学微影系统以暴露顶部光阻层的部分，然后通过显影已暴露或未暴露的部分(根据使用的正/负光阻而定)来实现。然后透过顶部光阻层的开口来蚀刻中间层。以此方式，顶部光阻层作为蚀刻遮罩限制在区域I中的蚀刻制程。接着通过顶部光阻层和中间层的开口来蚀刻底层。以此方式，顶部光阻层和中间层共同作为蚀刻遮罩限制在区域I中的蚀刻制程。
继续参考图9A和图9B，区域I的鳍片结构210A随后被凹蚀以形成源极/漏极凹槽。在一些实施例中，通过去除鳍片210A中没有被虚置栅极结构234覆盖(例如，在源极/漏极区域)且是先前被暴露(例如，在毯覆层240回蚀刻制程期间)的部分来进行源极/漏极蚀刻制程以形成源极/漏极凹槽246A。具体而言，源极/漏极蚀刻制程可以用于去除装置200的源极/漏极区域中暴露的外延层部分206和208以暴露鳍片210A的基部203。在一些实施例中，源极/漏极蚀刻制程可以包括干蚀刻制程、湿蚀刻制程及/或其组合。在一些实施例中，控制凹蚀深度(例如，通过控制蚀刻时间)使基部203的顶表面被凹蚀到位于栅极侧壁间隔物242正下方的STI部件220的顶表面以下，例如在一些示例中为大约2纳米至5纳米。由于鳍片结构210A和STI部件220的材料组成之间的蚀刻对比度有限，在源极/漏极蚀刻制程期间未被保护在栅极侧壁间隔物242下方的STI的顶表面也可以被凹蚀垂直距离ΔH1，例如约10纳米至约100纳米。在操作114结束时，图案化遮罩层252通过蚀刻制程、灰化(ashing)制程或其它适当的去除制程从区域II中去除。
在操作116中，方法100(见图1)沉积覆盖区域I的图案化遮罩层并凹蚀区域II的鳍片210B以形成源极/漏极凹槽。参考图10A和图10B，图案化遮罩层252’覆盖区域I，开口部分暴露区域II。在一些实施例中，图案化遮罩层252’与上述结合图案化遮罩层252讨论的类似。在一个例子中，图案化遮罩层252’是单层或多层的硬遮罩层。在另一个例子中，图案化遮罩层252’是一种光阻层，例如三层光阻层。
接下来，凹蚀位于区域II的鳍片结构210B以形成源极/漏极凹槽246B。在一些实施例中，执行源极/漏极蚀刻制程以通过去除鳍片结构210B中未被虚置栅极结构234(例如在源极/漏极区域)覆盖且先前已经被露出(例如，在毯覆层240回蚀刻制程期间)的部分来形成凹槽246B。在一些实施例中，源极/漏极蚀刻制程可以包括干式蚀刻、湿式蚀刻及/或其它的蚀刻方法。控制凹蚀深度(例如，通过控制刻蚀时间)使得装置200的源极/漏极区中的外延层206和208的顶部被去除，而外延层206和208的底部则可以部分地保留。换句话说，源极/漏极区凹槽246A具有比凹槽246B更高的深宽比。
例如，在区域II使用的蚀刻时间可以比在区域I使用的蚀刻时间短。在所示实施例中，最底部外延层208被部分地凹蚀，而最底部外延层206和基部203仍然被最底部外延层208的其余部分覆盖且未暴露在源极/漏极凹槽246B中。在一些实施例中，最底部外延层206被暴露并被部分地凹蚀，而基部203仍然被最底部外延层206的其余部分覆盖且未暴露在源极/漏极凹槽246B中。也就是说，至少基部203的顶表面保持完整且位于栅极侧壁间隔物242正下方的STI部件220的顶表面之上。除了在区域I和II应用不同的蚀刻持续时间外，区域I和II的源极/漏极蚀刻制程也可以不同，例如具有不同的蚀刻参数。在一个例子中，应用于区域I的源极/漏极蚀刻制程包括使用具有相对较低压力(例如从约3mTorr到约20mTorr)和相对较高偏压功率(例如从约500W到约1500W)的蚀刻剂(例如HBr，He，CH4的混合物)进行较长时间(例如从约100s到约300s)；应用于区域II的源极/漏极蚀刻制程包括使用具有相对较高压力(例如从约20mTorr到约50mTorr)和相对较低偏压功率(例如从约100W到约500W)的蚀刻剂(例如HBr，He，CH4的混合物)进行较短时间(例如从约50s到约100s)。
由于鳍片210B和STI部件220的材料组成之间的蚀刻对比度有限，因此在源极/漏极蚀刻制程期间，在栅极侧壁间隔物242下方未被保护的STI顶表面也可以被凹蚀深度ΔH2，例如大约为5纳米至约50纳米。由于较短的蚀刻时间，ΔH2比ΔH1小，例如小约为5纳米至约50纳米。因此，区域II中的STI部件220的顶表面比区域I中的高，例如高约为5纳米至约50纳米。在操作116的结束时，使用蚀刻制程、灰化制程或其它适当的去除制程将图案化遮罩层252’从区域I中去除。
值得注意的是，虽然图9A、图9B、图10A和图10B将区域I例示为在区域II之前先接受源极/漏极蚀刻制程的区域，但是应当理解，区域II在区域I之前先接受源极/漏极蚀刻制程的区域的替代实施例同样适用。换句话说，也就是说，操作116可以在操作114之前执行。
在操作118中，方法100(见图1)横向地凹蚀在区域I和区域II的源极/漏极凹槽中暴露的外延层206以形成内部间隔凹洞(cavities)。参见图11A和图11B，通过横向地蚀刻外延层206穿过源极/漏极凹槽246A及246B以形成内部间隔凹洞254。在操作118的一些实施例中，进行横向蚀刻(或水平凹蚀)以凹蚀外延层206以形成内部间隔凹洞254。在一些实施例中，外延层206的蚀刻量在大约2纳米至约10纳米的范围内。当外延层206为SiGe时，横向蚀刻制程可以使用氢氧化铵(NH4OH)、四甲基氨基氢氧化物(tetramethylammoniumhydroxide,TMAH)、乙二胺还原法二酚(ethylenediamine pyrocatechol,EDP)和氢氧化钾(KOH)溶液中的蚀刻剂，但不限于此。在所示实施例中，由于最底部外延层208的剩余部分保护着最底部外延层206不受横向蚀刻制程的影响，因此在区域II的端部(侧端)未形成任何内部间隔凹洞254。
在操作120中，方法100(见图1)在内部间隔凹洞中形成内间隔物。参考图12A和图12B，将绝缘层256形成于外延层206的侧端以填充内部间隔凹洞254。绝缘层256可以包括介电材料，例如SiN、SiOC、SiOCN、SiCN、SiO2及/或其它适当的材料。在一些实施例中，绝缘层256保形地沉积在源极/漏极凹槽246A和246B中，例如，通过ALD或任何其他合适的方法。参考图13A和图13B，在绝缘层256的保形沉积之后，进行回蚀刻制程以从内部间隔凹洞254的外部部分地去除绝缘层256。在回蚀刻制程之后，绝缘层256的部分实质上保留在内部间隔凹洞254中作为内间隔物258。由于蚀刻对比度有限，回蚀刻制程在暴露源极/漏极凹槽246B中最底部外延层206时也可以去除最底部外延层208的暴露部分，进而在暴露区域II中的基部203时去除在源极/漏极凹槽246B中的最底部外延层206的暴露部分。在源极/漏极凹槽246B中暴露的基部203的顶表面可以稍微被凹蚀。在一些实施例中，基部203的凹陷顶表面仍可以位于栅极侧壁间隔物242正下方的STI部件220的顶表面上方。替代地，在一些实施例中，基部203的凹陷顶表面也可以位于栅极侧壁间隔物242正下方的STI部件220的顶表面下方。最底部外延层206的末端暴露在区域II中。区域II中最底部外延层206的长度大于其上方的其它外延层206。
在各种实施例中，区域I的源极/漏极凹槽246A的深度D1(从基部203的暴露顶表面到外延堆叠204的顶表面的垂直距离)和宽度W1(在一半深度处测量)比区域II的源极/漏极凹槽246B的深度D2和宽度W2大，而且源极/漏极凹槽246A的深宽比(D1/W1)也大于区域II的源极/漏极凹槽246B的深宽比(D2/W2)。在一些实施例中，深度D1的范围为约30纳米至约90纳米，深度D2的范围为约10纳米至约60纳米。由于较大的D1，源极/漏极凹槽246A的底表面(基部203的凹陷顶表面)低于源极/漏极凹槽246B的底表面垂直距离ΔD1，垂直距离ΔD1为大约20纳米至大约30纳米。由于较大的W1，外延层208(通道层)在区域I中的长度通常小于在区域II中，例如在区域I中为大约26纳米至大约32纳米，而在区域II中为大约29纳米至大约35纳米。
在操作122中，方法100(见图1)在区域I的源极/漏极凹槽底部形成缓冲层260A并在区域II的源极/漏极凹槽底部形成缓冲层260B，如图14A和图14B所示。缓冲层260A和260B统称为缓冲层260。在一些实施例中，缓冲层260通过在源极/漏极凹槽246A和246B中沉积介电材料(例如氮化物或氧化物)来形成。在一些实施例中，缓冲层260通过在源极/漏极凹槽246A和246B中外延生长半导体材料来形成。外延生长的缓冲层260A也称为缓冲外延层260A，外延生长的缓冲层260B也称为缓冲外延层260B，并且缓冲层260也称为缓冲外延层260或下外延层260。举例来说，缓冲外延层260的外延生长可以通过气相外延(vapor-phaseepitaxy,VPE)、超高真空化学气相沉积(ultra-high vacuum CVD,UHV-CVD)、分子束外延(molecular beam epitaxy,MBE)及/或其它适当的制程来执行。在一些实施例中，缓冲外延层260包括与基板202相同的材料，例如硅(Si)。在一些替代实施例中，缓冲外延层260包括与硅基板202不同的半导体材料，例如SiGe、SiSn或其它适当的半导体材料。在一些实施例中，缓冲外延层260是未掺杂的，例如在外延生长过程中没有进行刻意的掺杂。因此，缓冲外延层260也可以称为未掺杂外延层260。此外，“未掺杂层”或“未掺杂部件”一词涵盖未掺杂的外延材料和介电材料。相较之下，在一些情况下，基板202是轻掺杂的，并且具有比缓冲外延层260更高的掺杂浓度。缓冲外延层260提供从源极/漏极区域到半导体基板的高电阻路径，以抑制半导体基板中(即，通过基部203)的漏电流。内间隔物258限制了缓冲外延层260的垂直生长，因为外延生长可能不会从介电表面发生。当缓冲外延层260到达内间隔物258时，缓冲外延层260表面呈刻面生长(faceted growth)，使得外延层260的顶表面具有凹形形状。因此，缓冲外延层260可以与最底部内间隔物258的底部部分地重叠，但无法垂直生长超过最底部内间隔物258的顶部。
由于源极/漏极蚀刻凹槽246A和246B的不同轮廓，缓冲外延层260在源极/漏极蚀刻凹槽246A和246B中具有不同的轮廓和体积。例如，在区域I中，最底部内间隔物258隔离缓冲外延层260A与最底部外延层206的接触；在区域II中，缓冲外延层260B与最底部外延层206和208的末端都实体接触。此外，区域I中的缓冲外延层260A的底表面低于区域II中缓冲外延层260B的底表面垂直距离ΔD1，垂直距离ΔD1在一些实施例中范围从大约20纳米到大约30纳米。区域I中的缓冲外延层260A的顶表面比区域II中的缓冲外延层260B的顶表面低垂直距离ΔD2，垂直距离ΔD2在一些实施例中范围从大约10纳米到大约20纳米。整体而言，区域I中的缓冲外延层260A的厚度T1仍然大于区域II中的缓冲外延层260B的厚度T2。在一些实施例中，厚度T1的范围为约20纳米至约50纳米，厚度T2的范围为约10纳米至约30纳米。区域I中缓冲外延层260A的宽度和体积也分别比区域II中的缓冲外延层260B的宽度和体积大。由于区域I中的外延层260A的体积比区域II中的外延层260B大，凹形轮廓的高度(从凹形轮廓的尖端到刻面与内间隔物相交的位置测量)在区域I中也可以比在区域II中大，例如在区域I中的高度范围为约3纳米至约6纳米，而在区域II中的高度范围为约1纳米至约3纳米。
在操作124中，方法100(见图1)在源极/漏极凹槽246A中的缓冲外延层260A上方形成外延部件266A且在源极/漏极凹槽246B中的缓冲外延层260B上方形成外延部件266B，如图15A和图15B所示。外延部件266A和266B统称为外延部件266。外延部件266也可以被称为上外延层266，因为它位于下外延层260之上。外延部件266也可以被称为源极/漏极外延部件。有时，“源极/漏极外延部件”一词包括上外延层266和下方的下外延层260。每个外延部件266包括第一掺杂外延层262和覆盖在第一掺杂外延层262之上的第二掺杂外延层264。第一掺杂外延层262与外延层208的侧端接触并与下外延层260接触。第二掺杂外延层264覆盖第一掺杂外延层262并与内间隔物258接触。在一个实施例中，形成掺杂外延层262和264的制程包括通过分子束外延制程、化学气相沉积制程及/或其它适当的外延生长制程进行半导体层的外延生长。在更实施例中，掺杂外延层262和264通过原位或异位掺杂掺入掺杂剂。例如，掺杂外延层262和264可以包括磷或砷掺杂的硅，用于n型装置。替代地，掺杂外延层262和264可以包括硼掺杂的硅锗，用于p型装置。在一些实施例中，第一掺杂外延层262包括与第二掺杂外延层264相同的掺杂种类。在一些实施例中，第一掺杂外延层262包括与第二掺杂外延层264不同的掺杂种类。例如，第一掺杂外延层262可以包括砷掺杂的硅，而第二掺杂外延层264可以包括磷掺杂的硅。在各种实施例中，掺杂浓度从第一掺杂外延层262逐渐递增至第二掺杂外延层264，这有助于后续的硅化制程(例如，硅化镍形成)以在源极/漏极外延部件上放置源极/漏极接触件。此外，在一些实施例中，第一掺杂外延层262和第二掺杂外延层264可以分别包括恒定分布的掺杂剂浓度。例如，第二掺杂外延层264包括恒定分布，其中掺杂浓度从其最底部到其最顶部保持恒定但大于第一掺杂外延层262的掺杂浓度。
由于区域II中的源极/漏极凹槽246B比区域I中的源极/漏极凹槽246A浅，所以在相同的外延生长时间内，外延部件266B的生长速度比外延部件266A更快地填充源极/漏极凹槽246B且更向上生长。然而，栅极侧壁间隔物242限制了源极/漏极外延部件266的垂直生长，因为外延生长可能不会从介电表面发生。因此，外延部件266B的顶部只比外延部件266A的顶部稍高，但外延部件266B的体积要比外延部件266A的体积小得多，因为外延部件266B的底表面比外延部件266A的底表面更高。此外，外延部件266B的宽度和深宽比也分别比外延部件266A小。外延部件266B的相对较小的高度(厚度)、宽度和体积转化为区域II中较少的寄生电容。
在操作126中，方法100(见图1)形成接触蚀刻停止层(contact etch stop layer,CESL)270且在接触蚀刻停止层270上方形成层间介电(Inter-Layer Dielectric,ILD)层272，例如如图16A和图16B所示。CESL 270沉积在外延部件266、栅极侧壁间隔物242和STI部件220之上。ILD层272沉积在CESL270之上。在一些实施例中，CESL 270包括硅氮化物层、硅氧化物层、硅氮氧化物层及/或本领域已知的其他材料。CESL 270可以通过等离子体增强化学气相沉积(PECVD)制程及/或其它适合的沉积或氧化制程形成。在一些实施例中，ILD层272包括例如四乙氧基硅烷(Tetraethylorthosilicate,TEOS)氧化物、未掺杂硅酸盐玻璃(Undoped Silicate Glass,USG)或掺杂了硅氧化物的硼磷硅酸盐玻璃(Borophosphosilicate Glass,BPSG)、熔融硅酸玻璃(Fused Silica Glass,FSG)、磷硅酸盐玻璃(Phosphosilicate Glass,PSG)、硼掺杂硅玻璃(Boron Doped Silicon Glass,BSG)及/或其他合适的介电材料。ILD层272可以通过PECVD制程或其它适合的沉积技术沉积。在一些实施例中，在形成ILD层272之后，装置200可经过高热预算(thermal budget)制程来回火ILD层272。
在沉积ILD层272之后，可进行平坦化制程以去除多余的介电材料。例如，平坦化制程包括化学机械平坦化(CMP)制程，所述制程除去ILD层272覆盖在虚置栅极结构234上的部分(和CESL 270，如果存在的话)并平坦化装置200的顶表面。在一些实施例中，CMP制程也会去除硬遮罩236并暴露出虚置栅极结构234的虚置电极层232。
在操作128中，方法100(见图1)去除虚置栅极结构234以形成栅极沟槽276，如图17A和图17B所示。在一些实施例中，可以使用选择性蚀刻制程(如选择性湿蚀刻、选择性干蚀刻或其组合)来去除虚置栅极结构234。操作126也从栅极沟槽276中去除外延层206。在一个实施例中，外延层206包括SiGe且外延层208是硅，从而可以选择性地去除外延层206。在一个实施例中，外延层206通过选择性湿蚀刻制程去除。在一个实施例中，选择性湿蚀刻包括APM(Ammonium Hydroxide/Hydrogen Peroxide/Methanol)蚀刻(例如，氢氧化氨-过氧化氢-水混合物)。在一些实施例中，选择性去除包括SiGe氧化接着是SiGeOx去除。例如，氧化可以使用O3清洗来提供，然后使用例如NH4OH等蚀刻剂去除SiGeOx。在区域II中，在去除了最底部外延层206之后，缓冲外延层260B暴露在栅极沟槽276中。
在操作130中，方法100(见图1)在栅极沟槽276中形成金属栅极堆叠(例如高介电常数金属栅极(high-k metal gate,HK MG)堆叠)280。在一些实施例中，每个HK MG堆叠280包括介面层、在介面层之上形成的高介电常数栅极介电层和在高介电常数栅极介电层之上形成的栅极电极层。如本文所用和描述的高介电常数栅极介电质包括具有高介电常数的介电质材料，例如，大于热氧化硅的介电常数(～3.9)。HK MG堆叠内使用的栅极电极层可以包括金属、金属合金或金属硅化物。此外，HK MG堆叠的形成可以包括沉积以形成不同的栅极材料、一个或多个衬层以及一个或多个化学机械研磨制程，以去除过多的栅极材料并使装置200的顶表面平坦化。
在一些实施例中，HK MG堆叠280的介面层可以包括介电材料，例如二氧化硅(SiO2)、HfSiO或氧氮化硅(SiON)。介面层可以通过化学氧化、热氧化、原子层沉积(ALD)、化学气相沉积(CVD)及/或其它适当的方法形成。HK MG堆叠280的高介电常数栅极介电层可以包括高介电常数介电材料，例如氧化铪(HfO2)。替代地，HK MG堆叠280的高介电常数栅极介电层也可以包括其它高介电常数介电质，例如TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物(SiON)、其它适当的材料或它们的组合。高介电常数栅极介电层可以通过ALD、物理气相沉积(PVD)、CVD、氧化及/或其它适当的方法形成。HK MG堆叠280的栅极电极层可以包括单层或替代地多层结构，例如具有选定功函数的金属层的各种组合以增强装置性能(功函数金属层)、衬层、湿润层、粘附层、金属合金或金属硅化物。举例来说，HK MG堆叠280的栅极电极层可以包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni或其它适当的金属材料或其组合。在各种实施例中，HK MG堆叠280的栅极电极层可以通过ALD、PVD、CVD、电子束蒸镀或其它适当的制程形成。此外，栅极电极层284可以使用不同的金属层(例如，用于提供n型或p型功函数)为NFET(N-channel Field Effect Transistor)和PFET(P-channelField Effect Transistor)晶体管分别形成。
HK MG堆叠280包括插入和包绕每个外延层208的部分，其形成多栅极装置200的通道层。在区域I中，每个通道层208连接到外延层266A并且传导在它们之间流动的电流。因此，在区域I中，每个通道层208都是活性通道层。相比之下，在区域II中，最底部通道层208连接到缓冲外延层260B，缓冲外延层260B是将最底部通道层208与传导电流隔离的未掺杂区域。因此，在区域II中，至少最底部通道层208是非活性通道层。在一些实施例中，取决于区域II中的源极/漏极凹槽246B的深度，两个或多个最底部通道层208可以连接到缓冲外延层260B并且是非活性通道层。在区域II中，缓冲外延层260B也实体接触并横向地被夹在两个相邻的HK MG堆叠280之间。
内间隔物258介于HK MG堆叠280与外延部件266之间，提供隔离。HK MG堆叠280、外延部件266和其之间的内间隔物250形成寄生电容器。外延部件266B较小的宽度和体积使得区域II中寄生电容器的有效表面积小于区域I的有效表面积，因此在区域II中引入较少的寄生电容。
装置200可经过更多制程以形成本领域已知的各种部件和区域。例如，随后的制程可以形成接触开口、接触金属以及各种接触件/导孔/线路和多层互连部件(例如，金属层和层间介电质)，配置以连接各种部件以形成功能电路，其可以包括一个或多个多栅极装置。在更的例子中，多层互连可以包括垂直互连，例如导孔或接触件，以及水平互连，例如金属线。各种互连部件可以采用各种导电材料，包括铜、钨及/或硅化物。在一个示例中，使用镶嵌及/或双镶嵌制程来形成与铜相关的多层互连结构。此外，在方法100之前、期间和之后可以实施其它制程步骤，并且可以根据方法100的各种实施形式替换或删除上述一些制程步骤。
尽管不旨在限制，本公开的一个或多个实施例提供了许多优点，适用于半导体装置及其形成。例如，本公开的实施例提供不同区域中具有混合轮廓和体积的源极/漏极外延部件，适用于高性能和低寄生电容/高速应用在同一IC芯片中。此外，混合源极/漏极外延部件的形成制程可以容易地整合到现有的半导体制造制程中。
在一个示例性样态，本公开涉及一种方法。所述方法包括在基板上形成具有通道层和牺牲层的堆叠，通道层和牺牲层具有不同的材料组成且在垂直方向上交替设置，将堆积进行图案化以形成鳍片结构，凹蚀鳍片结构的一部分以形成凹槽，使得凹槽下方的基板顶表面至少被堆叠的最底部牺牲层覆盖，在最底层牺牲层上方的牺牲层的末端上形成内间隔物，在凹槽中沉积未掺杂层，未掺杂层覆盖堆叠的最底部通道层的末端，并在该未掺杂层上形成掺杂外延部件，掺杂外延部件覆盖了最底部通道层上方的通道层的末端。在一些实施例中，所述方法更包括蚀刻最底部牺牲层以在凹口中暴露基板。未掺杂层也覆盖最底部牺牲层的末端。在一些实施例中，在形成内间隔物之前，凹槽下方的基板顶部被最底部通道层和最底部牺牲层覆盖。在一些实施例中，所述方法更包括蚀刻最底部通道层和最底部牺牲层以暴露凹槽中的基板。未掺杂层与最底部通道层、最底部牺牲层和基板实体接触。在一些实施例中，所述方法更包括在鳍片结构上形成牺牲栅极结构，沉积栅极侧壁间隔物在牺牲栅极结构的侧壁上，并去除牺牲栅极结构以形成栅极沟槽。未掺杂层暴露在栅极沟槽中。在一些实施例中，所述方法更包括在栅极沟槽中形成金属栅极结构。未掺杂层与金属栅极结构实体接触。在一些实施例中，鳍片结构是第一鳍片结构、凹槽是第一凹槽、未掺杂层是第一未掺杂层，并且堆叠的图案化形成第一鳍片结构和第二鳍片结构，所述方法更包括凹蚀第二鳍片结构的一部分以形成第二凹槽，并在第二凹槽中沉积第二未掺杂层，第二未掺杂层位于第二鳍片结构中的最底部通道层之下且未与其接触。在一些实施例中，所述方法还包括在基板上方并环绕鳍片结构形成隔离部件。隔离部件的顶表面与鳍片结构的侧壁相交，未掺杂层的底表面位于隔离部件的顶表面之上。在一些实施例中，内部间隔物的最底部内部间隔物位于最底部牺牲层的顶表面之上。
在另一个示例性样态，本公开涉及一种方法。所述方法包括在半导体基板上形成包含通道层和牺牲层的外延堆叠，通道层和牺牲层具有不同的材料组成且交替堆叠在垂直方向上，图案化外延堆叠以形成从半导体基板的第一区域突出的第一鳍片结构和从半导体基板的第二区域突出的第二鳍片结构，形成环绕第一鳍片结构和第二鳍片结构的隔离部件，刻蚀第一鳍片结构以在第一区域形成第一凹槽，刻蚀第二鳍片结构以在第二区域形成第二凹槽，第一凹槽的深宽比大于第二凹槽的深宽比，沉积未掺杂层在第一凹槽和第二凹槽中，并在第一凹槽和第二凹槽中沉积掺杂的外延层。在一些实施例中，第二凹槽的底表面高于第一凹槽的底表面。在一些实施例中，第一凹槽的宽度大于第二凹槽的宽度。在一些实施例中，第一凹槽中的未掺杂层与第一鳍片结构的最底部通道层隔开，而第二凹槽中的未掺杂层与第二鳍片结构的最底部通道层实体接触。在一些实施例中，第一凹槽中的未掺杂层与第一鳍片结构的最底部牺牲层隔开，而第二凹槽中的未掺杂层与第二鳍片结构的最底部牺牲层实体接触。在一些实施例中，第一凹槽的底表面低于隔离部件的顶表面，而第二凹槽的底表面在隔离部件的顶表面之上。在一些实施例中，第一鳍片结构中的每个通道层都是活性通道层，而第二鳍片结构中至少有一个最底部通道层是非活性通道层。
在又一个示例性样态，本公开涉及半导体装置。该半导体装置包括多个垂直堆叠在基板上的第一通道层，包绕每个第一通道层的第一金属栅极结构，设置在第一金属栅极结构侧壁上的第一栅极侧壁间隔物，多个垂直堆叠在基板上的第二通道层，包绕每个第二通道层的第二金属栅极结构，设置在第二金属栅极结构侧壁上的第二栅极侧壁间隔物，邻接第一通道层的最底部通道层的第一未掺杂部件，邻接除最底部通道层以外的所有第一通道层的第一外延部件，在第二通道层的最底部通道层下方的第二未掺杂部件，邻接每个第二通道层的第二外延部件，介于第一外延部件和第一金属栅极结构之间的第一内部间隔物，以及介于第二外延部件和第二金属栅极结构之间的第二内部间隔物。在一些实施例中，第一未掺杂部件与第一金属栅极结构实体接触。在一些实施例中，第一金属栅极结构的一部分位于第一内间隔物下方。在一些实施例中，半导体装置更包括环绕位于第一通道层下方的基板部分的隔离部件。第一未掺杂部件的底表面位于第一栅极侧壁间隔物下方的隔离部件的顶表面之上。
以上概述数个实施例的部件，以便在本公开所属技术领域中具有通常知识者可更易理解本公开实施例的观点。在本公开所属技术领域中具有通常知识者应理解，他们能以本公开实施例为基础，设计或修改其它制程和结构，以实现与在此介绍的实施例相同的目的及/或优势。在本公开所属技术领域中具有通常知识者也应理解到，此类等效的制程和结构并无悖离本公开的精神与范围，且他们能在不违背本公开的精神和范围之下，做各式各样的改变、取代和替换。

Claims (10)

1.一种半导体装置，其特征在于，包括：
多个第一通道层，垂直堆叠于一基板上方；
一第一金属栅极结构，包绕每一所述第一通道层；
一第一栅极侧壁间隔物，设置于该第一金属栅极结构的多个侧壁上；
多个第二通道层，垂直堆叠于该基板上方；
一第二金属栅极结构，包绕每一所述第二通道层；
一第二栅极侧壁间隔物，设置于该第二金属栅极结构的多个侧壁上；
一第一未掺杂部件，邻接所述第一通道层的一最底部通道层；
一第一外延部件，邻接除该最底部通道层之外的其余所述第一通道层；
一第二未掺杂结构，位于所述第二通道层的一最底部通道层下方；
一第二外延部件，邻接每一所述第二通道层；
一第一内间隔物，介于该第一外延部件与该第一金属栅极结构之间；及
一第二内间隔物，介于该第二外延部件与该第二金属栅极结构之间。
2.如权利要求1所述的半导体装置，其特征在于，该第一未掺杂部件与该第一金属栅极结构实体接触。
3.如权利要求1或2所述的半导体装置，其特征在于，该第一金属栅极结构的一部分位于该第一内间隔物下方。
4.如权利要求1所述的半导体装置，其特征在于，更包括：
一隔离部件，环绕该基板的一部分，所述部分在该第一通道层的下方，其中该第一未掺杂部件的一底表面在该隔离部件的一顶表面上方，该顶表面在该第一栅极侧壁间隔物的下方。
5.如权利要求4所述的半导体装置，其特征在于，所述隔离部件为浅沟槽隔离部件。
6.如权利要求4所述的半导体装置，其特征在于，更包括一层间介电层，形成于所述隔离部件之上。
7.如权利要求1所述的半导体装置，其特征在于，所述栅极侧壁间隔物在该第一金属栅极结构的所述多个侧壁上具有实质上相等的厚度。
8.如权利要求7所述的半导体装置，其特征在于，所述厚度在2纳米至10纳米。
9.如权利要求1所述的半导体装置，其特征在于，所述第一栅极侧壁间隔物为一毯覆层。
10.如权利要求9所述的半导体装置，其特征在于，所述毯覆层为一双层结构。
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