CN1518733A - 数据计算器件和加密器/解密器 - Google Patents

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Abstract

本发明涉及数据计算器件和加密器/解密器，其中输入数据(纯文本数据或加密文本数据)被时钟CLK1闩锁，并且该数据在从选择器(62)输出之后，它的输出是初步反转的。选择器(62)的输出数据的最低位在与密钥数据K1异或并被时钟CLK2闩锁之后，被扩展反转。在闩锁之后的48位数据被8划分为6位，该数据被4位数据取代，合并，并被反转。在第二级和之后的算术运算中，被改组－合并电路(66)改组－合并的数据被时钟CLK1闩锁，并且从选择器(62)输出。在第16级算术运算之后，由改组电路(67)改组的数据被逆－反转。因而有可能实现一种加密/解密运算器件。

Description

数据计算器件和加密器/解密器
技术领域
本发明涉及用于数据计算以对数据进行加密和/或解密的数据计算器件和数据加密器/解密器。
背景技术
图5所示器件被设计成符合DES(数据加密标准)加密算法的加密器/解密器。
密钥数据(秘密密钥)和输入数据(纯文本数据或加密文本数据)每一个都由64位组成，并且根据时钟CLK而分别在闩锁电路81和82中闩锁。而且，表示加密或解密的模式信号根据时钟CLK在闩锁电路83中闩锁。
从闩锁电路81输出的密钥数据提供给密钥发生器90，并且从密钥发生器90顺序地输出16级密钥数据K1-K16，每一级密钥数据都由48位组成。
更具体地，从闩锁电路81输出的64位密钥数据在转换电路91中被转换为56位密钥数据，并且高28位数据和低28位数据在移位电路93和94中移1位或2位，接着合并在一起形成56位密钥数据，此56位密钥数据在转换电路95中被转换为48位密钥数据，由此产生第一级密钥数据。
随后，执行相似的移位和转换，从而产生16级密钥数据并接着输入到选择器99中。随后，选择器99由从闩锁电路83输出的模式信号控制，并且，根据时钟脉冲CLK而顺序输出16级密钥数据K1-K16，每一级密钥数据都包括48位。
闩锁电路82的输出数据(纯文本数据或加密文本数据)提供给计算器100，在此执行以下计算。
首先，从闩锁电路82输出的64位数据在初始换位电路101中逐位换位，并且，在此初始换位之后获得的全部64位数据中的低32位与密钥数据K1一起在第一级转换电路102中计算，并且进一步地，在用函数元件F进行转换之后从转换电路102输出的32位数据与在初始换位之后获得的全部64位数据中的高32位一起在XOR(异或)电路103中计算。
接着，从XOR电路103输出的32位数据与密钥数据K2一起在第二级转换电路104中计算，并且，在用函数元件F进行转换之后从转换电路104输出的32位数据与在初始换位之后获得的全部64位数据中的低32位一起在XOR电路105中计算。
随后，与以上相似地，高32位和低32位互相替换，在执行第三和后续级中的计算之后，输入到第16级转换电路107中的32位数据和从第16级XOR电路108输出的32位数据相互合并，并且在此合并之后获得的64位数据在反向换位电路109中逐位换位。
在此反向换位之后的64位数据根据时钟CLK在闩锁电路84中闩锁，接着，从闩锁电路84输出加密或解密的数据。
然而，在上述加密/解密计算器件中，密钥发生器90是不包括任何闩锁电路(取样电路)的异步电路，其中，16级密钥数据每次从输入的密钥数据产生，并且只由选择器99选择，从而在转变点附近，在从密钥发生器90输出的密钥数据K1-K16上叠加许多噪声(信号线电势中的变化)，从而，增加计算器100中的功率消耗。
发明内容
考虑到这些问题，本发明的目的在于实现一种适于显著减少功率消耗的改良计算器件。
本发明的计算器件包括用于闩锁输入数据的第一闩锁部件；用于计算从异步计算电路输入的异步数据和在第一闩锁部件中闩锁的输入数据的第一计算部件，其中，异步计算电路执行异步操作；用于对从第一计算部件输出的计算数据同步化的同步部件；以及进一步计算从同步部件获得的同步数据的第二计算部件。在以上结构的计算器件中，可显著减少功率消耗，并且其电路规模也可以减小。
附图说明
图1为示出加密/解密计算器件的框图，该器件作为代表本发明计算器件的实施例；
图2为示出图1加密/解密计算器件中主要部件的框图；
图3为用于解释在图1加密/解密计算器件中执行的操作的视图；
图4为示出作为本发明数据接收器实施例的数据记录/再现装置的框图；以及
图5为示出常规加密/解密计算器件的框图。
具体实施方式
[计算器件的实施例：图1-3]
图1和2示出代表本发明计算器件的实施例，该器件构造成加密/解密计算器件，其中，图2示出图1所示计算器60内的转换电路70的细节。
在此实施例的加密/解密计算器件中采用的加密算法符合DES加密算法。
密钥数据(秘密密钥)和输入数据(纯文本数据或加密文本数据)每一个都包括64位，并根据时钟CLK1而分别闩锁在闩锁电路41和46中。
而且，在闩锁电路42中根据时钟CLK1闩锁表示加密或解密的模式信号。进而，时钟CLK1由16级计数器44从起始信号时间点开始计数。
从闩锁电路41输出的密钥数据、从闩锁电路42输出的模式信号以及计数器44的输出信号提供给密钥发生器50，并且，从密钥发生器50顺序地输出每个都由48位组成的16级密钥数据K1-K16。
更具体地，从闩锁电路41输出的64位密钥数据在转换电路51中被转换为56位密钥数据，并且，56位密钥数据根据闩锁电路42的输出信号而在移位寄存器53中顺序地移位，每次移一位或两位，由此获得每个都包括56位的16级密钥数据。
进一步地，16级56位密钥数据在转换电路55中都被转换为48位密钥数据，并且在选择器57中，根据计数器44的输出信号，在时钟CLK1的每个脉冲上顺序地选择16级48位密钥数据，从而，在时钟CLK1的每个脉冲上顺序地获得前述密钥数据K1-K16。
因而，在密钥发生器50中，仅仅执行从输入的密钥数据每次生成16级密钥数据并由选择器57选择数据的操作，其中，从密钥发生器50输出的密钥数据K1-K16为以下情形：在转变点附近在数据上叠加许多噪声(信号线电势中的变化)。
闩锁电路46的输出数据(纯文本数据或加密文本数据)提供给计算器60。此计算器60形成为：16级计算由图4所示计算器100中的单级计算电路循环重复。
也就是说，首先，从闩锁电路46输出的64位数据在初始换位电路61中逐位换位，并且在初始换位之后的64位数据在计数器44的控制之下从选择器62输出。接着，全部64位数据中的低32位与密钥数据K1一起在转换电路70中计算，在这，所述数据使用函数元件F进行转换。
更具体地，在转换电路70中，如图2所示，低32位数据在扩展换位电路71中逐位换位，并且多次选择相同的位，从而，以上数据转换为48位数据，随后，因此获得的48位数据和48位密钥数据K1一起在XOR电路73中计算。
进一步地，从XOR电路73输出的48位数据根据与前述时钟CLK1相位不同的时钟CLK2，在闩锁电路75中闩锁。
根据与时钟CLK1相位不同的时钟CLK2而执行闩锁XoR电路73输出数据的操作的理由是：密钥发生器50的输出密钥数据K1-K16与扩展换位电路71的输出数据从如图3所示的时钟CLK1的转变点(前沿)延迟，XOR电路73的输出数据也被延迟，从而，在根据时钟CLK1而闩锁XOR电路73的输出数据的情况下，闩锁数据是那些提前一个时钟脉冲的数据。更具体地，例如，时钟CLK2在相位上设置得与时钟CLK1相反。
由于XOR电路73的输出数据因此在闩锁电路75中闩锁，因此吸收密钥发生器50的输出密钥数据K1-K16中的前述噪声，从而，闩锁电路75的输出信号的电势只在时钟CLK2的转变点上变化，因此显著减少在闩锁电路75之后的电路中的功率消耗。
从闩锁电路75输出的48位数据分为8个数据，每个数据包括6位，并且每个6位数据根据检查表77而置换为4位数据。
进而，在此置换之后的8个4位数据合并在一起形成32位数据，所述32位数据接着在换位电路79中逐位换位。
在第一级计算过程中，上述处理完全在转换电路70中执行。随后，从换位电路79输出的32位数据与在初始换位之后从选择器62输出的全部64位数据中的高32位数据在XOR电路64中计算，作为第一级计算。
因而完成第一级中的计算。随后，输入到扩展换位电路71中的32位数据与从XOR电路64输出的32位数据合并在一起，以后述方式形成64位数据，其中，高32位和低32位在置换/合并电路66中相互置换，并且，在此合并之后获得的64位数据根据时钟CLK1而在闩锁电路47中闩锁。
在第二级和后续级的每一级执行的计算中，闩锁电路47输出的64位数据从选择器62输出，以取代从初始换位电路61输出的数据，并且向转换电路70中的XOR电路73输入密钥数据K2或随后的密钥数据，以取代密钥数据K1，而且，执行与第一级计算相同的计算。
在完成第16级中的计算之后，不再需要在置换/合并电路66中置换高32位和低32位，从而，在电路66中置换和合并之后获得的64位数据提供给置换电路67，在这，高32位和低32位相互转换，接着，所述数据在反向换位电路69中逐位换位。
在此反向换位之后的64位数据根据时钟CLK1在闩锁电路48中闩锁，接着，从闩锁电路48输出加密或解密的数据。
如上所述，在此实施例的加密/解密计算器件中，功率消耗明显减少。而且，由于计算器60构造得使16级的计算通过单级计算电路的循环重复而执行，因此，计算装置中的门的数量可减少，最终减小电路规模。
上述实施例代表符合DES加密算法的典型情形。然而，不一定只需要符合DES加密算法，通过改变输入数据(纯文本数据或加密文本数据)和密钥数据的位长，或增加计算的级数，而进行一些修改。
[数据接收器的实施例：图4]
图4示出包括记录/再现装置的数据接收系统，所述系统作为本发明数据接收器的实施例，该接收器配置有本发明的加密/解密计算器件。
在此实例的数据接收系统中，在诸如PC的终端单元10中，通过从记录介质1获取或使用因特网从传送系统2下载而接收用秘密密钥加密的编码数据。
因此接收的加密数据从终端单元10发送给连接到终端单元10中USB(通用串行总线)端口的记录/再现装置20。
记录/再现装置20在记录介质5上记录数据并且从该介质再现数据。装置20配置有加密器/解密器30。
加密器/解密器30包括由前述图1和2所示加密/解密计算器件组成的加密/解密处理器40，而且还包括：具有总线32的CPU31，其中，总线32连接到写有程序和所需固定数据的RoM33，用于传送将由CPU31执行的命令而且对数据进行加密和解密；用作CPU31工作区的RAM34；用于从和/或向终端单元10传送命令并从终端单元10获得数据的USB36；用于向记录/再现装置的DSP(数字信号处理器)26输出数据的接口37；以及，用于从和/或向记录/再现装置的CPU21传送命令的接口39。
加密器/解密器30形成在单芯片LSI(大规模集成)电路中。
在记录/再现装置中，具有连接到CPU21的总线22的ROM23、RAM24以及前述DSP26，其中，在ROM23中写有将由CPU31执行的程序以及所需要的固定数据，RAM24用作CPU21的工作区。并进一步地，记录/再现处理器27和输出处理器28连接到DSP26。
在加密器/解密器30中，用秘密密钥加密并通过USB接口36从终端单元10输入的编码数据在加密/解密处理器40中如上所述地进行解密，并且，作为解密纯文本数据的编码数据通过接口37发送给DSP26，在DSP26中进行处理之后，数据通过记录/再现处理器27记录到记录介质5上，或者在由输出处理器28转换为模拟信号之后传送到输出端29。
记录介质5可以是任何一种光盘、硬盘、软盘、磁带、存储卡和半导体存储器。
本发明不仅可应用于此种记录/再现装置，而且可应用于没有记录功能而只能接收、解密和再现加密数据的装置。
工业应用性
如上所述，根据本发明，有可能实现一种显著减少功率消耗的改良计算器件。

Claims (9)

1.一种计算器件，包括：
用于闩锁输入数据的第一闩锁部件；
用于计算所述第一闩锁部件的输出数据和从异步电路获得的数据的第一计算部件；
用于闩锁所述第一计算部件的输出数据的第二闩锁部件；以及
用于计算所述第二闩锁部件的输出数据的第二计算部件。
2.一种计算器件，包括：
用于闩锁输入数据的第一闩锁部件；
用于计算从异步计算电路输入的异步数据和在所述第一闩锁部件中闩锁的输入数据的第一计算部件，其中，异步计算电路执行异步操作；
用于对在所述第一计算部件中计算并输出的数据执行同步的同步部件；以及
进一步计算在所述同步部件中同步的数据的第二计算部件。
3.如权利要求2所述的计算器件，其中，所述第一闩锁部件的闩锁定时和所述同步部件的同步定时互不相同。
4.如权利要求2所述的计算器件，进一步包括：
用于闩锁从所述第二计算部件输出的第二计算数据的第二闩锁部件；以及
用于选择在所述第二闩锁部件中闩锁的输入数据或由所述同步部件同步的数据的选择部件；
其中，所述第一计算部件对所述选择部件选择的数据以及从所述异步计算电路输入的异步数据执行预定的计算，所述选择数据即为在所述第一闩锁部件中闩锁的输入数据或由所述同步部件同步的数据。
5.如权利要求2所述的计算器件，进一步包括：
选择信号产生部件，用于在预定定时使所述选择部件选择在所述第二闩锁部件中闩锁的输入数据或由所述同步部件同步的数据；
其中，在所述第一闩锁部件中闩锁的输入数据在控制之下被所述第一和第二计算部件计算多次。
6.一种加密器/解密器，包括：
根据输入的处理模式数据而对输入的密钥数据执行异步计算的异步计算处理部件；
根据从所述异步计算处理部件获得的计算密钥数据，对输入数据执行第一计算的第一计算部件；
对从所述第一计算部件输出的第一计算结果数据执行同步的同步部件；
对从所述同步部件输出的同步数据进一步执行第二计算的第二计算部件；
选择部件，用于选择将被处理的输入计算数据或从所述第二计算部件输出并输入到所述第一计算部件的第二计算结果数据；以及
用于控制所述选择部件的选择定时的选择定时控制部件；
其中，在所述选择定时控制部件的控制下，根据输入的计算密钥数据，通过第一计算和第二计算对输入的计算数据进行多次处理。
7.如权利要求6所述的加密器/解密器，其中，所述异步计算处理部件根据所述处理模式而从输入的密钥数据产生多个密钥数据。
8.如权利要求6所述的加密器/解密器，进一步包括：
用于对输入计算数据的位进行换位的第一换位部件；
用于对从所述选择器件输出的选择数据的位进行换位的第二换位部件；
用于对从所述第二计算部件输出的第二计算结果数据的位进行换位的第三换位部件；
用于进一步对从所述第三换位部件获得的换位数据执行预定计算的第四计算部件；以及
用于对从所述第四计算部件输出的第四计算结果数据的位进行换位的第四换位部件。
9.如权利要求6所述的加密器/解密器，其中，所述选择部件的选择定时和所述同步部件的同步定时互不相同。
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