CN111247633A - 单一金属的多浴电镀 - Google Patents
单一金属的多浴电镀 Download PDFInfo
- Publication number
- CN111247633A CN111247633A CN201880068336.8A CN201880068336A CN111247633A CN 111247633 A CN111247633 A CN 111247633A CN 201880068336 A CN201880068336 A CN 201880068336A CN 111247633 A CN111247633 A CN 111247633A
- Authority
- CN
- China
- Prior art keywords
- plating
- metal
- concentration
- electroplating
- feature
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000007747 plating Methods 0.000 title claims abstract description 321
- 239000002184 metal Substances 0.000 title claims abstract description 123
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 123
- 150000002739 metals Chemical class 0.000 title description 8
- 238000000034 method Methods 0.000 claims abstract description 149
- 238000009713 electroplating Methods 0.000 claims abstract description 110
- 239000000758 substrate Substances 0.000 claims abstract description 91
- 239000000203 mixture Substances 0.000 claims abstract description 58
- 230000007246 mechanism Effects 0.000 claims abstract description 7
- 239000010949 copper Substances 0.000 claims description 103
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 96
- 229910052802 copper Inorganic materials 0.000 claims description 96
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 claims description 53
- 239000002253 acid Substances 0.000 claims description 51
- 239000000654 additive Substances 0.000 claims description 43
- 230000000996 additive effect Effects 0.000 claims description 35
- 229910000365 copper sulfate Inorganic materials 0.000 claims description 34
- ARUVKPQLZAKDPS-UHFFFAOYSA-L copper(II) sulfate Chemical compound [Cu+2].[O-][S+2]([O-])([O-])[O-] ARUVKPQLZAKDPS-UHFFFAOYSA-L 0.000 claims description 34
- 229920002120 photoresistant polymer Polymers 0.000 claims description 23
- AFVFQIVMOAPDHO-UHFFFAOYSA-N Methanesulfonic acid Chemical compound CS(O)(=O)=O AFVFQIVMOAPDHO-UHFFFAOYSA-N 0.000 claims description 21
- 230000000670 limiting effect Effects 0.000 claims description 19
- 239000003112 inhibitor Substances 0.000 claims description 16
- 150000002500 ions Chemical class 0.000 claims description 14
- 229940098779 methanesulfonic acid Drugs 0.000 claims description 10
- 150000001450 anions Chemical class 0.000 claims description 9
- QCEUXSAXTBNJGO-UHFFFAOYSA-N [Ag].[Sn] Chemical compound [Ag].[Sn] QCEUXSAXTBNJGO-UHFFFAOYSA-N 0.000 claims description 2
- 229910021645 metal ion Inorganic materials 0.000 abstract description 35
- 230000008569 process Effects 0.000 description 71
- 235000012431 wafers Nutrition 0.000 description 49
- 239000000243 solution Substances 0.000 description 30
- JPVYNHNXODAKFH-UHFFFAOYSA-N Cu2+ Chemical compound [Cu+2] JPVYNHNXODAKFH-UHFFFAOYSA-N 0.000 description 23
- 229910001431 copper ion Inorganic materials 0.000 description 23
- 239000004065 semiconductor Substances 0.000 description 23
- 238000012545 processing Methods 0.000 description 18
- 238000009792 diffusion process Methods 0.000 description 17
- 238000004070 electrodeposition Methods 0.000 description 12
- 239000003792 electrolyte Substances 0.000 description 12
- 230000005012 migration Effects 0.000 description 12
- 238000013508 migration Methods 0.000 description 12
- 230000009977 dual effect Effects 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 10
- 239000000463 material Substances 0.000 description 10
- 239000000126 substance Substances 0.000 description 10
- 238000000151 deposition Methods 0.000 description 8
- 150000001412 amines Chemical class 0.000 description 7
- 150000001875 compounds Chemical class 0.000 description 7
- 230000008021 deposition Effects 0.000 description 7
- 239000008151 electrolyte solution Substances 0.000 description 7
- 230000006872 improvement Effects 0.000 description 7
- 238000004806 packaging method and process Methods 0.000 description 7
- 230000010287 polarization Effects 0.000 description 7
- QAOWNCQODCNURD-UHFFFAOYSA-L Sulfate Chemical compound [O-]S([O-])(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-L 0.000 description 6
- 238000005240 physical vapour deposition Methods 0.000 description 6
- 238000009736 wetting Methods 0.000 description 6
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 5
- 150000004982 aromatic amines Chemical class 0.000 description 5
- 239000008364 bulk solution Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000005259 measurement Methods 0.000 description 5
- 238000005457 optimization Methods 0.000 description 5
- 230000009467 reduction Effects 0.000 description 5
- 230000000153 supplemental effect Effects 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- VEXZGXHMUGYJMC-UHFFFAOYSA-M Chloride anion Chemical compound [Cl-] VEXZGXHMUGYJMC-UHFFFAOYSA-M 0.000 description 4
- 229920003171 Poly (ethylene oxide) Polymers 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 125000000217 alkyl group Chemical group 0.000 description 4
- 230000008901 benefit Effects 0.000 description 4
- 239000003795 chemical substances by application Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000011049 filling Methods 0.000 description 4
- -1 for example Substances 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 229920001451 polypropylene glycol Polymers 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000011135 tin Substances 0.000 description 4
- XXACTDWGHQXLGW-UHFFFAOYSA-M Janus Green B chloride Chemical group [Cl-].C12=CC(N(CC)CC)=CC=C2N=C2C=CC(\N=N\C=3C=CC(=CC=3)N(C)C)=CC2=[N+]1C1=CC=CC=C1 XXACTDWGHQXLGW-UHFFFAOYSA-M 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 230000002411 adverse Effects 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- RAXXELZNTBOGNW-UHFFFAOYSA-N imidazole Natural products C1=CNC=N1 RAXXELZNTBOGNW-UHFFFAOYSA-N 0.000 description 3
- 230000010534 mechanism of action Effects 0.000 description 3
- 230000002829 reductive effect Effects 0.000 description 3
- 229910052718 tin Inorganic materials 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- UPMXNNIRAGDFEH-UHFFFAOYSA-N 3,5-dibromo-4-hydroxybenzonitrile Chemical compound OC1=C(Br)C=C(C#N)C=C1Br UPMXNNIRAGDFEH-UHFFFAOYSA-N 0.000 description 2
- RTZKZFJDLAIYFH-UHFFFAOYSA-N Diethyl ether Chemical compound CCOCC RTZKZFJDLAIYFH-UHFFFAOYSA-N 0.000 description 2
- 239000002202 Polyethylene glycol Substances 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 150000007513 acids Chemical class 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000001035 drying Methods 0.000 description 2
- 230000004907 flux Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 150000004820 halides Chemical class 0.000 description 2
- GPRLSGONYQIRFK-UHFFFAOYSA-N hydron Chemical compound [H+] GPRLSGONYQIRFK-UHFFFAOYSA-N 0.000 description 2
- 150000002460 imidazoles Chemical class 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229920000962 poly(amidoamine) Polymers 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 229920001223 polyethylene glycol Polymers 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 229920000036 polyvinylpyrrolidone Polymers 0.000 description 2
- 235000013855 polyvinylpyrrolidone Nutrition 0.000 description 2
- 239000001267 polyvinylpyrrolidone Substances 0.000 description 2
- 239000002244 precipitate Substances 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 150000003222 pyridines Chemical class 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 238000001179 sorption measurement Methods 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 150000003852 triazoles Chemical class 0.000 description 2
- OKIYNBZFZQFBTR-UHFFFAOYSA-N 1,1-bis(sulfanyl)ethanesulfonic acid Chemical compound CC(S)(S)S(O)(=O)=O OKIYNBZFZQFBTR-UHFFFAOYSA-N 0.000 description 1
- 150000000183 1,3-benzoxazoles Chemical class 0.000 description 1
- CSJDJKUYRKSIDY-UHFFFAOYSA-N 1-sulfanylpropane-1-sulfonic acid Chemical compound CCC(S)S(O)(=O)=O CSJDJKUYRKSIDY-UHFFFAOYSA-N 0.000 description 1
- KJUGUADJHNHALS-UHFFFAOYSA-N 1H-tetrazole Substances C=1N=NNN=1 KJUGUADJHNHALS-UHFFFAOYSA-N 0.000 description 1
- JLVSRWOIZZXQAD-UHFFFAOYSA-N 2,3-disulfanylpropane-1-sulfonic acid Chemical compound OS(=O)(=O)CC(S)CS JLVSRWOIZZXQAD-UHFFFAOYSA-N 0.000 description 1
- KGIGUEBEKRSTEW-UHFFFAOYSA-N 2-vinylpyridine Chemical class C=CC1=CC=CC=N1 KGIGUEBEKRSTEW-UHFFFAOYSA-N 0.000 description 1
- LMPMFQXUJXPWSL-UHFFFAOYSA-N 3-(3-sulfopropyldisulfanyl)propane-1-sulfonic acid Chemical compound OS(=O)(=O)CCCSSCCCS(O)(=O)=O LMPMFQXUJXPWSL-UHFFFAOYSA-N 0.000 description 1
- HPADQRCMSLFNNH-UHFFFAOYSA-N 6-sulfanylhexan-1-ol Chemical group SCCCCCCO.SCCCCCCO HPADQRCMSLFNNH-UHFFFAOYSA-N 0.000 description 1
- 229910001316 Ag alloy Inorganic materials 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- BRLQWZUYTZBJKN-UHFFFAOYSA-N Epichlorohydrin Chemical compound ClCC1CO1 BRLQWZUYTZBJKN-UHFFFAOYSA-N 0.000 description 1
- 239000004593 Epoxy Substances 0.000 description 1
- 241001572351 Lycaena dorcas Species 0.000 description 1
- 229920002873 Polyethylenimine Polymers 0.000 description 1
- 229910006069 SO3H Inorganic materials 0.000 description 1
- NINIDFKCEFEMDL-UHFFFAOYSA-N Sulfur Chemical compound [S] NINIDFKCEFEMDL-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 125000000129 anionic group Chemical group 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229940111121 antirheumatic drug quinolines Drugs 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 150000003975 aryl alkyl amines Chemical class 0.000 description 1
- 238000003287 bathing Methods 0.000 description 1
- 125000003785 benzimidazolyl group Chemical class N1=C(NC2=C1C=CC=C2)* 0.000 description 1
- 150000001565 benzotriazoles Chemical class 0.000 description 1
- 150000001649 bromium compounds Chemical class 0.000 description 1
- 238000002144 chemical decomposition reaction Methods 0.000 description 1
- 239000007795 chemical reaction product Substances 0.000 description 1
- 150000003841 chloride salts Chemical class 0.000 description 1
- ZNEWHQLOPFWXOF-UHFFFAOYSA-N coenzyme M Chemical compound OS(=O)(=O)CCS ZNEWHQLOPFWXOF-UHFFFAOYSA-N 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000002999 depolarising effect Effects 0.000 description 1
- 125000005265 dialkylamine group Chemical group 0.000 description 1
- 238000004090 dissolution Methods 0.000 description 1
- 239000002659 electrodeposit Substances 0.000 description 1
- GKIPXFAANLTWBM-UHFFFAOYSA-N epibromohydrin Chemical compound BrCC1CO1 GKIPXFAANLTWBM-UHFFFAOYSA-N 0.000 description 1
- 125000003700 epoxy group Chemical group 0.000 description 1
- 125000001301 ethoxy group Chemical group [H]C([H])([H])C([H])([H])O* 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 238000009472 formulation Methods 0.000 description 1
- 125000000524 functional group Chemical group 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 150000003949 imides Chemical class 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000007733 ion plating Methods 0.000 description 1
- 150000002537 isoquinolines Chemical class 0.000 description 1
- 150000002605 large molecules Chemical class 0.000 description 1
- 229920002521 macromolecule Polymers 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229960004635 mesna Drugs 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000002780 morpholines Chemical class 0.000 description 1
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 1
- 150000002894 organic compounds Chemical class 0.000 description 1
- 150000002916 oxazoles Chemical class 0.000 description 1
- 150000002924 oxiranes Chemical class 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 150000004885 piperazines Chemical class 0.000 description 1
- 150000003053 piperidines Chemical class 0.000 description 1
- 238000001556 precipitation Methods 0.000 description 1
- 238000002203 pretreatment Methods 0.000 description 1
- 238000011112 process operation Methods 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 150000003230 pyrimidines Chemical class 0.000 description 1
- 150000003248 quinolines Chemical class 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 238000005389 semiconductor device fabrication Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 229910052717 sulfur Inorganic materials 0.000 description 1
- 239000011593 sulfur Substances 0.000 description 1
- 125000004354 sulfur functional group Chemical group 0.000 description 1
- 150000003536 tetrazoles Chemical class 0.000 description 1
- 150000003568 thioethers Chemical class 0.000 description 1
- 125000005270 trialkylamine group Chemical group 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- C—CHEMISTRY; METALLURGY
- C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
- C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
- C25D1/00—Electroforming
- C25D1/003—3D structures, e.g. superposed patterned layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
- H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating
-
- C—CHEMISTRY; METALLURGY
- C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
- C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
- C25D17/00—Constructional parts, or assemblies thereof, of cells for electrolytic coating
-
- C—CHEMISTRY; METALLURGY
- C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
- C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
- C25D3/00—Electroplating: Baths therefor
- C25D3/02—Electroplating: Baths therefor from solutions
- C25D3/38—Electroplating: Baths therefor from solutions of copper
-
- C—CHEMISTRY; METALLURGY
- C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
- C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
- C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
- C25D5/02—Electroplating of selected surface areas
- C25D5/022—Electroplating of selected surface areas using masking means
-
- C—CHEMISTRY; METALLURGY
- C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
- C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
- C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
- C25D5/10—Electroplating with more than one layer of the same or of different metals
-
- C—CHEMISTRY; METALLURGY
- C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
- C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
- C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
- C25D5/60—Electroplating characterised by the structure or texture of the layers
- C25D5/605—Surface topography of the layers, e.g. rough, dendritic or nodular layers
- C25D5/611—Smooth layers
-
- C—CHEMISTRY; METALLURGY
- C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
- C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
- C25D7/00—Electroplating characterised by the article coated
- C25D7/12—Semiconductors
- C25D7/123—Semiconductors first coated with a seed layer or a conductive layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
- H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76855—After-treatment introducing at least one additional element into the layer
- H01L21/76859—After-treatment introducing at least one additional element into the layer by ion implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/03—Manufacturing methods
- H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
- H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
- H01L2224/0345—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/03—Manufacturing methods
- H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
- H01L2224/0346—Plating
- H01L2224/03462—Electroplating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/03—Manufacturing methods
- H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
- H01L2224/03912—Methods of manufacturing bonding areas involving a specific sequence of method steps the bump being used as a mask for patterning the bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05647—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/11001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
- H01L2224/1146—Plating
- H01L2224/11462—Electroplating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/116—Manufacturing methods by patterning a pre-deposited material
- H01L2224/1162—Manufacturing methods by patterning a pre-deposited material using masks
- H01L2224/11622—Photolithography
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13075—Plural core members
- H01L2224/1308—Plural core members being stacked
- H01L2224/13082—Two-layer arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
- H01L2224/13111—Tin [Sn] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13147—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13155—Nickel [Ni] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13157—Cobalt [Co] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
- H01L2224/1401—Structure
- H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Electrochemistry (AREA)
- Materials Engineering (AREA)
- Metallurgy (AREA)
- Organic Chemistry (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Crystallography & Structural Chemistry (AREA)
- Electrodes Of Semiconductors (AREA)
- Electroplating Methods And Accessories (AREA)
- Chemically Coating (AREA)
Abstract
提供了将金属电镀至衬底上的部分已制成的电子器件的特征内的方法。该方法包括:(a)在使特征接触具有第一组合物且包含金属离子的第一电镀浴时,将金属电镀进特征中,以通过由下往上填充的机制来部分填充特征;在(b)之后,在特征接触具有不同于第一组合物的第二组合物且包含金属离子的第二电镀浴时,将更多金属电镀到特征内,以进一步填充特征;以及(c)将衬底从执行操作(b)的电镀工具中移开。
Description
相关申请的交叉引用
本申请要求于2017年10月19日提交的并且名称为“MULTIBATH PLATING OF ASINGLE METAL,”的美国临时申请No.62/574,426的利益,在此通过引用将其全部内容并出于所有目的并入本文。
技术领域
本发明总体上涉及一种用于晶片级封装(WLP)应用的电镀。尤其涉及一种多浴电镀方法,以在衬底的特征上电镀多层相同金属,以在可接受的电镀速率下产生高的特征均匀性。
背景技术
用于晶片级封装应用中的电解溶液(如金属镀浴)通常被设计成,在可接受的沉积纯度下产生可接受的管芯内(within-die,WID)、晶片内(within-wafer,WIW)及特征内(within-feature,WIF)不均匀性。这些不均匀性通过控制用于镀浴的溶液中的金属及酸浓度,并选择施加至镀浴的添加剂包料,而在可接受电镀速率下产生。然而,大柱体(pillar)施加通常所需要的较快电镀速率可能导致显著的特征或柱体不均匀性,或者产生不纯的沉积。在寻求镀浴化学过程优化以在可接受的电镀速率及纯度下实现理想WID、WIW及WIF不均匀性时,可能出现进一步的技术挑战。
发明内容
本发明提供了将金属电镀至衬底上的部分已制成的电子器件的特征内的方法。本发明的一方面涉及一种方法,其包括:(a)在使特征接触具有第一组合物且包含金属离子的第一电镀浴时,将金属电镀进特征中,以通过由下往上填充的机制来部分填充特征;在(b)之后,在特征接触具有不同于第一组合物的第二组合物且包含金属离子的第二电镀浴时,将更多金属电镀到特征内,以进一步填充特征;以及(c)将衬底从执行操作(b)的电镀工具中移走。
在一些实施方案中,该金属为铜。
在一些实施方案中,该第一电镀浴和该第二电镀浴各自包含酸。
在一些实施方案中,该第一电镀浴仅包含一种类型的溶解阴离子。
在一些实施方案中,该第一电镀浴及该第二电镀浴各自包含硫酸铜和硫酸。
在一些实施方案中,该第一电镀浴包含两种溶解阴离子。
在一些实施方案中,该第一电镀浴包含硫酸铜和甲磺酸。
在一些实施方案中,该第二电镀浴包含硫酸铜和硫酸,但不含有甲磺酸。
在一些实施方案中,第一电镀浴具有第一浓度的金属离子,而第二电镀浴具有第二浓度的金属离子。此外,第一浓度可大于第二浓度。再者,在某些实施方案中,该金属为铜,铜离子的第一浓度为约85g/l,且其中铜离子的第二浓度为约70g/l。替代地,在其他实施方案中,第一浓度小于第二浓度。
在一些实施方案中,第一电镀浴具有第一浓度的酸,而第二电镀浴具有第二浓度的酸,其中第二浓度大于第一浓度。替代地,在其他实施方案中,第一浓度小于第二浓度。
在一些实施方案中,该金属为铜,酸的第一浓度为约145g/l,且其中酸的第二浓度为约190g/l。
在一些实施方案中,第一电镀浴具有第一添加剂组合物,而第二电镀浴具有不同于第一添加剂组合物的第二添加剂组合物。此外,在某些实施方案中,相较于第二添加剂组合物,第一添加剂组合物具有较强的由下往上填充特性。另外,在一些实施方案中,第一添加剂组合物可包括抑制剂和加速剂。再进一步地说,在一些实施方案中,第一添加剂组合物包括抑制剂和加速剂。相较于第一添加剂组合物,第二添加剂组合物可具有较强的整平特性。
在一些实施方案中,(a)中的电镀在第一温度下进行,且其中(b)中的电镀在低于第一温度的第二温度下进行。
在一些实施方案中,(a)中的电镀在第一电流密度下进行,第一电流密度低于在(a)期间用于将金属电镀至特征中的第一极限电流密度,且其中(b)中的电镀在第二电流密度下进行,第二电流密度高于第一极限电流密度,但低于在(b)期间用于将金属电镀至特征中的第二极限电流密度。
在一些实施方案中,在(b)之后,在特征接触具有不同于第二组合物的第三组合物且包含金属离子的第三电镀浴时,将甚至更多的金属电镀到特征中。
在一些实施方案中,操作(a)在第一电镀室中进行,而操作(b)在第二电镀室中进行。此外,在某些实施方案中,该第一电镀室可位于第一电镀工具中,其具有由多个电镀室共享的一或多个站和/或机构,所述多个电镀室包括在第一电镀工具中的第一电镀室,其中第二电镀室可位于第二电镀工具中,其未共享第一电镀工具的一或多个站和/或机构。
在一些实施方案中,操作(a)和操作(b)在单一电镀室中进行。此外,在某些实施方案中,第一和第二电镀溶液按顺序流进该单一电镀室中,以先进行操作(a),随后再进行操作(b)。
在一些实施方案中,这些特征为衬底上光致抗蚀剂层中的孔洞。在操作(a)及(b)中电镀金属可于孔洞中形成金属柱体。此外,在某些实施方案中,这些金属柱体可为晶片级封装的部件。金属柱体与锡焊料组合物之间可形成接触。在某些实施方案中,这些特征为具有至少约150微米的直径或宽度的孔洞或沟槽。
在一些实施方案中,这些特征为具有至少约200微米的直径或宽度的孔洞或沟槽。
附图说明
现在将参考附图更加详细叙述诸多示例性实施方案,其中:
图1A至1D为进行处理的衬底剖面示意图。
图2为根据本公开中某些实施方案将金属电镀至凹陷在衬底上的贯穿掩模(through-mask)内的特征中的处理流程图。
图3为主体电解液与掩模或光阻界面处观察到的铜迁移现象的剖面示意图。
图4为示例性模型浓度分布图,其表示主体电解液中的铜浓度与距离的函数关系。
图5为根据本公开中某些实施方案将金属电镀至凹陷在衬底上的贯穿掩模(through-mask)内的特征中的处理流程图。
图6A及6B分别为示例性的半导体晶片、管芯与特征以及晶片放大部分。
图7A、7B和7C分别为显示出管芯内(WID)、晶片内(WIW)以及特征内(WIF)不均匀性的确定的衬底剖面示意图。
图8A为硫酸铜(CuSO4)和硫酸(H2SO4)溶液的溶解极限图;图8B为与硫酸中硫酸铜的溶解极限比较的甲磺酸(MSA)中硫酸铜的溶解极限图。
图9A至9C分别为显示WID、WIW和WIF的特征不均匀性获得改善的直方图。
图10A至10C为关于电镀的各种处理的处理流程图。
图11为根据本公开中某些实施方案的用于将金属电镀到特征中的工具示意图。
具体实施方式
在下文的详细描述中,阐述了多个特定的实现方式,以对所公开的实现方式提供透彻的了解。然而,如本领域技术人员所理解的,可在没有这些特定细节的情况下、或通过使用替代元件或处理来实现所公开的实现方式。在其他实例中,众所周知的处理、程序及部件不再详加描述,以免不必要地使所公开的实现方式的方面难以理解。
本文提供了于晶片级封装(WLP)应用中的半导体衬底上产生金属柱体和/或凸块的可接受的特征不均匀性的方法及设备。如本领域技术人员通常所理解的,与晶片切割成单个的电路(管芯)后再进行封装的传统方法相比,晶片级封装是指封装仍为晶片一部分时的集成电路(IC)的技术。
通过光刻掩模或光致抗蚀剂(PR)的电镀通常用来在先进半导体器件制造中形成金属凸块和柱体。采用贯穿掩模电镀(through-mask electroplating)的典型处理可包含下述处理操作。首先,以薄导电晶种层材料(如铜)涂覆衬底(如具有平坦暴露表面的半导体衬底),该薄导电晶种层材料可通过任何合适的方法沉积,例如通过物理气相沉积法(PVD)沉积。接着,将非导电掩模层(如光致抗蚀剂)沉积于晶种层上,并进行图案化,以限定凹陷特征(如圆形或多边形孔洞)。该图案化步骤使位于每一凹陷特征底部的晶种层暴露。在图案化后,衬底的暴露表面包括场区域中非导电掩模的部分以及凹陷特征底部处的导电晶种层。
贯穿掩模电镀(或者,使用光致抗蚀剂时的贯穿抗蚀剂电镀)可包含,将衬底置于电镀设备中,以对衬底周缘的晶种层进行电接触。该设备容纳阳极和电解液,该电解液包含有待用于电镀的金属离子。对该衬底施加阴极偏置,并将其浸入电解溶液中,该电解溶液提供于衬底表面还原的金属离子,如下方程序所示,其中M为金属(如铜),而n为还原期间转移的电子数:
Mn++ne-→M0
由于导电晶种层仅于凹陷特征的底部处暴露于电解溶液,故电化学沉积(例如,由贯穿掩模电镀处理所促进)仅发生于凹陷特征内,而未于场(如暴露于电解溶液的掩模或光致抗蚀剂的顶层)上发生。因此,贯穿掩模电镀可用于将金属至少部分地填充到嵌于掩模中的若干凹部中。最后,在电镀后,该掩模或光致抗蚀剂可通过传统的剥离方法移除,以使该衬底具有许多独立的金属凸块或柱体。
定义
在该说明中,术语“半导体晶片”或“半导体衬底”或简称“衬底”是指本体内任一位置具有半导体材料的衬底,本领域技术人员应理解,半导体材料无需暴露。半导体衬底可包括形成于半导体材料上的一或多个介电和导电层。用于半导体器件工业中的晶片通常为圆形半导体衬底,其直径可以例如为200mm、300mm、或450mm。下文的详细说明描述了电化学镀,其也称为“电镀”(electroplating)或简称“镀敷”(plating),以及镀于晶片上的材料的后续蚀刻。然而,本领域的技术人员应理解,可存在本文所述的合适的替代实现方式,且公开的电镀操作可于各种形状及尺寸的工件上进行,其中工件可由各种材料制成。除了半导体晶片外,可利用该公开的实现方式的其他工件包括各种对象,如印刷电路板(PCB)和/或其类似物。
本文所提供的方法及设备可用于产生金属的可接受的特征不均匀性,该金属被电沉积在形成于贯穿掩模或光致抗蚀剂(其被提供于半导体衬底上)内的凹陷特征中,例如金属以金属柱体和/或凸块形式沉积。可使用的金属的示例包括:铜(Cu)、镍(Ni)、钴(Co)、锡(Sn)、及其各种合金。在某些实施方案中,所列金属的合金包括形成有例如惰性金属(如金,Ag)的合金,其中惰性金属为少量存在,如5原子%或更少。
本文所使用的术语“特征(feature)”可以指衬底上未填充、部分填充或完全填充的凹部。同样地,术语“贯穿掩模特征(through-mask features)”指形成于介电掩模层(如光致抗蚀剂(PR)层)中的未填充、部分填充或完全填充的凹陷特征。这样的贯穿掩模特征形成于导电晶种层上。因此,具有未填充或部分填充贯穿掩模特征的衬底可包括暴露的非连续金属层及暴露的介电层。在某些实施方案中,该暴露的非连续金属层可通过位于介电层下的额外导电层电气连接。
使用多浴的单一金属的电镀
本文所公开的方法及设备包含,在电镀处理期间,通过使例如WLP中所使用的衬底上的特征按顺序接触至少两种不同电镀浴,以将特定金属(如铜)电化学沉积(如电镀)于特征中。使用两种或更多电镀浴(每一镀浴于溶液中具有所需电镀金属相对于酸的不同浓度)可改善或至少平衡各种竞争处理质量。例如,每一或所有处理质量,如管芯内(WID)均匀性、特征内(WIF)均匀性、晶片内(WIW)均匀性、电镀速度及电镀纯度可被改善和/或优化。如本文所述的术语“不均匀”及“均匀”通常指镀于衬底上目标特征上的金属的所观察到的厚度变化。因此,不均匀性的改善包含,降低至少一处理质量(如WID)的不想要的变化。此外,不像化学机械研磨(CMP),本文所提供的方法于均匀性改善上无需依赖于机械垫或研磨浆料的使用。反之,这些方法依赖于通过使待电镀的特征接触至少两种不同电镀浴,其中每一镀浴具有相互不同的化学组成。
一般而言,铜是从镀浴电镀至限定于光致抗蚀剂涂覆硅晶片中的特征上或特征内,以形成用于晶片级封装应用的柱体。选择镀浴中由溶液中的硫酸铜所提供的铜(该溶液具有例如硫酸),以提供可接受的电镀效能,该电镀效能可于可接受的电镀速率下由WID、WIF、WIW测得。就许多电镀应用而言,使晶片暴露于单一镀浴足以于可接受的电镀速率下实现所需的特征均匀性。然而,对要求更高的应用而言,如涉及高深宽比(high-aspectratio)特征的应用,则可通过利用多浴电镀方法来解决传统单浴方法相关的缺点。
本文所述的处理可应用于,在制造具有各种尺寸特征的各种封装互连件(包括铜线、重布线(RDL)、及不同尺寸的柱体)期间,填充贯穿掩模特征。这样的柱体可包括:微柱体、标准柱体及整合型高密度扇出件(HDFO)及大型柱体(megapillar)。特征的宽度(例如,在大致圆柱形特征中的直径)可大致例如从约5微米(重布线(RDL))至约200微米(大型柱体)变化。某些公开的方法可能特别适用于电镀较大特征,例如具有约100-300微米宽度的特征。举例来说,可于制作具有多个大型柱体(具有约200微米量级的宽度)的衬底期间,采用这些方法。特征的深宽比可能变化,在某些实施方案中,其从约1:2(高度比宽度)至2:1及更大。某些公开的方法特别适用于高深宽比(如约4:1及更大)特征。此外,本文所提供的方法适用于包含不同尺寸特征的衬底。例如,该衬底可包含具有第一宽度的第一特征以及具有第二宽度的第二特征,第二宽度比第一宽度大至少约1.2倍,如至少1.5倍,或至少2倍。本文所公开的方法基本上对具有独立特征和/或具有不同宽度的特征的衬底带来好处,考虑到这些衬底的金属厚度分布具有变化的话。
图1A-1D示出了正进行处理(例如图2所示的处理流程图所示)的半导体衬底的一部分的剖面示意图。图2所示的处理从操作201开始,其提供其上设有贯穿掩模的衬底。该贯穿掩模中形成有特征。图1A示出了衬底100的一部分剖面图,其中该衬底包括层101(例如介电层,如硅氧化物),层101上设有导电晶种层103,如铜层。本领域的技术人员应理解,层101可位于一或多个其他层(未图示)上,其他层可包括半导体材料,如硅(Si)、锗(Ge)、硅锗(SiGe)等。图案化非导电贯穿掩模(也称为掩模层105(如光致抗蚀剂))被提供于晶种层103上,并具有形成于掩模中的多个凹陷特征,使导电晶种层103材料于凹陷特征107及108的底部A处暴露。特征107及108称为贯穿掩模凹陷特征,其贯穿掩模层105形成。
在图1A所示的结构中,特征107及108呈现为彼此靠近设置。在某些实施方案中,独立的凹陷特征109例如可位于离最靠近的凹陷特征108较远距离处。本文所讨论的方法可应用于使金属填入特征107及108以及独立特征109中。通过本文所述的电镀方法,特定特征的相对分隔不一定与特征填充金属的能力有关。
在某些实施方案中,图1A所示的衬底可通过提供具有暴露支撑层101(如介电层)的半导体衬底来生产。导电层(如晶种层103)可通过任何合适方法(如物理气相沉积,PVD),沉积于暴露支撑层101上。接着,掩模层105可通过例如旋转涂布法,沉积于晶种层103上。掩模层105可随后通过光刻技术进行图案化,以限定出贯穿掩模凹陷特征107、108及109。这些凹陷特征的尺寸可根据应用而变化,且通常可具有约5至250微米之间的宽度,以及1:2至15:1之间的深宽比。在某些实施方案中,在大型(例如大于200微米高)柱体应用所需的高电镀速率下达到WID、WIW及WIF量度的可接受的不均匀性可能显得特别困难。
接着,例如通过将衬底100接触一或多个电镀浴,使金属电镀于凹陷特征107、108及190中,以至少部分填充凹陷特征。在某些实施方案中,在进行电镀期间,可通过暴露(如图1A所示)并连接至电源(图未示)的晶种层103,对衬底100施加阴极偏置。可将衬底100放进电镀槽中与阳极110相对,其中阳极110描绘成与实际使用所需相比更接近衬底及光致抗蚀剂。此外,包围衬底100的电解溶液的接触表面包含有待镀于例如晶种层103上的金属离子。可将衬底100浸入电解液中,以开始进行电镀,使金属至少部分地填充到凹陷特征107、108及109内。
用于改善电镀均匀性的方法不一定导致于可接受的沉积速率下达到可接受的特征均匀性。因此,通常需进一步改善例如WID均匀性。另外,越快的电镀速率通常可能导致沉积于凹陷特征中的材料厚度变化增加。因此,为使电镀金属柱体和/或凸块达到所需的目标均匀性,处理条件或参数可能必须在以较慢速率电镀衬底、或以较快速率电镀并随后进行电平坦化(例如,在电解抛光期间,掩模或覆盖衬底表面的某些区域)之间作调整。使用本文所公开的方法可在既定要求的特征均匀度下实现较高产率。
图2所示的处理流程采用第一电镀浴和第二电镀浴。在某些实施方案中,每一镀浴具有不同于另一镀浴的独有的化学组成。两镀浴的各自的组合物使用于同一电镀处理中时,可改善电镀特征的均匀性或均匀性的至少一度量。在某些实例中,选择两镀浴的组合物,以实现电镀金属层的目标均匀性。在某些实施方案中,一或两种镀浴包括金属离子(如铜离子)、溶剂及酸。
传统上,于铜电镀中设计单一镀浴,并通过控制镀浴中的铜及酸浓度以及添加剂包料的选择及添加,以产生可接受的WID、WIW及WIF等级的特征不均匀性。然而,通常难以在大或高的柱体应用通常所需的较高电镀速率下实现可接受的特征不均匀性,或者在某些状况下甚至是不可能的,其中铜迁移限制可能需使用高铜浓度电解液,以避免特征底部处或靠近特征底部电镀失败。不幸地,具有高铜浓度会限制最大酸浓度,因而对WID及WIW有不利的影响。
通过使用多电镀浴,可解决电镀浴中溶液的高浓度铜电解液或酸之间作选择的相关挑战。为达到所需的均匀度等级,可使用多电镀浴,对衬底或晶片上的特征进行电镀。每一电镀浴可配制成具有独特浓度的金属(其拟用于电镀难以达到的特征)及酸,其一起有利地影响WID、WIF及WIW均匀性。例如,开始,可通过使特征与含有例如高铜电解液浓度的第一电镀浴接触,以进行电镀。在电镀期间,高铜浓度也可使铜得以迁移至凹陷的高深宽比特征(如直径60微米,且高240微米)内的本来难以到达的区域。已发现高铜浓度浴会降低WIF不均匀性,但会导致高WID及WIW不均匀性。接着,使特征与具有高酸浓度的第二电镀浴接触,以在电镀期间改善WID及WIW。即使铜迁移不是限制因素,但两种镀浴中的其中一种镀浴可制备成用以优化WIF均匀性(其可通过高铜浓度获得改善),而另一种镀浴则用以优化WID及WIW均匀性(其可通过高酸浓度获得改善)。因此,可连续使用多电镀浴(每一镀浴具有不同于另一镀浴的金属及酸浓度),以电沉积例如大或高柱体(高度超过150微米),尤其是高的高宽比的柱体(例如具有至少约3或至少约4的高度比直径的比率)。此外,可将镀浴配制成使得,电镀持续时间长(例如大于10分钟)不会对总系统开销(如冲洗、转移)及产率造成不利或显著影响。
图2所示的处理流程更进一步说明上述方法,即,使用多浴电镀法,将单一金属(如铜)镀于衬底的特征上。在操作201中,如上所述,提供其上设有贯穿掩模的衬底。该贯穿掩模(如图案化光致抗蚀剂)例如可经由传统技术(如旋转涂布)沉积或涂布于衬底。提供于衬底上的贯穿掩模具有形成于掩模中且将通过电镀填充金属的凹陷特征,如图1A-1D所示。接着,在操作203中,将金属电镀至凹陷到贯穿掩模中的特征内,以部分填充凹陷特征。使衬底的特征与具有限定浓度的金属离子(例如具有酸的溶液中的铜离子)的第一电镀浴接触。溶液中的金属离子浓度可能取决于需将铜离子快速传送深入到贯穿掩模中的高和/或高深宽比特征的需求。在某些实施方案中,可观察到操作203中所进行的电镀处理有些不均匀性。
操作203对应于图1A及1B,其中当晶种层103与第一电镀浴接触并施加电流时,形成于掩模层105中的特征107、108及109便会被金属(如铜)填充。如图1B所示,可观察到特征107、108及109内的金属113高度有些不均匀性,其可能是第一电镀浴的组合物所导致的。如前文总体上所述,该高铜浓度可能进而限制了镀浴中的酸含量,导致观察到WID及WIW不均匀性。
为进一步将图1B所示的电镀金属113不均匀性降至最小,衬底接着与第二电镀浴接触,其中第二电镀浴具有不同于第一电镀浴的组合物,例如,其具相对较高的酸浓度,以改善具有高铜浓度的第一电镀浴所导致的WID及WIW不均匀性。从第二电镀浴电镀补充金属115(如铜),以进一步填充凹陷特征107、108及109,使这些特征之间所观察到的不均匀性可小于当所有电镀皆于第一浴中进行时所产生的不均匀性,如图1B及1C所示。如图1C及1D所示,第二电镀浴于金属113的每一柱体上沉积大致相同量的补充金属115,使每一柱体增高了大致相同的量。该方法不是单独从第一电镀浴的金属113制作柱体,而是使用第二电镀浴于金属113所形成的柱体上沉积补充金属115,其中第二电镀浴具有第一电镀浴所没有的特性。例如,第二电镀浴的组合物可选择用以促进电镀均匀性,而第一电镀浴中的金属离子浓度可选择用以促进电镀速率及效能。在另一示例中,选择第二电镀浴的组合物以改善其中一种不均匀性,而选择第一电镀浴的组合物以改善不同类型的不均匀性。因此,本文所公开的双浴电镀方法可提供每一有策略使用的单个电镀浴的所期望有的特质,例如,第一电镀浴是为了电镀效率,第二镀浴则是为了实现难以达到的高度公差和/或精准的高度目标。
在一些实现方式中,在多浴电镀法中观察到的相对不均匀度等级可用代数方式来解释。例如,可将金属113(来自第一电镀浴)填充特征以于特征中形成柱体时所观察到的不均匀性量化为“x”。同样,可将这些特征接触补充金属115后因电镀所产生的不均匀性量化为“y”。因此,总不均匀度(定义为第一及第二镀浴进行电镀后所观察到的各个不均匀度的相加)可表示为“x+y”。这与单独使用第一镀浴进行两次的连续电镀操作(表示为“x+x=2*x”)形成对照。为了改善单独使用一种镀浴(如第一镀浴)进行电镀的情况,第二电镀浴必须选用小于“x”值的“y”值,以获得“x+y<2*x”的比较关系。
在某些独特实例中,第二电镀浴可能呈现“负”型不均匀性,亦即,第一电镀浴产生既定趋势的不均匀性(例如,在较密集间隔的特征中产生较少的电镀),但第二电镀浴却产生相反趋势的不均匀性(例如,在较分离的特征中产生较少的电镀)。这样的实例显然满足以下标准:x+y<2*x。
在一些实施方案中,操作203和/或205中分别使用的第一和/或第二电镀浴可采用添加剂,其可改变特征的不同表面上的沉积(或电镀)动力学。此外,可在含有一或多个电镀抑制剂和/或一或多个电镀整平剂的溶液中进行电镀。
在操作205中使用第二电镀浴电镀金属后,在操作207中移除掩模层105,以完成图2所示的处理流程。在某些实施方案中,该掩模层105为可用光致抗蚀剂剥离法或其他合适技术移除的光致抗蚀剂。在操作207中移除掩模层105,即可获得具有由金属113形成的多个金属凸块和/或柱体(如图1D所示)的衬底100。此外,如图1D所示,可于随后的蚀刻操作中移除晶种层103。
为了解释与高深宽比特征中电沉积有关的质传(mass transport)问题,图3中描绘了其上设有光致抗蚀剂层303a的衬底301的详细剖面图。特征(如特征311)是以通过特征的深度或高度除以其宽度所算得的深宽比限定。示例性的高深宽比特征包括:窄(相对于其深度)的半导体触点、窄(相对于其深度)的沟槽、和/或高(相对于其宽度)的金属线。
影响这样的高深宽比特征的问题包括,因用于电镀的金属离子(如铜)扩散速率而导致于填充难以到达区域上产生相对的难度。由于共享阴离子,故溶液中金属离子浓度增加会限制镀浴中的酸浓度(将结合图7及8进一步详细解释)。低的酸含量通常会对实现可接受的WID及WIW不均匀性产生相应不利的影响。例如,使用化学过程不同于第一电镀浴的第二电镀浴(如图2操作205所示),可基于优化特定特征参数(如WID及WIW、或WIF)而解决镀浴化学过程选择上的问题。
再者,实现所需特征均匀性的问题通常必须与产率考虑因素(例如,生产设定中的电镀速率)平衡。造成低电镀速率的典型因素可能是源自于各种问题。例如,高电镀速率可能会妨碍于晶片级封装柱体上实现可接受的WID、WIW及WIF不均匀性。电镀速率还受限于“极限电镀速率”,其定义为到达特征表面的所有金属离子(例如铜离子)皆被镀上时的速率点。该极限电镀速率必然受到总体电解溶液(镀浴)中存在的金属离子浓度的影响。受到凹陷特征几何形状影响的金属离子迁移情况也会影响极限电镀速率,例如,高深宽比特征会阻碍金属离子迁移至凹陷特征的底部。
除了受到如上所述的电镀速率影响之外,特征均匀性也会受到其他因素的影响。例如,在其他因素中,高WID及WIW不均匀性通常是高溶液电阻(相对于电镀表面处的表面电阻)所导致的,其因此阻止有效金属通过溶液迁移。为降低WID及WIW不均匀性,可通过使用例如高浓度的酸(如硫酸,H2SO4),使镀浴更具导电性。替代地,可通过添加某些电镀添加剂(如整平剂),使特征的表面电阻增加。与造成高WID及WIW不均匀性的因素相比,高WIF不均匀性可能是由电镀溶液中的低铜离子含量所导致。因此,为降低WIF不均匀性,该处理可使用具有高铜离子浓度(由例如硫酸铜/CuSO4提供)和/或整平添加剂包料(添加至镀浴中)的镀浴。此外,这些添加剂包料可以以降低WID为目的,而其他可能更适合用于降低WIF。更进一步地说,某些金属于酸中的溶解度受限于或受到共享阴离子的影响,例如,共享硫酸根(SO4 -)阴离子的硫酸铜与硫酸。
使用多个连续电镀浴(每一镀浴于组成上有变化,但含有共同的金属离子,如铜离子),可在可接受的电镀速率下进行电镀,同时产生具有可接受程度的WID、WIW及WIF不均匀性的特征,如图1D所示金属113形成的柱体。
金属离子迁移
图3显示铜从具有限定铜浓度的主体溶液305迁移至特征311中,在某些实施方案中,铜浓度范围可为每升电解液约28至60克(g)C2+。将主体溶液305假设为离衬底301或光致抗蚀剂303a无限距离处具有恒定浓度相比之下,溶液与特征311内暴露衬底301的界面处或界面附近具有较低铜浓度其于极限电镀速率下在含电解质的溶液中将不具有铜(零铜)。
将特征311显示为限定高度h以及宽度或直径d。铜离子迁移在特征311的限定部分hc内可由对流来主导,但于特征的其余部分hd中则由扩散所主导。铜迁移由对流主导转变为扩散主导的点主要取决于,特征311上主体电解液305的速率及特征深宽比。例如,较高的主体速率将导致特征内较深的溶液再循环,因此特征的大部分可能由对流铜离子迁移所主导。具有较小直径d的特征311可能具有较高的深宽比,并限制特征内溶液的再循环,因而导致特征的较多部分由扩散来主导铜离子迁移。
在某些实施方案中,使特征311接触图2所示处理流程的操作203中所使用的第一电镀浴后,即形成部分金属柱体307。接着,特征311可与另一主体溶液305(其可对应于操作205中所使用的第二电镀浴)接触,以填充额外的金属309,进而在可接受的WID、WIW及WIF不均匀性下实现上述所需高度。
扩散主导区域(图3中以hd表示)中的铜迁移可通过菲克的扩散第一定律(Fick’sFirst Law of Diffusion)建模:
在上述方程式1中,微分指每单位高度的金属离子(如铜离子)浓度变化,DCu为相对于特征(如图3所示的特征311)内位置的恒定扩散系数或扩散度(diffusioncoefficient或diffusivity),而JCu为“扩散通量”,其量度为每单位面积的每单位时间的物质(如铜)量。扩散通量可以以mol m-2s-1这样的单位表示。适当求解特定竖直高度处的铜浓度得到下列方程式:
在上述方程式2中,CCu代表以hd表示的扩散主导区域中特定高度位置z处的铜浓度,hd取决于特征几何形状。上列方程式2中所示的并且在先前所提到的是指衬底(将于其上进行电镀)上方理论上无限距离处的主体电解液的铜离子浓度。由于hd决定于特征几何形状,故可能需要高以达到可接受的极限电流或极限电镀速率。
图3所示的铜离子迁移描绘于图4所示的图形中,其为距衬底-主体溶液界面(如特征311内衬底301接触主体溶液305的位置)的距离z的函数。表1更进一步提供与图4所示的hd及极限电流的各种组合有关的数据。
表1
如所观察到的,初始主体铜浓度(例如于理论无限距离处)的各种组合可以作为距衬底-主体溶液界面(如CCu及z为“0”处)的距离z的函数影响CCu。如上所述,具有较高深宽比的特征将具有相应较高的扩散主导区域hd,其因而可能需要较高的或以其他方式获得由较高带来的有利结果。例如,与图4所示的线斜率成比例的极限电流于且hd=2以及且hd=1的条件下是相同的,其意指总体的较低铜浓度仍可用于有效地电镀具有较低扩散主导区域的特征。
用于多浴电镀法的处理及镀浴
图5显示与图2至4所述有关的处理流程。图5的处理流程从操作501开始。接着,在操作503中,将形成有特征的部分已制成的电子器件提供于衬底上。该电子器件可为先前所述的贯穿掩模或光致抗蚀剂。随后,通过将特征与具有第一组合物(其具有金属离子)的第一电镀浴接触,使打算进行图5所示电镀的特征用金属(如铜)部分填充。接下来,在操作507中,使衬底接触具有第二组合物(不同于第一组合物)的第二电镀浴。第二电镀浴还具有与第一电镀浴相同的金属离子,并可根据需求配制,以实现可接受的WIF不均匀性,而第一电镀浴则可调整成使WID及WIW优化。然后,在操作511中,将衬底从用于执行操作507的电镀工具中移开,使该处理在操作513结束。
使用如图1-5中概述的多浴方法使得能于电镀处理中的各个部分,针对各种潜在竞争性能量度进行电镀优化。例如,可通过增加电镀浴中的铜含量(因而增加铜浓度),以提高特征底部处极限电流下的最大可能电镀速率。
由于镀于特征中的铜形成了增长柱体(如图1D所示的金属113及形成其上的补充金属115所形成的柱体),铜必需对流和/或扩散的距离成比例减少。因此,相对于电镀处理刚开始时(如图5中操作501,衬底-镀浴界面处的特征内尚未镀覆铜),随着金属柱体增长且铜必需扩散的距离(如hd)减少,此时需要较少的铜。在例如图5所示的操作503和/或图2所示的操作201中提供的衬底开始可在高铜浴(如操作505中所使用的第一电镀浴)中进行电镀,以进入高深宽比特征中难以到达的区域,并且改善WIF不均匀性,这为高铜浓度水平所带来的优势。
在某些实施方案中,操作505中所使用的第一电镀浴可具有每升约85克(g/l)铜离子(Cu,由例如硫酸铜/CuSO4提供)的浓度水平。一般而言,越高的电镀速率会以相应的高速率消耗铜,因此必须使用高铜浓度,以实现高极限沉积或电镀速率。第一电镀浴还可具有浓度为145克/升(g/l)的酸,如硫酸。高酸浓度可增加第一电镀浴的导电度,其将可降低WIW及WID不均匀性。就硫酸铜在硫酸溶液中所形成的电镀浴而言,在约45℃温度下,对于100g/l铜离子,145g/l的酸是最高可接受的酸浓度水平,其不会导致铜形成从溶液沉淀出的硫酸铜结晶,如结合图8A进一步所述的。在某些实施方案中,第一电镀浴可具有浓度为50ppm的氯离子(Cl-),其可协助产生平滑的镀铜表面。此外,在某些实施方案中,可将自陶氏化学公司(Dow Chemical Company)提供的InterviaTM 9000添加剂包料加入第一电镀浴中,以提供所需的WID及WIW表现。InterviaTM 9000添加剂包料可作为抑制剂或加速剂。
使用第一镀浴进行电镀后,一旦电镀通过铜扩散不再是限制因素的时间点(例如,镀覆金属所形成的柱体于特征内达足够高度时),即可接着将衬底移到高酸镀浴中(改善WID及WIW)。因此,可在双浴电镀方式中选择两种不同的铜与酸化学组成,其具有不同的有利特性(如改善WID、WIW或WIF不均匀性、和/或产率相关效能、和/或沉积和/或电镀纯度),以产生优异效果。
在某些实施方案中,在操作507中,所使用的第二电镀浴可具有70g/l铜离子(由硫酸铜提供)的铜浓度。以高电镀速率进行电镀仍需要大量的铜。然而,在操作505中,在使衬底或晶片上的特征接触第一电镀浴后,为了到达较高的镀覆表面,铜无需扩散直到进入特征内。因此,第二电镀浴可使用较低铜浓度。同样地,较低的铜(例如由硫酸铜/CuSO4提供)浓度使得酸浓度能成比例地较高(如190g/l),如图8A及8B中进一步详述的,从而可通过使镀浴更加导电进而改善WIW及WID表现。在某些实施方案中,第二电镀浴可具有50ppm的氯离子(Cl-)浓度。在某些实施方案中,可将由MacDermid Enthone(Platform SpecialtyProducts Corp.的全资子公司)提供的Enthone SC添加剂包料添加至第二电镀浴中,以改善WIF不均匀性。该Enthone SC添加剂包料可作为整平剂。
虽然可使用许多不同的镀浴组成组合,但各个不同实施方案采用水性镀浴,其中第一镀浴具有比第二镀浴高的金属离子浓度,而第二镀浴则具有比第一镀浴高的酸浓度。然而,本领域的技术人员应理解,相反的情况在某些实施方案中也是可行的,例如,第一镀浴具有比第二镀浴低的金属离子浓度,而第二镀浴则具有比第一镀浴低的酸浓度。传统上,在采用镀铜的某些实施方案中,第一镀浴具有介于约24g/l和90g/l之间或介于约40g/l和70g/l之间的铜离子浓度。在这样的实施方案中,第一镀浴可具有介于约-0.34和0.26之间的pH(如60g/L至240g/L硫酸的形式、或溶液中氢离子浓度为0.5M至2.2M),或具有约-0.22至0之间的pH(如110g/L至185g/L硫酸的形式、或溶液中氢离子浓度1.0M至1.7M)。在这些实施方案中,第一镀浴可具有介于约30ppm和100ppm之间或介于约50ppm和80ppm之间的氯离子浓度。在这些实施方案中,第二镀浴可具有不同于第一镀浴但落在以上所提供的相同范围内的铜离子浓度、pH及氯离子浓度。第一镀浴与第二镀浴中的任一者或两者可包括一或多个电镀添加剂。在某些实施方案中,最能降低WIF不均匀性的镀浴(如第二镀浴)具有较高浓度的整平添加剂。在某些实施方案中,用于沉积金属以接触另一表面的镀浴(如第二镀浴)具有可产生高纯度膜的电镀添加剂。添加剂的作用及其示例将于下文讨论中提供。虽然本文所述的实施方案着重于电镀铜,但本公开并不限于铜。其他金属,如镍、钴、锡及锡-银合金,也可利用本文所述的多浴实现方式进行电镀。
除了镀浴组成外,还可于两个电镀操作之间改变其他电镀参数。在某些实施方案中,用于第一电镀浴的电流密度和/或温度不同于用于第二电镀浴的。这些变化可能会直接或间接影响整个电镀质量,例如金属离子在具有给定的酸的溶液中的溶解度可能随温度变化。在某些实施方案中,含有较高金属离子浓度的镀浴(如第一镀浴)中所使用的电流密度可能高于含有较低金属离子浓度的镀浴(如第二镀浴)中所使用的电流密度。在某些实施方案中,含有较高金属离子浓度的镀浴(如第一镀浴)温度可能高于含有较低金属离子浓度的镀浴(如第二镀浴)温度,以获得较高的金属离子溶解度。
图8A显示硫酸铜(CuSO4)及硫酸(H2SO4)在水中的溶解极限图。这些化合物为用于铜电镀的电镀浴的一般组成。铜浓度显示于竖直(y)轴上,而酸浓度显示于水平(x)轴上,两者皆以克(g)/升(l)表示。硫酸铜提供用于镀覆于衬底或晶片上的铜,以形成特征,如图1D所示金属113所形成的柱体。由于硫酸具有相较于铜离子(Cu2+)更易移动的氢离子(H+),因而可增加系统的导电度。
硫酸铜与硫酸共享相同的阴离子,硫酸根离子(SO4 2-),因而限制了同时可在溶液中的硫酸铜与硫酸的量,如图8A所示。硫酸铜于硫酸中的溶解极限也取决于温度,较高温度下可观察到硫酸中有较高的硫酸铜溶解度。虽然可增加硫酸中硫酸铜的溶解极限,但电镀期间较高温度也可能破坏光致抗蚀剂,因此可能不是理想的。并且,超过在给定温度下可能存在于硫酸溶液中的硫酸铜的饱和点,将导致过量的硫酸根与铜离子会形成硫酸铜结晶,其将形成沉淀物。此外,除了会降低可用的铜,硫酸铜结晶沉淀会破坏与本文所述的多浴电镀有关的各种处理设备,如容器、泵和/或过滤器。
虽然硫酸铜和硫酸可以是常用的电解质组合物,但不是唯一可用的组合物,改变一组合物或另一组合物的阴离子(如硫酸根)可影响共溶性。举例来说,甲磺酸(CH3SO3H,亦缩写为MSA)不与硫酸铜(CuSO4)共享阴离子。因此,相较于具有相同酸浓度(例如,通过质量确定)的硫酸(H2SO4)溶液,可有更多的硫酸根溶于甲磺酸溶液中。然而,甲磺酸可能呈现较高的溶液电阻,其会导致特征不均匀性增加。
图8B显示甲磺酸中硫酸铜和硫酸中硫酸铜的曲线图,其中铜浓度(由硫酸铜提供)在竖直(y)轴上,而酸浓度在水平(x)轴上,两者皆以g/L表示。图8B所示的曲线图是根据Choet al.,Electrochem.Solid-State Lett.2011,vol.14iss.5,D52-D56报导的测量数据作成。
不同添加剂包料对WID、WIW及WIF可能会显示不同的效能增进结果。某些添加剂包料可改善一个量度,但牺牲一或两个其他量度。其他则可在三个量度间取得平衡,但无法实现集中单一量度时所带来的效能水平。此外,不同的添加剂包料可能导致镀覆铜中有不同杂质量。可能需要较纯的铜沉积,以将铜-焊料界面处出现例如柯肯德尔空孔(KirkendallVoids)的情况降至最低,这将限制可用的添加剂包料。而且,在某些情况中,高纯度的添加剂包料也可能在WIF方面表现不佳。另外,铜迁移问题或纯度要求会进一步限制特定添加剂包料或其类型的选择,这将于下文进一步详述。下文所讨论的是关于可与所公开的实施方案一起使用的不同类型添加剂的方面。
抑制剂
虽然不希望受限于任何特定理论或作用机制,但相信抑制剂(单独使用或与其他电镀浴添加剂合并使用)是表面动力极限(或极化)化合物,其可造成衬底/电解液界面上的电压降明显增加,尤其是当抑制剂与表面吸附卤化物(氯化物或溴化物)合并使用时。卤化物可作为抑制剂分子与晶片表面之间的化学吸附桥梁。抑制剂既可(1)相对于不具抑制剂区域,增加具有抑制剂区域处的衬底表面的局部极化现象,又可(2)整体地增加衬底表面的极化现象。极化增加(局部和/或整体)对应于电阻率/阻抗增加,因此在特定外加电位下会减慢电镀。
相信,抑制剂并不会显著掺入到沉积或镀覆膜中(例如形成柱体),尽管抑制剂可能通过电镀浴中的电解或化学分解而随着时间缓慢降解。抑制剂通常为相对大的分子,其在许多情况下本质上是聚合物(如聚氧化乙烯、聚氧化丙烯、聚乙二醇、聚丙二醇等)。抑制剂的其他示例包括,带有含硫(S)和/或含氮(N)官能基的聚氧化乙烯及聚氧化丙烯、聚氧化乙烯与聚氧化丙烯的嵌段聚合物等。这些抑制剂可具有直链结构或支链结构或这两种结构。一般来说,市售的抑制剂溶液中同时存在着多种分子量的抑制剂分子。部分由于抑制剂具有大尺寸,因而相较于其他镀浴成分,这些化合物扩散进入凹陷特征会相对较慢。
加速剂
虽然不希望受限于任何特定理论或作用机制,但相信加速剂(单独使用或与其他镀浴添加剂合并使用)有助于局部降低与抑制剂存在有关的极化效应,因而局部增加电沉积或电镀速率。吸附加速剂最集中的区域,极化效应的降低最为明显(即,极化与吸附加速剂的局部表面浓度成函数关系地下降)。加速剂的示例包括,但不限于,二巯基丙磺酸、二巯基乙磺酸、巯基丙磺酸、巯基乙磺酸、聚二硫二丙烷磺酸(SPS,bis-(3-sulfopropyl)disulfide)及其衍生物。虽然加速剂可能变得强力吸附至衬底表面,且通常因电镀反应而无法在侧向表面移动,但加速剂通常不会显著地并入膜中。因此,当金属沉积或镀覆时,加速剂会留在表面上。当凹陷处被填充时,凹陷处内的表面上的局部加速剂浓度会增加。相较于抑制剂,加速剂倾向为较小分子,且显示出更快扩散进凹陷特征中。
整平剂
虽然不希望受限于任何特定理论或作用机制,但相信整平剂(单独使用或与其他镀浴添加剂合并使用)可发挥抑制剂的作用,且在某些实例中可抵消与加速剂有关的去极化作用,尤其是在衬底的暴露部位,如正在处理的晶片的场区域及特征的侧壁处。
整平剂可局部增加衬底的极化/表面电阻,因而减缓整平剂存在区域中的局部电沉积反应。整平剂的局部浓度在某种程度上决定于质传(mass transport)。因此,整平剂主要作用于具有从表面凸出的几何形状的表面结构。该作用使电沉积层的表面“平滑”。相信,在许多实例中,整平剂在衬底表面处以扩散极限速率或接近扩散极限速率的速率进行反应或消耗,因此随着时间推移连续供应整平剂通常有利于保持均匀的电镀条件。
整平剂化合物通常根据其电化学功能及影响而归类为整平剂,且不须特定化学结构或配方。然而,整平剂通常含有一或多个氮、胺、酰亚胺或咪唑,且可能还含有硫官能基。某些整平剂包括一或多个五元和六元环和/或共轭有机化合物衍生物。氮基团可形成环结构的一部分。在含胺整平剂中,胺可为伯烷基或芳基胺、仲烷基或芳基胺、叔烷基或芳基胺或季烷基或芳基胺。此外,胺可为芳基胺或杂环胺。胺的示例包括,但不限于,二烷基胺、三烷基胺、芳基烷基胺、三唑类、咪唑、三唑、四唑、苯并咪唑、苯并三唑、哌啶、吗啉、哌嗪、吡啶、噁唑、苯并噁唑、嘧啶、喹啉及异喹啉。咪唑及吡啶可能特别有用。整平剂的另一示例为健那绿B(Janus Green B)。整平剂化合物还可包括乙氧基。例如,整平剂可包括类似于聚乙二醇或聚氧化乙烯的整体主链,并带有功能性插入链上的胺的片段(如健那绿B)。环氧化物的示例包括,但不限于,环氧卤丙烷(epihalohydrins)(如环氧氯丙烷(epichlorohydrin)及环氧溴丙烷(epibromohydrin))及聚环氧化合物。聚环氧化合物可能特别有用,其具有两个或更多通过含醚键接合在一起的环氧基团。一些整平剂化合物为聚合物,而其他不是。聚合物整平剂化合物的示例包括,但不限于,聚乙烯亚胺、聚酰胺胺(polyamidoamines)、季铵化聚乙烯嘧啶(quaternized poly(vinylpyridine))、及胺与各种环氧化氧(oxygenepoxide)或硫化物的反应产物。非聚合物整平剂的示例为6-巯基-己醇(6-mercapto-hexanol)。整平剂的另一示例为聚乙烯吡咯烷酮(PVP)。
回到图5,本领域的技术人员应理解,如图2及5所示的双浴电镀方法所描述的内容可根据需求延伸至额外的电镀浴(例如,三个分离的镀浴)。因此,操作509整体包括操作505及507两者,以在需要时包括将衬底接触额外电镀浴的额外操作。每一额外电镀浴可具有不同于其他镀浴的化学过程,但会包括用于镀覆的相同金属离子,如铜。
为了在实施多浴电镀法时将产率影响降至最低,可使具有待电镀特征的衬底在单一工具上直接在两个(或更多)镀浴之间转移。因此,衬底在初始电镀处理结束与任何后续电镀处理开始之间保持湿润。例如,Lam Research Corp.(Fremont,CA)所制造的Sabre具有多个电镀槽,其可于单一工具上连接至分开的镀浴。因此,可于单一工具(如Sabre)上,实施多浴电镀法,将对处理产率的影响降至最低,例如,也如图10B所示的处理流程中所述的。然而,若无法如此做,也可使用分开的工具,如图10C所示,尽管此做法可能因为衬底必须经过两次预湿及旋转清洗干燥(SRD)而导致处理产率降低。
已针对大型WLP柱体(例如高度大于约150μm)发展图中所示并描述的方法,其中一般的电镀时间很长(如多于约10分钟)。因此,从一镀浴移到另一镀浴对于整个电镀时间影响极小。无论如何,多浴电镀方法可扩展到其他WLP应用和/或柱体尺寸(如50μm×50μm柱体),其例如仍可实现不均匀性的改进,但从一镀浴到另一镀浴的衬底转移时间可能对处理产率产生较大影响。
使用图2及5所示的处理流程中概述的多浴电镀方法有许多优点。例如,开始在高铜浴中进行电镀,铜扩散进特征不是限制因素。相反,铜可根据需求镀进凹陷的特征中,以形成金属柱体,例如,如图1D所示。接着,当铜必须扩散到特征内的距离变短时(例如完成图5所示的操作505时),换成较低铜且较高酸的电镀浴(如操作507中所使用的第二电镀浴),可帮助改善WIW和WID。因此,通过电镀过程,在开始先集中于WID及WIW表现,随后再针对WIF,这样WID及WIF便可呈现出超过仅使用一电镀浴的改善效果。
WID、WIW及WIF型的特征不均匀性
基于上下文,图6A及6B绘出了晶片601,其放大部分609显示管芯607中形成有特征611。本领域的技术人员能理解,图6A及6B未按尺寸描绘,且可以具有其他形状或方向。按常规,晶片601利用本领域已知方法或处理制得,且可包括具有所需物理性质的物质(如硅)。管芯607(如图6A所示,在方向A至D上延伸遍及整个晶片601)上的集成电路(ICs)制作包含有分别沿水平及竖直线603及605切割晶片601的步骤,这在处理中称为“切割”或分离,其通常是在专用切割工具中进行。接着,如放大部分609所示形成有特征611的管芯607再根据需要进行封装。
与上述先将晶片切成单个电路(称为“管芯”)并且接着进行封装的传统晶片制造工艺相比,WLP在IC仍为晶片一部分时即进行IC封装。维持柱体(例如由图1D所示的金属113形成)的WID、WIW及WIF严格均匀性通常是WLP应用中极为需要的。
图7A至7C中显示WID、WIW及WIF特征不均匀性的细节。如先前所述,WID、WIW及WIF表征特征(例如,由图1D所示金属113形成的柱体)的不均匀性。另外,如所述的,电镀浴中金属与酸的特定化学组成及其相对浓度影响了特征的不均匀性。即,高酸浓度可改善WID及WIW,而高铜浓度可改善WIF。
可如图7A所示计算WID。分别示出了第一管芯707A和第二管芯707A’,其上形成有对应的第一组柱体705A和第二组柱体705A’。测量每一管芯上柱体(如第一管芯707A上的第一组柱体705A)的高度范围变化。线711A在管芯707A上的最低柱体713A顶点处划过第一管芯707A。类似地,线709A在管芯707A上的最高柱体715A顶点处划过第一管芯707A。因此,测得第一管芯707A上柱体高度的第一范围717A为线709A至线711A的距离。类似于计算第一范围717A所述,可测量第二管芯707A’上线709A’至线711A’的距离,以算得第二范围717A’。因此,可在整个晶片上平均第一范围717A与第二范围717A’间的差异(以及于给定晶片上其他管芯上以如第一及第二范围所述的方法算得后续范围),以测得WID。因此,可在整个晶片上评估每个管芯的平均高度变化,以测得WID。
此外,本文所提供的方法可用于改善晶片内不均匀性(WIW),如图7B所示。在一些实施方案中,晶片(如图7B所示包含管芯707B及707B’的晶片701B)的某些区域可能经历了比所需更厚或更薄的电镀。可取得每一管芯的平均特征高度(如第一管芯707B的线713B及第二管芯707B’的线715B’所示,在晶片表面上多个位置处的管芯中的单个特征类型上测量),以测得WIW不均匀性。WIW不均匀性是晶片上所有管芯平均特征高度之间(即,具最高平均高度的管芯与具最低平均高度的管芯之间)的最大差异(范围)。
图7C显示特征内(WIF)不均匀性的计算。在具有多个柱体(如形成于第一管芯707C上的第一柱体705C和第二柱体705C’)的衬底上,计算每一柱体的范围,即柱体最厚部分与柱体最薄部分之间的高度差(一般为柱体中心处与柱体边缘处之间的高度差)。这些范围(晶片的所有特征或其代表样本上)的平均值即为WIF不均匀性。
虽然图7C所示的这些计算结果是针对移除周围贯穿掩模后的柱体,但应当理解,可于掩模移除前类似地计算和/或评估不均匀性。在一些实施方案中,所提的方法可用于提供大型柱体(megapillar)衬底,其具有小于约3%的WIF、小于约10%的WID、小于约4%的WIW及其任何组合(这些提供的值为特征高度的半范围百分比)。
示例性结果
图9A至9C显示多浴电镀方法(如参考图2及5所示)的结果。如前文所述,第一电镀浴(如图9A至9C所示的“镀浴1”,其具有硫酸铜所提供的在具有Dow Intervia 9000添加剂包料的145g/l硫酸中的浓度为85g/l的铜)提供良好的WID及WIW不均匀性表现,如图9及9B所示。第二电镀浴(如图9A至9C所示的“镀浴2”,其具有硫酸铜所提供的在具有Enthone SC添加剂包料的190g/l硫酸中的浓度为70g/l的铜)提供良好的WIF不均匀性表现,如图9C所示。然而,当单独使用时,没有一个镀浴可展现良好的WID、WIW及WIF不均匀性结果。当使用双镀浴时,可观察到WID、WIW及WIF有大幅改善。例如,如图9C所示,相较于单独使用镀浴1,可观察到WIF有18%的改善。据此,多浴电镀方法于所有度量上(如WID、WIW及WIF)展现明显的改善。例如,WID及WIW皆比单独于镀浴2中进行电镀有明显更佳的结果,而WIF则比单独于镀浴1中进行电镀有明显更佳结果。
上下文工作流程
图10A至10C显示本公开实施方案中进行电镀的各种处理。图10A所示的处理1009A可类似传统上使用的单一铜电镀操作(在操作1005A处)。处理开始于操作1001A,将进行处理的衬底或晶片暴露于操作1003A所进行的预湿。该预湿可根据与电镀处理有关的方法或设备进行,如名称为“WETTING PRETREATMENT FOR ENHANCED DAMASCENE METAL FILLING”的美国专利No.:8,962,085以及名称为“METHODS AND APPARATUS FOR WETTINGPRETREATMENT FOR THROUGH RESIST METAL PLATING”的美国专利No.:9,455,139所公开的。接着,在操作1005A中,使晶片与单个铜离子电镀浴接触,随后于操作1007A中进行传统“旋转清洗干燥”(SRD)步骤,以在操作1011A完成处理。如先前所述,使用图10A所示的单浴方法的限制包括,难以优化所有三个量度WID、WIW及WIF,尤其是在高电镀速率下。
图10B显示了图10A所示的单浴电镀处理增加额外铜电镀操作1013B的变化。其余的处理操作1001B至1011B对应于图10A所示并论及的类似操作。图10B所示可具有所有电镀操作,如操作1005B的铜电镀及1013B的额外铜电镀,其在单一电镀工具上的两个双重槽上进行。双重槽指一对共享某些资源(如含有电镀溶液或镀浴的贮槽)的电镀室。在此,以处理1009B来说,这些双重槽可分别包含具有如前述优化WID、WIW及WIF所需的不同组成的镀浴。此外,一般来说,每一双重槽可根据处理需求连接至一或多个其他双重槽。在某些实施方案中,用于执行操作1009B的工具可包括四或八个双重槽,以用于分别包含八或十六个电镀室的配置。当然,实施图10B的实施方案不需要双重槽结构。用于各种双重槽的电镀浴贮槽可填充具有第一组合物的第一电镀浴,其他则填充具有第二组合物的第二电镀浴。如上所述,每一第一及第二电镀浴可具有不同的金属及酸浓度,以使单一金属在全部三个量度WID、WIW及WIF方面实现电镀优化。
除了使用上文谈及并讨论的一或多个双重槽,图10B所示的多浴电镀处理也可在单一(如共享)室中依顺序进行所有电镀操作。例如,第一镀浴可流进该室(未示于图10B)中。可将待电镀的晶片(进行操作1003B的预湿后)浸入室中的第一镀浴,以进行电镀。接着,可将晶片从室中的镀浴移开,以使第一镀浴从室完全排出。在某些实施方案中,例如在镀铜电镀操作1005B与额外铜电镀操作1013B之间,可清洗该室,以移除第一镀浴的残留物。接着,第二镀浴流进室中,其中第二镀浴具有与第一镀浴不同浓度的共享离子,如先前在各种实施方案中所述。随后,再次将晶片插入室中的第二镀浴,以在最后移开晶片前进行额外电镀,并在最后1011B处理结束前,在操作1007B中进行旋转清洗干燥(SRD)步骤。
除了图10B所示的处理1009B所述,通过多浴法的电镀也可扩展至在位于独立工具上的电镀室中进行电镀,如图10C所示,以分别于第一及第二工具上进行整个处理1009C及1009C’。显示于1009C及1009C’中的处理类似于图10A所示处理1009A所示出和讨论的,其差异在于,操作1005C’中所执行的额外铜电镀是由具有不同于用于操作1005C的镀浴组成的镀浴来进行,例如以实现对WID、WIW和WIF的优化。
设备
图11为电沉积设备1100的具体实施方案示意图。在本实施方案中,电沉积设备1100具有成对或呈多个“双重”构型的成套的电镀槽1107,每一电镀槽含有电镀浴。可将电镀槽1107配置成填充有一或多个电镀浴,每一镀浴填充于槽1107中,并具有不同于其余镀浴的化学组成和/或金属离子浓度。此外,所有镀浴可具有相同金属的浓度,以使电镀槽1107可用于沉积相同金属,如铜。除了电镀本身之外,电沉积设备1100可进行各种其他电镀相关处理及子步骤,如旋转清洗、旋转干燥、金属及硅湿蚀刻、无电沉积、预湿及预化学处理、还原、退火、光致抗蚀剂剥除及表面预活化。图11为电沉积设备1100的俯视示意图,图中仅公开单一层或“楼层”(floor),但本领域技术人员可轻易理解,该设备(如购自LamResearch(Fremont,CA)的Sabre工具)可以具有两个或更多个上下“堆叠”的层,每层可以具有相同或不同类型的处理站。
再参考图11,待电镀的衬底1106通常是通过前端装载FOUP 1101运至电沉积设备1100,其于本示例中是通过前端机器手1102,从FOUP载送至电沉积设备1100的主要衬底处理区域,前端机器手1102通过心轴1103以多维度方式驱动,其可取回衬底1106,并将衬底从接取站的一站移动至另一站(该示例中显示二个前端可接取站1104,以及另外二个前端可接取站1108)。前端可接取站1104及1108可包括例如预处理站、旋转清洗干燥(SRD)站。利用机器手轨道1102a,可实现从前端机器手1102的一侧到另一侧的横向移动。每一衬底1106可由通过心轴1103所驱动的杯状/锥状组件(图未示)固持,心轴1103连接至马达(图未示),而马达可连接至安装架1109。本示例中还显示了四个“双重”电镀槽1107,即总数为八个电镀槽1107。系统控制器(图未示)可耦接至电沉积设备1100,以控制电沉积设备1100的部分或全部性能。系统控制器可程序化,或以其他方式装配成可根据本文先前所述处理来执行指令。
系统控制器
在一些实现方式中,控制器是系统的一部分,该系统可以是上述实施例的一部分。这种系统可以包括半导体处理设备,该半导体处理设备包括一个或多个处理工具、一个或多个处理室、用于处理的一个或多个平台和/或具体的处理组件(晶片基座、气流系统等)。这些系统可以与用于控制它们在处理半导体晶片或衬底之前、期间和之后的操作的电子器件一体化。电子器件可以称为“系统控制器”或“控制器”,并且可以控制一个或多个系统的各种元件或子部件。根据处理要求和/或系统的类型,控制器可以被编程以控制本文公开的任何工艺,包括控制处理气体输送、温度设置(例如,加热和/或冷却)、压强设置、真空设置、功率设置、射频(RF)产生器设置、RF匹配电路设置、频率设置、流速设置、流体输送设置、位置及操作设置、晶片转移进出工具和其它转移工具和/或与具体系统连接或通过接口连接的装载锁。
广义而言,控制器可以定义为接收指令、发布指令、控制操作、启用清洁操作、启用端点测量等等的具有各种集成电路、逻辑、存储器和/或软件的电子器件。集成电路可以包括存储程序指令的固件形式的芯片、数字信号处理器(DSP)、定义为专用集成电路(ASIC)的芯片和/或一个或多个微处理器或执行程序指令(例如,软件)的微控制器。程序指令可以是以各种单独设置的形式(或程序文件)传送到控制器的指令,该设置定义用于在半导体晶片或系统上或针对半导体晶片或系统执行特定过程的操作参数。在一些实施方案中,操作参数可以是由工艺工程师定义的用于在制备晶片的一或多个(种)层、材料、金属、氧化物、硅、二氧化硅、表面、电路和/或管芯期间完成一个或多个处理步骤的配方(recipe)的一部分。
在一些实现方式中,控制器可以是与系统集成、耦合或者说是通过网络连接系统或它们的组合的计算机的一部分或者与该计算机耦合。例如,控制器可以在“云端”或者是晶片厂(fab)主机系统的全部或一部分,从而可以允许远程访问晶片处理。计算机可以启用对系统的远程访问以监控制造操作的当前进程,检查过去的制造操作的历史,检查多个制造操作的趋势或性能标准,改变当前处理的参数,设置处理步骤以跟随当前的处理或者开始新的工艺。在一些实施例中,远程计算机(例如,服务器)可以通过网络给系统提供工艺配方,网络可以包括本地网络或互联网。远程计算机可以包括允许输入或编程参数和/或设置的用户界面,该参数和/或设置然后从远程计算机传送到系统。在一些实施例中,控制器接收数据形式的指令,该指令指明在一个或多个操作期间将要执行的每个处理步骤的参数。应当理解,参数可以针对将要执行的工艺类型以及工具类型,控制器被配置成连接或控制该工具类型。因此,如上所述,控制器可以例如通过包括一个或多个分立的控制器而为分布式,这些分立的控制器通过网络连接在一起并且朝着共同的目标(例如,本文所述的工艺和控制)工作。用于这些目的的分布式控制器的一个示例可以是与一个或多个远程集成电路(例如,在平台水平或作为远程计算机的一部分)通信的室上的一个或多个集成电路,它们结合以控制室内的处理。
示例的系统可以包括但不限于等离子体蚀刻室或模块、沉积室或模块、旋转清洗室或模块、金属电镀室或模块、清洁室或模块、倒角边缘蚀刻室或模块、物理气相沉积(PVD)室或模块、化学气相沉积(CVD)室或模块、原子层沉积(ALD)室或模块、原子层蚀刻(ALE)室或模块、离子注入室或模块、轨道室或模块、以及在半导体晶片的制备和/或制造中可以关联上或使用的任何其它的半导体处理系统。
如上所述,根据工具将要执行的一个或多个工艺步骤,控制器可以与一个或多个其它的工具电路或模块、其它工具组件、组合工具、其它工具界面、相邻的工具、邻接工具、位于整个工厂中的工具、主机、另一个控制器、或者在将晶片的容器往来于半导体制造工厂中的工具位置和/或装载口搬运的材料搬运中使用的工具通信。
结论
尽管已为了清楚理解的目的而详述了前述实施方案,但显而易见,可在所附权利要求的范围内实施某些变更及修改。应注意,实施本发明的实施方案的处理、系统、及设备有许多替代方式。因此,应将本发明的实施方案视为说明性的,而非限制性的,且这些实施方案不应受限于本说明书中所提及的细节。
Claims (31)
1.一种将金属电镀至衬底上的部分已制成的电子器件的特征内的方法,该方法包括:
(a)在所述特征接触具有第一组合物且包含所述金属的离子的第一电镀浴时,将所述金属电镀至所述特征中,以通过由下往上填充的机制部分地填充所述特征;
(b)其后,在所述特征接触具有不同于所述第一组合物的第二组合物且包含所述金属的所述离子的第二电镀浴时,将更多所述金属电镀至所述特征中,以进一步填充所述特征;以及
(c)将所述衬底从执行操作(b)的电镀工具中移开。
2.根据权利要求1所述的方法,其中所述金属为铜。
3.根据权利要求1或第2所述的方法,其中所述第一电镀浴和所述第二电镀浴各自都包含酸。
4.根据权利要求3所述的方法,其中所述第一电镀浴仅包含一种类型的溶解阴离子。
5.根据前述权利要求中任一项所述的方法,其中所述第一电镀浴和所述第二电镀浴各自都包含硫酸铜和硫酸。
6.根据权利要求1所述的方法,其中所述第一电镀浴包含两种溶解阴离子。
7.根据权利要求1所述的方法,其中所述第一电镀浴包含硫酸铜和甲磺酸。
8.根据权利要求7所述的方法,其中所述第二电镀浴包含硫酸铜和硫酸,但不含有甲磺酸。
9.根据权利要求1至8中任一项所述的方法,其中所述第一电镀浴具有所述金属的第一浓度的所述离子,而所述第二电镀浴具有所述金属的第二浓度的离子,并且其中所述金属的所述离子的所述第一浓度大于所述金属的所述离子的所述第二浓度。
10.根据权利要求1至8中任一项所述的方法,其中所述第一电镀浴具有所述金属的第一浓度的所述离子,而所述第二电镀浴具有所述金属的第二浓度的离子,并且其中所述金属的所述离子的所述第一浓度小于所述金属的所述离子的所述第二浓度。
11.根据权利要求9所述的方法,其中所述金属为铜,所述金属的离子的所述第一浓度介于约24g/L至90g/L之间,且其中所述金属的离子的所述第二浓度介于约24g/L至90g/L之间。
12.根据权利要求1至11中任一项所述的方法,其中所述第一电镀浴具有第一浓度的酸,而所述第二电镀浴具有第二浓度的酸,并且其中所述酸的第二浓度大于所述酸的第一浓度。
13.根据权利要求1至11中任一项所述的方法,其中所述第一电镀浴具有第一浓度的酸,而所述第二电镀浴具有第二浓度的酸,并且其中所述酸的第二浓度小于所述酸的第一浓度。
14.根据权利要求12所述的方法,其中所述金属为铜,所述第一浓度的酸具有介于约-0.34和0.26之间的pH,并且其中所述第二浓度的酸具有介于约-0.34和0.26之间的pH。
15.根据前述权利要求中任一项所述的方法,其中所述第一电镀浴具有第一添加剂组合物,而所述第二电镀浴具有不同于所述第一添加剂组合物的第二添加剂组合物。
16.根据权利要求15所述的方法,其中相较于所述第二添加剂组合物,所述第一添加剂组合物具有较强的由下往上填充特性。
17.根据权利要求15所述的方法,其中所述第一添加剂组合物包括抑制剂和加速剂。
18.根据权利要求15所述的方法,其中相较于所述第一添加剂组合物,所述第二添加剂组合物具有较强的整平特性。
19.根据前述权利要求中任一项所述的方法,其中在(a)中的所述电镀在第一温度下进行,且其中在(b)中的所述电镀在低于所述第一温度的第二温度下进行。
20.根据前述权利要求中任一项所述的方法,其中在(a)中的所述电镀在第一电流密度下进行,所述第一电流密度低于在(a)期间用于将所述金属电镀至所述特征中的第一极限电流密度,且其中在(b)中的所述电镀在第二电流密度下进行,所述第二电流密度高于第一极限电流密度,但低于在(b)期间用于将所述金属电镀至所述特征中的第二极限电流密度。
21.根据前述权利要求中任一项所述的方法,其还包括:在(b)之后,在所述特征接触具有不同于所述第二组合物的第三组合物且包含所述金属的所述离子的第三电镀浴时,将甚至更多的所述金属电镀到所述特征中。
22.根据前述权利要求中任一项所述的方法,其中操作(a)在第一电镀室中进行,而操作(b)在第二电镀室中进行。
23.根据权利要求22所述的方法,其中所述第一电镀室位于第一电镀工具中,所述第一电镀工具具有由多个电镀室共享的一个或多个站和/或机构,所述多个电镀室包括在所述第一电镀工具中的所述第一电镀室,并且其中所述第二电镀室位于第二电镀工具中,其未共享所述第一电镀工具的所述一个或多个站和/或机构。
24.根据权利要求1至21中任一项所述的方法,其中操作(a)和操作(b)在单一电镀室中进行,并且其中所述第一电镀浴和所述第二电镀浴按顺序流进所述单一电镀室中,以先进行操作(a),随后再进行操作(b)。
25.根据前述权利要求中任一项所述的方法,其中所述特征为所述衬底上的光致抗蚀剂层中的孔洞,且操作(a)及(b)中电镀所述金属在所述孔洞中形成金属柱体。
26.根据权利要求25所述的方法,其中所述金属柱体为晶片级封装的部件。
27.根据权利要求26所述的方法,其还包括:于所述金属柱体与锡银组合物之间形成接触。
28.根据权利要求1至27中任一项所述的方法,其中所述特征为直径或宽度至少为约150微米的孔洞或沟槽。
29.根据权利要求1至27中任一项所述的方法,其中所述特征为直径或宽度至少为约200微米的孔洞或沟槽。
30.根据权利要求1至29中任一项所述的方法,其中所述特征中的至少一些具有介于约1:2和15:1之间的深宽比。
31.根据权利要求1至29中任一项所述的方法,其中所述特征中的至少一些具有至少约3:1的深宽比。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201762574426P | 2017-10-19 | 2017-10-19 | |
US62/574,426 | 2017-10-19 | ||
PCT/US2018/055916 WO2019079199A1 (en) | 2017-10-19 | 2018-10-15 | MULTIBANIC PLACING OF A SINGLE METAL |
Publications (1)
Publication Number | Publication Date |
---|---|
CN111247633A true CN111247633A (zh) | 2020-06-05 |
Family
ID=66170133
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201880068336.8A Pending CN111247633A (zh) | 2017-10-19 | 2018-10-15 | 单一金属的多浴电镀 |
Country Status (5)
Country | Link |
---|---|
US (1) | US20190122890A1 (zh) |
KR (1) | KR20200060522A (zh) |
CN (1) | CN111247633A (zh) |
TW (1) | TWI802603B (zh) |
WO (1) | WO2019079199A1 (zh) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7101608B2 (ja) * | 2018-12-21 | 2022-07-15 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
US20220275531A1 (en) * | 2019-07-26 | 2022-09-01 | Lam Research Corporation | Differential contrast plating for advanced packaging applications |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20030089986A1 (en) * | 2001-11-13 | 2003-05-15 | Daniele Gilkes | Microelectronic device layer deposited with multiple electrolytes |
US20030119311A1 (en) * | 2001-07-20 | 2003-06-26 | Basol Bulent M. | Planar metal electroprocessing |
US20030116439A1 (en) * | 2001-12-21 | 2003-06-26 | International Business Machines Corporation | Method for forming encapsulated metal interconnect structures in semiconductor integrated circuit devices |
US20050045485A1 (en) * | 2003-09-03 | 2005-03-03 | Taiwan Semiconductor Manufacturing Co. Ltd. | Method to improve copper electrochemical deposition |
JP2006225715A (ja) * | 2005-02-17 | 2006-08-31 | Ebara Corp | めっき装置及びめっき方法 |
US20100126872A1 (en) * | 2008-11-26 | 2010-05-27 | Enthone, Inc. | Electrodeposition of copper in microelectronics with dipyridyl-based levelers |
US20110076390A1 (en) * | 2009-09-30 | 2011-03-31 | Tokyo Electron Limited | Methods for multi-step copper plating on a continuous ruthenium film in recessed features |
US20110096138A1 (en) * | 2009-10-27 | 2011-04-28 | Intaglio, Llc | Communication system |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4000796B2 (ja) * | 2001-08-08 | 2007-10-31 | 株式会社豊田自動織機 | ビアホールの銅メッキ方法 |
US20060252254A1 (en) * | 2005-05-06 | 2006-11-09 | Basol Bulent M | Filling deep and wide openings with defect-free conductor |
JP5471276B2 (ja) * | 2009-10-15 | 2014-04-16 | 上村工業株式会社 | 電気銅めっき浴及び電気銅めっき方法 |
US9153449B2 (en) * | 2012-03-19 | 2015-10-06 | Lam Research Corporation | Electroless gap fill |
US9758893B2 (en) * | 2014-02-07 | 2017-09-12 | Applied Materials, Inc. | Electroplating methods for semiconductor substrates |
-
2018
- 2018-10-15 CN CN201880068336.8A patent/CN111247633A/zh active Pending
- 2018-10-15 WO PCT/US2018/055916 patent/WO2019079199A1/en active Application Filing
- 2018-10-15 KR KR1020207014241A patent/KR20200060522A/ko not_active Application Discontinuation
- 2018-10-16 TW TW107136267A patent/TWI802603B/zh active
- 2018-10-19 US US16/165,886 patent/US20190122890A1/en not_active Abandoned
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20030119311A1 (en) * | 2001-07-20 | 2003-06-26 | Basol Bulent M. | Planar metal electroprocessing |
US20030089986A1 (en) * | 2001-11-13 | 2003-05-15 | Daniele Gilkes | Microelectronic device layer deposited with multiple electrolytes |
US20030116439A1 (en) * | 2001-12-21 | 2003-06-26 | International Business Machines Corporation | Method for forming encapsulated metal interconnect structures in semiconductor integrated circuit devices |
US20050045485A1 (en) * | 2003-09-03 | 2005-03-03 | Taiwan Semiconductor Manufacturing Co. Ltd. | Method to improve copper electrochemical deposition |
JP2006225715A (ja) * | 2005-02-17 | 2006-08-31 | Ebara Corp | めっき装置及びめっき方法 |
US20100126872A1 (en) * | 2008-11-26 | 2010-05-27 | Enthone, Inc. | Electrodeposition of copper in microelectronics with dipyridyl-based levelers |
US20110076390A1 (en) * | 2009-09-30 | 2011-03-31 | Tokyo Electron Limited | Methods for multi-step copper plating on a continuous ruthenium film in recessed features |
US20110096138A1 (en) * | 2009-10-27 | 2011-04-28 | Intaglio, Llc | Communication system |
Also Published As
Publication number | Publication date |
---|---|
TWI802603B (zh) | 2023-05-21 |
WO2019079199A1 (en) | 2019-04-25 |
KR20200060522A (ko) | 2020-05-29 |
US20190122890A1 (en) | 2019-04-25 |
TW201929146A (zh) | 2019-07-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20220010446A1 (en) | Electrodeposition of nanotwinned copper structures | |
CN106245073B (zh) | 用金属电化学填充高纵横比的大型凹入特征的方法、水溶液电镀槽溶液、电镀设备以及系统 | |
CN105845558B (zh) | 穿硅通孔填充工艺 | |
KR101509488B1 (ko) | 가열된 기판과 냉각된 전해질을 사용하여 실리콘 관통 전극(tsv)에 구리 칩 대 칩, 칩 대 웨이퍼, 및 웨이퍼 대 웨이퍼 상호연결을 전기증착하는 방법 | |
KR102402042B1 (ko) | 희생적 산화제들을 사용하여 코발트 전기충진을 최적화하는 프로세스 | |
KR102249530B1 (ko) | 충진 및 디펙트 제어를 위한 저 구리 전기도금 용액들 | |
US20230212773A1 (en) | Surface pretreatment for electroplating nanotwinned copper | |
CN112135930B (zh) | 在非铜衬垫层上的铜电填充 | |
KR102343207B1 (ko) | 웨이퍼-레벨-패키징 프로세스 흐름을 위한 전착된 구리의 처리 방법 | |
US20150053565A1 (en) | Bottom-up fill in damascene features | |
TWI513863B (zh) | 銅電鍍組合物及使用此組合物填充半導體基板中之凹洞之方法 | |
KR20220038163A (ko) | 발전된 패키징 애플리케이션을 위한 차동 대비 도금 | |
TWI802603B (zh) | 單一金屬之多浴電鍍 | |
US20230026818A1 (en) | Tsv process window and fill performance enhancement by long pulsing and ramping | |
CN114008251A (zh) | 钴钨膜的电沉积 | |
JP2022550449A (ja) | リップシールプレートアウトを防止するためのウエハ遮蔽 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination |