CN111149206B - 在平台区中具有加厚字线的三维存储器器件及其制造方法 - Google Patents

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Abstract

本公开提供了一种三维存储器器件，三维存储器器件包括位于衬底上方的绝缘层和导电层的交替堆叠体。存储器堆叠结构位于存储器阵列区中，存储器堆叠结构中的每个存储器堆叠结构包括存储器膜和竖直半导体沟道。接触通孔结构位于平台区中并接触导电层中的相应一个导电层。导电层中的每个导电层具有贯穿存储器阵列区的相应第一厚度并包括在平台区内具有大于相应第一厚度的相应第二厚度的接触部分。该接触部分的较大厚度阻止在形成用于形成接触通孔结构的接触通孔腔期间的蚀刻穿过。

Description

在平台区中具有加厚字线的三维存储器器件及其制造方法
相关申请
本申请要求2017年11月15日提交的美国非临时专利申请序列号15/813,579和15/813,625的优先权权益，并且这些申请的全部内容以引用方式并入本文。
技术领域
本公开整体涉及半导体器件领域，并且具体地讲，涉及在平台区中采用加厚字线的三维存储器器件及其制造方法。
背景技术
每个单元具有一个位的三维竖直NAND串在T.Endoh等人的标题为《具有堆叠环绕栅晶体管(S-SGT)结构化单元的新型超高密度存储器》(“Novel Ultra High DensityMemory With A Stacked-Surrounding Gate Transistor(S-SGT)Structured Cell”)，IEDM Proc.(2001)33-36的文章中公开。
发明内容
根据本公开的一个方面，三维存储器器件包括：绝缘层和导电层的交替堆叠体，该绝缘层和导电层的交替堆叠体位于衬底上方，其中导电层中的每个在存储器阵列区中具有相应第一厚度并在阶梯式平台区中具有大于相应第一厚度的相应第二厚度；存储器堆叠结构，该存储器堆叠结构位于存储器阵列区中并竖直地延伸穿过交替堆叠体，其中存储器堆叠结构中的每个存储器堆叠结构包括存储器膜和竖直半导体沟道；以及接触通孔结构，该接触通孔结构位于平台区中并接触导电层中的相应一个导电层。
根据本公开的另一方面，提供了形成三维存储器器件的方法，该方法包括：在衬底上方形成绝缘层和牺牲材料层的交替堆叠体，其中交替堆叠体包括存储器阵列区和平台区，在存储器阵列区中，存在牺牲材料层中的每个，在平台区中，牺牲材料层具有随距衬底的竖直距离而减小的相应横向范围；采用选择性沉积工艺在平台区中的牺牲材料层的物理地暴露的表面上形成自对准材料部分，在选择性沉积工艺中，材料从牺牲材料层的物理地暴露的表面选择性地生长；在存储器阵列区中通过交替堆叠体形成存储器堆叠结构，其中存储器堆叠结构中的每个存储器堆叠结构包括存储器膜和竖直半导体沟道；至少用导电材料层来替换牺牲材料层；以及形成接触通孔结构，该接触通孔结构接触导电材料层中的相应一个导电材料层。
根据本公开的又一方面，提供了形成三维存储器器件，该三维存储器器件包括：绝缘层和导电层的交替堆叠体，该绝缘层和导电层的交替堆叠体包括位于衬底上方的掺杂半导体材料，其中交替堆叠体包括存储器阵列区和平台区，在存储器阵列区中，存在导电层中的每个，在平台区中，导电层具有随距衬底的竖直距离而减小的相应横向范围；存储器堆叠结构，该存储器堆叠结构位于存储器阵列区中并竖直地延伸穿过交替堆叠体，其中存储器堆叠结构中的每个存储器堆叠结构包括存储器膜和竖直半导体沟道；以及接触通孔结构，该接触通孔结构位于平台区中并接触导电层中的相应一个导电层。导电层中的每个贯穿存储器阵列区具有相应第一厚度并包括在平台区内具有大于相应第一厚度的相应第二厚度的接触部分。
根据本公开的再一方面，提供了形成三维存储器器件的方法，该方法包括以下步骤：在衬底上方形成绝缘层和半导体材料层的交替堆叠体，其中交替堆叠体包括存储器阵列区和平台区，在存储器阵列区中，存在半导体材料层中的每个，在平台区中，半导体材料层具有随距衬底的竖直距离而减小的相应横向范围；采用选择性半导体沉积工艺在平台区中的半导体材料层的物理地暴露的表面上形成自对准半导体材料部分，在选择性半导体沉积工艺中，半导体材料从半导体材料层的物理地暴露的表面生长，而不从绝缘层的表面生长；形成后向阶梯式电介质材料部分，该后向阶梯式电介质材料部分包括在自对准半导体材料部分上的阶梯式底表面；在存储器阵列区中通过交替堆叠体形成存储器堆叠结构，其中存储器堆叠结构中的每个存储器堆叠结构包括存储器膜和竖直半导体沟道；以及形成穿过后向阶梯式电介质材料部分的接触通孔结构。
附图说明
图1为根据本公开的第一实施方案的在形成至少一个外围器件、半导体材料层以及栅极电介质层之后的第一示例性结构的示意性竖直剖面图。
图2为根据本公开的第一实施方案的在形成绝缘层和牺牲材料层的交替堆叠体之后的第一示例性结构的示意性竖直剖面图。
图3为根据本公开的第一实施方案的在形成阶梯式平台之后的第一示例性结构的示意性竖直剖面图。
图4为根据本公开的第一实施方案的在形成保形电介质层之后的第一示例性结构的示意性竖直剖面图。
图5为根据本公开的第一实施方案的在形成电介质间隔物之后的第一示例性结构的示意性竖直剖面图。
图6为根据本公开的第一实施方案的在形成自对准电介质材料部分之后的第一示例性结构的示意性竖直剖面图。
图7为根据本公开的第一实施方案的在形成后向阶梯式电介质材料部分之后的第一示例性结构的示意性竖直剖面图。
图8A为根据本公开的第一实施方案的在形成存储器开口和支撑开口之后的第一示例性结构的示意性竖直剖面图。
图8B为图8A的第一示例性结构的俯视图。竖直平面A-A’为图8A的剖面的平面。
图9A至图9H为根据本公开的第一实施方案的直到沉积第二半导体沟道层的处理步骤的第一示例性结构内的存储器开口的顺序示意性竖直剖面图。
图10为根据本公开的第一实施方案的在形成存储器堆叠结构和支撑柱结构之后的第一示例性结构的示意性竖直剖面图。
图11A为根据本公开的第一实施方案的在形成背侧沟槽之后的第一示例性结构的示意性竖直剖面图。
图11B为图11A的第一示例性结构的俯视图。竖直平面A-A’为图11A的示意性竖直剖面图的平面。
图12为根据本公开的第一实施方案的在形成背侧凹陷部之后的第一示例性结构的示意性竖直剖面图。
图13A至图13D为根据本公开的第一实施方案的在形成导电层期间的第一示例性结构的区的顺序竖直剖面图。
图14A为图13D的处理步骤处的第一示例性结构的示意性竖直剖面图。
图14B为图14A的第一示例性结构的俯视图。竖直平面A-A’为图14A的示意性竖直剖面图的平面。
图15A为根据本公开的第一实施方案的在从背侧沟槽内移除沉积的导电材料并形成绝缘间隔物和背侧接触结构之后的第一示例性结构的示意性竖直剖面图。
图15B为图15A的第一示例性结构的区的放大视图。
图16A是根据本公开的第一实施方案的在形成附加接触通孔结构之后的第一示例性结构的示意性竖直剖面图。
图16B是图16A的第一示例性结构的俯视图。竖直平面A-A’为图16A的示意性竖直剖面图的平面。
图17为根据本公开的第二实施方案的在形成自对准电介质材料部分之后的第二示例性结构的示意性竖直剖面图。
图18为根据本公开的第二实施方案的在形成存储器堆叠结构和支撑柱结构之后的第二示例性结构的示意性竖直剖面图。
图19为根据本公开的第二实施方案的在形成背侧凹陷部之后的第二示例性结构的示意性竖直剖面图。
图20为根据本公开的第二实施方案的在形成导电层、形成绝缘间隔物和背侧接触结构并形成附加的接触通孔结构之后的第二示例性结构的示意性竖直剖面图。
图21为第二示例性结构的另选实施方案的示意性竖直剖面图。
图22为根据本公开的第三实施方案的在形成电介质间隔物和自对准导电材料部分之后的第三示例性结构的示意性竖直剖面图。
图23为根据本公开的第三实施方案的在形成存储器堆叠结构和支撑柱结构之后的第三示例性结构的示意性竖直剖面图。
图24为根据本公开的第三实施方案的在形成背侧凹陷部之后的第三示例性结构的示意性竖直剖面图。
图25为根据本公开的第三实施方案的在形成导电材料层、形成绝缘间隔物和背侧接触结构并形成附加的接触通孔结构之后的第三示例性结构的示意性竖直剖面图。
图26为根据本公开的第四实施方案的在形成自对准导电材料部分之后的第四示例性结构的示意性竖直剖面图。
图27为根据本公开的第四实施方案的在形成存储器堆叠结构和支撑柱结构之后的第四示例性结构的示意性竖直剖面图。
图28为根据本公开的第四实施方案的在形成背侧凹陷部之后的第四示例性结构的示意性竖直剖面图。
图29为根据本公开的第四实施方案的在形成导电材料层、形成绝缘间隔物和背侧接触结构并形成附加的接触通孔结构之后的第四示例性结构的示意性竖直剖面图。
图30为根据本公开的第五实施方案的在形成绝缘层和半导体材料层的交替堆叠体之后的第五示例性结构的示意性竖直剖面图。
图31为根据本公开的第五实施方案的在形成电介质间隔物之后的第五示例性结构的示意性竖直剖面图。
图32为根据本公开的第五实施方案的在形成自对准半导体材料部分之后的第五示例性结构的示意性竖直剖面图。
图33为根据本公开的第五实施方案的在形成存储器堆叠结构和支撑柱结构之后的第五示例性结构的示意性竖直剖面图。
图34A为根据本公开的第五实施方案的在形成背侧沟槽之后的第五示例性结构的示意性竖直剖面图。
图34B为图34A的第五示例性结构的俯视图。竖直平面A-A’为图34A的示意性竖直剖面图的平面。
图35A为根据本公开的第五实施方案的在形成背侧凹陷部之后的第五示例性结构的示意性竖直剖面图。
图35B为图35A的第五示例性结构的俯视图。竖直平面A-A’为图35A的示意性竖直剖面图的平面。
图36A为根据本公开的第五实施方案的在形成导电层之后的第五示例性结构的示意性竖直剖面图。
图36B为图36A的第五示例性结构的俯视图。竖直平面A-A’为图36A的示意性竖直剖面图的平面。
图37A为根据本公开的第五实施方案的在从背侧沟槽内移除沉积的导电材料、形成绝缘间隔物和背侧接触结构并形成附加的接触通孔结构之后的第五示例性结构的示意性竖直剖面图。
图37B为图37A的第五示例性结构的俯视图。竖直平面A-A’为图37A的示意性竖直剖面图的平面。
图38为根据本公开的第六实施方案的在形成绝缘层和半导体材料层的交替堆叠体之后的第六示例性结构的示意性竖直剖面图。
图39为根据本公开的第六实施方案的在形成电介质间隔物之后的第六示例性结构的示意性竖直剖面图。
图40为根据本公开的第六实施方案的在形成自对准半导体材料部分之后的第六示例性结构的示意性竖直剖面图。
图41为根据本公开的第六实施方案的在形成存储器堆叠结构和支撑柱结构之后的第六示例性结构的示意性竖直剖面图。
图42A为根据本公开的第六实施方案的在形成背侧沟槽和电介质壁结构之后的第六示例性结构的示意性竖直剖面图。
图42B为图42A的第六示例性结构的俯视图。竖直平面A-A’为图42A的示意性竖直剖面图的平面。
图42C是沿图42B的竖直平面C-C’截取的第六示例性结构的示意性竖直剖面图。
图43A为根据本公开的第六实施方案的在从背侧沟槽内移除沉积的导电材料、形成绝缘间隔物和背侧接触结构并形成附加的接触通孔结构之后的第六示例性结构的示意性竖直剖面图。
图43B为图43A的第六示例性结构的俯视图。竖直平面A-A’为图43A的示意性竖直剖面图的平面。
具体实施方式
如上文所讨论的，本公开涉及在平台区中采用加厚字线的三维存储器器件及其制造方法，其各个方面在下文有所描述。本公开的实施方案可用于形成各种结构，包括多层级存储器结构，其非限制性示例包括半导体器件，诸如包括多个NAND存储器串的三维单体存储器阵列器件。
附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。相同的附图标号表示相同的元件或相似的元件。除非另有说明，具有相同附图标号的元件被假定具有相同的组成。如本文所用，定位在第二元件“上”的第一元件可以定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。
如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区域。例如，层可以定位在连续结构的顶部表面和底部表面之间或在连续结构的顶部表面和底部表面处的任何一对水平平面之间。层可水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。
单体三维存储器阵列是在单个衬底(诸如半导体晶圆)上方形成多个存储器层级而没有居间衬底的存储器阵列。术语“单体”是指阵列的每一级的层直接沉积在阵列的每个下层级的层上。相反，二维阵列可以单独形成，并且然后封装在一起以形成非单体存储器器件。例如，如标题为“三维结构存储器(Three-dimensional Structure Memory)”的美国专利5,915,167中所述，通过在单独的衬底上形成存储器级和垂直地堆叠存储器级来构造非单体堆叠存储器。可在结合前将衬底减薄或从存储器级移除该衬底，但由于存储器级最初是在单独的衬底上方形成的，所以此类存储器不是真正的单体三维存储器阵列。本公开的各种三维存储器器件包括单体三维NAND串存储器器件，并且可以采用本文所述的各种实施方案来制造。
一般来讲，半导体管芯或半导体封装可以包括存储器芯片。每个半导体封装包含一个或多个管芯(例如，一个、两个或四个管芯)。管芯是可独立地执行命令或报告状态的最小单元。每个管芯包含一个或多个平面(通常为一个或两个面)。尽管存在一些限制，但在每个平面上均可发生相同的并发操作。每个平面包含多个块，这些块是可通过单个擦除操作擦除的最小单元。每个块包含多个页，这些页是可被编程的最小单元，即，可在其上执行读取操作的最小单元。
参考图1，示出了根据本公开的第一实施方案的第一示例性结构，其可用于例如制造包含竖直NAND存储器器件的器件结构。第一示例性结构包括衬底(9,10)，该衬底可以是半导体衬底。衬底可包括衬底半导体层9和任选的半导体材料层10。衬底半导体层9可以是半导体晶圆或半导体材料层，并且可以包括至少一种元素半导体材料(例如，单晶硅晶圆或层)、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料，或本领域已知的其他半导体材料。衬底可以具有主表面7，该主表面可以是例如衬底半导体层9的最顶表面。主表面7可以是半导体表面。在一个实施方案中，主表面7可以是单晶半导体表面，诸如单晶半导体表面。
如本文所用，“半导体材料”是指具有在1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的材料。如本文所用，“半导体材料”是指在其中不存在电掺杂剂的情况下具有在1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的材料，并且能够在适当掺杂电掺杂剂时产生具有在1.0S/cm至1.0×105S/cm的范围内的电导率的掺杂材料。如本文所用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或者将电子添加到能带结构内的导带的n型掺杂剂。如本文所用，“导电材料”是指具有大于1.0×105S/cm的电导率的材料。如本文所用，“绝缘体材料”或“电介质材料”是指具有小于1.0×10-6S/cm的电导率的材料。如本文所用，“重掺杂半导体材料”是指以足够高的原子浓度掺杂有电掺杂剂以在被形成为晶体材料时或在通过退火工艺来转换成晶体材料(例如，从初始非晶态开始)的情况下变成导电材料(即，具有大于1.0×105S/cm的电导率)的半导体材料。“掺杂半导体材料”可以是重掺杂半导体材料，或可以是包括呈提供在1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的浓度的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”是指不掺杂有电掺杂物的半导体材料。因此，半导体材料可以是半导体的或导电的，并且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可以是半导体的或导电的，这取决于在其中的电掺杂剂的原子浓度。如本文所用，“金属材料”是指其中包括至少一种金属元素的导电材料。所有电导率测量都在标准条件下进行。
外围电路的至少一个半导体器件700可形成在衬底半导体层9的一部分上。至少一个半导体器件可以包括例如场效应晶体管。例如，可以通过蚀刻衬底半导体层9的部分并在其中沉积电介质材料来形成至少一个浅沟槽隔离结构720。可以在衬底半导体层9上方形成栅极电介质层、至少一个栅极导体层和栅极帽盖电介质层，并且可以随后将其图案化以形成至少一个栅极结构(750,752,754,758)，这些栅极结构中的每一者均可以包括栅极电介质750、栅极电极(752,754)和栅极帽盖电介质758。栅极电极(752,754)可以包括第一栅极电极部分752和第二栅极电极部分754的堆叠。可以通过沉积和各向异性蚀刻电介质衬垫在该至少一个栅极结构(750,752,754,758)周围形成至少一个栅极间隔物756。可以例如通过将该至少一个栅极结构(750,752,754,758)用作掩模结构引入电掺杂剂来在衬底半导体层9的上部部分中形成有源区730。根据需要可以采用附加掩模。有源区730可以包括场效应晶体管的源极区和漏极区。
可以任选地形成第一电介质衬垫761和第二电介质衬垫762。第一电介质衬垫和第二电介质衬垫(761,762)中的每一者均可以包括氧化硅层、氮化硅层和/或电介质金属氧化物层。如本文所用，氧化硅包括二氧化硅以及对于每个硅原子具有多于或小于两个氧原子的非化学计量氧化硅。二氧化硅是优选的。在例示性示例中，第一电介质衬垫761可以是氧化硅层，并且第二电介质衬垫762可以是氮化硅层。外围电路的至少一个半导体器件可以包含随后形成的存储器器件的驱动器电路，其可以包括至少一个NAND器件。
电介质材料诸如氧化硅可以沉积在该至少一个半导体器件上方，并且可以随后被平面化以形成平面化电介质层770。在一个实施方案中，平面化电介质层770的平面化顶表面可以与电介质衬垫(761,762)的顶表面共面。随后，可以从某个区域移除平面化电介质层770和电介质衬垫(761,762)以物理地暴露衬底半导体层9的顶表面。如本文所用，如果表面与真空或气相材料(诸如空气)物理接触，则表面“物理地暴露”。
任选的半导体材料层10(如果存在)可在形成该至少一个半导体器件700之前或之后通过沉积单晶半导体材料(例如，通过选择性外延)形成在衬底半导体层9的顶表面上。沉积的半导体材料可以与衬底半导体层9的半导体材料相同或不同。沉积的半导体材料可以是可用于半导体衬底层9的任何材料，如上所述。半导体材料层10的单晶半导体材料可以与衬底半导体层9的单晶结构外延对准。可以例如通过化学机械平面化(CMP)移除沉积的半导体材料的定位在平面化电介质层770的顶表面上方的部分。在这种情况下，半导体材料层10可以具有与平面化电介质层770的顶表面共面的顶表面。
至少一个半导体器件700的区(即区域)在本文中被称为外围器件区200。随后形成存储器阵列的区在本文中称为存储器阵列区100。用于随后形成导电层的阶梯式平台的接触区300可在存储器阵列区100和外围器件区200之间提供。
参考图2，在衬底(9,10)的顶表面上方形成交替的多个第一材料层(其可以是绝缘层32)和第二材料层(其可以是牺牲材料层42)的堆叠。如本文所用，“材料层”是指包括材料遍及其整体的层。如本文所用，交替的多个第一元件和第二元件是指其中第一元件的实例和第二元件的实例交替的结构。不是交替的多个元件的端部元件的第一元件的每个实例在两侧上邻接第二元件的两个实例，并且不是交替的多个元件的端部元件的第二元件的每个实例在两个端部上邻接第一元件的两个实例。第一元件可以在其间具有相同的厚度，或者可以具有不同的厚度。第二元件可以在其间具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或第二材料层的实例开始，并且可以以第一材料层的实例或第二材料层的实例结束。在一个实施方案中，第一元件的实例和第二元件的实例可以形成在交替的多个元件内周期性地重复的单元。
每个第一材料层包括第一材料，并且每个第二材料层包括与第一材料不同的第二材料。在一个实施方案中，每个第一材料层可为绝缘层32，并且每个第二材料层可为牺牲材料层。在这种情况下，堆叠可以包括交替的多个绝缘层32和牺牲材料层42，并且构成包括绝缘层32和牺牲材料层42的交替层的原型堆叠。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。
交替的多个的堆叠在本文中被称为交替堆叠体(32,42)。在一个实施方案中，交替堆叠体(32,42)可包括由第一材料构成的绝缘层32以及由第二材料构成的牺牲材料层42，其中第二材料不同于绝缘层32的材料。绝缘层32的第一材料可以是至少一种绝缘材料。因此，每个绝缘层32可以是绝缘材料层。可用于绝缘层32的绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或未掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂电介质材料、通常称为高电介质常数(高k)电介质氧化物的电介质金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、电介质金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中，绝缘层32的第一材料可以是氧化硅。
牺牲材料层42的第二材料为可选择性地对于绝缘层32的第一材料移除的牺牲材料。如本文所用，如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。
牺牲材料层42可包括绝缘材料、半导体材料或导电材料。随后可用导电电极替换牺牲材料层42的第二材料，该导电电极可用作例如垂直NAND器件的控制栅极电极。第二材料的非限制性示例包括氮化硅、非晶半导体材料(诸如非晶硅)和多晶半导体材料(诸如多晶硅)。在第一实施方案中，牺牲材料层42可以是包括氮化硅的间隔物材料层，并且可以基本上由氮化硅组成。
在一个实施方案中，绝缘层32可以包括氧化硅，并且牺牲材料层可以包括氮化硅牺牲材料层。可例如通过化学气相沉积(CVD)来沉积绝缘层32的第一材料。例如，如果将氧化硅用于绝缘层32，则可采用原硅酸四乙酯(TEOS)作为CVD过程的前体材料。可形成牺牲材料层42的第二材料，例如CVD或原子层沉积(ALD)。
牺牲材料层42可以被适当地图案化，使得随后通过替换牺牲材料层42形成的导电材料部分可以用作导电电极，诸如随后形成的单体三维NAND串存储器器件的控制栅极电极。牺牲材料层42可包括具有基本上平行于衬底的主表面7延伸的条带形状的部分。
绝缘层32和牺牲材料层42的厚度可在20nm至50nm的范围内，但是可将更小和更大的厚度用于每个绝缘层32和每个牺牲材料层42。绝缘层32和牺牲材料层42对的重复次数可以在2至1,024、通常为8至256的范围内，但是也可以采用更多的重复次数。在一个实施方案中，交替堆叠体(32，42)中的每个牺牲材料层42可以具有在每个相应牺牲材料层42内基本上不变的均一厚度。
虽然本公开采用间隔物材料层是随后被导电层替换的牺牲材料层42的实施方案来描述，但是在此明确设想了其中牺牲材料层形成为导电层的实施方案。在这种情况下，可以省略用导电层替换间隔物材料层的步骤。
任选地，绝缘帽盖层70可形成在交替堆叠体(32,42)上方。绝缘帽盖层70包括与牺牲材料层42的材料不同的电介质材料。在一个实施方案中，绝缘帽盖层70可以包括如上所述可以用于绝缘层32的电介质材料。绝缘帽盖层70可以具有比每个绝缘层32更大的厚度。绝缘帽盖层70可以通过例如化学气相沉积来沉积。在一个实施方案中，绝缘帽盖层70可以是氧化硅层。
参考图3，阶梯式腔体可以在位于存储器阵列区100与外围区200之间的接触区300内形成，该外围区包含用于外围电路的至少一个半导体器件。阶梯式腔体可具有各种阶梯式表面，使得阶梯式腔体的水平横截面形状根据距衬底(9,10)顶表面的竖直距离而逐步变化。在一个实施方案中，可通过重复执行一组处理步骤来形成阶梯式腔体。该组处理步骤可包括例如第一类型的蚀刻工艺和第二类型的蚀刻工艺，该第一类型的蚀刻工艺使腔体深度垂直地增加了一级或多级，该第二类型的蚀刻工艺横向扩展在第一类型的随后的蚀刻工艺中要垂直地蚀刻的区。如本文所用，包括交替多个的结构的“层级”被定义为在结构内一对第一材料层和第二材料层的相对位置。
在形成阶梯式腔体之后，交替堆叠体(32,42)的外围部分在形成阶梯式腔体之后可具有阶梯式表面。如本文所用，“阶梯式表面”是指包括至少两个水平表面和至少两个垂直表面的一组表面，使得每个水平表面邻接从水平表面的第一边缘向上延伸的第一垂直表面，并且邻接从水平表面的第二边缘向下延伸的第二垂直表面。“阶梯式腔体”是指具有阶梯式表面的腔体。
通过形成阶梯式腔体来在接触区300内形成平台区。在交替堆叠体(32，42)内除最顶部牺牲材料层42之外的每个牺牲材料层42比在交替堆叠体(32，42)内的任何覆盖牺牲材料层42横向延伸得远。平台区域包括交替堆叠体(32,42)的阶梯式表面，该阶梯式表面从交替堆叠体(32,42)内的最底层持续延伸至交替堆叠体(32,42)内的最顶层。牺牲材料层42具有相应横向范围，该相应横向范围根据在平台区中距衬底(9,10)的竖直距离而减小。
参考图4，保形电介质层122L形成在平台区中的交替堆叠体(32,42)的阶梯式表面上、绝缘帽盖层70上方和位于外围器件区200中的物理地暴露的表面上方。保形电介质层122L包括与牺牲材料层42的材料不同的电介质材料。在第一实施方案中，保形电介质层122L包括与氮化硅不同的电介质材料。例如，保形电介质层122L可以包括氧化硅或电介质金属氧化物(诸如氧化铝)。可以通过诸如化学气相沉积或原子层沉积的保形沉积工艺来沉积保形电介质层122L。保形电介质层122L的厚度可以具有在3nm至30nm的范围内的厚度，诸如从5nm至10nm，但是也可以采用更小和更大的厚度。
参考图5，可以执行各向异性蚀刻工艺以移除保形电介质层122L的水平部分。牺牲材料层42的水平表面可以用作各向异性蚀刻工艺的停止表面。保形电介质层122L的每个剩余竖直部分构成电介质间隔物122。在竖直相邻的绝缘层32和上面牺牲材料层42对的侧壁上(即，在每个台阶的侧壁上)形成电介质间隔物122。因此，每个电介质间隔物122接触相邻下面绝缘层32和上面牺牲材料层42对的竖直重合的侧壁。在一个实施方案中，在平台区中的牺牲材料层的每个侧壁的区域的多于90％可以由电介质间隔物122中的相应一个电介质间隔物接触。在平台区中的绝缘层32的每个侧壁的区域的100％可以由电介质间隔物122中的相应一个电介质间隔物接触。
参考图6，采用选择性沉积工艺在平台区中的牺牲材料层42的物理地暴露的表面上形成自对准材料部分142。在选择性沉积工艺中，材料从牺牲材料层42的物理地暴露的表面生长，而不从电介质间隔物122的表面生长。自对准材料部分142可以包括随后被移除的牺牲材料部分。在第一实施方案中，牺牲材料层42可以包括氮化硅，绝缘层32可以包括氧化硅或电介质金属氧化物，并且选择性沉积工艺从牺牲材料层42的氮化硅表面沉积自对准氮化硅部分作为自对准材料部分142，而不从绝缘层32的被电介质间隔物122和牺牲材料层42覆盖的表面生长氮化硅。在这种情况下，可以采用在牺牲材料层42的氮化硅表面与电介质间隔物122的氧化硅表面或电介质金属氧化物表面之间的针对氮化硅的沉积的温育时间差值来引发从牺牲材料层42的氮化硅表面沉积自对准氮化硅部分，而不从电介质间隔物122的表面生长氮化硅。任选地，当氮化硅材料在电介质间隔物122的顶表面上方横向地生长时，自对准材料部分142的端部部分也可以形成在电介质间隔物122的顶表面上方。任选的端部部分可以具有弯曲表面，并且其厚度小于自对准材料部分142的剩余部分的厚度。
在氮化硅表面上的氮化硅的成核的温育时间基本上为零，而在氧化硅表面或电介质金属氧化物上的氮化硅的成核的温育时间为非零。在一个实施方案中，反应物的物类、沉积温度和反应物的分压可以被选择以增加在电介质间隔物122的表面上的温育时间。例如，可以采用采用氨以及硅烷和二氯硅烷中的至少一种的等离子体增强原子层沉积(PEALD)工艺用于选择性沉积工艺，该选择性沉积工艺仅在牺牲材料层42的物理地暴露的表面上沉积氮化硅。另选地，可以通过选择性低压化学气相沉积(LPCVD)来选择性地沉积氮化硅。选择性沉积工艺的持续时间可以被选择为小于在电介质间隔物122的表面上的氮化硅的温育时间，从而避免从电介质间隔物122的表面生长氮化硅。任选地，可以执行氮化硅回蚀刻工艺以移除在电介质间隔物122的表面上的任何成核。任选地，沉积步骤和回蚀刻步骤可以重复多次以沉积自对准材料部分142。自对准材料部分142的厚度可以在1nm至20nm诸如2nm至15nm和/或5nm至10nm的范围内，但是也可以采用更小和更大的厚度。
参考图7，通过在其中沉积电介质材料，可以在阶梯式腔体中形成后向阶梯式电介质材料部分65(即，绝缘填充材料部分)。例如，电介质材料诸如氧化硅可沉积在阶梯式腔体中。可例如通过化学机械平面化(CMP)从绝缘帽盖层70的顶表面上方移除沉积的电介质材料的多余部分。填充阶梯式腔体的沉积的电介质材料的剩余部分构成后向阶梯式电介质材料部分65。如本文所用，“后向阶梯式”元件是指具有阶梯式表面和根据距衬底的在其上存在有该元件的顶表面的竖直距离而单调地增加的水平横截面积的元件。如果将氧化硅用于后向阶梯式电介质材料部分65，则后向阶梯式电介质材料部分65的氧化硅可掺杂有掺杂剂或者可不掺杂有掺杂剂，诸如B、P和/或F。
任选地，可以通过绝缘帽盖层70和位于漏极选择层级处的牺牲材料层42的子集形成漏极选择层级隔离结构(未示出)。可以例如通过形成漏极选择层级隔离沟槽并且用电介质材料诸如氧化硅填充漏极选择层级隔离沟槽来形成漏极选择层级隔离结构。可从绝缘帽盖层70的顶表面上方移除电介质材料的多余部分。
可以在电介质间隔物122的侧壁上形成后向阶梯式电介质材料部分65。每个电介质间隔物122可以接触后向阶梯式电介质材料部分65的相应侧壁。此外，后向阶梯式电介质材料部分65可以接触每个自对准材料部分142。自对准材料部分142中的每个可以包括水平表面以及接触后向阶梯式电介质材料部分65的相应底表面的锥形或弯曲表面。牺牲材料层42由自对准材料部分142和电介质间隔物122与后向阶梯式电介质材料部分65横向地且竖直地间隔。
参考图8A和图8B，包括至少光致抗蚀剂层的光刻材料堆叠(未示出)可以形成在绝缘帽盖层70和后向阶梯式电介质材料部分65上方，并且可以被光刻图案化以在其中形成开口。开口包括形成在存储器阵列区域100上方的第一组开口和形成在接触区域300上方的第二组开口。光刻材料堆叠中的图案可以通过采用图案化光刻材料堆叠作为蚀刻掩模的至少一种各向异性蚀刻穿过绝缘帽盖层70或后向阶梯式电介质材料部分65，并且穿过交替堆叠体(32,42)进行转移。图案化的光刻材料堆叠中开口下方的交替堆叠体(32，42)的部分被蚀刻以形成存储器开口49和支撑开口19。如本文所用，“存储器开口”是指其中随后在其中形成存储器元件诸如存储器堆叠结构的结构。如本文所用，“支撑开口”是指其中随后形成机械支撑其他元件的支撑结构(诸如支撑柱结构)的结构。存储器开口49穿过绝缘帽盖层70和存储器阵列区100中的交替堆叠体(32,42)的整体形成。支撑开口19穿过后向阶梯式电介质材料部分65以及交替堆叠体(32,42)的位于接触区域300中阶梯式表面下方的部分来形成。
存储器开口49延伸穿过交替堆叠体(32，42)的整体。支撑开口19延伸穿过在交替堆叠体(32，42)内的层的子集。用于蚀刻穿过交替堆叠体(32，42)的材料的各向异性蚀刻工艺的化学属性可交替以优化交替堆叠体(32，42)中第一材料和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。存储器开口49和支撑开口19的侧壁可以是基本上垂直的，或者可以是锥形的。随后可例如通过灰化来移除图案化的光刻材料堆叠。
存储器开口49和支撑开口19可以从交替堆叠体(32,42)的顶表面至少延伸到包括半导体材料层10的最顶表面的水平平面。在一个实施方案中，在半导体材料层10的顶表面物理地暴露在每个存储器开口49和每个支撑开口19的底部处之后，可以任选地执行对半导体材料层10的过蚀刻。过蚀刻可在移除光刻材料堆叠之前或之后执行。换句话讲，半导体材料层10的凹陷表面可从半导体材料层10的未凹陷顶表面竖直地偏移凹陷深度。凹陷深度可以在例如1nm至50nm的范围内，尽管也可以采用更小和更大的深度。过蚀刻是任选的并且可以省略。如果不执行过蚀刻，存储器开口49和支撑开口19的底表面可以与半导体材料层10的最顶表面共面。
存储器开口49和支撑开口19中的每一者可包括基本上垂直于衬底的最顶表面延伸的侧壁(或多个侧壁)。可以在存储器阵列区域100中形成存储器开口49的二维阵列。可以在接触区域300中形成支撑开口19的二维阵列。在一个实施方案中，支撑开口19中的每个可以竖直地延伸穿过至少一个自对准材料部分142。在一个实施方案中，支撑开口19中的至少一个可以竖直地延伸穿过自对准材料部分142中的仅一个。另选地或另外地，支撑开口19中的至少一个可以竖直地延伸穿过一对相应自对准材料部分142。衬底半导体层9和半导体材料层10共同构成衬底(9，10)，衬底可以是半导体衬底。另选地，可以省略半导体材料层10，并且存储器开口49和支撑开口19可以延伸到衬底半导体层9的顶表面。
图9A至图9H示出了存储器开口49中的结构变化，该存储器开口是图8A和图8B的示例性结构中的存储器开口49中的一个。相同的结构变化同时发生在每个其他存储器开口49和每个支撑开口19中。
参考图9A，示出了图8A和图8B的示例性器件结构中的存储器开口49。存储器开口49延伸穿过绝缘帽盖层70、交替堆叠体(32,42)，并且任选地延伸到半导体材料层10的上部部分中。在该处理步骤中，每个支撑开口19可延伸穿过后向阶梯式电介质材料部分65、交替堆叠体(32,42)中的层的子集，并且任选地穿过半导体材料层10的上部部分。每个存储器开口的底表面相对于半导体材料层10的顶表面的凹陷深度可在0nm至30nm的范围内，但是也可采用更大的凹陷深度。任选地，牺牲材料层42可以例如通过各向同性蚀刻部分地横向凹陷以形成横向凹陷部(未示出)。
参考图9B，任选的基座沟道部分11可以例如通过选择性外延形成在每个存储器开口49和每个支撑开口19的底部部分处。每个基座沟道部分11包括与半导体材料层10的单晶半导体材料外延对准的单晶半导体材料。在一个实施方案中，基座沟道部分11可掺杂有与半导体材料层10相同的导电类型的电掺杂剂。在一个实施方案中，每个基座沟道部分11的顶表面可形成在包括牺牲材料层42的顶表面的水平平面的上方。在这种情况下，通过用相应导电材料层替换定位在包括基座沟道部分11的顶表面的水平平面的下方的每个牺牲材料层42，可随后形成至少一个源极选择栅极电极。基座沟道部分11可以是晶体管沟道的随后将在衬底(9,10)中形成的源极区和随后将在存储器开口49的上部部分中形成的漏极区之间延伸的部分。存储器腔体49'存在于基座沟道部分11上方的存储器开口49的未填充部分中。在一个实施方案中，基座沟道部分11可包括单晶硅。在一个实施方案中，基座沟道部分11可具有第一导电类型的掺杂，该第一导电类型与基座沟道部分接触的半导体材料层10的导电类型相同。如果不存在半导体材料层10，则基座沟道部分11可直接形成在衬底半导体层9上，其可具有第一导电类型的掺杂。
参考图9C，包括阻挡电介质层52、电荷存储层54、隧穿电介质层56和任选的第一半导体沟道层601的层堆叠体可以顺序地沉积在存储器开口49中。
阻挡电介质层52可以包括单个电介质材料层或多个电介质材料层的堆叠体。在一个实施方案中，阻挡电介质层可以包括电介质金属氧化物层，其基本上由电介质金属氧化物组成。如本文所用，电介质金属氧化物是指包括至少一种金属元素和至少氧的电介质材料。电介质金属氧化物可以基本上由至少一种金属元素和氧组成，或可以基本上由至少一种金属元素、氧和至少一种非金属元素诸如氮组成。在一个实施方案中，阻挡电介质层52可以包括具有大于7.9的电介质常数(即，具有大于氮化硅的电介质常数的电介质常数)的电介质金属氧化物。
电介质金属氧化物的非限制性示例包括氧化铝(Al2O3)、氧化铪(HfO2)、氧化镧(LaO2)、氧化钇(Y2O3)、氧化钽(Ta2O5)、其硅酸盐、其氮掺杂化合物、其合金及其堆叠体。可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、脉冲激光沉积(PLD)、液体源雾化化学沉积或其组合来沉积电介质金属氧化物层。电介质金属氧化物层的厚度可以在1nm至20nm的范围内，但是也可以采用更小和更大的厚度。随后，电介质金属氧化物层可以用作电介质材料部分，其阻挡所存储的电荷泄漏到控制栅极电极。在一个实施方案中，阻挡电介质层52包括氧化铝。在一个实施方案中，阻挡电介质层52可以包括具有不同的材料组成的多个电介质金属氧化物层。
另选地或除此之外，阻挡电介质层52可以包括电介质半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或其组合。在一个实施方案中，阻挡电介质层52可以包括氧化硅。在这种情况下，阻挡电介质层52的电介质半导体化合物可以通过保形沉积方法(诸如低压化学气相沉积、原子层沉积或其组合)来形成。电介质半导体化合物的厚度可以在1nm至20nm的范围内，但是也可以采用更小和更大的厚度。另选地，可以省略阻挡电介质层52，并且可以在随后要形成的存储器膜的表面上形成背侧凹陷部之后形成背侧阻挡电介质层。
随后，可形成电荷存储层54。在一个实施方案中，电荷存储层54可以是包括电介质电荷捕获材料(例如其可以是氮化硅)的电荷捕获材料的连续层或图案化的分立部分。另选地，电荷存储层54可包括导电材料(诸如掺杂多晶硅或金属材料)的连续层或图案化的分立部分，该导电材料例如通过在横向凹陷部内形成为牺牲材料层42而被图案化成多个电隔离部分(例如浮栅)。在一个实施方案中，电荷存储层54包括氮化硅层。在一个实施方案中，牺牲材料层42和绝缘层32可具有垂直地重合的侧壁，并且电荷存储层54可形成为单个连续层。
在另一个实施方案中，牺牲材料层42可相对于绝缘层32的侧壁横向凹陷，并且可采用沉积工艺和各向异性蚀刻工艺的组合来将电荷存储层54形成为垂直地间隔开的多个存储器材料部分。虽然采用其中电荷存储层54是单个连续层的实施方案描述了本公开，但是本文中明确地构想其中电荷存储层54被垂直地间隔开的多个存储器材料部分(其可以是电荷捕获材料部分或电隔离的导电材料部分)替换的实施方案。
电荷存储层54可以形成为均匀组成的单个电荷存储层，或者可以包括多个电荷存储层的堆叠体。多个电荷存储层(如果采用的话)可以包括多个间隔开的浮栅材料层，该多个间隔开的浮栅材料层包含导电材料(例如，金属诸如钨、钼、钽、钛、铂、钌及其合金，或金属硅化物诸如硅化钨、硅化钼、硅化钽、硅化钛、硅化镍、硅化钴或其组合)和/或半导体材料(例如，包括至少一种元素半导体元件或至少一种化合物半导体材料的多晶或非晶半导体材料)。另选地或除此之外，电荷存储层54可包括绝缘电荷捕获材料，诸如一个或多个氮化硅链段。另选地，电荷存储层54可包括导电纳米粒子，诸如金属纳米粒子，其可以是例如钌纳米粒子。电荷存储层54可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或用于在其中存储电荷的任何合适沉积技术形成。电荷存储层54的厚度可以在2nm至20nm的范围内，但是也可以采用更小和更大的厚度。
隧穿电介质层56包括电介质材料，可以在合适电偏压条件下穿过该电介质材料来执行电荷隧穿。可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿，这取决于待形成的单体三维NAND串存储器器件的操作模式。隧穿电介质层56可以包括氧化硅、氮化硅、氮氧化硅、电介质金属氧化物(诸如氧化铝和氧化铪)、电介质金属氮氧化物、电介质金属硅酸盐、其合金和/或其组合。在一个实施方案中，隧穿电介质层56可以包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠体，该堆叠体通常被称为ONO堆叠体。在一个实施方案中，隧穿电介质层56可以包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿电介质层56的厚度可以在2nm至20nm的范围内，但是也可以采用更小和更大的厚度。
任选的第一半导体沟道层601包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，第一半导体沟道层601包括非晶硅或多晶硅。第一半导体沟道层601可以通过诸如低压化学气相沉积(LPCVD)的保形沉积方法形成。第一半导体沟道层601的厚度可以在2nm至10nm的范围内，但是也可以采用更小和更大的厚度。存储器腔体49'形成在每个存储器开口49的未填充有沉积的材料层(52,54,56,601)的体积中。
参考图9D，采用至少一种各向异性蚀刻工艺顺序地各向异性蚀刻任选的第一半导体沟道层601、隧穿电介质层56、电荷存储层54、阻挡电介质层52。可以通过至少一个各向异性蚀刻工艺移除定位在绝缘帽盖层70的顶表面上方的第一半导体沟道层601、隧穿电介质层56、电荷存储层54和阻挡电介质层52的部分。此外，可移除第一半导体沟道层601、隧穿电介质层56、电荷存储层54和阻挡电介质层52的在每个存储器腔体49'的底部处的水平部分，以在其剩余部分中形成开口。可以通过采用相应蚀刻化学物质的相应各向异性蚀刻工艺来蚀刻第一半导体沟道层601、隧穿电介质层56、电荷存储层54和阻挡电介质层52中的每一者，该蚀刻化学物质对于各种材料层可以相同或不同。
第一半导体沟道层601的每个剩余部分可以具有管状构型。电荷存储层54可包括电荷捕获材料或浮栅材料。在一个实施方案中，每个电荷存储层54可包括在编程时存储电荷的电荷存储区的竖直堆叠体。在一个实施方案中，电荷存储层54可为电荷存储层，其中与牺牲材料层42相邻的每个部分构成电荷存储区。
基座沟道部分11的表面(或在不采用基座沟道部分11的情况下的半导体材料层10的表面)可穿过第一半导体沟道层601、隧穿电介质层56、电荷存储层54和阻挡电介质层52物理地暴露在开口下面。任选地，在每个存储器腔体49'的底部处的物理地暴露的半导体表面可竖直地凹陷，使得在存储器腔体49'下面的凹陷半导体表面竖直地从基座沟道部分11(或在不采用基座沟道部分11的情况下的半导体衬底层10)的最顶表面偏移凹陷距离。隧穿电介质层56定位在电荷存储层54上方。存储器开口49中的一组阻挡电介质层52、电荷存储层54和隧穿电介质层56构成存储器膜50，存储器膜包括多个电荷存储区(如实施为电荷存储层54)，多个电荷存储区通过阻挡电介质层52和隧穿电介质层56与围绕材料绝缘。在一个实施方案中，第一半导体沟道层601、隧穿电介质层56、电荷存储层54和阻挡电介质层52可以具有竖直重合的侧壁。
参考图9E，第二半导体沟道层602可以直接地沉积在基座沟道部分11的半导体表面上或半导体衬底层10上(如果基座沟道部分11被省略的话)，并且直接地沉积在第一半导体沟道层601上。第二半导体沟道层602包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，第二半导体沟道层602包括非晶硅或多晶硅。第二半导体沟道层602可以通过诸如低压化学气相沉积(LPCVD)的保形沉积方法形成。第二半导体沟道层602的厚度可以在2nm至10nm的范围内，但是也可以采用更小和更大的厚度。第二半导体沟道层602可以部分地填充每个存储器开口中的存储器腔体49’，或者可以完全地填充每个存储器开口中的腔体。
第一半导体沟道层601和第二半导体沟道层602的材料共同称为半导体沟道材料。换句话说，半导体沟道材料是第一半导体沟道层601和第二半导体沟道层602中的所有半导体材料的集合。
参考图9F，在每个存储器开口中的存储器腔体49’未被第二半导体沟道层602完全地填充的情况下，可以将电介质核心层62L沉积在存储器腔体49’中以填充每个存储器开口内的存储器腔体49’的任何剩余部分。电介质核心层62L包括电介质材料诸如氧化硅或有机硅酸盐玻璃。可通过保形沉积方法诸如低压化学气相沉积(LPCVD)或者通过自平坦化沉积工艺诸如旋涂来沉积电介质核心层62L。
参考图9G，可以例如通过从绝缘帽盖层70的顶表面上方进行凹陷蚀刻来移除电介质核心层62L的水平部分。电介质核心层62L的每个剩余部分构成电介质核心62。此外，第二半导体沟道层602的位于绝缘帽盖层70的顶表面上方的水平部分可以通过可采用凹陷蚀刻或化学机械平面化(CMP)的平面化工艺移除。第二半导体沟道层602的每个剩余部分可以整体定位在存储器开口49内或者全部定位在支撑开口19内。
第一半导体沟道层601和第二半导体沟道层602的每个邻接对可共同形成竖直半导体沟道60，当包括竖直半导体沟道60的竖直NAND器件接通时，电流可流过该竖直半导体沟道。隧穿电介质层56被电荷存储层54包围，并且横向围绕竖直半导体沟道60的部分。每组邻接的阻挡电介质层52、电荷存储层54和隧穿电介质层56共同构成存储器膜50，存储器膜可以以宏观保留时间存储电荷。在一些实施方案中，在该步骤处在存储器膜50中可不存在阻挡电介质层52，并且可以在形成背侧凹陷部之后随后形成阻挡电介质层。如本文所用，宏观保留时间是指适于作为永久性存储器器件的存储器器件的操作的保留时间，诸如超过24小时的保留时间。
参考图9H，每个电介质核心62的顶表面可以进一步凹陷入每个存储器开口内，例如通过凹陷蚀刻到介于绝缘帽盖层70的顶表面与绝缘帽盖层70的底表面之间的深度。可通过将掺杂半导体材料沉积在电介质核心62上方的每个凹陷区内来形成漏极区63。漏极区63可以具有与第一导电类型相反的第二导电类型的掺杂。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。漏极区63的掺杂剂浓度可以在5.0×1019/cm3至2.0×1021/cm3的范围内，尽管也可以采用更小和更大的掺杂剂浓度。掺杂半导体材料可以是例如掺杂的多晶硅。可例如通过化学机械平坦化(CMP)或凹陷蚀刻从绝缘帽盖层70的顶表面上方移除沉积半导体材料的多余部分，以形成漏极区63。
存储器开口49内的存储器膜50和竖直半导体沟道60的每个组合构成存储器堆叠结构55。存储器堆叠结构55是半导体沟道、隧穿电介质层、体现为电荷存储层54的部分的多个存储器元件以及可选的阻挡电介质层52的组合。
参考图10，示出了在存储器开口49和支撑开口19内分别形成存储器开口填充结构58和支撑柱结构20之后的示例性结构。基座沟道部分11(如果存在)、存储器堆叠结构55、电介质核心62和存储器开口49内的漏极区63的每个组合在本文中被称为存储器开口填充结构58。可以在图8A和图8B的结构的每个存储器开口49内形成存储器开口填充结构58的实例。可以在图8A和图8B的结构的每个支撑开口19内形成支撑柱结构20的实例。每个支撑开口19内的基座沟道部分11(如果存在的话)、存储器膜50、竖直半导体沟道60、电介质核心62和漏极区63的每种组合填充相应的支撑开口19并且构成支撑柱结构20。
每个存储器堆叠结构55包括竖直半导体沟道60，该竖直半导体沟道可包括多个半导体沟道层(601,602)和存储器膜50。存储器膜50可包括横向围绕竖直半导体沟道60的隧穿电介质层56以及横向围绕隧穿电介质层56(如实施为存储器材料层54)和可选的阻挡电介质层52的电荷存储区域的竖直堆叠体。虽然使用所示出的用于存储器堆叠结构的构型来描述本公开，但是本公开的方法可以应用于包括用于存储器膜50和/或用于竖直半导体沟道60的不同层堆叠体或结构的另选存储器堆叠结构。
可以在接触区300中形成支撑柱结构20的二维阵列。在一个实施方案中，支撑柱结构20中的每个可以竖直地延伸穿过至少一个自对准材料部分142。在一个实施方案中，支撑柱结构20中的至少一个可以竖直地延伸穿过自对准材料部分142中的仅一个。另选地或另外地，支撑柱结构20中的至少一个可以竖直地延伸穿过一对相应自对准材料部分142。支撑柱结构20可以或可以不直接地接触电介质间隔物122。
参考图11A和图11B，接触级电介质层73可以形成在绝缘层32和牺牲材料层42的交替堆叠体(32,42)上方和存储器堆叠结构55和支撑柱结构20上方。接触级电介质层73包括与牺牲材料层42的电介质材料不同的电介质材料。例如，接触级电介质层73可以包括氧化硅。接触级电介质层73可以具有在50nm至500nm的范围内的厚度，但是也可以采用更小和更大的厚度。
光致抗蚀剂层(未示出)可以施加在接触级电介质层73上，并且光刻图案化以在存储器堆叠结构55的集群之间的区域中形成开口。光致抗蚀剂层中的图案可以穿过接触级电介质层73、交替堆叠体(32,42)和/或采用各向异性蚀刻的后向阶梯式电介质材料部分65来转移，以形成背侧沟槽79，该背侧沟槽至少从接触级电介质层73的顶表面竖直延伸至衬底(9,10)的顶表面，并且横向延伸穿过存储器阵列区100和接触区300。在一个实施方案中，背侧沟槽79可以包括源极接触开口，其中随后可以形成源极接触通孔结构。在一个实施方案中，背侧沟槽79可以沿第一水平方向hd1横向地延伸，并且可以沿第二水平方向hd2彼此横向地间隔。在一个实施方案中，每个背侧沟槽79可以是具有均匀宽度的线沟槽，该宽度随沿长度方向、即第一水平方向hd1平移而不变。可以例如通过灰化来移除光致抗蚀剂层。
参考图12和图13A，可以例如采用湿法蚀刻工艺将蚀刻剂引入背侧沟槽79中，该蚀刻剂相对于绝缘层32的第一材料选择性地蚀刻牺牲材料层42的第二材料和自对准材料部分142。背侧凹陷部43形成在从中移除牺牲材料层42和自对准材料部分142的体积中。可以以对绝缘层32的第一材料、后向阶梯式电介质材料部分65的材料、半导体材料层10的半导体材料和存储器膜50的最外层的材料有选择性的方式移除牺牲材料层42的第二材料和自对准材料部分142。在一个实施方案中，牺牲材料层42和自对准材料部分142可以包括氮化硅，并且绝缘层32和后向阶梯式电介质材料部分65的材料可以选自氧化硅和电介质金属氧化物。
选择性地对于第一材料和存储器膜50的最外层移除第二材料的蚀刻工艺可以是使用湿法蚀刻溶液的湿法蚀刻工艺，或者可以是将蚀刻剂以汽相引入背侧沟槽79中的气相(干法)蚀刻工艺。例如，如果牺牲材料层42和自对准材料部分142包括氮化硅，则蚀刻工艺可以是将示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺以对氧化硅、硅和本领域中所采用的各种其他材料有选择性的方式蚀刻氮化硅。当背侧凹陷部43存在于先前由牺牲材料层42和自对准材料部分142占据的体积内时，支撑柱结构20、后向阶梯式电介质材料部分65和存储器堆叠结构55提供结构支撑。
每个背侧凹陷部43可为横向延伸的腔体，该腔体的横向尺寸大于该腔体的垂直范围。换句话讲，每个背侧凹陷部43的横向尺寸可大于背侧凹陷部43的高度。多个背侧凹陷部43可以在从中移除牺牲材料层42的第二材料和自对准材料部分142的材料的体积中形成。其中形成存储器堆叠结构55的存储器开口在本文中被称为前侧开口或前侧腔体，与背侧凹陷部43形成对比。在一个实施方案中，存储器阵列区100包括单体三维NAND串阵列，其具有设置在衬底(9,10)上方的多个器件层级。在这种情况下，每个背侧凹陷部43可限定用于接收单体三维NAND串阵列的相应字线的空间。
多个背侧凹陷部43中的每一个可基本上平行于衬底(9,10)的顶表面延伸。背侧凹陷部43可由下层绝缘层32的顶部表面和覆盖绝缘层32的底部表面垂直地界定。每个背侧凹陷部43可以包括突出腔体部分143，该突出腔体部分是从中移除自对准材料部分142的体积。每个突出腔体部分143包括在水平平面上方的相应背侧凹陷部43的体积，该水平平面包括在背侧凹陷部43与绝缘层32中的上面一个绝缘层的水平平面之间的界面。在一个实施方案中，每个背侧凹陷部43可以具有第一部分和第二部分，第一部分始终具有第一高度h1，第二部分具有第二高度h2。第一部分对应于每个背侧凹陷部43的不在背侧凹陷部43的突出腔体部分143下面的体积。第二部分对应于每个背侧凹陷部43的包括背侧凹陷部43的突出腔体部分143和下面区段的体积。第二高度h2可以比第一高度h1大自对准材料部分142的水平部分的厚度，该厚度是对应突出腔体部分143的高度。
可通过将半导体材料热转换和/或等离子体转换成电介质材料来将任选的基座沟道部分11和半导体材料层10的物理地暴露的表面部分转换成电介质材料部分。例如，可以采用热转换和/或等离子体转换将每个基座沟道部分11的表面部分转换成管状电介质间隔物116，并将半导体材料层10的每个物理地暴露的表面部分转换成平面电介质部分616。在一个实施方案中，每个管状电介质间隔物116可以拓扑同胚于环面即大致环形的。如本文所用，如果元件的形状可以持续拉伸而不破坏孔或形成新的孔到环面的形状中，则该元件拓扑同胚于环面。管状电介质间隔物116包括电介质材料，该电介质材料包括与基座沟道部分11相同的半导体元件，并且另外地包括至少一种非金属元素诸如氧和/或氮，使得管状电介质间隔物116的材料是电介质材料。在一个实施方案中，管状电介质间隔物116可包括基座沟道部分11的半导体材料的电介质氧化物、电介质氮化物或电介质氮氧化物。同样，每个平面的电介质部分616包括电介质材料，该电介质材料包括与半导体材料层相同的半导体元件，并且另外地包括至少一种非金属元素诸如氧和/或氮，使得平面的电介质部分616的材料是电介质材料。在一个实施方案中，平面的电介质部分616可以包括半导体材料层10的半导体材料的电介质氧化物、电介质氮化物或电介质氮氧化物。
参考图13B，可以任选地形成背侧阻挡电介质层44。背侧阻挡电介质层44(如果存在)包括用作控制栅极电介质的电介质材料，该控制栅极电介质用于随后在背侧凹陷部43中形成的控制栅。在每个存储器开口内存在阻挡电介质层52的情况下，背侧阻挡电介质层44是任选的。在省略阻挡电介质层52的情况下，存在背侧阻挡电介质层44。
可以在背侧凹陷部43中的所有物理地暴露的表面上形成背侧阻挡电介质层44。背侧阻挡电介质层44可以直接地形成在电介质间隔物122的内侧壁和覆盖突出腔体部分143的后向阶梯式电介质材料部分65的底表面上。此外，可以在除了电介质间隔物122的最底一个之外的每个电介质间隔物122的下部侧壁的底部部分上形成背侧阻挡电介质层44。背侧阻挡电介质层44形成在除了绝缘层32的最底一个之外的绝缘层32的水平底表面上和绝缘层32中的每个的水平顶表面上。背侧阻挡电介质层44形成在存储器开口填充结构58和支撑柱结构20的侧壁的物理地暴露的部分上。可以在背侧沟槽79的侧壁上形成背侧阻挡电介质层44。
背侧阻挡电介质层44可以直接形成在背侧凹陷部43内的绝缘层32的水平表面和存储器堆叠结构55的侧壁上。如果形成背侧阻挡电介质层44，那么在形成背侧阻挡电介质层44之前形成管状电介质间隔物116和平面的电介质部分616是任选的。在一个实施方案中，背侧阻挡电介质层44可以通过诸如原子层沉积(ALD)的保形沉积工艺形成。背侧阻挡电介质层44可以基本上由氧化铝组成。背侧阻挡电介质层44的厚度可以在1nm至15nm的范围内，诸如2nm至6nm，但是也可以采用更小和更大的厚度。
背侧阻挡电介质层44的电介质材料可以是电介质金属氧化物(诸如氧化铝)，至少一种过渡金属元素的电介质氧化物，至少一种镧系元素的电介质氧化物，铝、至少一种过渡金属元素和/或至少一种镧系元素的组合的电介质氧化物。另选地或另外地，背侧阻挡电介质层44可以包括氧化硅层。可以通过诸如化学气相沉积或原子层沉积的保形沉积方法来沉积背侧阻挡电介质层44。背侧阻挡电介质层44形成在背侧沟槽79的侧壁、绝缘层32的水平表面和侧壁、存储器堆叠结构55的侧壁表面的物理地暴露于背侧凹陷部43的部分以及平面电介质部分616的顶表面上。背侧腔体79’存在于每个背侧沟槽79的未填充有背侧阻挡电介质层44的部分内。
参考图13C，金属阻挡层46A可以沉积在背侧凹陷部43中。金属阻挡层46A包括导电金属材料，其可以用作随后沉积的金属填充材料的扩散阻挡层和/或粘合促进层。金属阻挡层46A可以包括导电金属氮化物材料诸如TiN、TaN、WN或其堆叠体，或者可以包括导电金属碳化物材料诸如TiC、TaC、WC或其堆叠体。在一个实施方案中，金属阻挡层46A可以通过保形沉积工艺诸如化学气相沉积(CVD)或原子层沉积(ALD)进行沉积。金属阻挡层46A的厚度可以在2nm至8nm的范围内，诸如3nm至6nm，但是也可以采用更小和更大的厚度。在一个实施方案中，金属阻挡层46A可以基本上由导电金属氮化物诸如TiN组成。
参考图13D、图14A和图14B，金属填充材料沉积在多个背侧凹陷部43中、沉积在该至少一个背侧沟槽79的侧壁上并沉积在接触级电介质层73的顶表面上方，以形成金属填充材料层46B。金属填充材料可以通过保形沉积方法沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或其组合。在一个实施方案中，金属填充材料层46B可以基本上由至少一种元素金属构成。金属填充材料层46B的至少一种元素金属可以选自例如钨、钴、钌、钛和钽。在一个实施方案中，金属填充材料层46B可以基本上由单个元素金属构成。在一个实施方案中，金属填充材料层46B可以采用含氟前体气体诸如WF6进行沉积。在一个实施方案中，金属填充材料层46B可以是包括残余级氟原子作为杂质的钨层。金属填充材料层46B通过金属阻挡层46A与绝缘层32和存储器堆叠结构55间隔开，金属阻挡层46A是阻止氟原子扩散穿过其中的金属阻挡层。
多个导电材料层46可以形成在多个背侧凹陷部43中，并且连续金属材料层46L可以形成在每个背侧沟槽79的侧壁上和接触级电介质层73上方。每个导电材料层46包括金属阻挡层46A的一部分和金属填充材料层46B的一部分，这两部分位于一对竖直相邻的电介质材料层之间，诸如一对绝缘层32。连续金属材料层46L包括位于背侧沟槽79中或接触级电介质层73上方的金属阻挡层46A的连续部分和金属填充材料层46B的连续部分。
每个牺牲材料层42可以用导电材料层46来替换。背侧腔体79’存在于每个背侧沟槽79的未填充有背侧阻挡电介质层44和连续的金属材料层46L的部分中。管状电介质间隔物116横向围绕基座沟道部分11。在形成导电材料层46时，最底导电材料层46横向地围绕每个管状电介质间隔物116。根据本公开的一个方面，导电材料层46中的每个可以贯穿存储器阵列区100和接触区300的相应区段具有相应第一厚度t1，并且包括在平台区内具有大于相应第一厚度t1的相应第二厚度t2的接触部分CP。如果自对准材料部分142的任选的弯曲端部部分形成在电介质间隔物122的顶表面上方，则导电层46中的每个还可以任选地包括横向地延伸的部分LEP，其邻接接触部分并具有比相应第一厚度t1小的厚度并且覆盖先前由相应自对准材料部分142的弯曲端部部分占据的空间中的电介质间隔物122中的相应一个电介质间隔物。
参考图15A和图15B，连续的导电材料层46L的沉积的金属材料例如通过各向同性湿法蚀刻、各向异性干法蚀刻或其组合从每个背侧沟槽79的侧壁和从接触级电介质层73上方回蚀刻。背侧凹陷部43中的沉积的金属材料的每个剩余部分构成导电材料层46。每个导电材料层46可以是导电线结构。因此，牺牲材料层42用导电材料层46来替换。
每个导电材料层46可以用作位于同一级的多个控制栅极电极和与位于同一级的多个控制栅极电极电互连(即电短路)的字线的组合。在每个导电材料层46内的多个控制栅极电极是用于包括存储器堆叠结构55的竖直存储器器件的控制栅极电极。换句话讲，每个导电材料层46可以是用作用于多个竖直存储器器件的公共控制栅极电极的字线。
在一个实施方案中，连续导电材料层46L的移除对于背侧阻挡电介质层44的材料可以是选择性的。在这种情况下，背侧阻挡电介质层44的水平部分可以存在于每个背侧沟槽79的底部。在另一个实施方案中，连续导电材料层46L的移除对于背侧阻挡电介质层44的材料可能是不具有选择性的，或者可以不采用背侧阻挡电介质层44。可以在移除连续的导电材料层46L期间移除平面电介质部分616。背侧腔体存在于每个背侧沟槽79内。
可以通过保形沉积工艺在该至少一个背侧接触沟槽79中和接触级电介质层73上方形成绝缘材料层。示例性保形沉积工艺包括但不限于化学气相沉积和原子层沉积。绝缘材料层包括绝缘材料，诸如氧化硅、氮化硅、电介质金属氧化物、有机硅酸盐玻璃或其组合。在一个实施方案中，绝缘材料层可包括氧化硅。绝缘材料层可以例如通过低压化学气相沉积(LPCVD)或原子层沉积(ALD)形成。绝缘材料层的厚度可以在2nm至60nm的范围内，但是也可以采用更小和更大的厚度。
如果存在背侧阻挡电介质层44，则绝缘材料层可以直接地形成在背侧阻挡电介质层44的表面上并直接地形成在导电材料层46的侧壁上。如果不采用背侧阻挡电介质层44，则绝缘材料层可以直接地形成在绝缘层32的侧壁上并直接地形成在导电材料层46的侧壁上。
执行各向异性蚀刻以从接触级电介质层73上方和每个背侧沟槽79的底部去除绝缘材料层的水平部分。绝缘材料层的每个剩余部分构成绝缘间隔物74。背侧腔体存在于由每个绝缘间隔物74围绕的体积内。半导体材料层10的顶表面可物理地暴露在每个背侧沟槽79的底部处。
通过将电掺杂剂注入半导体材料层10的物理地暴露的表面部分中，可以在每个背侧腔体下方的半导体材料层10的表面部分处形成源极区61。每个源极区61形成在衬底(9,10)的表面部分中，该表面部分位于穿过绝缘间隔物74的相应开口下方。由于在注入工艺期间的注入的掺杂剂原子的散布和在随后活化退火工艺期间的注入的掺杂剂原子的横向扩散，每个源极区61可以具有大于穿过绝缘间隔物74的开口的横向范围的横向范围。
半导体材料层10的在源极区61和该多个基座沟道部分11之间延伸的上部部分构成用于多个场效应晶体管的水平半导体沟道59。水平半导体沟道59通过相应基座沟道部分11连接到多个竖直半导体沟道60。水平半导体沟道59接触源极区61和该多个基座沟道部分11。在交替堆叠体(32,46)内形成导电材料层46时提供的最底导电材料层46可以包括场效应晶体管的选择栅极电极。每个源极区61形成在半导体衬底(9,10)的上部部分中。半导体沟道(59，11，60)在每个源极区61和相应一组漏极区63之间延伸。半导体沟道(59,11,60)包括存储器堆叠结构55的竖直半导体沟道60。
背侧接触通孔结构76可以形成在每个背侧腔体内。每个接触通孔结构76可以填充相应的腔体。可以通过在背侧沟槽79的剩余未填充体积(即，背侧腔体)中沉积至少一种导电材料来形成接触通孔结构76。例如，至少一种导电材料可以包括导电衬垫76A和导电填充材料部分76B。导电衬垫76A可包括导电金属衬垫，诸如TiN、TaN、WN、TiC、TaC、WC、其合金或其堆叠体。导电衬垫76A的厚度可以在3nm至30nm的范围内，但是也可以采用更小和更大的厚度。导电填充材料部分76B可以包括金属或金属合金。例如，导电填充材料部分76B可以包括W、Cu、Al、Co、Ru、Ni、其合金或其堆叠体。
可以将覆盖交替堆叠体(32,46)的接触级电介质层73用作停止层来平面化该至少一种导电材料。如果采用化学机械平面化(CMP)工艺，则接触级电介质层73可以用作CMP停止层。背侧沟槽79中的至少一种导电材料的每个剩余连续部分构成背侧接触通孔结构76。
背侧接触通孔结构76延伸穿过交替叠层(32,46)，并且接触源极区61的顶表面。如果采用背侧阻挡电介质层44，则背侧接触通孔结构76可以接触背侧阻挡电介质层44的侧壁。
参考图16A和图16B，附加的接触通孔结构(88,86,8P)可以穿过接触级电介质层73以及任选地穿过后向阶梯式电介质材料部分65形成。例如，漏极接触通孔结构88可穿过每个漏极区63上的接触级电介质层73形成。接触通孔腔体形成在平台区中，并且填充有导电材料以形成字线接触通孔结构86。字线接触通孔结构86可以穿过接触级电介质层73以及穿过后向阶梯式电介质材料部分65形成在导电材料层46上。字线接触通孔结构86是电短路到导电材料层46中的相应一个导电材料层的接触通孔结构。外围器件接触通孔结构8P可以通过后向阶梯式电介质材料部分65直接形成在外围器件的相应节点上。
每个导电材料层46是导电层，并且可以用作与用于NAND阵列的控制栅极电极、源极选择栅极电极或漏极选择栅极电极集成的字线。导电材料层46中的每个可以贯穿存储器阵列区100和接触区300的相应区段具有相应第一厚度t1，并且包括在平台区内具有大于相应第一厚度t1的相应第二厚度t2的接触部分CP。接触部分CP是每个导电材料层46的远离存储器阵列区100的远端部分。导电层46中的每个还可以任选地包括横向地延伸的部分LEP，该横向地延伸的部分邻接接触部分并具有比相应第一厚度t1小的厚度并且覆盖电介质间隔物122中的相应一个电介质间隔物。
接触部分CP的相对于位于存储器阵列区100中的导电材料层46的区段的增加厚度降低导电材料层46在形成接触通孔腔体的蚀刻期间被接触通孔腔体蚀刻穿过的可能性。因此，因延伸穿过上面导电层46、绝缘层32和下面导电层46的字线接触通孔结构86而使多个导电层(例如，字线)电短路的可能性因存在具有相应第二厚度t2的接触部分CP而降低。
参考图17，可以通过省略图4和图5的处理步骤并通过执行图6的处理步骤来从图3的第一示例性结构得到根据本公开的第二实施方案的第二示例性结构。换句话说，在第二实施方案中省略了保形电介质层122L和电介质间隔物122的形成。
可以执行选择性沉积工艺以在平台区中从牺牲材料层42的顶表面的物理地暴露的部分和从该牺牲材料层的远侧侧壁生长自对准材料部分242。自对准材料部分242可以从牺牲材料部分42中的每个的顶表面和侧壁表面生长。选择性沉积工艺可以与第一实施方案中相同。在第二实施方案中，牺牲材料层42可以包括氮化硅，绝缘层32可以包括氧化硅，并且选择性沉积工艺从牺牲材料层42的氮化硅表面沉积自对准氮化硅部分作为自对准材料部分242，而不从绝缘层32的氧化硅表面生长氮化硅。在这种情况下，可以采用在牺牲材料层42的氮化硅表面与绝缘层32的氧化硅表面之间的针对氮化硅的沉积的温育时间差值来引发从牺牲材料层42的氮化硅表面沉积自对准氮化硅部分，而不从绝缘层32的氧化硅表面生长氮化硅。自对准材料部分242可以覆盖在平台区中的牺牲材料层42的所有表面和在平台区中除了绝缘层32的最底一个之外的绝缘层32的每个侧壁的下部部分以及任选地在平台区中的绝缘层32的每个侧壁的上部部分。
选择性沉积工艺的持续时间可以被选择为小于在绝缘层32的表面、绝缘帽盖层70和在外围器件区700中的物理地暴露的表面(诸如平面化电介质层770的物理地暴露的表面)上氮化硅的温育时间，从而避免从绝缘层32的表面、绝缘帽盖层70和外围器件区700中的物理地暴露的表面生长氮化硅。任选地，可以执行氮化硅回蚀刻工艺以移除在绝缘层32的表面、绝缘帽盖层70和在外围器件区700中的物理地暴露的表面上的任何成核。任选地，沉积步骤和回蚀刻步骤可以重复多次以沉积自对准材料部分242。自对准材料部分242的厚度可以在1nm至20nm诸如2nm至15nm和/或5nm至10nm的范围内，但是也可以采用更小和更大的厚度。
参考图18，可以执行图7、图8A、图8B和图9A至图9H的处理步骤以形成后向阶梯式电介质材料部分65、存储器开口填充结构58的阵列和支撑柱结构20。后向阶梯式电介质材料部分65可以接触每个绝缘层32的远侧侧壁的一部分以及自对准材料部分242的顶表面和侧壁表面。在一个实施方案中，支撑柱结构20中的至少一个可以竖直地延伸穿过自对准材料部分242中的仅一个。另选地或另外地，支撑柱结构中的至少一个可以竖直地延伸穿过一对相应自对准材料部分242。
参考图19，可以执行图11A、图11B和图12的处理步骤以形成背侧沟槽79和背侧凹陷部43。每个背侧凹陷部43可以包括突出腔体部分243。背侧沟槽79可以具有与第一实施方案中的图案相同的图案。在形成背侧凹陷部43期间，可以例如采用湿法蚀刻工艺将蚀刻剂引入背侧沟槽79中，该蚀刻剂相对于绝缘层32的第一材料选择性地蚀刻牺牲材料层42的第二材料和自对准材料部分242。背侧凹陷部43形成在从中移除牺牲材料层42和自对准材料部分242的体积中。可以以对绝缘层32的第一材料、后向阶梯式电介质材料部分65的材料、半导体材料层10的半导体材料和存储器膜50的最外层的材料有选择性的方式移除牺牲材料层42的第二材料和自对准材料部分242。在一个实施方案中，牺牲材料层42和自对准材料部分242可以包括氮化硅，并且绝缘层32和后向阶梯式电介质材料部分65的材料可以选自氧化硅和电介质金属氧化物。
选择性地对于第一材料和存储器膜50的最外层移除第二材料的蚀刻工艺可以是使用湿法蚀刻溶液的湿法蚀刻工艺，或者可以是将蚀刻剂以汽相引入背侧沟槽79中的气相(干法)蚀刻工艺。例如，如果牺牲材料层42和自对准材料部分242包括氮化硅，则蚀刻工艺可以是将示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺以对氧化硅、硅和本领域中所采用的各种其他材料有选择性的方式蚀刻氮化硅。当背侧凹陷部43存在于先前由牺牲材料层42和自对准材料部分242占据的体积内时，支撑柱结构20、后向阶梯式电介质材料部分65和存储器堆叠结构55提供结构支撑。
每个背侧凹陷部43可为横向延伸的腔体，该腔体的横向尺寸大于该腔体的垂直范围。多个背侧凹陷部43可以在从中移除牺牲材料层42的第二材料和自对准材料部分242的材料的体积中形成。在一个实施方案中，存储器阵列区100包括单体三维NAND串阵列，其具有设置在衬底(9,10)上方的多个器件层级。在这种情况下，每个背侧凹陷部43可限定用于接收单体三维NAND串阵列的相应字线的空间。
多个背侧凹陷部43中的每一个可基本上平行于衬底(9,10)的顶表面延伸。背侧凹陷部43可由下层绝缘层32的顶部表面和覆盖绝缘层32的底部表面垂直地界定。每个背侧凹陷部43可以包括突出腔体部分243，该突出腔体部分是从中移除自对准材料部分242的体积。每个突出腔体部分243包括在水平平面上方的相应背侧凹陷部43的体积，该水平平面包括在背侧凹陷部43与绝缘层32中的上面一个绝缘层的水平平面之间的界面。在一个实施方案中，每个背侧凹陷部43可以具有第一部分和第二部分，第一部分始终具有第一高度h1，第二部分具有第二高度h2。第一部分对应于每个背侧凹陷部43的不在背侧凹陷部43的突出腔体部分243下面的体积。第二部分对应于每个背侧凹陷部43的包括背侧凹陷部43的突出腔体部分243和下面区段的体积。第二高度h2可以比第一高度h1大自对准材料部分242的水平部分的厚度。
可通过将半导体材料热转换和/或等离子体转换成电介质材料来将任选的基座沟道部分11和半导体材料层10的物理地暴露的表面部分转换成电介质材料部分。例如，可以采用热转换和/或等离子体转换将每个基座沟道部分11的表面部分转换成管状电介质间隔物116，并以与第一实施方案中相同的方式将半导体材料层10的每个物理地暴露的表面部分转换成平面电介质部分616。
参考图20，可以执行图13B至图13D、图14A、图14B、图15A、图15B、图16A和图16B的处理步骤以形成导电材料层46、绝缘间隔物74、背侧接触结构76、漏极接触通孔结构88、字线接触通孔结构86和外围器件接触通孔结构8P。每个导电材料层46是导电层，并且可以用作与用于NAND阵列的控制栅极电极、源极选择栅极电极或漏极选择栅极电极集成的字线。
字线接触通孔结构86可以穿过接触级电介质层73以及穿过后向阶梯式电介质材料部分65形成在导电材料层46上。导电材料层46中的每个可以贯穿存储器阵列区100和接触区300的相应区段具有相应第一厚度t1，并且包括在平台区内具有大于相应第一厚度t1的相应第二厚度t2的接触部分CP。接触部分CP是每个导电材料层46的远离存储器阵列区100的远端部分。接触部分CP的相对于位于存储器阵列区100中的导电材料层46的区段的增加厚度降低导电材料层46在形成接触通孔腔体的各向异性蚀刻期间被接触通孔腔体蚀刻穿过的可能性。因此，因延伸穿过上面导电层46、绝缘层32和下面导电层46的字线接触通孔结构86使多个导电层电短路的可能性因存在具有相应第二厚度t2的接触部分CP而降低。
参考图21，示出了第二示例性结构的另选实施方案，其通过省略背侧阻挡电介质层44的形成而从第二示例性结构得到。在这种情况下，导电材料层46可以直接地接触后向阶梯式电介质材料部分65的底表面和侧壁表面。导电材料层46与后向阶梯式电介质材料部分65之间的界面可以包括水平表面和竖直表面，并且可以另外地包括弯曲表面、锥形表面或带小平面的表面。导电层可以接触绝缘层32的远侧侧壁的上部部分和下部部分，并且后向阶梯式电介质材料部分65可以接触绝缘层32的远侧侧壁的中间部分。导电层(46,146)中的每个可以任选地包括外围部分PP，该外围部分接触绝缘层32中的下面一个绝缘层的侧壁。
参考图22，通过选择性地生长自对准导电(例如，金属)材料部分146而不是第一实施方案的氮化硅自对准材料部分142，可以从图5的第一示例性结构得到根据本公开的第三实施方案的第三示例性结构。参考图22，采用选择性沉积工艺在平台区中的牺牲材料层42的物理地暴露的表面上形成自对准导电材料部分146。每个自对准导电材料部分146是包括导电材料和/或基本上由导电材料组成的自对准材料部分。在第三实施方案中，牺牲材料层42可以包括氮化硅，电介质间隔物122可以包括氧化硅或电介质金属氧化物，并且选择性沉积工艺从牺牲材料层42的氮化硅表面沉积自对准导电材料部分146，而不从电介质间隔物122的表面生长任何导电材料部分。在这种情况下，可以采用在牺牲材料层42的氮化硅表面与电介质间隔物122的表面之间的针对导电材料的沉积的温育时间差值来引发从牺牲材料层42的氮化硅表面沉积自对准导电材料部分146，而不从电介质间隔物122的表面生长导电材料。当沉积的导电材料在电介质间隔物122的顶表面上方横向地生长时，自对准导电材料部分146可以形成在电介质间隔物122的顶表面上。
通过选择性沉积工艺沉积的导电材料被选择为使得针对在氮化硅表面上导电材料的成核的温育时间小于针对在可具有氧化硅表面或电介质金属氧化物表面的电介质间隔物122的表面上导电材料的成核的温育时间。在一个实施方案中，导电材料可以是金属，即，自对准导电材料部分146可以包括金属材料部分。例如，可以在氮化硅表面上以选择性沉积工艺沉积钌，而不在氧化硅表面上沉积钌。用于沉积钌的选择性沉积工艺可以是原子层沉积工艺，该原子层沉积工艺采用RuO4作为含钌前体气体并采用含氢气体(诸如H2)作为还原剂。在这种情况下，含钌前体气体和含氢气体可以交替地流动以沉积金属钌。可以沉积其他金属作为自对准导电材料部分146，只要该沉积工艺提供牺牲材料层42的材料与电介质间隔物122的材料之间的温育时间差值。选择性沉积工艺的持续时间可以被选择为小于在电介质间隔物122的表面上的导电材料的温育时间，从而避免从电介质间隔物122的表面生长导电材料。任选地，可以执行回蚀刻工艺以移除在电介质间隔物122的表面上导电材料的任何成核。任选地，沉积步骤和回蚀刻步骤可以重复多次以沉积自对准导电材料部分146。自对准导电材料部分146的厚度可以在1nm至20nm诸如2nm至15nm和/或5nm至10nm的范围内，但是也可以采用更小和更大的厚度。
参考图23，可以执行图7、图8A、图8B和图9A至图9H的处理步骤以形成后向阶梯式电介质材料部分65、存储器开口填充结构58的阵列和支撑柱结构20。后向阶梯式电介质材料部分65可以接触电介质间隔物122的侧壁和自对准导电材料部分146的顶表面。在一个实施方案中，支撑柱结构20中的至少一个可以竖直地延伸穿过自对准导电材料部分146中的仅一个。另选地或另外地，支撑柱结构20中的至少一个可以竖直地延伸穿过一对相应自对准导电材料部分146。
参考图24，可以执行图11A、图11B和图12的处理步骤以形成背侧沟槽79和背侧凹陷部43。背侧沟槽79可以具有与第一实施方案和第二实施方案中的图案相同的图案。在形成背侧凹陷部43期间，可以例如采用湿法蚀刻工艺将蚀刻剂引入背侧沟槽79中，该蚀刻剂相对于绝缘层32的第一材料并相对于自对准导电材料部分146的导电材料选择性地蚀刻牺牲材料层42的第二材料。背侧凹陷部43形成在从中移除牺牲材料层42的体积中。牺牲材料层42的第二材料可以以对绝缘层32的第一材料、自对准导电材料部分146的材料、后向阶梯式电介质材料部分65的材料、半导体材料层10的半导体材料和存储器膜50的最外层的材料有选择性的方式移除。在一个实施方案中，牺牲材料层42可包括氮化硅，并且绝缘层32和后向阶梯式电介质材料部分65的材料可选自氧化硅和电介质金属氧化物。
选择性地对于第一材料和存储器膜50的最外层移除第二材料的蚀刻工艺可以是使用湿法蚀刻溶液的湿法蚀刻工艺，或者可以是将蚀刻剂以汽相引入背侧沟槽79中的气相(干法)蚀刻工艺。例如，如果牺牲材料层42包括氮化硅，则蚀刻工艺可以是将示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺选择性地对于氧化硅、硅和本领域中采用的各种其他材料蚀刻氮化硅。当背侧凹陷部43存在于先前由牺牲材料层42占据的体积内时，支撑柱结构20、后向阶梯式电介质材料部分65、自对准导电材料部分146和存储器堆叠结构55提供结构支撑。
每个背侧凹陷部43可为横向延伸的腔体，该腔体的横向尺寸大于该腔体的垂直范围。多个背侧凹陷部43可在从中移除牺牲材料层42的第二材料的体积中形成。在一个实施方案中，存储器阵列区100包括单体三维NAND串阵列，其具有设置在衬底(9,10)上方的多个器件层级。在这种情况下，每个背侧凹陷部43可限定用于接收单体三维NAND串阵列的相应字线的空间。
多个背侧凹陷部43中的每一个可基本上平行于衬底(9,10)的顶表面延伸。背侧凹陷部43可由下层绝缘层32的顶部表面和覆盖绝缘层32的底部表面垂直地界定。在一个实施方案中，每个背侧凹陷部43可以始终具有均一高度。
可通过将半导体材料热转换和/或等离子体转换成电介质材料来将任选的基座沟道部分11和半导体材料层10的物理地暴露的表面部分转换成电介质材料部分。例如，可以采用热转换和/或等离子体转换将每个基座沟道部分11的表面部分转换成管状电介质间隔物116，并以与第一实施方案中相同的方式将半导体材料层10的每个物理地暴露的表面部分转换成平面电介质部分616。
参考图25，可以执行图13C至图13D、图14A、图14B、图15A、图15B、图16A和图16B的处理步骤以形成导电材料层46、绝缘间隔物74、背侧接触结构76、漏极接触通孔结构88、字线接触通孔结构86和外围器件接触通孔结构8P。可以省略对应于图13B的处理步骤的形成背侧阻挡电介质层44。在这种情况下，导电材料层46可以直接地形成在电介质间隔物122的内侧(近侧)侧壁上并直接地形成在自对准导电材料部分146的底表面上。导电材料层46和与其邻接的自对准导电材料部分146的每个组合构成导电层(46,146)。每个导电层(46,146)可以用作与用于NAND阵列的控制栅极电极、源极选择栅极电极或漏极选择栅极电极集成的字线。
字线接触通孔结构86可以穿过接触级电介质层73并穿过后向阶梯式电介质材料部分65形成在导电层(46,146)上。导电层(46,146)中的每个可以贯穿存储器阵列区100和接触区300的相应区段具有相应第一厚度t1，并且包括在平台区内具有大于相应第一厚度t1的相应第二厚度t2的接触部分CP。接触部分CP是每个导电层(46,146)的远离存储器阵列区100的远端部分。导电层(46,146)中的每个包括横向地延伸的部分LEP，该横向地延伸的部分邻接接触部分并具有比相应第一厚度t1小的厚度并且覆盖电介质间隔物122中的相应一个电介质间隔物。
接触部分CP的相对于位于存储器阵列区100中的导电层(46,146)的区段的增加厚度降低导电层(46,146)在形成接触通孔腔体的各向异性蚀刻期间被接触通孔腔体蚀刻穿过的可能性。因此，因延伸穿过上面导电层(46,146)、绝缘层32和下面导电层(46,146)的字线接触通孔结构86使多个导电层电短路的可能性因在接触部分CP中存在自对准导电材料部分146而降低。在导电层(46,146)的每个层级处在第二厚度t2与第一厚度t1之间的差值可以是每个自对准导电材料部分146的厚度。
在本公开的第四实施方案中，可以选择性地生长自对准导电材料部分而不形成电介质间隔物122。参考图26，可以通过执行图22的处理步骤而不形成电介质间隔物122来从图3的第一示例性结构得到根据本公开的第四实施方案的第四示例性结构。另选地，可以通过省略用于形成电介质间隔物122的处理步骤来从图22的第三示例性结构得到第四示例性结构。
可以执行选择性沉积工艺以在平台区中从牺牲材料层42的顶表面的物理地暴露的部分和从该牺牲材料层的远侧侧壁生长自对准导电材料部分246。自对准导电材料部分246可以从牺牲材料部分42中的每个的顶表面和侧壁表面生长。选择性沉积工艺可以与第三实施方案中相同。在第四实施方案中，牺牲材料层42可以包括氮化硅，绝缘层32可以包括氧化硅，并且选择性沉积工艺从牺牲材料层42的氮化硅表面沉积自对准导电材料部分246而不从绝缘层32的氧化硅表面生长导电材料(例如，金属)。在这种情况下，可以采用在牺牲材料层42的氮化硅表面与绝缘层32的氧化硅表面之间的针对导电材料的沉积的温育时间差值来引发从牺牲材料层42的氮化硅表面生长自对准导电材料部分246，而不从绝缘层32的氧化硅表面生长导电材料。自对准导电材料部分246可以覆盖在平台区中的牺牲材料层242的所有表面和在平台区中除了绝缘层32的最底一个之外的绝缘层32的每个侧壁的下部部分以及任选地在平台区中的绝缘层32的每个侧壁的上部部分。在一个实施方案中，自对准导电材料部分246可以包括钌和/或基本上由钌组成。
选择性沉积工艺的持续时间可以被选择为小于在绝缘层32的表面、绝缘帽盖层70和在外围器件区700中的物理地暴露的表面(诸如平面化电介质层770的物理地暴露的表面)上导电材料的温育时间，从而避免从绝缘层32的表面、绝缘帽盖层70和外围器件区700中的物理地暴露的表面生长导电材料(例如，金属)。任选地，可以执行回蚀刻工艺以移除在绝缘层32的表面、绝缘帽盖层70和在外围器件区700中的物理地暴露的表面上导电材料的任何成核。任选地，沉积步骤和回蚀刻步骤可以重复多次以沉积自对准导电材料部分246。自对准导电材料部分246的厚度可以在1nm至20nm诸如2nm至15nm和/或5nm至10nm的范围内，但是也可以采用更小和更大的厚度。
参考图27，可以执行图7、图8A、图8B和图9A至图9H的处理步骤以形成后向阶梯式电介质材料部分65、存储器开口填充结构58的阵列和支撑柱结构20。后向阶梯式电介质材料部分65可以接触每个绝缘层32的远侧侧壁的一部分以及自对准导电材料部分246的顶表面和侧壁表面。在一个实施方案中，支撑柱结构20中的至少一个可以竖直地延伸穿过自对准导电材料部分246中的仅一个。另选地或另外地，支撑柱结构20中的至少一个可以竖直地延伸穿过一对相应自对准导电材料部分246。
参考图28，可以执行图11A、图11B和图12的处理步骤以形成背侧沟槽79和背侧凹陷部43。背侧沟槽可以具有与第一实施方案至第三实施方案中的图案相同的图案。在形成背侧凹陷部43期间，可以例如采用湿法蚀刻工艺将蚀刻剂引入背侧沟槽79中，该蚀刻剂相对于绝缘层32的第一材料并相对于自对准导电材料部分246的导电材料选择性地蚀刻牺牲材料层42的第二材料。背侧凹陷部43形成在从中移除牺牲材料层42的体积中。牺牲材料层42的第二材料可以以对绝缘层32的第一材料、自对准导电材料部分246的材料、后向阶梯式电介质材料部分65的材料、半导体材料层10的半导体材料和存储器膜50的最外层的材料有选择性的方式移除。在一个实施方案中，牺牲材料层42可包括氮化硅，并且绝缘层32和后向阶梯式电介质材料部分65的材料可选自氧化硅和电介质金属氧化物。
选择性地对于第一材料和存储器膜50的最外层移除第二材料的蚀刻工艺可以是使用湿法蚀刻溶液的湿法蚀刻工艺，或者可以是将蚀刻剂以汽相引入背侧沟槽79中的气相(干法)蚀刻工艺。例如，如果牺牲材料层42包括氮化硅，则蚀刻工艺可以是将示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺选择性地对于氧化硅、硅和本领域中采用的各种其他材料蚀刻氮化硅。当背侧凹陷部43存在于先前由牺牲材料层42占据的体积内时，支撑柱结构20、后向阶梯式电介质材料部分65、自对准导电材料部分246和存储器堆叠结构55提供结构支撑。
每个背侧凹陷部43可为横向延伸的腔体，该腔体的横向尺寸大于该腔体的垂直范围。多个背侧凹陷部43可在从中移除牺牲材料层42的第二材料的体积中形成。在一个实施方案中，存储器阵列区100包括单体三维NAND串阵列，其具有设置在衬底(9,10)上方的多个器件层级。在这种情况下，每个背侧凹陷部43可限定用于接收单体三维NAND串阵列的相应字线的空间。
多个背侧凹陷部43中的每一个可基本上平行于衬底(9,10)的顶表面延伸。背侧凹陷部43可由下层绝缘层32的顶部表面和覆盖绝缘层32的底部表面垂直地界定。在一个实施方案中，每个背侧凹陷部43可以始终具有均一高度。
可通过将半导体材料热转换和/或等离子体转换成电介质材料来将任选的基座沟道部分11和半导体材料层10的物理地暴露的表面部分转换成电介质材料部分。例如，可以采用热转换和/或等离子体转换将每个基座沟道部分11的表面部分转换成管状电介质间隔物116，并以与第一实施方案中相同的方式将半导体材料层10的每个物理地暴露的表面部分转换成平面电介质部分616。
参考图29，可以执行图13C至图13D、图14A、图14B、图15A、图15B、图16A和图16B的处理步骤以形成导电材料层46、绝缘间隔物74、背侧接触结构76、漏极接触通孔结构88、字线接触通孔结构86和外围器件接触通孔结构8P。可以省略对应于图13B的处理步骤的形成背侧阻挡电介质层44。在这种情况下，导电材料层46可以直接地形成在每个自对准导电材料部分246的侧壁和底表面上。导电材料层46和与其邻接的自对准导电材料部分246的每个组合构成导电层(46,246)。每个导电层(46,246)可以用作与用于NAND阵列的控制栅极电极、源极选择栅极电极或漏极选择栅极电极集成的字线。
字线接触通孔结构86可以穿过接触级电介质层73并穿过后向阶梯式电介质材料部分65形成在导电层(46,246)上。导电层(46,246)中的每个可以贯穿存储器阵列区100和接触区300的相应区段具有相应第一厚度t1，并且包括在平台区内具有大于相应第一厚度t1的相应第二厚度t2的接触部分CP。接触部分CP是每个导电层(46,246)的远离存储器阵列区100的远端部分。导电层(46,246)中的每个可以任选地包括外围部分PP，该外围部分接触绝缘层32中的下面一个绝缘层的侧壁。
接触部分CP的相对于位于存储器阵列区100中的导电层(46,246)的区段的增加厚度降低导电层(46,246)在形成接触通孔腔体的各向异性蚀刻期间被接触通孔腔体蚀刻穿过的可能性。因此，因延伸穿过上面导电层(46,246)、绝缘层32和下面导电层(46,246)的字线接触通孔结构86使多个导电层电短路的可能性因在接触部分CP中存在自对准导电材料部分246而降低。在导电层(46,246)的每个层级处在第二厚度t2与第一厚度t1之间的差值可以是每个自对准导电材料部分246的厚度。
参考图30，可以通过在衬底(9,10)上方形成绝缘层32和半导体材料层152的交替堆叠体来从图1的第一示例性结构得到根据本公开的第五实施方案的第五示例性结构。使用半导体材料层152，而不是第一实施方案至第四实施方案的(32,42)交替堆叠体中的牺牲材料层42。随后，可以在绝缘层32和半导体材料层152的交替堆叠体上方形成绝缘帽盖层70。
半导体材料层152包括半导体材料，诸如IV族元素半导体材料诸如硅或锗、至少两种IV族元素半导体材料的合金，或化合物半导体材料诸如III-V族化合物半导体材料。在一个实施方案中，半导体材料层152可以包括硅或硅锗合金。半导体材料层152可以是非晶或多晶。半导体材料层152可以是本征的、p掺杂的或n掺杂的。
可以通过等离子体增强化学气相沉积形成半导体材料层152。绝缘层32和半导体材料层152的厚度可以在20nm至50nm的范围内，但是每个绝缘层32和每个半导体材料层152可以采用更小和更大的厚度。绝缘层32和半导体材料层152对的重复次数可以在2次至1,024次并通常为8次至256次的范围内，但是也可以采用更多的重复次数。在一个实施方案中，交替堆叠体(32,152)中的每个半导体材料层152可以具有在每个相应半导体材料层152内基本上不变的均一厚度。
参考图31，阶梯式腔体可以在位于存储器阵列区100与外围区200之间的接触区300内形成，该外围区包含用于外围电路的至少一个半导体器件。阶梯式腔体可具有各种阶梯式表面，使得阶梯式腔体的水平横截面形状根据距衬底(9,10)顶表面的竖直距离而逐步变化。在一个实施方案中，可通过重复执行一组处理步骤来形成阶梯式腔体。该组处理步骤可包括例如第一类型的蚀刻工艺和第二类型的蚀刻工艺，该第一类型的蚀刻工艺使腔体深度垂直地增加了一级或多级，该第二类型的蚀刻工艺横向扩展在第一类型的随后的蚀刻工艺中要垂直地蚀刻的区。在形成阶梯式腔体之后，交替堆叠体(32,152)的外围部分在形成阶梯式腔体之后可以具有阶梯式表面。
通过形成阶梯式腔体来在接触区300内形成平台区。在交替堆叠体(32,152)内除了最顶半导体材料层152之外的每个半导体材料层152比在交替堆叠体(32,152)内的任何上面半导体材料层152都横向地延伸得远。平台区包括交替堆叠体(32,152)的阶梯式表面，该阶梯式表面从交替堆叠体(32,152)内的最底层持续地延伸到交替堆叠体(32,152)内的最顶层。半导体材料层152具有相应横向范围，该相应横向范围根据在平台区中距衬底(9,10)的竖直距离而减小。
保形电介质层形成在平台区中的交替堆叠体(32,152)的阶梯式表面上、绝缘帽盖层70上方和位于外围器件区200中的物理地暴露的表面上方。保形电介质层包括与半导体材料层152的材料不同的电介质材料。在第五实施方案中，保形电介质层可以包括任何电介质材料，诸如氧化硅、氮化硅或电介质金属氧化物。可以通过诸如化学气相沉积或原子层沉积的保形沉积工艺来沉积保形电介质层。保形电介质层的厚度可以具有在3nm至30nm诸如5nm至10nm的范围内的厚度，但是也可以采用更小和更大的厚度。
可以执行各向异性蚀刻工艺以移除保形电介质层的水平部分。半导体材料层152的水平表面可以用作各向异性蚀刻工艺的停止表面。保形电介质层的每个剩余竖直部分构成电介质间隔物122’。电介质间隔物122’形成在竖直相邻的绝缘层32和上面半导体材料层152对的侧壁上。因此，每个电介质间隔物122’接触相邻下面绝缘层32和上面半导体材料层152对的竖直重合的侧壁。在一个实施方案中，在平台区中的半导体材料层的每个侧壁的区域的多于90％可以由电介质间隔物122’中的相应一个电介质间隔物接触。在平台区中的绝缘层32的每个侧壁的区域的100％可以由电介质间隔物122’中的相应一个电介质间隔物接触。
参考图32，采用选择性沉积工艺在平台区中的半导体材料层152的物理地暴露的表面上形成自对准半导体材料部分252。半导体材料从半导体材料层152的物理地暴露的表面生长，而不从绝缘层32的表面生长。每个自对准半导体材料部分252是包括半导体材料和/或基本上由半导体材料组成的自对准材料部分。自对准半导体材料部分252的半导体材料可以具有或可以不具有与半导体材料层152相同的组成。此外，自对准半导体材料部分252的半导体材料的晶体结构可以与半导体材料层152的晶体结构相同，或者可以与该半导体材料层的晶体结构不同。
在一个实施方案中，半导体材料层152可以包括非晶硅或多晶硅，电介质间隔物122’可以包括氧化硅、氮化硅或电介质金属氧化物，并且选择性沉积工艺从半导体材料层152的表面生长多晶硅或非晶硅，而不从电介质间隔物122’的表面生长任何半导体材料部分。
在这种情况下，选择性沉积工艺可以是化学气相沉积工艺或原子层沉积工艺，其中包括用于沉积半导体材料的半导体前体的反应物和用于蚀刻半导体材料的蚀刻剂交替地或同时地流入工艺室中。示例性半导体前体包括但不限于硅烷、二氯硅烷、三氯硅烷、四氯化硅、乙硅烷和乙锗烷。示例性蚀刻剂是氯化氢。工艺温度可以在700摄氏度至1,050摄氏度的范围内，但是也可以采用更低和更高的温度。
通常，半导体材料在另一个半导体材料的表面上比在电介质材料的表面上具有更高的沉积速率。在选择性沉积工艺中，蚀刻速率可以在半导体表面上的沉积速率与电介质表面上的沉积速率之间选择。在这种情况下，在选择性沉积工艺中，用于半导体材料的沉积速率高于半导体表面上的蚀刻速率，并且用于半导体材料的沉积速率低于在电介质表面上的蚀刻速率。因此，半导体材料仅从物理地暴露的半导体表面(诸如半导体材料层152的物理地暴露的表面)生长，而不从电介质表面(诸如电介质间隔物122’的表面)生长。
当沉积的半导体材料在电介质间隔物122’的顶表面上方横向地生长时，自对准半导体材料部分252可以形成在电介质间隔物122’的顶表面上。在一个实施方案中，自对准半导体材料部分252中的每个可以任选地直接地形成在电介质间隔物122’(即，下面电介质间隔物122’)中的相应第一个电介质间隔物的顶表面和电介质间隔物122’(即，接触下面半导体材料层152的电介质间隔物122’)中的相应第二个电介质间隔物的侧壁上。自对准半导体材料部分252的厚度可以在1nm至40nm诸如2nm至20nm和/或5nm至10nm的范围内，但是也可以采用更小和更大的厚度。
参考图33，可以执行图7、图8A、图8B和图9A至图9H的处理步骤以形成后向阶梯式电介质材料部分65、存储器开口填充结构58的阵列和支撑柱结构20。后向阶梯式电介质材料部分65可以接触电介质间隔物122’的侧壁和自对准半导体材料部分252的顶表面。
在一个实施方案中，在形成存储器开口填充结构58和支撑柱结构20期间，可以省略任选的基座沟道部分11。在一个实施方案中，支撑柱结构20中的至少一个可以竖直地延伸穿过自对准半导体材料部分252中的仅一个。另选地或另外地，支撑柱结构20中的至少一个可以竖直地延伸穿过一对相应自对准半导体材料部分252。
参考图34A和图34B，可以执行图11A和图11B的处理步骤，其中对蚀刻化学物质进行修改以考虑用半导体材料层152来替换牺牲材料层42，从而形成延伸穿过交替堆叠体(32,152)中的每个层(其中绝缘层32中的最底一个除外)的背侧沟槽79。背侧沟槽79在平面图中的图案可以与第一实施方案至第四实施方案中的相同。不蚀刻穿过绝缘层32中的最底一个可以在移除半导体材料层152和自对准半导体材料部分252的后续蚀刻工艺期间保护半导体材料层。另选地，可以通过各向异性蚀刻工艺来蚀刻穿过交替堆叠体(32,152)的所有层以形成背侧沟槽79，并且可以通过热或等离子体氧化来在半导体材料层10上选择性地各向异性沉积电介质材料诸如氧化硅。由于沉积工艺的各向异性性质，所沉积的电介质材料在水平部分处的厚度可以大于在竖直部分处的厚度。沉积的电介质材料的竖直部分可以例如通过凹陷蚀刻移除，并且沉积的电介质材料在每个背侧沟槽79的底部处的水平部分可以在移除半导体材料层152和自对准半导体材料部分252的后续蚀刻工艺中保护半导体材料层10。
参考图35A和图35B，可以通过例如采用湿法蚀刻工艺引入蚀刻剂通过背侧沟槽79来形成背侧凹陷部43，该蚀刻剂相对于绝缘层32的第一材料选择性地蚀刻半导体材料层152的第二材料和自对准半导体材料部分252的材料。每个背侧凹陷部43可以包括突出腔体部分143，该突出腔体部分是从中移除自对准半导体材料部分252的体积。每个突出腔体部分143包括在水平平面上方的相应背侧凹陷部43的体积，该水平平面包括在背侧凹陷部43与绝缘层32中的上面一个绝缘层的水平平面之间的界面。在一个实施方案中，每个背侧凹陷部43可以具有第一部分和第二部分，第一部分始终具有第一高度h1，第二部分具有第二高度h2。第一部分对应于每个背侧凹陷部43的不在背侧凹陷部43的突出腔体部分143下面的体积。第二部分对应于每个背侧凹陷部43的包括背侧凹陷部43的突出腔体部分143和下面区段的体积。第二高度h2可以比第一高度h1大自对准材料部分142的水平部分的厚度，该厚度是对应突出腔体部分143的高度。
以对第一材料和存储器膜50的最外层有选择性的方式移除半导体材料层152和自对准半导体材料部分252的半导体材料的蚀刻工艺可以是采用湿法蚀刻溶液的湿法蚀刻工艺，或可以是将蚀刻剂以气相引入背侧沟槽79中的气相(干法)蚀刻工艺。例如，蚀刻工艺可以是湿法蚀刻工艺，其中将示例性结构浸入湿法蚀刻槽内，该湿法蚀刻槽包括碱金属氢氧化物溶液(诸如KOH溶液或NaOH溶液)、乙二胺邻苯二酚(EDP)、三甲基-2-羟乙基氢氧化铵(TMY)或四甲基氢氧化铵(TMAH)。在湿法化学蚀刻期间，可以通过将硼注入暴露的硅部分中或形成在湿法蚀刻步骤之后被移除的牺牲氧化硅覆盖层来保护暴露的硅图案，例如半导体衬底层10的在背侧沟槽79的底部、硅晶圆斜面区域和硅晶圆的背侧处暴露的部分。当在先前由半导体材料层152和自对准半导体材料部分252占据的体积内存在背侧凹陷部43时，支撑柱结构20、后向阶梯式电介质材料部分65和存储器堆叠结构55提供结构支撑。
每个背侧凹陷部43可为横向延伸的腔体，该腔体的横向尺寸大于该腔体的垂直范围。多个背侧凹陷部43可以在从中移除半导体材料层152的第二材料的体积中形成。在一个实施方案中，存储器阵列区100包括单体三维NAND串阵列，其具有设置在衬底(9,10)上方的多个器件层级。在这种情况下，每个背侧凹陷部43可限定用于接收单体三维NAND串阵列的相应字线的空间。
多个背侧凹陷部43中的每一个可基本上平行于衬底(9,10)的顶表面延伸。背侧凹陷部43可由下层绝缘层32的顶部表面和覆盖绝缘层32的底部表面垂直地界定。在一个实施方案中，每个背侧凹陷部43可以始终具有均一高度。
可通过将半导体材料热转换和/或等离子体转换成电介质材料来将任选的基座沟道部分11和半导体材料层10的物理地暴露的表面部分转换成电介质材料部分。例如，可以采用热转换和/或等离子体转换将每个基座沟道部分11的表面部分转换成管状电介质间隔物116，并以与第一实施方案中相同的方式将半导体材料层10的每个物理地暴露的表面部分转换成平面电介质部分616。
参考图36A和图36B，可以执行图13B至图13D、图14A和图14B的处理步骤，以形成背侧阻挡电介质层44和导电材料层46。在这种情况下，导电材料层46可以直接地形成在电介质间隔物122’的内侧(近侧)侧壁上并直接地形成在后向阶梯式电介质材料部分65的底表面上。
参考图37A和图37B，可以通过蚀刻工艺从每个背侧沟槽79内部和从接触级电介质材料层73上方移除连续金属材料层46L，该蚀刻工艺可以是各向同性蚀刻工艺或各向异性蚀刻工艺。可以通过各向异性蚀刻工艺来蚀刻在背侧沟槽79下面的最底绝缘层32的部分。可以以与图15A和图15B的处理步骤相同的方式在背侧沟槽79中形成源极区61、绝缘间隔物74和背侧接触结构76。在半导体材料层10的上部部分中设有水平半导体沟道59。每个导电材料层46构成导电层，其可以用作与用于NAND阵列的控制栅极电极、源极选择栅极电极或漏极选择栅极电极集成的字线。
可以穿过接触级电介质层73并穿过后向阶梯式电介质材料部分65在导电层46上形成字线接触通孔结构86。导电层46中的每个可以贯穿存储器阵列区100和接触区300的相应区段具有相应第一厚度t1，并且包括在平台区内具有大于相应第一厚度t1的相应第二厚度t2的接触部分CP。接触部分CP是每个导电层46的远离存储器阵列区100的远端部分。导电层46中的每个还可以任选地包括横向地延伸的部分LEP，该横向地延伸的部分邻接接触部分并具有比相应第一厚度t1小的厚度并且覆盖电介质间隔物122’中的相应一个电介质间隔物。
接触部分CP的相对于导电层46的位于存储器阵列区100中的区段的增加厚度降低导电层46在形成接触通孔腔体的各向异性蚀刻期间被接触通孔腔体蚀刻穿过的可能性。因此，因延伸穿过上面导电层46、绝缘层32和下面导电层46的字线接触通孔结构86使多个导电层电短路的可能性因存在具有较大厚度的至少一种金属材料的接触部分CP而降低。在导电层46的每个层级处第二厚度t2与第一厚度t1之间的差值可以是如在图32的处理步骤处所形成的每个自对准半导体材料部分252的厚度。
第一示例性结构至第五示例性结构中的每个可以包括三维存储器器件。三维存储器器件可以包括绝缘层32和导电层{32,(46,146,246)}的交替堆叠体{32,(46,146,246)}，该绝缘层和导电层的交替堆叠体位于衬底(9,10)上方。导电层中的每个在存储器阵列区100中具有相应第一厚度t1并在阶梯式平台区300中具有大于相应第一厚度的相应第二厚度t2。存储器堆叠结构55位于存储器阵列区100中并竖直地延伸穿过交替堆叠体{32,(46,146,246)}。存储器堆叠结构55中的每个包括存储器膜50和竖直半导体沟道60。接触通孔结构86位于平台区300中并接触导电层(46,146,246)中的相应一个导电层。
在一些实施方案中，导电层(46,146,246)中的每个包括位于平台区300中的接触部分CP。接触通孔结构86中的每个接触导电层(46,146,246)中的相应一个导电层的接触部分CP。在一些实施方案中，导电层(46,146,246)中的每个在介于接触部分CP与存储器阵列区100之间的平台区300中具有相应第一厚度t1。
在一个实施方案中，除了导电层中的最顶一个之外的导电层(46,146,246)中的每个在平台区300的在平面图中与至少一个上面导电层具有面积重叠的一部分中具有相应第一厚度t1。除了导电层中的最顶一个之外的导电层的接触部分CP中的每个在平面图中与任何上面导电层都不具有面积重叠。如本文所用，“平面图”是指沿垂直于衬底诸如本公开的各种实施方案的衬底(9,10)的顶表面的方向的视图。
在第一实施方案、第二实施方案和第五实施方案中，导电层46中的每个在接触部分中和存储器阵列区中基本上由一种或多种相同的金属材料组成。在一些其他实施方案诸如第三实施方案和第四实施方案中，导电层(46,146,246)中的每个包括：第一金属材料46，该第一金属材料在接触部分CP中和存储器阵列区100中具有相应第一厚度；以及第二金属材料(146,246)，该第二金属材料在接触部分CP中的每个中位于第一金属材料46上方。在存储器阵列区100中不存在第二金属材料(146,246)。第一金属材料可以包括钨，并且第二金属材料可以包括钌。
在背侧阻挡电介质层44被省略的一些实施方案中，三维存储器器件包括后向阶梯式电介质材料部分65，该后向阶梯式电介质材料部分位于平台区中并覆盖交替堆叠体{32,(46,146,246)}并且包括接触导电层(46,146,246)的表面的阶梯式底表面。
在一些实施方案诸如第一实施方案、第三实施方案和第五实施方案中，电介质间隔物(122,122’)可以位于绝缘层32中的相应一个绝缘层的侧壁上。电介质间隔物(122,122’)向上延伸到导电层(46,146,246)中的一个的层级，这个导电层覆盖绝缘层32中的相应一个绝缘层并接触后向阶梯式电介质材料部分65。绝缘层32由电介质间隔物(122,122’)与后向阶梯式电介质材料部分65横向地间隔。在一些实施方案诸如第一实施方案、第三实施方案和第五实施方案中，导电层(46,146)中的每个包括横向地延伸的部分LEP，该横向地延伸的部分邻接接触部分并具有比相应第一厚度t1小的厚度并且覆盖电介质间隔物(122,122’)中的相应一个电介质间隔物。
在一些实施方案诸如第二示例性结构和第四示例性结构的一些实施方案中，导电层(46,146,246)中的每个包括接触绝缘层32中的下面一个绝缘层的侧壁的外围部分PP。在一些实施方案诸如第三实施方案和第四实施方案中，导电层(46,146,246)中的每个包括：第一金属材料部分，该第一金属材料部分具有相应第一厚度t1(并体现为导电材料层46)；以及第二金属材料部分，该第二金属材料部分位于接触部分CP内部(并体现为自对准导电材料部分(146,246))，其中第二金属材料部分的水平部分的厚度是导电层(46,146,246)中的每个的相应第二厚度t2和相应第一厚度t1之间的差值。
在一个实施方案中，三维存储器器件包括单片三维NAND存储器器件，接触通孔结构88包括字线接触通孔结构，导电层(46,146,246)包括三维存储器器件的字线，并且接触通孔结构88将每个字线电连接到位于交替堆叠体下方的驱动器电路的相应外围器件700。
在第六实施方案中，原始的交替堆叠体的半导体材料层被充分地掺杂以在最终存储器器件中用作字线，而不会被导电层替换。参考图38，可以通过形成包括第一掺杂半导体材料的半导体材料层346代替半导体材料层152来从图30的第五示例性结构得到根据本公开的第六实施方案的第六示例性结构。半导体材料层346包括重掺杂半导体材料。因此，半导体材料层346可以形成为具有大于1.0×105S/cm的电导率的晶体掺杂半导体材料，或形成为非晶或纳米晶体掺杂半导体材料，该非晶或纳米晶体掺杂半导体材料包括足够高的原子浓度的电掺杂剂，从而在高温下适当地退火后，被转换成具有大于1.0×105S/cm的导电率的晶体掺杂半导体材料。第一掺杂半导体材料可以包括p掺杂半导体材料或n掺杂半导体材料，并且可以是多晶硅(例如，重掺杂多晶硅)或非晶硅。随后，可以在绝缘层32和半导体材料层346的交替堆叠体上方形成绝缘帽盖层70。
可以通过等离子体增强化学气相沉积形成半导体材料层346。绝缘层32和半导体材料层346的厚度可以在20nm至50nm的范围内，但是每个绝缘层32和每个导电材料层346可以采用更小和更大的厚度。绝缘层32和半导体材料层346对的重复次数可以在2次至1,024次并通常为8次至256次的范围内，但是也可以采用更多的重复次数。在一个实施方案中，交替堆叠体(32,346)中的每个半导体材料层346可以具有在每个相应半导体材料层346内基本上不变的均一厚度。
参考图39，阶梯式腔体可以在位于存储器阵列区100与外围区200之间的接触区300内形成，该外围区包含用于外围电路的至少一个半导体器件。阶梯式腔体可具有各种阶梯式表面，使得阶梯式腔体的水平横截面形状根据距衬底(9,10)顶表面的竖直距离而逐步变化。在一个实施方案中，可通过重复执行一组处理步骤来形成阶梯式腔体。该组处理步骤可包括例如第一类型的蚀刻工艺和第二类型的蚀刻工艺，该第一类型的蚀刻工艺使腔体深度垂直地增加了一级或多级，该第二类型的蚀刻工艺横向扩展在第一类型的随后的蚀刻工艺中要垂直地蚀刻的区。在形成阶梯式腔体之后，交替堆叠体(32,346)的外围部分在形成阶梯式腔体之后可以具有阶梯式表面。
通过形成阶梯式腔体来在接触区300内形成平台区。在交替堆叠体(32,346)内除了最顶半导体材料层346之外的每个半导体材料层346比在交替堆叠体(32,346)内的任何上面半导体材料层346都横向地延伸得远。平台区包括交替堆叠体(32,346)的阶梯式表面，该阶梯式表面从交替堆叠体(32,346)内的最底层持续地延伸到交替堆叠体(32,346)内的最顶层。半导体材料层346具有相应横向范围，该相应横向范围根据在平台区中距衬底(9,10)的竖直距离而减小。
保形电介质层形成在平台区中的交替堆叠体(32,346)的阶梯式表面上、绝缘帽盖层70上方和位于外围器件区200中的物理地暴露的表面上方。保形电介质层包括与半导体材料层346的材料不同的电介质材料。在第六实施方案中，保形电介质层可以包括任何电介质材料，诸如氧化硅、氮化硅或电介质金属氧化物。可以通过诸如化学气相沉积或原子层沉积的保形沉积工艺来沉积保形电介质层。保形电介质层的厚度可以具有在3nm至30nm诸如5nm至10nm的范围内的厚度，但是也可以采用更小和更大的厚度。
可以执行各向异性蚀刻工艺以移除保形电介质层的水平部分。半导体材料层346的水平表面可以用作各向异性蚀刻工艺的停止表面。保形电介质层的每个剩余竖直部分构成电介质间隔物122’。电介质间隔物122’形成在竖直相邻的绝缘层32和上面半导体材料层346对的侧壁上。因此，每个电介质间隔物122’接触相邻下面绝缘层32和上面半导体材料层346对的竖直重合的侧壁。在一个实施方案中，在平台区中的半导体材料层的每个侧壁的区域的多于90％可以由电介质间隔物122’中的相应一个电介质间隔物接触。在平台区中的绝缘层32的每个侧壁的区域的100％可以由电介质间隔物122’中的相应一个电介质间隔物接触。
参考图40，采用选择性沉积工艺在平台区中的半导体材料层346的物理地暴露的表面上形成自对准半导体材料部分446。半导体材料从半导体材料层346的物理地暴露的表面生长，而不从绝缘层32的表面生长。每个自对准半导体材料部分446是自对准材料部分，其包括第二掺杂半导体材料和/或基本上由该第二掺杂半导体材料组成，该第二掺杂半导体材料具有与第一掺杂半导体材料相同的导电类型的掺杂。第二掺杂半导体材料可以被重掺杂。自对准半导体材料部分446的半导体材料可以具有或可以不具有与半导体材料层346相同的组成。此外，自对准半导体材料部分446的半导体材料的晶体结构可以与半导体材料层346的晶体结构相同，或者可以与该半导体材料层的晶体结构不同。
在一个实施方案中，半导体材料层346可以包括重掺杂非晶硅或重掺杂多晶硅，电介质间隔物122’可以包括氧化硅、氮化硅或电介质金属氧化物，并且选择性沉积工艺从半导体材料层346的表面生长多晶硅或非晶硅，而不从电介质间隔物122’的表面生长任何半导体材料部分。在这种情况下，选择性沉积工艺可以是化学气相沉积工艺或原子层沉积工艺，其中包括用于沉积半导体材料的半导体前体的反应物和用于蚀刻半导体材料的蚀刻剂交替地或同时地流入工艺室中。示例性半导体前体包括但不限于硅烷、二氯硅烷、三氯硅烷、四氯化硅、乙硅烷和乙锗烷。示例性蚀刻剂是氯化氢。工艺温度可以在700摄氏度至1,050摄氏度的范围内，但是也可以采用更低和更高的温度。
半导体材料仅从物理地暴露的半导体表面(诸如半导体材料层346的物理地暴露的表面)生长，而不从电介质表面(诸如电介质间隔物122’的表面)生长。自对准半导体材料部分446的掺杂可以通过原位掺杂或异位掺杂来提供。在原位掺杂的情况下，掺杂剂气体可以与半导体前体的流动同时地流入工艺室。在异位掺杂的情况下，可以通过离子注入或等离子体掺杂来将掺杂剂注入自对准半导体材料部分446中。
当沉积的半导体材料在电介质间隔物122’的顶表面上方横向地生长时，自对准半导体材料部分446可以形成在电介质间隔物122’的顶表面上。在一个实施方案中，自对准半导体材料部分446中的每个任选地直接地形成在电介质间隔物122’(即，下面电介质间隔物122’)中的相应第一个电介质间隔物的顶表面和电介质间隔物122’(即，接触下面半导体材料层346的电介质间隔物122’)中的相应第二个电介质间隔物的侧壁上。自对准半导体材料部分446的厚度可以在1nm至40nm诸如2nm至30nm和/或5nm至10nm的范围内，但是也可以采用更小和更大的厚度。
参考图41，可以执行图7、图8A、图8B和图9A至图9H的处理步骤以形成后向阶梯式电介质材料部分65、存储器开口填充结构58的阵列和支撑柱结构20。后向阶梯式电介质材料部分65可以接触电介质间隔物122’的侧壁和自对准半导体材料部分446的顶表面。
在一个实施方案中，在形成存储器开口填充结构58和支撑柱结构20期间，可以省略任选的基座沟道部分11。在一个实施方案中，支撑柱结构20中的至少一个可以竖直地延伸穿过自对准半导体材料部分446中的仅一个。另选地或另外地，支撑柱结构20中的至少一个可以竖直地延伸穿过一对相应自对准半导体材料部分446。
参考图42A至图42C，可以通过各向异性蚀刻工艺穿过交替堆叠体(32,346)形成延伸穿过交替堆叠体(32,346)的背侧沟槽79。背侧沟槽79在平面图中的图案可以与第一实施方案至第五实施方案中相同。
参考图43A和图43B，在背侧沟槽79中沉积电介质材料以形成电介质壁结构176。电介质壁结构176是电介质材料部分，其竖直地延伸穿过交替堆叠体(32,346)中的每个层并沿第一长度方向hd1横向地延伸，以将交替堆叠体(32,346)划分成包括绝缘层32的条带和半导体材料层346的条带的交替堆叠体。通过形成延伸穿过后向阶梯式电介质材料部分的通孔腔体并注入掺杂剂，可以在半导体材料层10的处在存储器阵列区100外部的表面部分中形成源极区(未示出)。在半导体材料层10的介于源极区与存储器堆叠结构55之间的上部部分中设有水平半导体沟道59。可以向通孔腔体填充绝缘导电材料以形成源极接触通孔结构(未示出)。
在另选实施方案中，如在第一实施方案至第五实施方案中一样，可以在背侧沟槽79中形成源极区61、绝缘间隔物74和背侧接触结构76。
半导体材料层346和与其邻接的自对准半导体材料部分446的每个组合构成导电层(346,446)，其可以用作与用于NAND阵列的控制栅极电极、源极选择栅极电极或漏极选择栅极电极集成的字线。
可以穿过接触级电介质层73并穿过后向阶梯式电介质材料部分65在导电层(346,446)上形成字线接触通孔结构86。导电层(346,446)中的每个可以贯穿存储器阵列区100和接触区300的相应区段具有相应第一厚度t1，并且包括在平台区内具有大于相应第一厚度t1的相应第二厚度t2的接触部分CP。接触部分CP是每个导电层(346,446)的远离存储器阵列区100的远端部分。在一个实施方案中，字线接触通孔结构86直接地形成在自对准半导体材料部分446上。
接触部分CP的相对于位于存储器阵列区100中的导电层(346,446)的区段的增加厚度降低导电层(346,446)在形成接触通孔腔体的各向异性蚀刻期间被接触通孔腔体蚀刻穿过的可能性。因此，因延伸穿过上面导电层(346,446)、绝缘层32和下面导电层(346,446)的字线接触通孔结构86使多个导电层电短路的可能性因存在具有较大厚度的至少一种金属材料的接触部分CP而降低。在导电层(346,446)的每个层级处第二厚度t2与第一厚度t1之间的差值可以是如在图40的处理步骤处所形成的每个自对准半导体材料部分446的厚度。
第六示例性结构可以包括三维存储器器件。三维存储器器件可以包括：绝缘层32和导电层(346,446)的交替堆叠体{32，(346,446)}，该绝缘层和导电层的交替堆叠体包括位于衬底(9,10)上方的掺杂半导体材料，其中交替堆叠体{32，(346,446)}包括存储器阵列区100和平台区，在存储器阵列区中，存在导电层(346,446)中的每个，在平台区中，导电层(346,446)具有随距衬底(9,10)的竖直距离而减小的相应横向范围；存储器堆叠结构55，该存储器堆叠结构位于存储器阵列区100中并竖直地延伸穿过交替堆叠体{32，(346,446)}，其中存储器堆叠结构55中的每个包括存储器膜50和位于存储器膜50内部的竖直半导体沟道60；以及接触通孔结构86，该接触通孔结构位于平台区中并接触导电层(346,446)中的相应一个导电层，其中导电层(346,446)中的每个贯穿存储器阵列区100具有相应第一厚度t1，并且包括在平台区内具有大于相应第一厚度t1的相应第二厚度t2的接触部分CP。
在一个实施方案中，接触通孔结构86中的每个接触导电层(346,446)中的相应一个导电层的接触部分CP。在一个实施方案中，除了导电层(346,446)中的最顶一个之外的导电层(346,446)中的每个贯穿存储器阵列区100并在平台区的在平面图中与导电层(346,446)中的任何上面一个导电层具有面积重叠的相应部分内具有相应第一厚度t1。在一个实施方案中，对于除了导电层(346,446)中的最顶一个之外的导电层(346,446)中的每个，具有相应第二厚度t2的部分在平面图中与导电层(346,446)中的任何上面一个导电层都不具有面积重叠。
在一个实施方案中，导电层(346,446)中的每个包括：第一掺杂多晶半导体材料部分(即，半导体材料层346)，该第一掺杂多晶半导体材料部分始终具有相应第一厚度t1；以及第二掺杂多晶半导体材料部分(即，自对准半导体材料部分446)，该第二掺杂多晶半导体材料部分接触第一掺杂多晶半导体材料部分336的顶表面和接触通孔结构86中的相应一个接触通孔结构。在一个实施方案中，第一掺杂多晶半导体材料部分336和第二掺杂多晶半导体材料部分446在组成上有所不同。在一个实施方案中，第二掺杂多晶半导体材料部分446具有为相应第二厚度t2与相应第一厚度t1之间的差值的厚度。
在一个实施方案中，三维存储器器件还包括后向阶梯式电介质材料部分65，该后向阶梯式电介质材料部分位于平台区中并覆盖交替堆叠体{32，(346,446)}并且包括接触导电层(346,446)的表面的阶梯式底表面。在一个实施方案中，三维存储器器件包括电介质间隔物122’，该电介质间隔物位于绝缘层32中的相应一个绝缘层的侧壁上和导电层(346,446)中覆盖绝缘层32中的相应一个绝缘层的一个导电层的侧壁上，并且接触后向阶梯式电介质材料部分65，其中绝缘层32由电介质间隔物122’与后向阶梯式电介质材料部分65横向地间隔。在一个实施方案中，导电层(346,446)中的每个接触电介质间隔物122’中的相应第一个电介质间隔物的顶表面并接触电介质间隔物122’中的相应第二个电介质间隔物的侧壁。
本公开的每一个示例性结构均可包括三维存储器器件。在一个实施方案中，三维存储器器件包括单体三维NAND存储器器件。导电材料层46可以包括或可以电连接到单体三维NAND存储器器件的相应字线。衬底(9，10)可以包括硅衬底。垂直NAND存储器器件可包括硅衬底上方的单体三维NAND串阵列。在单体三维NAND串阵列的第一器件层级中的至少一个存储器单元(如在导电材料层{46，(46,146)，(46,246)或(346,446)}的层级处体现为电荷存储层54的一部分)可以位于在单体三维NAND串阵列的第二器件层级中的另一个存储器单元(如在另一个导电材料层{46，(46,146)，(46,246)或(346,446)}的层级处体现为电荷存储层54的另一个部分)上方。硅衬底可包含集成电路，该集成电路包括用于定位在其上的存储器器件的驱动器电路(具体体现为该至少一个半导体器件700的子集)。导电材料层{46，(46,146)，(46,246)或(346,446)}可以包括多个控制栅极电极，这些控制栅极电极具有基本上平行于衬底(9,10)的顶表面延伸、例如在一对背侧沟槽79之间的条带形状。多个控制栅极电极至少包括定位在第一器件级中的第一控制栅极电极和定位在第二器件级中的第二控制栅极电极。单体三维NAND串的阵列可包括：多个半导体沟道(59,11,60)，其中该多个半导体沟道(59,11,60)中的每一个的至少一个端部部分60基本上垂直于衬底(9,10)的顶表面延伸并且包括竖直半导体沟道60中的相应一个竖直半导体沟道；和多个电荷存储元件(具体体现为存储器膜50的部分，即，电荷存储层54的部分)。每个电荷存储元件可以邻近多个半导体沟道(59,11,60)中的相应一个半导体沟道定位。
虽然前面提及特定优选实施方案，但是将理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由…组成”或词语“由…组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出采用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。

Claims (36)

1.一种三维存储器器件，包括：
绝缘层和导电层的交替堆叠体，所述绝缘层和所述导电层的所述交替堆叠体位于衬底上方，其中所述导电层中的每个导电层在存储器阵列区中具有相应第一厚度并在阶梯式平台区中具有大于所述相应第一厚度的相应第二厚度；
存储器堆叠结构，所述存储器堆叠结构位于所述存储器阵列区中并竖直地延伸穿过所述交替堆叠体，其中所述存储器堆叠结构中的每个存储器堆叠结构包括存储器膜和竖直半导体沟道；
接触通孔结构，所述接触通孔结构位于所述平台区中并接触所述导电层中的相应一个导电层；
后向阶梯式电介质材料部分，所述后向阶梯式电介质材料部分位于所述平台区中并覆盖所述交替堆叠体并且包括接触所述导电层的表面的阶梯式底表面；和
电介质间隔物，所述电介质间隔物位于所述绝缘层中的相应一个绝缘层的侧壁上，所述电介质间隔物向上延伸到所述导电层中覆盖所述绝缘层中的所述相应一个绝缘层的一个导电层的层级，并且接触所述后向阶梯式电介质材料部分，其中所述绝缘层由所述电介质间隔物与所述后向阶梯式电介质材料部分横向地间隔。
2.根据权利要求1所述的三维存储器器件，其中：
所述导电层中的每个导电层包括位于所述平台区中的接触部分；并且
所述接触通孔结构中的每个接触通孔结构接触所述导电层中的相应一个导电层的所述接触部分。
3.根据权利要求2所述的三维存储器器件，其中：
所述导电层中的每个导电层在所述平台区中具有位于所述接触部分与所述存储器阵列区之间的所述相应第一厚度；并且
所述导电层中的每个导电层在所述接触部分中具有所述相应第二厚度。
4.根据权利要求3所述的三维存储器器件，其中：
除了所述导电层中的最顶一个导电层之外的所述导电层中的每个导电层在所述平台区的在平面图中与至少一个上面导电层具有面积重叠的部分中具有所述相应第一厚度；并且
除了所述导电层中的所述最顶一个导电层之外的所述导电层的所述接触部分中的每个接触部分在所述平面图中与任何上面导电层不具有面积重叠。
5.根据权利要求2所述的三维存储器器件，其中所述导电层中的每个导电层在所述接触部分中和所述存储器阵列区中基本上由一种或多种相同的金属材料组成。
6.根据权利要求2所述的三维存储器器件，其中所述导电层中的每个导电层包括位于所述接触部分中和所述存储器阵列区中的具有所述相应第一厚度的第一金属材料。
7.根据权利要求6所述的三维存储器器件，其中所述导电层中的每个导电层还包括位于所述接触部分中的每个接触部分中的在所述第一金属材料上方的第二金属材料，并且其中在所述存储器阵列区中不存在所述第二金属材料。
8.根据权利要求7所述的三维存储器器件，其中所述第一金属材料包括钨，并且所述第二金属材料包括钌。
9.根据权利要求1所述的三维存储器器件，其中所述导电层中的每个导电层包括横向地延伸的部分，所述横向地延伸的部分邻接所述接触部分并具有比所述相应第一厚度小的厚度并且覆盖所述电介质间隔物中的相应一个电介质间隔物。
10.根据权利要求1所述的三维存储器器件，其中所述导电层中的每个导电层包括接触所述绝缘层中的下面一个绝缘层的侧壁的外围部分。
11.根据权利要求1所述的三维存储器器件，其中所述导电层中的每个导电层包括：
第一金属材料部分，所述第一金属材料部分具有所述相应第一厚度；和
第二金属材料部分，所述第二金属材料部分位于所述接触部分内部，其中所述导电层中的每个导电层的所述相应第二厚度和所述相应第一厚度之间的差值等于所述第二金属材料部分的水平部分的厚度。
12.根据权利要求1所述的三维存储器器件，其中：
所述三维存储器器件包括单体三维NAND存储器器件；
所述接触通孔结构包括字线接触通孔结构；
所述导电层包括所述三维存储器器件的字线；并且
所述接触通孔结构将每个字线电连接到位于所述交替堆叠体下方的驱动器电路的相应外围器件。
13.一种形成三维存储器器件的方法，包括：
在衬底上方形成绝缘层和牺牲材料层的交替堆叠体，其中所述交替堆叠体包括存储器阵列区和平台区，在所述存储器阵列区中，存在所述牺牲材料层中的每个牺牲材料层，在所述平台区中，所述牺牲材料层具有随距所述衬底的竖直距离而减小的相应横向范围；
采用选择性沉积工艺在所述平台区中的所述牺牲材料层的物理地暴露的表面上形成自对准材料部分，在所述选择性沉积工艺中，材料从所述牺牲材料层的所述物理地暴露的表面选择性地生长；
在所述存储器阵列区中通过所述交替堆叠体形成存储器堆叠结构，其中所述存储器堆叠结构中的每个存储器堆叠结构包括存储器膜和竖直半导体沟道；
用导电材料层来至少替换所述牺牲材料层；
形成接触通孔结构，所述接触通孔结构接触所述导电材料层中的相应一个导电材料层；
所述方法还包括：
在形成所述自对准材料部分之前，在所述平台区中的绝缘层和上面牺牲材料层的竖直相邻对的侧壁上形成电介质间隔物；以及
在形成所述自对准材料部分之后，在所述平台区中的所述交替堆叠体和所述电介质间隔物上方形成后向阶梯式电介质材料部分。
14.根据权利要求13所述的方法，其中：
所述自对准材料部分包括牺牲材料部分；并且
所述方法还包括用所述导电材料层的部分来替换所述牺牲材料部分。
15.根据权利要求14所述的方法，其中：
所述牺牲材料层包括氮化硅；
所述绝缘层包括氧化硅；并且
所述选择性沉积工艺采用在所述氮化硅表面和所述氧化硅表面之间的针对氮化硅的温育时间差值在所述牺牲材料层的氮化硅表面沉积自对准氮化硅部分，而无需在所述绝缘层的氧化硅表面生长氮化硅。
16.根据权利要求13所述的方法，其中：
所述自对准材料部分包括金属材料部分；并且
所述导电材料层形成在所述金属材料部分的表面上。
17.根据权利要求16所述的方法，其中所述金属材料部分包括钌。
18.根据权利要求13所述的方法，其中：
所述自对准材料部分选择性地沉积在所述平台区中的所述牺牲材料层的顶表面的暴露部分上，而不沉积在所述电介质间隔物的侧壁上；
所述后向阶梯式电介质材料部分形成在所述电介质间隔物的侧壁上；并且
所述绝缘层和所述牺牲材料层中的每个由所述电介质间隔物中的相应一个电介质间隔物与所述后向阶梯式电介质材料部分横向地间隔。
19.根据权利要求13所述的方法，其中所述自对准材料部分从所述牺牲材料部分中的每个牺牲材料部分的顶表面和侧壁表面生长。
20.一种三维存储器器件，包括：
绝缘层和导电层的交替堆叠体，所述绝缘层和所述导电层的所述交替堆叠体包括位于衬底上方的掺杂半导体材料，其中所述交替堆叠体包括存储器阵列区和平台区，在所述存储器阵列区中，存在所述导电层中的每个导电层，在所述平台区中，所述导电层具有随距所述衬底的竖直距离而减小的相应横向范围；
存储器堆叠结构，所述存储器堆叠结构位于所述存储器阵列区中并竖直地延伸穿过所述交替堆叠体，其中所述存储器堆叠结构中的每个存储器堆叠结构包括存储器膜和竖直半导体沟道；和
接触通孔结构，所述接触通孔结构位于所述平台区中并接触所述导电层中的相应一个导电层，
其中所述导电层中的每个导电层具有贯穿所述存储器阵列区的相应第一厚度并包括在所述平台区内具有大于所述相应第一厚度的相应第二厚度的接触部分；
所述三维存储器器件还包括：
后向阶梯式电介质材料部分，所述后向阶梯式电介质材料部分位于所述平台区中并覆盖所述交替堆叠体并且包括接触所述导电层的表面的阶梯式底表面；和
电介质间隔物，所述电介质间隔物位于所述绝缘层中的相应一个绝缘层的侧壁上和所述导电层中覆盖所述绝缘层中的所述相应一个绝缘层的一个导电层的侧壁上，并且接触所述后向阶梯式电介质材料部分，其中所述绝缘层由所述电介质间隔物与所述后向阶梯式电介质材料部分横向地间隔。
21.根据权利要求20所述的三维存储器器件，其中所述接触通孔结构中的每个接触通孔结构接触所述导电层中的相应一个导电层的所述接触部分。
22.根据权利要求20所述的三维存储器器件，其中除了所述导电层中的最顶一个导电层之外的所述导电层中的每个导电层具有贯穿所述存储器阵列区并在所述平台区的在平面图中与所述导电层中的任何上面一个导电层具有面积重叠的相应部分内的所述相应第一厚度。
23.根据权利要求21所述的三维存储器器件，其中对于除了所述导电层中的最顶一个导电层之外的所述导电层中的每个导电层，具有所述相应第二厚度的所述部分在平面图中与所述导电层中的任何上面一个导电层不具有面积重叠。
24.根据权利要求20所述的三维存储器器件，其中所述导电层中的每个导电层包括：
第一掺杂多晶半导体材料部分，所述第一掺杂多晶半导体材料部分始终具有相应第一厚度；和
第二掺杂多晶半导体材料部分，所述第二掺杂多晶半导体材料部分接触所述第一掺杂多晶半导体材料部分的顶表面和所述接触通孔结构中的相应一个接触通孔结构。
25.根据权利要求24所述的三维存储器器件，其中所述第一掺杂多晶半导体材料部分和所述第二掺杂多晶半导体材料部分在组成上不同。
26.根据权利要求24所述的三维存储器器件，其中所述第二掺杂多晶半导体材料部分具有为所述相应第二厚度与所述相应第一厚度之间的差值的厚度。
27.根据权利要求20所述的三维存储器器件，其中所述导电层中的每个接触所述电介质间隔物中的相应第一个电介质间隔物的顶表面并接触所述电介质间隔物中的相应第二个电介质间隔物的侧壁。
28.根据权利要求20所述的三维存储器器件，其中：
所述三维存储器器件包括单体三维NAND存储器器件；
所述导电层包括所述单体三维NAND存储器器件的相应字线或者所述导电层电连接到所述单体三维NAND存储器器件的相应字线；
所述衬底包括硅衬底；
所述单体三维NAND存储器器件包括在所述硅衬底上方的单体三维NAND串阵列；
所述单体三维NAND串阵列的第一器件层级中的至少一个存储器单元定位在所述单体三维NAND串阵列的第二器件层级中的另一个存储器单元上方；
所述硅衬底包含集成电路，所述集成电路包括用于定位在其上的所述存储器器件的驱动器电路；
所述导电层包括多个控制栅极电极，所述多个控制栅极电极具有基本上平行于所述衬底的顶表面延伸的条带形状，所述多个控制栅极电极至少包括定位在所述第一器件层级中的第一控制栅极电极和定位在所述第二器件层级中的第二控制栅极电极；并且
所述单体三维NAND串阵列包括：
多个半导体沟道，其中所述多个半导体沟道中的每个半导体沟道的至少一个端部部分基本上垂直于所述衬底的顶表面延伸，和多个电荷存储元件，每个电荷存储元件定位成与所述多个半导体沟道中的相应一个半导体沟道相邻。
29.一种形成三维存储器器件的方法，包括：
在衬底上方形成绝缘层和半导体材料层的交替堆叠体，其中所述交替堆叠体包括存储器阵列区和平台区，在所述存储器阵列区中，存在所述半导体材料层中的每个，在所述平台区中，所述半导体材料层具有随距所述衬底的竖直距离而减小的相应横向范围；
采用选择性半导体沉积工艺在所述平台区中的所述半导体材料层的物理地暴露的表面上形成自对准半导体材料部分，在所述选择性半导体沉积工艺中，半导体材料从所述半导体材料层的所述物理地暴露的表面生长，而不从所述绝缘层的表面生长；
形成后向阶梯式电介质材料部分，所述后向阶梯式电介质材料部分包括在所述自对准半导体材料部分上的阶梯式底表面；
在所述存储器阵列区中通过所述交替堆叠体形成存储器堆叠结构，其中所述存储器堆叠结构中的每个存储器堆叠结构包括存储器膜和竖直半导体沟道；以及
形成穿过所述后向阶梯式电介质材料部分的接触通孔结构；
其中，所述方法还包括在形成所述自对准半导体材料部分之前，在所述平台区中的所述绝缘层和所述半导体材料层的侧壁上形成电介质间隔物，其中所述后向阶梯式电介质材料部分形成在所述电介质间隔物的侧壁上。
30.根据权利要求29所述的方法，其中：
所述半导体材料层包括第一掺杂半导体材料；并且
所述自对准半导体材料部分包括第二掺杂半导体材料。
31.根据权利要求30所述的方法，其中所述接触通孔结构直接地形成在所述自对准半导体材料部分上。
32.根据权利要求29所述的方法，还包括：
通过移除所述半导体材料层和所述自对准半导体材料部分来形成横向凹陷部；以及
通过在所述横向凹陷部中沉积至少一种导电材料来在所述横向凹陷部的体积中形成导电层。
33.根据权利要求32所述的方法，其中所述接触通孔结构直接地形成在所述导电层上。
34.根据权利要求32所述的方法，还包括：
通过所述交替堆叠体形成背侧沟槽；
将蚀刻剂引入所述背侧沟槽中，其中所述蚀刻剂蚀刻所述半导体材料层和所述自对准半导体材料部分选择性所述绝缘层和所述后向阶梯式电介质材料部分的材料；以及
在所述绝缘层、所述后向阶梯式电介质材料部分和位于所述背侧凹陷部内部的所述存储器堆叠结构的物理地暴露的表面上形成背侧阻挡电介质层，其中所述导电层形成在所述背侧阻挡电介质层上。
35.根据权利要求32所述的方法，其中所述导电层中的每个导电层具有贯穿所述存储器阵列区的相应第一厚度并包括在所述平台区内具有大于所述相应第一厚度的相应第二厚度的接触部分。
36.根据权利要求35所述的方法，其中所述自对准半导体材料部分中的每个自对准半导体材料部分直接地形成在所述电介质间隔物中的相应第一个电介质间隔物的顶表面和所述电介质间隔物中的相应第二个电介质间隔物的侧壁上。
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