COUNTER MODULO 6

AbdulBasri / 151810201010 / 1A
Jurusan Fisika, Fakultas Matematika dan Ilmu Pengetahuan Alam,
Universitas Jember
[email protected]
Q atau Q, (3) indikator hasil cacahan
1. LATAR BELAKANG
Counter disebut pencacah atau dinyatakan sebagai output yang mana.
penghitung yaitu rangkaian logika sekuensial Output Q atau Q. ketiga faktor tersebut
yang digunakan untuk menghitung jumlah
pulsa yang diberikan pada bagian masukan. di atas dapat dinyatakan dalam
Counter digunakan untuk berbagai operasi persamaan EX-OR (Wahyudi, 2012).
aritmatika, pembagi frekuensi, penghitung
jarak (odometer), penghitung kecepatan Rangkaian Up/Down Counter
(spedometer), yang pengembangannya merupakan gabungan dari Up Counter
digunakan luas dalam aplikasi perhitungan
pada instrumen ilmiah, kontrol industri, dan Down Counter. Rangkaian ini dapat
komputer, perlengkapan komunikasi, dan menghitung bergantian antara Up dan
sebagainya. Counter tersusun atas sederetan
flip-flop yang dimanipulasi sedemikian rupa Down karena adanya input eksternal
dengan menggunakan peta Karnough sebagai control yang menentukan saat
sehingga pulsa yang masuk dapat dihitung
sesuai rancangan. Dalam perancangannya menghitung Up atau Down. Pada
counter dapat tersusun atas semua jenis flip- rangkaian Up/Down Counter Asinkron,
flop tergantung karakteristik masing- masing
flip-flop tersebut (Mismail,1998.). output dari flip flop sebelumnya
Dilihat dari arah cacahan, rangkaian menjadi inpout clock dari flip flop
pencacah dibedakan atas pencacah naik (Up berikutnya (Erich,1984).
Counter) dan pencacah turun (Down
Counter). Pencacah naik melakukan cacahan
dari kecil ke arah besar, kemudian kembali ke
cacahan awal secara otomatis. Pada pencacah
menurun, pencacahan dari besar ke arah kecil
hingga cacahan terakhir kemudian kembali ke Gambar 1.1 Rangkaian Up/Down
cacahan awal. Tiga faktor yang harus Counter Asinkron 3 bit
diperhatikan untuk membangun pencacah (Sumber : Erich,1984).
naik atau turun yaitu (1) pada transisi mana Secara global counter terbagi atas
Flip-flop tersebut aktif. Transisi pulsa dari 2 jenis, yaitu: Syncronus Counter
positif ke negatif atau sebaliknya, (2) output dan Asyncronous counter. Perbedaan
Flip-flop yang diumpankan ke Flip-flop kedua jenis counter ini adalah pada
berikutnya diambilkan dari mana. Dari output
pemicuannya. Pada Syncronous counter input J dan K dimasing masing flip
pemicuan Flip Flop dilakukan serebtak
flop diberi nilai 1 (sifat toogle dari
(dipicu oleh satu sumber clock) susunan flip –
flopnya paralel. Sedangkan pada JK flop flop) (Erich,1984).
Asyncronous counter, minimal ada salah satu
Sebuah Up Counter Asinkron
flip-flop yang clock-nya dipicu oleh keluaran
flip-flop lain atau dari sumber clock lain, dan Mod-6, akan menghitung
susunan flip flopnya seri. Dengan
0,1,2,3,4,5,0,1,2... Maka nilai yang
memanipulasi koneksu flip flop berdasarkan
peta karnough atau timing diagram dapat tidak pernah dikeluarkan adalah 6.
dihasilkan counter acak, shift counter
Jika hitungan menginjak ke 6, maka
(counter sebagai fungsi register) atau juga up-
down counter ( wahyudi.2012) Counter akan reset kembali ke 0.
Pencacah Asynchronus didesain dengan Untuk itu masing masing flip flop
menggunakan flip flop pada keadaan toogle.
Flip flop JK atau D dapat dibuat dalam perlu direset ke nilai “0’’ dengan
keadaan toogle. Flip flop JK dapat dibuat
dalam keadaan toogle dengan memanfaatkan input input Asinkron-
menghubungkan kedua input J dan K pada
logika 1. Sedangkan untuk flip flop D, dapat nya (Ps=1 dan Pc=0). Nilai “0” yang
dibuat dalam keadaan toogle dengan
menghubungkan keluaran Q kembali ke akan dimasukkan di PC didaptkan
input. Pencacah Asynchronusbekerja dengan
mengkaskade seri flip flop dalam keadaan dengan me NAND kan input A dan B
toogle secara bersamaan. Keluaran tiap-tiap
flip flop digunakan sebagai clock untuk flip (ABC=110 untuk desimal 6). Jika
flop berikutnya secara berurutan. Hal ini
menyebabkan flip flop berubah secara input A dan B keduanya bernilai 1,
Asynchronus, seperti gelombang. Pencacah
Asynchronus lebih dikenal sebagai pencacah
ripple. Karena cara penghubungan setiap flip maka seluruh flip flop akan di reset
flop seperti diatas sehingga frekuensi setiap
flip flop berikutnya dibagi dua (Erich,1984).
(Mismail,1998).

Gambar 1.2 Timing Diagram Up

Gambar 1.3 Rangkaian Up Counter
Counter Asinkron 3 bit
Asinkron Mod-6
(Sumber : Erich,1984).
(Sumber : Erich,1984).
Berdasarkan bentuk timing diagram
diatas, output dari flip flop C menjadi Aplikasi counter dalam bidang

clock dari flip flop B, sedangkan output elektronika yaitu dalam pembuatan

dari flip flop B menjadi clock dari flip flop dadu elektronik. Pembuatan dadu

A. Perubahan pada negatif edge dimasing elektronik ini menggunakan sistem

masing clock flip flop sebelumnya ansynchronous yang mana kelebihan

menyebabkan flip flop sesudahnya nya sistem mudah menghitung dalam

berganti kondisi (toogle), sehingga input desimal yang kita inginkan. Dalam
dadu elektronik akan ada 6 cacahan nilai
elektronika
karena dadu memiliki 6 wajah. Cacahan
dan
tersebut berasal dari sistem counter. Tetapi,
menghubungkannya untuk
kelemahan dari sistem ansynchronous
sementara.
counter adalah terdapat delay pada
2. LED sebagai output
sistemnya. Perbedaan sistem counter
keluaran yang akan
modulo 6 dadu elektronik ini yaitu pada
diamati.
penggunaan counter dimana pada
3. IC TTL 74LS112 sebagai
praktikum ini digunakan IC JK flip-flop
IC masukan Dual J-K
gerbang NAND, yang mana akan lebih
flipflop.
mudah dipahami. Tetapi sistem ini
4. IC TTL 7408 sebagai IC
membutuhkan lebih banyak komponen
gerbang AND
elektronik dalam rangkaian.
5. Baterai 9V sebagai supply
Tujuan yang ingin dicapai pada daya rangkaian.
praktikum Counter module 6 ini adalah 6. Kabel Penghubung
dapat membuat desain counter untuk wajah 6 sebagai penghubung antar
dadu elektronik komponen.
sehingga mahasiswa mampu memahami 7. IC Regulator 7805 sebagai
sistem kerja dari tiap-tiap bagian dasar dari penurun tegangan pada
rangkaian counter pada dadu elektronim sebuah perangkat
tersebut. Praktikum ini dirancang untuk elektronika.
menentukan salah satu wajah dadu yang 8. IC Timer 555 sebagai
dimisalkan dengan LED yang akan muncul timer

dengan sistem counter. Sehingga dengan 9. Resistor (50k, 100k)

adanya praktikum ini maka akan tercipta sebagai hambatan

rangkaian dadu yang dapat dimainkan 10. Kapasitor(10uf, 10nF)

secara elektronik. sebagai penyimpan

muatan
2. METODE
Metode yang digunakan pada
2.2 Desain Pecobaan
praktikum counter Modulo 6 yaitu :
Desain rangkaian pada
2.1 Alat dan Bahan
praktikum counter modulo
Project Board sebagai papan
6 synchronous :
rangkaian yang digunakan untuk
meletakkan rangkaian 1.
 perlu direset ke nilai “0’’ dengan
memanfaatkan input input Asinkron-
nya (Ps=1 dan Pc=0). Nilai “0” yang
akan dimasukkan di PC didaptkan
dengan me NAND kan input A dan B
(ABC=110 untuk desimal 6). Jika
input A dan B keduanya bernilai 1,
maka seluruh flip flop akan di reset
(Erich,1984).

Gambar 1.3 Rangkaian Up Counter

Asinkron Mod-6
(Sumber : Erich,1984).

Aplikasi counter dalam bidang

elektronika yaitu dalam pembuatan dadu
elektronik. Pembuatan dadu elektronik ini
menggunakan sistem ansynchronous yang
mana kelebihan nya sistem mudah
menghitung dalam desimal yang kita
inginkan. Dalam dadu elektronik akan ada 6
cacahan nilai karena dadu memiliki 6 wajah.
Cacahan tersebut berasal dari sistem counter.
Tetapi, kelemahan dari sistem ansynchronous
counter adalah terdapat delay pada sistemnya.
Perbedaan sistem counter modulo 6
 Gambar 2.1 Rangkaian Up
Synchronus Counter Modulo 6

2.3 Metode Analisis

Metode analisis yang ada dalam
praktikum counter modulo 6 kali
ini adalah:
Tabel 2.1 Tabel Kebenaran
Rangkaian Up Synchronus Counter
Modulo 6
Clock QC QB QA Desimal
0 0 0 0 0
1 0 0 1 1
2 0 1 0 2
3 0 1 1 3
4 1 0 0 4
5 1 0 1 5
Parameter keberhasilan dalam
praktikum Counter Modulo 6 kali ini
adalah menunjukkan nilai
keberhasilan berdasarkan tabel
kebenaran dengan realisasi pada
LED. Berdasarkan rangkaian
Counter Modulo 6 memiliki input
yang menghasilkan output dengan
tegangan tinggi yang dilogikakan 1
dan tegangan rendah dengan logika Tabel 3.2 Map Karnaugh
0. Setelah desimal 5 maka akan Tabel 3.2.1 Map Karnaugh JA dan
terjadi reset ke 0. Rangkaian dengan KA
satu atau lebih dari satu sinyal
masukan tetapi hanya menghasilkan
00 01 11 10
satu sinyal berupa tegangan tinggi 0 1 1 X 1
(Logika tinggi[1]) atau tegangan 1 X X X X
rendah (Logika rendah [0]).
Tegangan tinggi berarti 1 (LED
menyala), sedangkan tegangan
rendah berarti 0 (LED padam).
00 01 11 10
0 X X X X
3. HASIL DAN 1 1 1 X 1
PEMBAHASAN 3.1 Hasil
Hasil yang diperoleh dalam
praktikum counter modulo 6 kali ini
adalah: Tabel 3.2.2 Map Karnaugh JB dan

Tabel 3.1 Tebel Kebenaran KB

Next
Present FFC FFB FFA
State State
00 01 11 10
̅ ̅ ̅

0 0 0 X X
0 0 0 0 0 1 0 X 0 X 1 X 1 1 0 X X
̅̅
0 0 1 0 1 0 0 X 1 X X 1

0 1 0 0 1 1 0 X X 0 1 X

0 1 1 1 0 0 1 X X 1 X 1 00 01 11 10
1 0 0 1 0 1 X 0 0 X 1 X 0 X X X 0

1 0 1 0 0 0 X 1 0 X X 1 1 X X X 1

1 1 0 X X X X X X X X X

1 1 1 X X X X X X X X X
Tabel 3.2.3 Map Karnaugh JC dan KC membuat rangkaian Synchronus
Counter Modulo 6.

00 01 11 10 Sebuah up counter sinkron akan

0 0 X X 0 menghitung 0,1,2,3,4,5,0,1,2,... .
1 0 X X 1 Maka nilai yang tidak pernah
dikeluarkan adalah nilai 6. Jika
hitungan menginjak ke 6, maka
counter akan reset kembali ke 0.
Untuk itu masing masing flip flop
00 01 11 10
0 X 0 X X perlu di reset ke nilai 0 dengan
1 X 1 X X memanfaatkan input input nya. Tabel
3.1 adalah tabel kebenaran Rangkaian
Up Synchronus Counter Modulo 6.
Pencacah modulo 6 memerlukan 3 FF
3.2 Pembahasan
sehingga keadaan atau hasil
Rangkaian counter yang
pencacahnya ditentukan oleh Qa Qb
digunakan dalam praktikum ini
dan Qc. Setiap FF memiliki masukan J
adalah rangkaian Up Synchronus
= K = 1, sehingga keluaran FF itu
Counter Modulo 6. Dalam
akan ter-toggle (berubah tingkat
Synchronus Counter Modulo 6
logikanya) ketika pada masukan Ck
memerlukan tiga IC JK filp flop.
berubah dari 1 (tinggi) ke 0 (rendah).
Untuk mencari bentuk rangkaian dari
Pulsa masukan hanya dikenakan pada
Counter Syncronus modulo 6
Ck dari FF-0. Keluaran Qo
dibutuhkan 4 input yaitu input Ja, Jb,
dihubungkan ke Ck pada FF-1, dan
Ka dan Kb. Untuk mencari semua
keluaran Q1 dihubungkan ke Ck dari
input dapat menggunakan tabel
FF-2. Ketika mula mula Qc Qb Qa =
eksitasi. Setelah itu dapat
000, setelah pulsa masuk berubah
disederhanakan dengan rumus
menjadi Qc Qb Qa = 001. Dengan
kranough map. Setelah langkah
demikian pada keadaan Qc Qb Qa =
tersebut dilakukan, maka kita dapat
000 menurut tabel eksitasi 3.1
pengaturan J dan K
untuk masing masing FF yaitu FFC, pada peta karnaugh dapat terlihat
Qc : 0 X 0, maka Jc = 0, Kc=X ; bahwa ; ;
FFB, Qb : 0 X 0, maka Jb = 0, Kb=X ̅̅ ; ; ;
; FFA, Qa : 0 X 1, maka Ja = 1,
.
Ka=X. Selanjutnya pada keadaan Qc
Qb Qa = 001, yang berubah menjadi
4. KESIMPULAN
Qc Qb Qa = 010, setelah pulsa
Kesimpulanyangdiperoleh
masuk pengaturannya adalah FFC,
setelah melakukan praktikum counter
Qc : 0 X 0, maka Jc = 0, Kc=X ;
modulo 6 yaitu, statement
FFB, Qb : 0 X 1, maka Jb = 1, Kb=X
keberhasilan yang ditampilkan benar
; FFA, Qa : 1 X 0, maka Ja = X,
tidak nya suatu rangkaian dapat
Ka=1. Demikian seterusnya, jika
dilihat melalui tabel kebenaran.
dikerjakan hasil seluruhnya akan
Dalam praktikum counter modulo 6
terlihat hasil yang merupakan tabel
yang terdiri J-K FF dan gerbang
kebenaran dari Jc, Ka, Jb, Kb, Ja, Ka
AND sesuai dengan tabel kebenaran.
sebagai fungsi dari Qc Qb Qa.
Parameter keberhasilan ditunjukkan
Untuk mendapatkan persamaan
dengan lampu yang menyala sesuai
yang paling sederhana dapat
dengan desimal 0 sampai 6. Lampu
digunakan peta karnaugh. Peta
nyala ketika high dan lampu mati
karnaugh yang dihasilkan tampak
ketika low. Peluang untuk
seperti pada tabel 3.2 . Dari pencacah
dikembangkannya rangkaian ini pada
modulo-6 diatas harga Qc Qb dan Qa
praktikum counter modulo 6 dapat di
tidak pernah 110 dan 111 sehinga
kembangkan lagi dengan membuat
harga j dan k diberi nilai X yang
rangkaian encoder yang merupakan
mana nilai X bisa berniali 1 atau 0 .
keluaran counter modulo 6.
 DAFTAR PUSTAKA

Erich. 1984. Grundlagen der Digitaltechnik. Berlin: VEB Verlag Technik.

Mismail, Budiono. 1998. Dasar-Dasar Rangkaian Logika Digital. Bandung: ITB

Wahyudi, L. 2012. Laporan Counter. Mataram : Universitas Mataram.