GitHub - Stardusten/riscv: 一个 5 阶段流水线 RV32I CPU Verilog 实现

Stardusten / riscv Public

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Fork 2
Star 1

一个 5 阶段流水线 RV32I CPU Verilog 实现

GPL-3.0 license

1 star 2 forks Branches Tags Activity

Name		Name	Last commit message	Last commit date
Latest commit History 12 Commits
test		test
LICENSE		LICENSE
README.md		README.md
br_pred.v		br_pred.v
define.vh		define.vh
ex.v		ex.v
ex_mem.v		ex_mem.v
id.v		id.v
id_ex.v		id_ex.v
if_id.v		if_id.v
mem.v		mem.v
mem_wb.v		mem_wb.v
pc.v		pc.v
ram.v		ram.v
regfile.v		regfile.v
riscv.v		riscv.v
rom.txt		rom.txt
rom.v		rom.v
spoc.v		spoc.v
spoc_tb.v		spoc_tb.v
stall_ctl.v		stall_ctl.v

Repository files navigation

Roadmap

已完成:

实现了 ori 指令
实现了所有 I-type 和 R-type 的算术、逻辑、比较和移位指令
使用数据前推，解决了所有真相关（不考虑 Load、Store）
实现了所有分支指令，包括 B-type，jal 和 jalr
解决了所有控制相关，如果不能用数据前推获得要比较的两个数，则停止流水线
实现了所有 Load，Store 指令
解决所有由 Load，Store 带来的相关问题
使用静态分支预测代替流水线停滞

未完成:

实现控制状态寄存器指令
实现 ecall 指令，ebreak 指令
实现 fence 指令
使用两位动态分支预测代替静态分支预测
完成异常处理