• CNN - FPGA
  • 项目由来
  • 使用
    • Conv2d
    • Max_pool
    • Avg_pool
    • Relu_activation
    • FullConnect
  • 使用示例

  毕业设计，为了蹭热点，选了几个和人工智能相关的课题，本意是希望通过毕业设计让自己了解一下机器学习，比如CNN一类的。很不幸，被体系结构实验室的老师抢走了。于是就面临了这个偏硬件的课题，用FPGA加速人工智能算法。
  毕竟只是本科毕业设计，这个课题在我手里就变成了用FPGA加速CNN，本来的目的还是要完成，在大致了解了CNN之后，还是在极不情愿中做完了这个项目。
  项目本质很简单，使用Verilog实现了一些CNN的模块。几乎没有多少实用价值。 另外，和大多数FPGA加速CNN的项目一样，本项目只能运行推断，不能学习，所以没有后向传播这不怪我，Xilinx自己都已经放弃治疗了。

  模块设计上参照了tensorflow。因为使用了全并行的设计，所以没有引入时序，也没有做流水线我不信哪块FPGA板子的部件延迟会大过总线周期，所以在资源占用上很不合理，可能需要在规模很大的FPGA板子上才能实现一个较大的网络吧也就是说本项目毫无卵用

有以下几个模块：

说明：

  卷积模块，可以进行二维卷积。支持多个卷积核，不同步长，是否启用边缘0填充等

可配置参数：

输入输出：

说明：

  最大池化模块，可以对输入进行最大池化运算。

可配置参数：

输入输出：

说明：

  平均池化模块，可以对输入进行平均池化运算。

可配置参数：

输入输出：

说明：

  ReLU激活函数模块。可以根据情况决定卷积之后的特征图要不要连接激活函数。

可配置参数：

输入输出：

说明：

  全连接层模块。数据会被展开为一维矩阵，进行全连接运算。

可配置参数：

输入输出：