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在FPGA中将图像数据输入到DDR3中,再输送到HDMI接口上进行显示。
VHDL 19 6
一个基于AXI接口的PL端卷积加速器,可由PS端调用
VHDL 7
将数据从FPGA的BRAM输出到HDMI接口的测试例程
VHDL 5
用于测试Vivado提供的FIFO IP核不同配置的时序与逻辑,以供设计参考
VHDL 3
将图像数据从以太网传输到DDR3,再传输到HDMI进行显示的vivado例程
VHDL 3 2
在ZYNQ中设计了自定义的PL端数据处理器,通过DMA连接到AXI总线,完成了PS和该PL端的数据交互等功能。