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数字时钟设计

注意！！！此代码不使用老师提供的实验箱实现，而是使用自己的正点原子开拓者FPGA开发板，软件：quartus II 13.1

一、 设计原理：

二、设计任务及具体要求：

1、默认显示格式为12小时显示方式：11-25-36，其中“-”用第三个和第六个七段数码管中的g段闪烁显示（闪烁频率1Hz），系统初始时间为11-59-40（即程序下载到实验箱后显示的时间）；

2、对于整点报时功能，本次设计的要求是时间为整点时，进行持续5秒的LED闪烁（频率2Hz）实现整点报时的提示。

3、设置一个复位键（S1键），当按下该键后，所有数码管显示00-00-00，时钟从该时刻开始计时。

4、能利用S2键实现时间的调节，即先按下S2键表示开始调整时间。调整方式如下：（1）按下S3和S4键实现小时的调整（S3按一下加1，S4按一下减1）；（2）按下S5和S6键实现分钟的调整（S5按一下加1，S6按一下减1）；（3）按下S7和S8键实现秒的调整（S7按一下加1，S8按一下减1）。再次按下S2键表示调整完毕，时钟正常开始计时。

扩展要求：

1、 显示格式可调：用K1键实现12小时方式和24小时方式之间的切换；

1、8个七段数码管为片选显示，即8个数码管只有一组abcdefg的输出，具体哪个数#码管显示，需要看片选信号选中哪个数码管。片选信号的扫描频率为1KHz。

2、LED灯模块的电路原理是当有高电平输入时LED灯就会被点亮，反之不亮。

3、系统时钟输入为50MHz；

建议模块分配：

1、分频模块：需要产生1Hz，2Hz的2个输出频率分别用于计时，闪烁；

2、片选信号扫描模块：由1KHz驱动三位数码管的片选信号从0-7不断变化；

3、显示译码器模块：共阴极连接方式，将输入的十进制值变为abcdefg的显示；

4、控制模块：实现K1， S1～S8的相关功能，并控制数字时钟的显示，LED的闪烁整点报时等。

三、输入输出资源说明：

1、外部输入脉冲信号时钟源CP（1KHz），经适当分频后供计数器使用。

2、七段数码管为片选显示方式。

3、LED模块中的红黄绿三种颜色的灯用纵向的或者横向的都可以，只用其中一个方向的即可。（输出高电平时，对应的LED灯亮）

4、开关K1只有两个状态：拨上去为1，否则为0；

5、按键S1～S8按下时为0，然后自动弹起为1。

6、将设计原理、设计过程、编译仿真波形和分析结果、硬件测试结果记录下来。

根据如上说明，本设计的主要任务和设计要求是：

1、按照现代数字系统的Top-Down模块化设计方法，提出交通灯控制电路设计系统的整体设计方案，并进行正确的功能划分，分别提出并实现控制器、计数器、输出译码、点阵显示等模块化子系统的设计方案。

2、在QuartusⅡ的EDA设计环境中，完成系统的顶层设计、各子系统的模块化设计。分别完成各个基于Verilog语言实现的子模块（包括控制器电路、计数器电路、输出译码电路、点阵显示电路）的逻辑功能仿真。最后对顶层设计进行功能仿真。

3、在2步的基础上，用下载电缆通过JTAG口将对应的sof文件加载到FPGA中。观察实验结果是否与自己的编程思想一致。