WO2006035664A1 - 半導体発光素子、その製造方法及びその実装方法、並びに発光装置 - Google Patents

半導体発光素子、その製造方法及びその実装方法、並びに発光装置 Download PDF

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Kazushi Higashi
Shinji Ishitani
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Matsushita Electric Industrial Co., Ltd.
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Definitions

  • the present invention relates to a semiconductor light emitting element, a manufacturing method thereof, and a mounting method thereof, and further relates to a light emitting device in which the semiconductor light emitting element is mounted on a wiring board.
  • LEDs semiconductor light emitting elements represented by light emitting diodes
  • a mounting technology for mounting an LED bare chip (hereinafter referred to as “LED chip”) on a wiring board for example, flip-chip bonding using bumps as shown in Patent Document 1 and Patent Document 2 Is commonly used.
  • FIG. 16 is a cross-sectional view schematically showing a state in which an LED chip having a conventional typical structure is mounted on a wiring board.
  • FIG. 17 is a bottom view of a conventional LED chip.
  • FIG. 16 is a diagram schematically showing a cross-section at the position of line CC in FIG.
  • the LED chip 101 includes a light transmissive substrate (hereinafter referred to as “element substrate”) 111, an n-type semiconductor layer 112 formed on the element substrate 111 so as to cover the element substrate 111, A p-type semiconductor layer 113 formed so as to cover the region on the n-type semiconductor layer 11 la except for the n-electrode region 112a (see FIG. 17) at the corner on the n-type semiconductor layer 112;
  • the n electrode 114 is formed in the n electrode region 112 a on the semiconductor layer 112, and the p electrode 115 is formed on the p type semiconductor layer 113.
  • the n-electrode 114 and the p-electrode 115 are bonded to the plurality of bumps 142 formed on the electrode 141 on the wiring substrate 140 using ultrasonic waves, respectively, so that the wiring substrate 140 And electrically connected.
  • the LED chip 101 electrically connected to the wiring board 140 in this way emits light when a current flows through the pn junction 123 between the n-type semiconductor layer 112 and the p-type semiconductor layer 113.
  • Patent Document 1 JP-A-11 161197
  • Patent Document 2 Japanese Patent Laid-Open No. 11-354836
  • LED chips with a size of 0.3 mm square are generally used.
  • features such as low power consumption and mercury-less have spread, and medium-to-large LCD backlights and Development of large LED chips (for example, 1 mm square or more) that can achieve high output and high efficiency that can be used for special lighting, car headlights, etc. is underway.
  • the size of the LED chip exceeds 0.5 mm square, it is necessary to form a large number of bumps on the p-electrode in order to make the LED chip emit light uniformly. Arise. Forming a large number of bumps on the p-electrode is not preferable because it leads to a decrease in bonding yield and an increase in the possibility of short-circuiting and poor connection due to misalignment during mounting.
  • the junction surface between the n-type semiconductor layer 112 and the n electrode 114 should be formed in order to enlarge the light emitting region.
  • the junction surface between the n-type semiconductor layer 112 and the p-type semiconductor layer 113 corresponding to the light emitting region needs to be reduced and increased. For this reason, even if the LED chip 101 is enlarged, the area of the n-electrode 114 cannot be increased.
  • the present invention has been made in view of the above problems, and is a conductive adhesive typified by solder.
  • the main object is to provide a semiconductor light emitting device that can be mounted on a wiring board at low cost using a material, a manufacturing method thereof, a mounting method thereof, and a light emitting device in which the semiconductor light emitting element is mounted on the wiring substrate.
  • the present invention is configured as follows.
  • a light transmissive element substrate According to the first aspect of the present invention, a light transmissive element substrate
  • a first In electrode that is a thin film formed on the n-electrode region of the n-type semiconductor layer; a first lp electrode that is a thin film formed on the P-type semiconductor layer;
  • a first insulating layer formed so as to insulate the In electrode from the lp electrode; a thin film having a larger area than a bonding surface between the n-type semiconductor and the In electrode; A second n electrode formed on the first insulating layer and electrically connected to the In electrode and insulated from the lp electrode by the first insulating layer;
  • a second p-electrode formed as a thin film having a smaller area than a junction surface between the n-type semiconductor layer and the p-type semiconductor layer, and electrically connected to the first lp electrode;
  • a semiconductor light emitting device comprising:
  • a light-transmissive element substrate According to a second aspect of the present invention, a light-transmissive element substrate
  • a first In electrode that is a thin film formed on the n-electrode region of the n-type semiconductor layer; a first lp electrode that is a thin film formed on the P-type semiconductor layer;
  • At least one opening for n electrode and one opening for p electrode are provided, respectively, except for the opening for n electrode and the opening for p electrode, covering the In electrode and the lp electrode, and the In electrode and the first electrode.
  • the first A second n electrode formed on an insulating layer and electrically connected to the In electrode through the n electrode opening of the first insulating layer;
  • a thin film having a smaller area than the junction surface between the n-type semiconductor layer and the p-type semiconductor layer is formed on the first insulating layer, and the first lp through the p-electrode opening of the first insulating layer.
  • a semiconductor light emitting device comprising:
  • the first insulating layer on the p-type semiconductor layer is formed on the first insulating layer smaller than the area of the junction surface between the n-type semiconductor layer and the p-type semiconductor layer.
  • a conductive layer formed to have an area larger than the area of the 2p electrode and electrically connected to the first lp electrode through the opening for the p electrode of the first insulating layer;
  • a second insulating layer formed between the conductive layer and the second n electrode so as to insulate the conductive layer from the second n electrode;
  • the second p-electrode is formed on the conductive layer as a thin film having a larger area than the junction surface between the p-type semiconductor layer and the lp electrode, and is electrically connected to the lp electrode via the conductive layer.
  • the semiconductor light-emitting device according to the second aspect, which is connected, is provided.
  • a plurality of the openings for the p-electrode in the first insulating layer are provided substantially uniformly distributed.
  • a semiconductor light emitting device is provided.
  • the semiconductor light emitting device according to any one of the first aspect to the third aspect, wherein the second n electrode and the second p electrode have substantially the same size. provide.
  • the conductive adhesive material layer is one of solder, silver paste, and anisotropic conductive grease.
  • a semiconductor light emitting device according to any one of the above is provided.
  • the semiconductor light-emitting device according to the first aspect
  • a wiring board having a plurality of electrodes
  • a light emitting device comprising:
  • the conductive adhesive material layer is any one of solder, silver paste, and anisotropic conductive resin.
  • an n-type semiconductor layer is formed on the element substrate so as to cover the light-transmitting element substrate, and the n-type semiconductor layer except the n-electrode region is removed.
  • a p-type semiconductor layer that emits light to and from the n-type semiconductor layer is formed on the n-type semiconductor layer region, and a thin In electrode is formed on the n-electrode semiconductor region of the n-type semiconductor layer.
  • a first insulating layer is formed so as to insulate the In electrode from the lp electrode, and a junction surface between the n-type semiconductor layer and the In electrode on the In electrode and the first insulating layer And forming a second n electrode, which is a thin film having a larger area, so as to be insulated from the first lp electrode by the first insulating layer and to be electrically connected to the In electrode.
  • a second p electrode which is a thin film having an area smaller than the junction surface between the n-type semiconductor layer and the p-type semiconductor layer, is formed on the first lp electrode so as to be electrically connected to the lp electrode.
  • a method for manufacturing a semiconductor light emitting device is provided.
  • an n-type semiconductor layer is formed on the element substrate so as to cover the light-transmitting element substrate, and the n-type semiconductor layer excluding the n-electrode region.
  • a p-type semiconductor layer that emits light between the n-type semiconductor layer and the n-type semiconductor layer is formed on the n-type semiconductor layer, and the In electrode is a thin film on the n-electrode region of the n-type semiconductor layer.
  • a basic light emitting device in which a first lp electrode, which is a thin film, is formed on the p-type semiconductor layer,
  • first insulating layer having at least one n-electrode opening and p-electrode opening so as to cover the In electrode and the lp electrode;
  • a second thin film having a larger area than a bonding surface between the n-type semiconductor layer and the In electrode and electrically connected to the In electrode through the n-electrode opening of the first insulating layer. Forming an electrode on the first insulating layer;
  • a method for manufacturing a semiconductor light emitting device is provided.
  • the method for manufacturing a semiconductor light emitting element according to the tenth aspect wherein the first insulating layer is formed by sputtering.
  • a semiconductor light-emitting device according to any one of the ninth aspect and the eleventh aspect, wherein the second n electrode and the second p electrode are formed by sputtering or plating. A manufacturing method is provided.
  • the second n electrode of the semiconductor light emitting device according to the first aspect.
  • the area of the second p electrode in which the area of the second n electrode bonded to the electrode of the wiring board is larger than that of the In electrode is Since it is made smaller than the electrode, it can be mounted on the wiring board at low cost using a conductive adhesive material such as solder.
  • the semiconductor light emitting element is mounted on the wiring board at low cost using a conductive adhesive material such as solder, so that high productivity, high bonding quality, high yield, etc. Can be realized.
  • FIG. 1 is a cross-sectional view of a light emitting device including an LED chip according to a first embodiment of the present invention.
  • FIG. 2 is a bottom view of the LED chip according to the first embodiment of the present invention.
  • FIG. 3 is a cross-sectional view of the basic chip according to the first embodiment of the present invention.
  • FIG. 4 is a cross-sectional view of another light emitting device including the LED chip according to the first embodiment of the present invention. It is a surface view,
  • FIG. 5 is a flowchart showing an LED chip manufacturing method and mounting method.
  • FIG. 6 is a cross-sectional view for explaining the LED chip manufacturing method according to the first embodiment of the present invention.
  • FIG. 7 is a cross-sectional view for explaining the manufacturing method of the LED chip according to the first embodiment of the present invention.
  • FIG. 8 is a view showing an LED light source using a number of LED chips according to the first embodiment of the present invention.
  • FIG. 9 is a cross-sectional view of a light emitting device including an LED chip according to a second embodiment of the present invention.
  • FIG. 10 is a bottom view of the LED chip according to the second embodiment of the present invention.
  • FIG. 11 is a bottom view of the LED chip according to the second embodiment of the present invention with the electrode removed.
  • FIG. 12 is a flowchart showing a method for manufacturing an LED chip according to a second embodiment of the present invention.
  • FIG. 13 is a cross-sectional view of a light-emitting device including another LED chip according to the second embodiment of the present invention.
  • FIG. 14 is a flowchart showing another LED chip manufacturing method according to the second embodiment of the present invention.
  • FIG. 15 is a cross-sectional view of a light emitting device including an LED chip according to another embodiment of the present invention.
  • FIG. 16 is a cross-sectional view of a light emitting device having a conventional LED chip
  • FIG. 17 is a bottom view of a conventional LED chip.
  • FIG. 1 is a longitudinal sectional view showing a light emitting device in which an LED chip 1 which is an example of a semiconductor light emitting device according to a first embodiment of the present invention is mounted on a wiring board 40 via solder 31 which is an example of a conductive adhesive material layer.
  • FIG. 2 is a bottom view of the LED chip 1.
  • Fig. 1 schematically shows a cross section taken along the line AA in Fig. 2. Note that the cross-sectional view of FIG. 1 is exaggerated in part in order to facilitate understanding of the present invention. Then, stack each layer and each electrode in the downward direction of the figure! / Explain to ask.
  • an LED chip 1 includes an element substrate 11, an n-type semiconductor layer 12 formed on the element substrate 11 so as to cover the element substrate 11, and n electrodes at corners of the n-type semiconductor layer 12.
  • the p-type semiconductor layer 13 formed on the p-type semiconductor layer region 12b of the n-type semiconductor layer 12 excluding the use region 12a, the In electrode 14 formed on the n-electrode region 12a, and the p-type A basic chip 10 (see FIG. 3) including the first lp electrode 15 formed on the semiconductor layer 13 is provided.
  • the LED chip 1 includes a first insulating layer 16 that covers the In electrode 14 and the lp electrode 15 and that insulates the In electrode 14 and the lp electrode 15 from each other.
  • a second n electrode 17 and a second n electrode 17 are formed on the insulating layer 16 (that is, the lowermost side of the LED chip 1 in FIG. 1) and penetrate the first insulating layer 14 and are electrically connected to the In electrode 14.
  • a second p-electrode 18 electrically connected to the lp electrode 15 is provided.
  • the element substrate 11 is a light-transmitting substrate having a substantially square shape made of, for example, sapphire.
  • the n-type semiconductor layer 12 is formed so as to cover the entire surface of the lower surface 11a (in FIG. 1) of the element substrate 11.
  • the p-type semiconductor layer 13 is formed so as to cover the p-type semiconductor layer region 12b of the n-type semiconductor layer 12.
  • the In electrode 14 is formed of a thin film having a thickness of, for example, about 0.1 ⁇ m to 0.3 ⁇ m by sputtering or the like so as to cover almost the entire surface of the n-electrode region 12a. As shown in FIG.
  • the n-electrode region 12a is a region sufficiently smaller than the p-type semiconductor layer region 12b (for example, a p-type semiconductor) to increase the area of the pn junction 23 that is a light emitting surface. 10% of the layer area).
  • the first lp electrode 15 is formed from a thin film having a thickness of, for example, about 0. Lm to 0.3 m by sputtering or the like so as to cover substantially the entire surface of the p-type semiconductor layer 13.
  • the lower surface 14a of the In electrode 14 and the lower surface 15a of the lp electrode 15 are formed to have substantially the same height with respect to the lower surface 11a of the element substrate 11.
  • the first insulating layer 16 is provided between the In electrode 14 and the lp electrode 15 and between the lower surface 14a of the In electrode 14 and the lp electrode 15 in order to suppress electrical leakage and electrostatic breakdown. It is formed so as to cover almost the entire bottom surface 15a. Further, the first insulating layer 16 is formed in this way, so that the second n electrode 17 and the lp electrode 15 described later are not connected. That is, the second n electrode 17 and the lp electrode 15 described later are insulated.
  • the first insulating layer 16 is formed of a silicon oxide film, a nitride film, or the like, and has a thickness of, for example, 0.1 / ⁇ to 1. O / zm.
  • the first insulating layer 16 is provided with an n-electrode opening 16a and a plurality of p-electrode openings 16b.
  • the second n electrode 17 and the second p electrode 18 are formed on the first insulating layer 16 as a thin film having a thickness of about 0.1 / ⁇ ⁇ to 0.3 m, for example, by sputtering or the like.
  • the element substrate 11 is formed in an isosceles triangle shape so as to have substantially the same size across one diagonal line portion. That is, the lower surface 17a of the second n electrode 17 has a larger area than the bonding surface between the n-type semiconductor layer 12 and the In electrode 14, and the lower surface 18a of the second p electrode 18 is equivalent to the n-type semiconductor layer 12 and the p-type. The area is smaller than the bonding surface with the semiconductor layer.
  • the arrangement of the In electrode 14 and the lp electrode 15 is changed to the second n electrode 17 and the second p electrode 18 that are formed in substantially the same size.
  • the second n electrode 17 is electrically connected to the In electrode 14 through the n-electrode opening 16a of the first insulating layer 16, and the second p-electrode 18 is connected to the first electrode through the plurality of p-electrode openings 16b.
  • the lp electrode 15 is electrically connected.
  • the lower surface 17a of the second n electrode 17 and the lower surface 18a of the second p electrode 18 are formed so as to have substantially the same height with respect to the element substrate 11.
  • each layer and each interface of the LED chip 1 may be provided with a very thin V or other layers or films as necessary in order to reinforce the bonding between the electrode and the surface or to enhance the insulation.
  • the LED chip 1 according to the first embodiment is configured as described above.
  • the second n-electrode 17 and the second p-electrode 18 are electrically connected to the wiring substrate 40 via the solder 31 as an example of the conductive adhesive material layer as shown in FIG. Electrically connected to pole 41 and fixed. Thereby, the light emitting device including the LED chip 1 according to the first embodiment is completed.
  • the size (area) of the second n electrode 17 and the second p electrode 18 depends on the solder 31 and the anisotropic conductivity.
  • a size that can be mounted on the wiring board 40 may be selected according to the conductive adhesive material layer used for bonding such as resin.
  • the size of the second n-electrode 17 and the second p-electrode 18 may be secured with a width of at least 0.1 mm and an area of at least 0.04 mm 2 as a guide. .
  • the size of the second n-electrode 17 and the second p-electrode 18 is 0.20 mm in width and area, respectively. 0.08 mm 2 or more should be secured as a guide, and the area through which current flows when the metal particles in the anisotropic conductive resin 32 come into contact with each other should be 5% or more of the area.
  • an electric current is applied between the second n electrode 17 and the second p electrode 18 via the wiring substrate 40, whereby the n-type semiconductor Light is generated between the layer 12 and the p-type semiconductor layer 13.
  • the generated light passes through the element substrate 11 and is emitted upward and laterally in FIG.
  • the p-electrode opening 16b formed in the first insulating layer 16 is because the current density distribution between the n-type semiconductor layer 12 and the p-type semiconductor layer 13 affects the light emission intensity. It is preferable that a plurality of them are provided in a substantially uniform manner. By doing so, the uniformity of the emission intensity distribution can be improved, and further, the luminance of the LED chip 1 can be improved efficiently.
  • the second n electrode 17 and the second p electrode 18 are isosceles triangles and have substantially the same size with one diagonal line portion of the element substrate 11 sandwiched therebetween.
  • the force formed is not limited to this.
  • the second n electrode 17 and the second p electrode 18 may be formed to have approximately the same size across the line portion passing through the center of the LED chip 1.
  • the second n electrode 17 and the second p electrode 18 The shape may be a rectangle.
  • the second n electrode 17 and the second p electrode 18 may be formed in different sizes (areas). However, it is preferable that the second n electrode 17 and the second p electrode 18 be formed in substantially the same size when mounted on the wiring board 40. Problems such as tilting 1 and the Manhattan phenomenon are unlikely to occur. In addition, when using a conductive adhesive material that requires a large bonding area, such as solder 31, it is generally more difficult than forming the second n electrode 17 and the second p electrode 18 in different sizes and making either one smaller. Forming the same size is advantageous in that high mounting accuracy is not required. Also high Since high mounting accuracy is not required, production efficiency can be improved and productivity can be improved.
  • the mounting time per LED chip in the past is about 1.0 seconds, while the mounting time for LED chip 1 in Embodiment 1 is 0.1 seconds or less, which is about 10 times more productivity. Improvements have been confirmed.
  • FIG. 5 is a flowchart showing a manufacturing method and a mounting method of the LED chip 1.
  • 6 and 7 are cross-sectional views showing the manufacturing process of the LED chip 1. Dotted lines X and X in FIGS. 6 and 7 indicate positions to be cut by the subsequent dicing process.
  • step S 11 an assembly of basic chips 10 is manufactured as shown in FIG. 6 (step S 11).
  • a specific manufacturing method of the aggregate of the basic chips 10 is, first, for example, to cover the entire lower surface 1la of the aggregate of the plate-like light-transmitting element substrates 11 formed of sapphire.
  • a mold semiconductor layer 12 is formed.
  • the p-type semiconductor layer 13 is formed on the p-type semiconductor layer region 12b of the n-type semiconductor layer 12 excluding the n-electrode region 12a of the n-type semiconductor layer 12.
  • several thin films (such as a thin film that reinforces the bonding between the electrode and the surface) are appropriately formed on the n-electrode region 12a by sputtering, and then the In electrode 14 that is a metal thin film is further formed by sputtering.
  • the first lp electrode 15 which is a metal thin film is formed.
  • the first insulating layer 16 is then formed by sputtering so as to cover substantially the entire surface of the In electrode 14 and the lp electrode 15.
  • Step S12 resist application, exposure, and development are performed, and by photolithography, as shown in FIG. 7, the n-electrode opening 16a that communicates with the first electrode 14 in the first insulating layer 16 and the first electrode 16 A p-electrode opening 16b communicating with the lp electrode 15 is formed (step S13).
  • a metal thin film such as gold or copper is formed on the first insulating layer 16 by sputtering
  • a thin film such as titanium or chrome is formed in advance to enhance the adhesion of the electrode as necessary.
  • the metal thin film formed on the first insulating layer 16 is equally divided by photolithography, and a thin film having a larger area than the bonding surface between the n-type semiconductor layer 12 and the In electrode 14 is formed on the first insulating layer 16.
  • a second n electrode 17 is formed, and the n-type semiconductor layer 12 and the p-type semiconductor layer 13 are A second p electrode 18 that is a thin film is formed with a larger area force than the bonding surface (step S14). This completes the LED chip 1 assembly.
  • the second n-electrode 17 and the second p-electrode 18 can be easily formed in the extension process of manufacturing the basic chip 10 by sputtering (and an accompanying process such as etching). Further, since the first insulating layer 16 is a very thin layer, the second n electrode 17 and the second p electrode 18 are simply formed on the first insulating layer 16, and the n electrode opening 16a and the p electrode respectively It is electrically connected to the In electrode 14 and the lp electrode 15 through the opening 16b.
  • Step S15 the assembly of the LED chips 1 manufactured as described above is cut by dicing at the position of the one-dot chain line X-X in FIG. 6 and FIG. 7, and is divided into one LED chip 1.
  • Step S15 the manufacture of the LED chip 1 is completed.
  • the second n electrode 17 and the second p electrode 18 are formed by sputtering, but these electrodes are formed by plating (and an accompanying process). Also good.
  • the LED chip 1 is mounted on cream-like solder or plating solder applied by printing on the electrodes 41 on the wiring board 40, and reflow processing is performed.
  • the second n electrode 17 and the second p electrode 18 are electrically connected and fixed to the electrode 41 on the wiring board 40 via the solder 31 (step S16).
  • the LED chip 1 is mounted on the wiring board 40 as described above.
  • the second n electrode 17 and the second p electrode 18 of the LED chip 1 are sized to cover approximately half of the LED chip 1, so that the flip chip bonding using bumps is performed.
  • a conductive adhesive material layer such as solder, silver paste, anisotropic conductive resin or the like that does not require high mounting accuracy. As a result, high bonding quality, high yield and high productivity can be realized in the light emitting device mounted with the LED chip 1.
  • the LED chip generates heat up to approximately 80 ° C when it emits light.
  • the contact area between the LED chip and the wiring board is small (bumps only). The problem is that the heat from the LED chip cannot be released sufficiently.
  • the first In connected to the n-type semiconductor layer 12 Since the electrode 14 is connected to the second n electrode 17 and the bonding area between the LED chip 1 and the wiring board 40 is expanded, the bonding strength with the wiring board 40 is increased and the heat dissipation is also improved.
  • the In electrode 14 and the lp electrode 15 are covered by the first insulating layer 16, electrical leakage and electrostatic breakdown can be suppressed.
  • LED chips 1 for example, lmm or more
  • manufacturing costs can be further reduced.
  • a microlens corresponding to each LED chip 1 If a lens array 45 having 451, a phosphor 46 corresponding to each LED chip 1 and a reflector 47 are attached, LED light source 2 for lighting such as medium-large LCD backlight, special lighting, car headlight, etc. 2 Can be used as
  • FIG. 9 is a longitudinal sectional view showing a light emitting device in which the LED chip la according to the second embodiment of the present invention is mounted on the wiring board 40 via solder 31 as an example of a conductive adhesive material layer.
  • FIG. 10 is a bottom view of the LED chip la
  • FIG. 11 is a bottom view of the LED chip la before the second n electrode 17 and the second p electrode 18 are formed.
  • FIG. 9 is a diagram schematically showing a cross-section at the position of the line BB in FIGS. 10 and 11. Note that the cross-sectional view of FIG. 9 is partially exaggerated for easy understanding of the present invention.
  • the hatched portion in FIG. 11 is shown for easy understanding of the regions of the conductive layer 14 (thin, shaded portion) and the second insulating layer (thick, shaded portion). It is not shown.
  • the LED chip la of the second embodiment is different from the LED chip 1 of the first embodiment in that it further includes a conductive layer 19 and a second insulating layer 20. Since the other points are the same, redundant description of elements with the same reference numerals is omitted.
  • the conductive layer 19 (thin hatched portion in FIG. 11) is formed on the first insulating layer 16 above the p-type semiconductor layer 13 and the n-type semiconductor layer 12 and p Is formed to have an area larger than the area of the second p-electrode 18 smaller than the area of the joint surface with the semiconductor layer 13 and the first lp through the plurality of p-electrode openings 16b of the first insulating layer 16 It is electrically connected to the electrode 15.
  • Guidance The electric layer 19 is, for example, a thin film having a thickness of about 0.1 ⁇ m to 0.3 ⁇ m, and is formed by sputtering or melding.
  • the second insulating layer 20 (thick hatched portion in FIG. 11) is formed between the second n electrode and the conductive layer 16 in order to insulate the second n electrode 17 and the conductive layer 16.
  • the second insulating layer 20 is formed on the first insulating layer 16 and the region 19a on the In electrode 14 side so as to cover the region 19a on the In electrode 14 side of the second p electrode 18 of the conductive layer 19. Is formed.
  • the second insulating layer 20 is a thin film having a thickness of about 0.1 m to L 0 m, for example, and is formed by sputtering or the like.
  • the second p-electrode 18 is formed on a region 19b of the conductive layer 19 that is not covered with the second insulating layer 20, and is connected to the lp electrode 15 via the p-electrode opening 16b of the conductive layer 19 and the first insulating layer 16. Electrically connected.
  • the conductive layer 19 and the second insulating layer 20 allow the first insulating layer to be seen from the bottom side force of the LED chip la as shown in Figs.
  • 16 p-electrode openings 16b are provided at positions overlapping the second n-electrode 17, the lp electrode 15 and the second p-electrode 18 are electrically connected at many locations via the p-electrode opening 16b and the conductive layer 19. Can be connected. Therefore, a plurality of p electrode openings 16b can be provided more dispersedly than the LED chip 1 of the first embodiment to supply a sufficient current to the entire lp electrode 15, and the LED chip la The uniformity of light emission can be further improved.
  • the area of the second n electrode 17 does not have to be reduced, it is possible to use a conductive adhesive material that requires a wide bonding area such as solder.
  • a conductive layer 19 is formed on the first insulating layer 16 by sputtering or the like between step S13 and step S14 in FIG. After (Step S21), a step of forming the second insulating layer 20 (Step S22) so as to cover the region 19a on the In electrode 14 side of the conductive layer 19 may be added!
  • the conductive layer 19 and the second n electrode 18 are formed separately, they may be formed integrally.
  • the attitude of the LED chip lb is If it can be mounted with restraint, as shown in FIG. It should be configured to be joined with solder 31 directly on the region 19b not covered with the second insulating layer 20 of the above.
  • a conductive layer is formed on the first insulating layer 16 by sputtering or the like.
  • the second insulating layer 20 is formed by sputtering or the like so as to cover the region 19a on the In electrode 14 side of the conductive layer 19 (Step S32), and then the second insulating layer 20 is formed by sputtering or plating.
  • a step of forming the second n electrode 17 (step S33) so as to cover the region 16c of the first insulating layer 16 covering the In electrode 14 and the region 20a of the second insulating layer 20 on the In electrode 14 side may be added.
  • the n-electrode opening 16a and the p-electrode opening 16b formed in the first insulating layer 16 have a circular force notch shape (ie, connected to the edge of the first insulating layer 16). ) At the opening.
  • the first insulating layer 16 is formed so as to cover the In electrode 14 and the lp electrode 15, and is provided with an n-electrode opening 16a and a p-electrode opening 16b.
  • the second n electrode 17 and the force that electrically connects the lp electrode 15 and the second p electrode 18 are not limited to this.
  • the first insulating layer 16 is provided so as to insulate the In electrode 14, the lp electrode 15 and the second n electrode 17 from each other, and the second p electrode 18
  • the upper surface 18b may be connected to the lower surface 15a of the first lp electrode 15 entirely. That is, in this case, the first insulating layer 16 does not need to be provided with the n-electrode opening 16a and the p-electrode opening 16b.
  • a semiconductor light emitting device of the present invention, a manufacturing method thereof, a mounting method thereof, and a light emitting device in which the semiconductor light emitting device is mounted on a wiring board are formed on the wiring board at low cost using a conductive adhesive material such as solder. Since it can be mounted and high productivity, high bonding quality, high yield, etc. can be realized, it is particularly useful for medium to large liquid crystal knock lights, special lighting, car headlights, etc.

Landscapes

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Abstract

　本発明のＬＥＤチップ(１)は、素子基板(１１)の下面上にｎ型半導体層(１２)及びｐ型半導体層(１３)を順に備え、ｐ型半導体層(１３)はｎ電極用領域(１２ａ)を除いて形成される。ｎ電極用領域(１２ａ)には第１ｎ電極(１４)が形成され、ｐ型半導体層(１３)上には第１ｐ電極(１５)が形成される。第１ｎ電極(１４)及び第１ｐ電極(１５)上には開口(１６ａ)、(１６ｂ)を有する第１絶縁層(１６)が形成され、第１絶縁層(１６)上にほぼ同じ大きさの第２ｎ電極(１７)及び第２ｐ電極(１８)が形成される。この構成より、ｎ型半導体層(１２)側の電極を大きくすることができ、配線基板(４０)へのＬＥＤチップ(１)の実装をはんだ(３１)を用いて低コストにて行うことができる。

Description

明 細 書
半導体発光素子、その製造方法及びその実装方法、並びに発光装置 技術分野
[0001] 本発明は、半導体発光素子、その製造方法及びその実装方法に関し、さらにその 半導体発光素子を配線基板に実装した発光装置に関する。
背景技術
[0002] 近年、発光ダイオード（Light Emitting Diode,以下、「LED」と呼ぶ。 )に代表される 半導体発光素子のベアチップを配線基板上に多数実装することにより、照明や表示 装置等を製造する技術が利用されつつある。 LEDのベアチップ (以下、「LEDチップ 」と呼ぶ。）を配線基板上に実装する実装技術としては、例えば特許文献 1や特許文 献 2に示されているような、バンプを利用したフリップチップ接合が一般的に用いられ ている。
[0003] 図 16は、従来の典型的な構造を有する LEDチップが配線基板上に実装された状 態を模式的に示す断面図である。図 17は、従来の LEDチップの底面図である。図 1 6は図 17中の C— C線の位置における断面を模式的に示す図である。
[0004] LEDチップ 101は、光透過性の基板 (以下、「素子基板」と呼ぶ。） 111と、素子基 板 111を覆うように素子基板 111上に形成された n型半導体層 112と、 n型半導体層 112上の角部の n電極用領域 112a (図 17参照）を除 、た n型半導体層 11 la上の領 域を覆うように形成された p型半導体層 113と、 n型半導体層 112上の n電極用領域 1 12aに形成された n電極 114と、 p型半導体層 113上に形成された p電極 115とにより 構成されている。
[0005] LEDチップ 101は、 n電極 114及び p電極 115が配線基板 140上の電極 141上に 形成された複数のバンプ 142にそれぞれ超音波を利用して接合されることにより、配 線基板 140と電気的に接続される。なお、このようにして配線基板 140に電気的に接 続された LEDチップ 101は、 n型半導体層 112と p型半導体層 113との pn接合部 12 3に電流が流れることにより発光する。
特許文献 1 :特開平 11 161197号公報 特許文献 2：特開平 11― 354836号公報
発明の開示
発明が解決しょうとする課題
[0006] 従来、 LEDチップは、 0. 3mm角のサイズのものが一般的に用いられている力 近 年、低消費電力、水銀レスなどの特徴力も用途が広がり、中'大型液晶バックライトや 特殊照明、車のヘッドライト等にも使用可能な高出力，高効率を実現できる大型の L EDチップ (例えば、 1mm角以上）の開発が進められている。しかしながら、上述のよ うなフリップチップ接合による実装技術では、 LEDチップの大きさが 0. 5mm角を超 えると、 LEDチップを均一に発光させるために p電極に多数のバンプを形成する必 要が生じる。 p電極に多数のバンプを形成することは、接合歩留りの低下や、さらに実 装時の位置ずれによるショートや接続不良の可能性の増大につながるため好ましく ない。
[0007] 一方、電子部品の実装分野では、一般に大型の電子部品に対しては、はんだや銀 ペーストなどの導電性接着材料を用いて低コストにて配線基板への実装が行われて いる。しかしながら、従来の LEDチップ 101の場合は、上述のように pn接合部 123で 発光するので、発光領域を大きくするためには、 n型半導体層 112と n電極 114との 接合面をなるベく小さくして、発光領域に対応する n型半導体層 112と p型半導体層 113との接合面を大きくする必要がある。このため、仮に LEDチップ 101を大型化し たとしても、 n電極 114の面積を大型化することには繋がらな 、。
[0008] したがって、従来の LEDチップ 101の実装においては、 n電極 114の面積力 、さい ために、はんだや異方性導電性榭脂などの広 、接合面積 (例えばはんだの場合は、 幅 0. 1mm以上且つ接合面積 0. 04mm2以上、異方性導電性榭脂の場合は、幅 0. 20mm以上且つ接合面積 0. 08mm2以上）を必要とする導電性接着材料を用いるこ とが難しぐ上述のようにバンプを利用したフリップチップ接合による実装を行わざる を得ない。また、バンプをその小さな n電極に位置合わせしてから実装しなければな らないので、高い実装精度が必要となる。そのため、生産効率が低下し、生産性が低 い。
[0009] 本発明は上記課題に鑑みなされたものであり、はんだに代表される導電性接着材 料を用いて低コストにて配線基板に実装できる半導体発光素子、その製造方法及び その実装方法、並びにその半導体発光素子を配線基板に実装した発光装置を提供 することを主たる目的としている。
課題を解決するための手段
[0010] 本発明は上記目的を達成するため、以下のように構成している。
本発明の第 1態様によれば、光透過性の素子基板と、
前記素子基板を覆うように前記素子基板上に形成された n型半導体層と、 前記 n型半導体層の n電極用領域を除 ヽた前記 n型半導体層の領域上を覆うように 形成され、前記 n型半導体層との間で発光を行う p型半導体層と、
前記 n型半導体層の前記 n電極用領域上に形成された薄膜である第 In電極と、 前記 P型半導体層上に形成された薄膜である第 lp電極と、
前記第 In電極と前記第 lp電極とを絶縁するように形成された第 1絶縁層と、 前記 n型半導体と前記第 In電極との接合面よりも面積が大きい薄膜として前記第 1 n電極及び前記第 1絶縁層上に形成されることで、前記第 In電極に電気的に接続さ れるとともに前記第 1絶縁層により前記第 lp電極と絶縁された第 2n電極と、
前記 n型半導体層と前記 p型半導体層との接合面よりも面積が小さい薄膜として形 成され、前記第 lp電極に電気的に接続される第 2p電極と、
を備える半導体発光素子を提供する。
[0011] 本発明の第 2態様によれば、光透過性の素子基板と、
前記素子基板を覆うように前記素子基板上に形成された n型半導体層と、 前記 n型半導体層の n電極用領域を除 ヽた前記 n型半導体層の領域上を覆うように 形成され、前記 n型半導体層との間で発光を行う p型半導体層と、
前記 n型半導体層の前記 n電極用領域上に形成された薄膜である第 In電極と、 前記 P型半導体層上に形成された薄膜である第 lp電極と、
n電極用開口及び p電極用開口がそれぞれ少なくとも 1つ設けられ、 n電極用開口 及び p電極用開口を除いて、前記第 In電極及び前記第 lp電極を覆うとともに、前記 第 In電極と前記第 lp電極とを絶縁するように形成された第 1絶縁層と、
前記 n型半導体と前記第 In電極との接合面よりも面積が大きい薄膜として前記第 1 絶縁層上に形成され、前記第 1絶縁層の前記 n電極用開口を介して前記第 In電極 に電気的に接続された第 2n電極と、
前記 n型半導体層と前記 p型半導体層との接合面よりも面積が小さい薄膜として前 記第 1絶縁層上に形成され、前記第 1絶縁層の前記 p電極用開口を介して前記第 lp 電極に電気的に接続された第 2p電極と、
を備える半導体発光素子を提供する。
[0012] 本発明の第 3態様によれば、前記 p型半導体層上の前記第 1絶縁層上に、前記 n 型半導体層と前記 p型半導体層との接合面の面積よりも小さぐ第 2p電極の面積より も大きな面積を有するように形成され、前記第 1絶縁層の前記 p電極用開口を介して 前記第 lp電極に電気的に接続された導電層と、
前記導電層と前記第 2n電極とを絶縁するように前記導電層と前記第 2n電極の間 に形成された第 2絶縁層と、
をさらに有し、
前記第 2p電極は、前記 p型半導体層と前記第 lp電極との接合面よりも面積が大き い薄膜として前記導電層上に形成され、前記導電層を介して前記第 lp電極に電気 的に接続されている第 2態様に記載の半導体発光素子を提供する。
[0013] 本発明の第 4態様によれば、前記第 1絶縁層の前記 p電極用開口は、複数個が大 略均等に分散して設けられている第 2態様又は第 3態様に記載の半導体発光素子を 提供する。
[0014] 本発明の第 5態様によれば、前記第 2n電極と前記第 2p電極の大きさは、大略同一 である第 1態様から第 3態様のいずれか一つに記載の半導体発光素子を提供する。
[0015] 本発明の第 6態様によれば、前記導伝性接着材料層が、はんだ、銀ペースト、及び 異方性導電性榭脂のいずれか一つである第 1態様力 第 3態様のいずれか一つに 記載の半導体発光素子を提供する。
[0016] 本発明の第 7態様によれば、第 1態様に記載の半導体発光素子と、
複数の電極を有する配線基板と、
前記第 2n電極と、前記第 2p電極とを前記配線基板上の前記電極に電気的に接続 するとともに固定する導電性接着材料層と、 を備える発光装置を提供する。
[0017] 本発明の第 8態様によれば、前記導電性接着材料層が、はんだ、銀ペースト、及び 異方性導電性榭脂のいずれか一つである第 7態様に記載の発光装置を提供する。
[0018] 本発明の第 9態様によれば、光透過性の素子基板を覆うように前記素子基板上に n 型半導体層が形成され、前記 n型半導体層の n電極用領域を除いた前記 n型半導体 層の領域上に前記 n型半導体層との間で発光を行う p型半導体層が形成され、前記 n型半導体層の前記 n電極用領域上に薄膜である第 In電極が形成され、前記 p型半 導体層上に薄膜である第 lp電極が形成された基礎発光素子を準備し、
前記第 In電極と前記第 lp電極とを絶縁するように第 1絶縁層を形成し、 前記第 In電極及び前記第 1絶縁層上に、前記 n型半導体層と前記第 In電極との 接合面よりも大きい面積を有する薄膜である第 2n電極を、前記第 1絶縁層により前記 第 lp電極と絶縁され且つ前記第 In電極と電気的に接続されるように形成するととも に、
前記第 lp電極上に、前記 n型半導体層と前記 p型半導体層との接合面よりも小さい 面積を有する薄膜である第 2p電極を、前記第 lp電極と電気的に接続されるように形 成する、
半導体発光素子の製造方法を提供する。
[0019] 本発明の第 10態様によれば、光透過性の素子基板を覆うように前記素子基板上に n型半導体層が形成され、前記 n型半導体層の n電極用領域を除いた前記 n型半導 体層の領域上に前記 n型半導体層との間で発光を行う p型半導体層が形成され、前 記 n型半導体層の前記 n電極用領域上に薄膜である第 In電極が形成され、前記 p型 半導体層上に薄膜である第 lp電極が形成された基礎発光素子を準備し、
n電極用開口及び p電極用開口をそれぞれ少なくとも 1つ設けた第 1絶縁層を、前 記第 In電極及び前記第 lp電極を覆うように形成し、
前記 n型半導体層と前記第 In電極との接合面よりも面積が大きい薄膜であり、前記 第 1絶縁層の前記 n電極用開口を介して前記第 In電極に電気的に接続される第 2n 電極を前記第 1絶縁層上に形成するとともに、
前記 n型半導体層と前記 p型半導体層との接合面よりも面積が小さい薄膜であり、 前記第 1絶縁層の前記 p電極用開口を介して前記第 lp電極に電気的に接続される 第 2p電極を前記第 1絶縁層上に形成する、
半導体発光素子の製造方法を提供する。
[0020] 本発明の第 11態様によれば、前記第 1絶縁層が、スパッタリングにより形成される 第 10態様に記載の半導体発光素子の製造方法を提供する。
[0021] 本発明の第 12態様によれば、前記第 2n電極及び前記第 2p電極が、スパッタリング 又はメツキにより形成される第 9態様力 第 11態様のいずれか一つに記載の半導体 発光素子の製造方法を提供する。
[0022] 本発明の第 13態様によれば、第 1態様に記載の半導体発光素子の前記第 2n電極
、及び前記第 2p電極と、配線基板の複数の電極との間にはんだを配置してリフロー 処理を行うことにより、配線基板にはんだを介して半導体発光素子を実装する半導体 発光素子の実装方法を提供する。
発明の効果
[0023] 本発明の半導体発光素子、その製造方法及びその実装方法によれば、配線基板 の電極に接合される第 2n電極の面積を第 In電極よりも大きぐ第 2p電極の面積を 第 lp電極よりも小さくなるようにしたので、はんだなどの導電性接着材料を用いて低 コストにて配線基板に実装することができる。
また、本発明の発光装置によれば、前記半導体発光素子が、はんだなどの導電性 接着材料を用いて低コストにて配線基板に実装されるので、高生産性、高接合品質 、高歩留り等を実現できる。
図面の簡単な説明
[0024] 本発明のこれらと他の目的と特徴は、添付された図面についての好ましい実施の 形態に関連した次の記述から明らかになる。この図面においては、
[図 1]図 1は、本発明の第 1実施形態に係る LEDチップを備えた発光装置の断面図 であり、
[図 2]図 2は、本発明の第 1実施形態に係る LEDチップの底面図であり、
[図 3]図 3は、本発明の第 1実施形態に係る基礎チップの断面図であり、
[図 4]図 4は、本発明の第 1実施形態に係る LEDチップを備えた他の発光装置の断 面図であり、
[図 5]図 5は、 LEDチップの製造方法及び実装方法を示すフローチャートであり、 [図 6]図 6は、本発明の第 1実施形態に係る LEDチップの製造方法を説明するため の断面図であり、
[図 7]図 7は、本発明の第 1実施形態に係る LEDチップの製造方法を説明するため の断面図であり、
[図 8]図 8は、本発明の第 1実施形態に係る LEDチップを多数用いた LED光源を示 す図であり、
[図 9]図 9は、本発明の第 2実施形態に係る LEDチップを備えた発光装置の断面図 であり、
[図 10]図 10は、本発明の第 2実施形態に係る LEDチップの底面図であり、
[図 11]図 11は、本発明の第 2実施形態に係る LEDチップの電極を外した底面図で あり、
[図 12]図 12は、本発明の第 2実施形態に係る LEDチップの製造方法を示すフロー チャートであり、
[図 13]図 13は、本発明の第 2実施形態に係る他の LEDチップを備えた発光装置の 断面図であり、
[図 14]図 14は、本発明の第 2実施形態に係る他の LEDチップの製造方法を示すフ ローチャートであり、
[図 15]図 15は、本発明の他の実施形態に係る LEDチップを備えた発光装置の断面 図であり、
[図 16]図 16は、従来の LEDチップを備えた発光装置の断面図であり、
[図 17]図 17は、従来の LEDチップの底面図である。
発明を実施するための最良の形態
[0025] 本発明の記述を続ける前に、添付図面において同じ部品については同じ参照符号 を付している。
以下に、本発明に係る実施の形態を図面に基づいて詳細に説明する。
[0026] 《第 1実施形態》 図 1は本発明の第 1実施形態に係る半導体発光素子の一例である LEDチップ 1を 配線基板 40に導電性接着材料層の一例であるはんだ 31を介して実装した発光装 置を示す縦断面図であり、図 2は LEDチップ 1の底面図である。図 1は図 2中の A— A線の位置における断面を模式的に示している。なお、図 1の断面図は、本発明の 理解を容易にするために、一部誇張して表現している。以下、図の下方向に各層、 及び各電極を積層して！/ヽくように説明する。
[0027] 図 1において、 LEDチップ 1は、素子基板 11と、素子基板 11を覆うように素子基板 11上に形成された n型半導体層 12と、 n型半導体層 12の角部の n電極用領域 12a を除いた n型半導体層 12の p型半導体層用領域 12b上に形成された p型半導体層 1 3と、 n電極用領域 12a上に形成された第 In電極 14と、 p型半導体層 13上に形成さ れた第 lp電極 15とにより構成される基礎チップ 10 (図 3参照）を備えている。
[0028] また、 LEDチップ 1は、第 In電極 14及び第 lp電極 15を覆うとともに、第 In電極 14 と第 lp電極 15とを絶縁するように形成された第 1絶縁層 16と、第 1絶縁層 16上 (す なわち、図 1において LEDチップ 1の最も下側）に形成され、第 1絶縁層 14を貫通し て第 In電極 14に電気的に接続された第 2n電極 17及び第 lp電極 15に電気的に接 続された第 2p電極 18を備えている。
[0029] 素子基板 11は、例えばサファイアにて形成された大略正四角形状の光透過性の 基板である。 n型半導体層 12は、素子基板 11の（図 1における）下面 11aの全面を覆 うように形成されている。 p型半導体層 13は、 n型半導体層 12の p型半導体層用領域 12bを覆うように形成されている。第 In電極 14は、 n電極用領域 12aの大略全面を 覆うように、スパッタリングゃメツキなどにより、例えば厚さ 0. 1 μ m〜0. 3 μ m程度の 薄膜で形成されている。 n電極用領域 12aは、発光面である pn接合部 23の面積を大 きく取るために、図 2に示すように、 p型半導体層用領域 12bよりも十分に小さい領域 (例えば、 p型半導体層用領域の 10%)とされている。第 lp電極 15は、 p型半導体層 13の大略全面を覆うように、スパッタリングゃメツキなどにより、例えば厚さ 0.： L m〜 0. 3 m程度の薄膜から形成されている。第 In電極 14の下面 14aと第 lp電極 15の 下面 15aとは、素子基板 11の下面 11aを基準として大略同じ高さとなるように形成さ れている。 [0030] 第 1絶縁層 16は、電気的リークや静電気破壊などを抑制するために、第 In電極 14 と第 lp電極 15との間、及び第 In電極 14の下面 14a及び第 lp電極 15の下面 15aの 大略全面を覆うように形成されている。また、第 1絶縁層 16は、このように形成される ことで、後述する第 2n電極 17と第 lp電極 15とが接続されないようにしている。つまり 、後述する第 2n電極 17と第 lp電極 15とを絶縁する。第 1絶縁層 16は、シリコンの酸 化膜ゃ窒化膜などで形成され、例えば 0. 1 /ζ πι〜1. O /z mの厚さに形成されている 。第 1絶縁層 16には、 n電極用開口 16aと複数の p電極用開口 16bとがそれぞれ設け られている。
[0031] 第 2n電極 17と第 2p電極 18とは、第 1絶縁層 16上にスパッタリングゃメツキなどによ り、例えば厚さ 0. 1 /ζ πι〜0. 3 m程度の薄膜で形成され、図 2に示すように、素子 基板 11の一つの対角線部を挟んで二等辺三角形状で大略同じ大きさとなるように形 成されている。すなわち、第 2n電極 17の下面 17aは n型半導体層 12と第 In電極 14 との接合面よりも面積が大きくされ、その分、第 2p電極 18の下面 18aは n型半導体層 12と p型半導体層との接合面よりも面積が小さくされている。換言すれば、 LEDチッ プ 1では第 In電極 14と第 lp電極 15とが、ほぼ同サイズに形成された第 2n電極 17と 第 2p電極 18とへとそれぞれ配置を変えている。そして、第 2n電極 17は第 1絶縁層 1 6の n電極用開口 16aを介して第 In電極 14に電気的に接続され、第 2p電極 18は複 数の p電極用開口 16bを介して第 lp電極 15に電気的に接続されている。このとき、 第 2n電極 17の下面 17aと第 2p電極 18の下面 18aとは、素子基板 11を基準として大 略同じ高さとなるように形成されている。なお、 LEDチップ 1の各層及び各界面には 電極と面との接合を強化したり、絶縁を強化する等のために、必要に応じて非常に薄 V、他の層や膜を設けてもよ!、。
[0032] 本第 1実施形態に係る LEDチップ 1は、以上のように構成されている。
上記のように構成される LEDチップ 1は、第 2n電極 17及び第 2p電極 18が、図 1に 示すように、導電性接着材料層の一例であるはんだ 31を介して配線基板 40上の電 極 41に電気的に接続されるとともに固定される。これにより、本第 1実施形態に係る L EDチップ 1を備えた発光装置が完成する。
[0033] なお、第 2n電極 17と第 2p電極 18の大きさ（面積）は、はんだ 31や異方性導電性 榭脂などの接合に用いる導電性接着材料層に応じて、配線基板 40に実装可能な大 きさとすればよい。例えば、導電性接着材料としてはんだ 31を用いる場合には、第 2 n電極 17と第 2p電極 18の大きさは、それぞれ幅 0. 1mm以上且つ面積 0. 04mm2 以上を目安として確保すればよい。また、図 4に示すように、導電性接着材料として 異方性導電性榭脂 32を用いる場合には、第 2n電極 17及び第 2p電極 18の大きさは 、それぞれ幅 0. 20mm以上且つ面積 0. 08mm2以上を目安として確保するとともに 、異方性導電性榭脂 32中の金属粒子が接触して電流が流れる面積が前記面積の 5 %以上となるようにすればよい。
[0034] 本第 1実施形態に係る LEDチップ 1を備えた発光装置においては、配線基板 40を 介して第 2n電極 17と第 2p電極 18との間に電流が与えられることにより、 n型半導体 層 12と p型半導体層 13との間で光を発生する。発生した光は素子基板 11を透過し て図 1中の上方や側方へと出射される。
[0035] なお、第 1絶縁層 16に形成された p電極用開口 16bは、 n型半導体層 12と p型半導 体層 13との層間における電流密度の分布が発光強度に影響を与えるため、複数個 が大略均等に分散して設けられることが好ましい。このようにすることにより、発光強 度の分布の均一性を向上させることができ、さらには、 LEDチップ 1の輝度を効率よく 向上させることができる。
[0036] また、本第 1実施形態の LEDチップ 1においては、第 2n電極 17と第 2p電極 18とを 素子基板 11の一つの対角線部を挟んで、二等辺三角形状で大略同じ大きさとなる ように形成した力 これには限られない。第 2n電極 17と第 2p電極 18とは、 LEDチッ プ 1の中心を通る線部を挟んで、大略同じ大きさに形成されていればよぐ例えば、 第 2n電極 17と第 2p電極 18との形状は、長方形であってもよい。
[0037] また、第 2n電極 17と第 2p電極 18とは、違う大きさ（面積）に形成しても構わないが 、大略同じ大きさに形成するほうが、配線基板 40への実装時に LEDチップ 1が傾い たり、マンハッタン現象を発生したりするなどの不具合が生じにくい。また、はんだ 31 などの広い接合面積を必要とする導電性接着材料を用いる場合に、第 2n電極 17と 第 2p電極 18とを違う大きさに形成してどちらか一方を小さくするよりも、大略同じ大き さに形成するほうが、高い実装精度が要求されないなどの点で有利である。また、高 い実装精度が要求されないので、生産効率を良くして生産性を向上させることができ る。なお、従来の LEDチップの一個あたりの実装時間は約 1. 0秒であるのに対し、 本実施形態 1の LEDチップ 1の実装時間は 0. 1秒以下と、約 10倍以上の生産性の 向上が確認されている。
[0038] 次に、図 5〜図 7を用いて LEDチップ 1の製造方法及び実装方法について説明す る。図 5は LEDチップ 1の製造方法及び実装方法を示すフローチャートである。図 6 及び図 7は LEDチップ 1の製造過程を示す断面図である。図 6及び図 7中の一点鎖 線 X, Xは、後続のダイシング工程により切断される位置を示している。
[0039] まず、通常の LEDチップと同様の製造工程を経て、図 6に示すように、基礎チップ 1 0の集合体を製造する (ステップ S 11)。
[0040] 基礎チップ 10の集合体の具体的な製造方法は、まず、例えばサフアイャにて形成 された板状の光透過性の素子基板 11の集合体の下面 1 laの全面を覆うように n型半 導体層 12を形成する。次いで、 n型半導体層 12の n電極用領域 12aを除いた n型半 導体層 12の p型半導体層用領域 12b上に p型半導体層 13を形成する。次いで、 n電 極用領域 12a上にスパッタリングにより適宜幾つかの薄膜 (電極と面との接合を強化 する薄膜等)を形成したのち、スパッタリングにより金属薄膜である第 In電極 14をさら に形成するとともに、 p型半導体層 13上にも適宜幾つかの薄膜を形成したのち、金 属薄膜である第 lp電極 15を形成する。
[0041] 上記のようにして、基礎チップ 10の集合体を準備すると、次に、第 In電極 14及び 第 lp電極 15の大略全面を覆うようにスパッタリングにより第 1絶縁層 16を形成する。 ( ステップ S12)次いで、レジストの塗布、露光、現像を行ってフォトリソグラフィ法により 、図 7に示すように、第 1絶縁層 16に第 In電極 14に連絡する n電極用開口 16a、及 び第 lp電極 15に連絡する p電極用開口 16bを形成する (ステップ S 13)。
[0042] 次いで、第 1絶縁層 16上にスパッタリングにより金や銅等の金属薄膜を形成したの ち、必要に応じて、チタンやクロム等の薄膜を電極の密着強化のために予め形成す る。次いで、第 1絶縁層 16上に形成した金属薄膜をフォトリソグラフィ法により等分割 し、第 1絶縁層 16上に n型半導体層 12と第 In電極 14との接合面よりも面積が大きい 薄膜である第 2n電極 17を形成するとともに、 n型半導体層 12と p型半導体層 13との 接合面よりも面積力 、さい薄膜である第 2p電極 18を形成する (ステップ S14)。これ により、 LEDチップ 1の集合体が完成する。なお、第 2n電極 17及び第 2p電極 18は 、スパッタリング (及び付随するエッチング等の処理）により基礎チップ 10の製造の延 長工程において容易に形成することができる。また、第 1絶縁層 16は非常に薄い層 であることから、第 2n電極 17及び第 2p電極 18は第 1絶縁層 16上に形成されるだけ で、それぞれ n電極用開口 16a、 p電極用開口 16bを介して第 In電極 14、第 lp電極 15に電気的に接続される。
[0043] 次いで、上記のようにして製造した LEDチップ 1の集合体を、図 6及び図 7の一点 鎖線 X—Xの位置でダイシングにより切断し、 1個 1個の LEDチップ 1に分割する (ス テツプ S15)。これにより、 LEDチップ 1の製造が完了する。なお、上記 LEDチップ 1 の製造工程においては、第 2n電極 17及び第 2p電極 18がスパッタリングを利用して 形成されると説明したが、これらの電極はメツキ (及び付随する処理）によって形成し てもよい。
[0044] 次 、で、 LEDチップ 1を、配線基板 40上の電極 41に印刷ゃメツキにより付与された クリーム状のはんだ又はメツキはんだ上に装着し、リフロー処理を行う。これにより、図 1に示すように、第 2n電極 17及び第 2p電極 18がはんだ 31を介して配線基板 40上 の電極 41に電気的に接続されるとともに固定される (ステップ S16)。以上のようにし て、 LEDチップ 1が配線基板 40に実装される。
[0045] 本第 1実施形態によれば、 LEDチップ 1の第 2n電極 17及び第 2p電極 18が LED チップ 1の約半分を覆う大きさとされることから、バンプを利用するフリップチップ接合 のように高い実装精度を実現する必要がなぐはんだや銀ペースト、異方性導電性 榭脂等の導電性接着材料層を用いて、低コストで且つ容易に実装することができる。 これにより、 LEDチップ 1を実装した発光装置において、高接合品質、高歩留り及び 高生産性を実現できる。
[0046] また、 LEDチップは発光すると約 80°C程度まで発熱する力 上述のようなフリップ チップ接合による従来の実装技術では、 LEDチップと配線基板との接触面積が小さ い（バンプのみ）ので、 LEDチップの熱を十分に逃がすことができないという問題点 力 Sある。しカゝしながら、本第 1実施形態によれば、 n型半導体層 12に接続される第 In 電極 14を第 2n電極 17に接続して、 LEDチップ 1と配線基板 40との接合面積を拡大 したので、配線基板 40との接合強度が増大するとともに放熱性も向上する。また、第 1絶縁層 16により第 In電極 14及び第 lp電極 15が覆われているので、電気的リーク や静電気破壊も抑制できる。
[0047] また、本第 1実施形態によれば、特に、多数の LEDチップ 1を配線基板 40に高密 度にて実装する場合に、大型の LEDチップ 1 (例えば lmm以上）を一括して固定す ることができ、製造コストの削減を一層図ることができる。また、そのようにして多数の 大型の LEDチップ 1を高密度 (例えば格子状や千鳥状）に実装した配線基板 40に、 例えば、図 8に示すように、各 LEDチップ 1に対応するマイクロレンズ 451を有するレ ンズアレイ 45や、各 LEDチップ 1に対応する蛍光体 46、反射板 47を取り付ければ、 例えば中'大型液晶バックライトや特殊照明、車のヘッドライト等の照明用の LED光 源 2として利用することができる。
[0048] 《第 2実施形態》
図 9は本発明の第 2実施形態に係る LEDチップ laを配線基板 40に導電性接着材 料層の一例であるはんだ 31を介して実装した発光装置を示す縦断面図である。図 1 0は LEDチップ laの底面図、図 11は LEDチップ laの第 2n電極 17及び第 2p電極 1 8を形成する前の状態の底面図である。図 9は、図 10及び図 11中の B— B線の位置 における断面を模式的に示す図である。なお、図 9の断面図は、本発明の理解を容 易にするために、一部誇張して表現している。また、図 11中の斜線部は、導電層 14 ( 細 、斜線部)及び第 2絶縁層（太 、斜線部）の領域の理解を容易にするために示し たものであって、断面線を示すものではない。
[0049] 本第 2実施形態の LEDチップ laは、導電層 19及び第 2絶縁層 20をさらに有する 点において、本第 1実施形態の LEDチップ 1と異なる。その他の点においては同様 であるので、同一符号を付した要素についての重複する説明は省略する。
[0050] 図 9及び図 11に示すように、導電層 19 (図 11中の細い斜線部）は、 p型半導体層 1 3上方の第 1絶縁層 16上に、 n型半導体層 12と p型半導体層 13との接合面の面積よ りも小さぐ第 2p電極 18の面積よりも大きな面積を有するように形成され、第 1絶縁層 16の複数の p電極用開口 16bを介して第 lp電極 15と電気的に接続されている。導 電層 19は、例えば厚さ 0. 1 μ m〜0. 3 μ m程度の薄膜であり、スパッタリングゃメッ キなどにより形成される。
[0051] 第 2絶縁層 20 (図 11の太い斜線部）は、第 2n電極 17と導電層 16とを絶縁するため に、第 2n電極と導電層 16との間に形成されている。換言すれば、第 2絶縁層 20は、 導電層 19の第 2p電極 18よりも第 In電極 14側の領域 19aを覆うように、第 1絶縁層 1 6及び第 In電極 14側の領域 19a上に形成されている。第 2絶縁層 20は、例えば厚 さ 0. 1 m〜： L 0 m程度の薄膜であり、スパッタリングゃメツキなどにより形成され る。第 2p電極 18は、導電層 19の第 2絶縁層 20に覆われていない領域 19b上に形成 され、導電層 19及び第 1絶縁層 16の p電極用開口 16bを介して第 lp電極 15に電気 的に接続されている。
[0052] 本第 2実施形態の LEDチップ laによれば、導電層 19及び第 2絶縁層 20により、図 9〜図 11に示すように、 LEDチップ laの底面側力も見て第 1絶縁層 16の p電極用開 口 16bを第 2n電極 17と重なる位置に設けた場合でも、 p電極用開口 16b及び導電 層 19を介して第 lp電極 15と第 2p電極 18とを多くの箇所で電気的に接続することが できる。したがって、第 1実施形態の LEDチップ 1よりも、複数の p電極用開口 16bを 、より分散して設けて第 lp電極 15全体に十分な電流を供給することが可能となり、 L EDチップ laの発光の均一性をさらに向上させることができる。また、第 2n電極 17の 面積を小さくしなくてょ 、ので、はんだなど広!、接合面積を必要とする導電性接着材 料を用いることができる。
[0053] なお、 LEDチップ laを製造する際には、図 12に示すように、図 5のステップ S13と ステップ S14との間において、スパッタリング等により第 1絶縁層 16上に導電層 19を 形成 (ステップ S21)したのち、導電層 19の第 In電極 14側の領域 19aを覆うように第 2絶縁層 20を形成 (ステップ S22)する工程を追加すればよ!ヽ。
[0054] なお、本第 2実施形態においては、導電層 19と第 2n電極 18とは別々に形成したが 、一体的に形成してもよい。
また、素子基板 11から第 2n電極 17の下面 17aまでの高さと、素子基板 11から第 2 p電極 18の下面 18aまでの高さが等しくなくてもよい場合、例えば、 LEDチップ lbの 姿勢を拘束しながら実装することが可能な場合には、図 13に示すように、導電層 19 の第 2絶縁層 20に覆われていない領域 19b上に直接、はんだ 31で接合するように 構成してちょい。
[0055] なお、上記のように構成される LEDチップ lbを製造する際には、図 14に示すように 、図 5のステップ S14に代えて、スパッタリング等により第 1絶縁層 16上に導電層 19を 形成 (ステップ S31)したのち、導電層 19の第 In電極 14側の領域 19aを覆うように第 2絶縁層 20をスパッタリング等により形成 (ステップ S32)し、次いでスパッタリングまた はメツキ等により第 1絶縁層 16の第 In電極 14を覆う領域 16c及び第 2絶縁層 20の 第 In電極 14側の領域 20aを覆うように第 2n電極 17を形成 (ステップ S33)する工程 を追加すればよい。
[0056] 以上、本発明の第 1及び第 2実施形態について説明してきたが本発明は上記第 1 及び第 2実施形態に限定されず、様々な変形が可能である。
[0057] 例えば、第 1絶縁層 16に形成される n電極用開口 16a、 p電極用開口 16bは図示で は円形とした力 切り欠き状の（すなわち、第 1絶縁層 16のエッジに繋がった）開口で ちょい。
[0058] また、第 1絶縁層 16は、第 In電極 14及び第 lp電極 15を覆うように形成するととも に、 n電極用開口 16a及び p電極用開口 16bを設けて、第 In電極 14と第 2n電極 17 、及び第 lp電極 15と第 2p電極 18とを電気的に接続するようにした力 これに限られ るものではない。例えば図 15に示すように、第 1絶縁層 16は第 In電極 14と第 lp電 極 15と第 2n電極 17とを互いに絶縁するように設けられていればよぐまた、第 2p電 極 18の上面 18bは、第 lp電極 15の下面 15aと全面的に接続されてもよい。つまりこ の場合、第 1絶縁層 16には、 n電極用開口 16a及び p電極用開口 16bを設ける必要 がない。
[0059] なお、上記様々な実施の形態のうち任意の実施の形態を適宜組み合わせることに より、それぞれの有する効果を奏することができる。
[0060] 本発明は、添付図面を参照しながら好ましい実施の形態に関連して充分に記載さ れているが、この技術に熟練した人々にとつては種々の変形や修正は明白である。 そのような変形や修正は、添付した請求の範囲による本発明の範囲から外れない限 りにおいて、その中に含まれると理解されるべきである。 [0061] 2004年 9月 27曰に出願された曰本国特許出願 No. 2004— 279049号の明細書 、図面、及び特許請求の範囲の開示内容は、全体として参照されて本明細書の中に 取り入れられるものである。
産業上の利用可能性
[0062] 本発明の半導体発光素子、その製造方法及びその実装方法、並びにその半導体 発光素子を配線基板に実装した発光装置は、はんだなどの導電性接着材料を用い て低コストにて配線基板に実装でき、高生産性、高接合品質、高歩留り等を実現でき るので、特に中 ·大型液晶ノ ックライトや特殊照明、車のヘッドライト等に有用である。

Claims

請求の範囲
[1] 光透過性の素子基板と、
前記素子基板を覆うように前記素子基板上に形成された n型半導体層と、 前記 n型半導体層の n電極用領域を除 ヽた前記 n型半導体層の領域上を覆うように 形成され、前記 n型半導体層との間で発光を行う p型半導体層と、
前記 n型半導体層の前記 n電極用領域上に形成された薄膜である第 In電極と、 前記 P型半導体層上に形成された薄膜である第 lp電極と、
前記第 In電極と前記第 lp電極とを絶縁するように形成された第 1絶縁層と、 前記 n型半導体と前記第 In電極との接合面よりも面積が大きい薄膜として前記第 1 n電極及び前記第 1絶縁層上に形成されることで、前記第 In電極に電気的に接続さ れるとともに前記第 1絶縁層により前記第 lp電極と絶縁された第 2n電極と、
前記 n型半導体層と前記 p型半導体層との接合面よりも面積が小さい薄膜として形 成され、前記第 lp電極に電気的に接続される第 2p電極と、
を備える半導体発光素子。
[2] 光透過性の素子基板と、
前記素子基板を覆うように前記素子基板上に形成された n型半導体層と、 前記 n型半導体層の n電極用領域を除 ヽた前記 n型半導体層の領域上を覆うように 形成され、前記 n型半導体層との間で発光を行う p型半導体層と、
前記 n型半導体層の前記 n電極用領域上に形成された薄膜である第 In電極と、 前記 P型半導体層上に形成された薄膜である第 lp電極と、
n電極用開口及び p電極用開口がそれぞれ少なくとも 1つ設けられ、 n電極用開口 及び p電極用開口を除いて、前記第 In電極及び前記第 lp電極を覆うとともに、前記 第 In電極と前記第 lp電極とを絶縁するように形成された第 1絶縁層と、
前記 n型半導体と前記第 In電極との接合面よりも面積が大きい薄膜として前記第 1 絶縁層上に形成され、前記第 1絶縁層の前記 n電極用開口を介して前記第 In電極 に電気的に接続された第 2n電極と、
前記 n型半導体層と前記 p型半導体層との接合面よりも面積が小さい薄膜として前 記第 1絶縁層上に形成され、前記第 1絶縁層の前記 p電極用開口を介して前記第 lp 電極に電気的に接続された第 2p電極と、
を備える半導体発光素子。
[3] 前記 p型半導体層上の前記第 1絶縁層上に、前記 n型半導体層と前記 p型半導体 層との接合面の面積よりも小さぐ第 2p電極の面積よりも大きな面積を有するように形 成され、前記第 1絶縁層の前記 p電極用開口を介して前記第 lp電極に電気的に接 続された導電層と、
前記導電層と前記第 2n電極とを絶縁するように前記導電層と前記第 2n電極の間 に形成された第 2絶縁層と、
をさらに有し、
前記第 2p電極は、前記 p型半導体層と前記第 lp電極との接合面よりも面積が大き い薄膜として前記導電層上に形成され、前記導電層を介して前記第 lp電極に電気 的に接続されている請求項 2に記載の半導体発光素子。
[4] 前記第 1絶縁層の前記 p電極用開口は、複数個が大略均等に分散して設けられて いる請求項 2又は請求項 3に記載の半導体発光素子。
[5] 前記第 2n電極と前記第 2p電極の大きさは、大略同一である請求項 1から請求項 3 のいずれか一つに記載の半導体発光素子。
[6] 前記導伝性接着材料層が、はんだ、銀ペースト、及び異方性導電性榭脂のいずれ か一つである請求項 1から請求項 3のいずれか一つに記載の半導体発光素子。
[7] 請求項 1に記載の半導体発光素子と、
複数の電極を有する配線基板と、
前記第 2n電極と、前記第 2p電極とを前記配線基板上の前記電極に電気的に接続 するとともに固定する導電性接着材料層と、
を備える発光装置。
[8] 前記導電性接着材料層が、はんだ、銀ペースト、及び異方性導電性榭脂のいずれ か一つである請求項 7に記載の発光装置。
[9] 光透過性の素子基板を覆うように前記素子基板上に n型半導体層が形成され、前 記 n型半導体層の n電極用領域を除いた前記 n型半導体層の領域上に前記 n型半 導体層との間で発光を行う P型半導体層が形成され、前記 n型半導体層の前記 n電 極用領域上に薄膜である第 In電極が形成され、前記 p型半導体層上に薄膜である 第 lp電極が形成された基礎発光素子を準備し、
前記第 In電極と前記第 lp電極とを絶縁するように第 1絶縁層を形成し、 前記第 In電極及び前記第 1絶縁層上に、前記 n型半導体層と前記第 In電極との 接合面よりも大きい面積を有する薄膜である第 2n電極を、前記第 1絶縁層により前記 第 lp電極と絶縁され且つ前記第 In電極と電気的に接続されるように形成するととも に、
前記第 lp電極上に、前記 n型半導体層と前記 p型半導体層との接合面よりも小さい 面積を有する薄膜である第 2p電極を、前記第 lp電極と電気的に接続されるように形 成する、
半導体発光素子の製造方法。
[10] 光透過性の素子基板を覆うように前記素子基板上に n型半導体層が形成され、前 記 n型半導体層の n電極用領域を除いた前記 n型半導体層の領域上に前記 n型半 導体層との間で発光を行う P型半導体層が形成され、前記 n型半導体層の前記 n電 極用領域上に薄膜である第 In電極が形成され、前記 p型半導体層上に薄膜である 第 lp電極が形成された基礎発光素子を準備し、
n電極用開口及び p電極用開口をそれぞれ少なくとも 1つ設けた第 1絶縁層を、前 記第 In電極及び前記第 lp電極を覆うように形成し、
前記 n型半導体層と前記第 In電極との接合面よりも面積が大きい薄膜であり、前記 第 1絶縁層の前記 n電極用開口を介して前記第 In電極に電気的に接続される第 2n 電極を前記第 1絶縁層上に形成するとともに、
前記 n型半導体層と前記 p型半導体層との接合面よりも面積が小さい薄膜であり、 前記第 1絶縁層の前記 P電極用開口を介して前記第 lp電極に電気的に接続される 第 2p電極を前記第 1絶縁層上に形成する、
半導体発光素子の製造方法。
[11] 前記第 1絶縁層が、スパッタリングにより形成される請求項 10に記載の半導体発光 素子の製造方法。
[12] 前記第 2n電極及び前記第 2p電極が、スパッタリング又はメツキにより形成される請 求項 9から請求項 11のいずれか一つに記載の半導体発光素子の製造方法。 請求項 1に記載の半導体発光素子の前記第 2n電極、及び前記第 2p電極と、配線 基板の複数の電極との間にはんだを配置してリフロー処理を行うことにより、配線基 板にはんだを介して半導体発光素子を実装する半導体発光素子の実装方法。
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Cited By (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007288097A (ja) 2006-04-20 2007-11-01 Showa Denko Kk フリップチップ型半導体発光素子用の実装基板、フリップチップ型半導体発光素子の実装構造及び発光ダイオードランプ
EP2052420A2 (en) * 2006-08-11 2009-04-29 Bridgelux, Inc. Surface mountable chip
WO2009064330A2 (en) * 2007-11-14 2009-05-22 Cree, Inc. Wire bond free wafer level led
WO2009063638A1 (ja) * 2007-11-15 2009-05-22 Panasonic Corporation 半導体発光装置
JP2010141176A (ja) * 2008-12-12 2010-06-24 Toshiba Corp 発光装置及びその製造方法
JP2010153870A (ja) * 2008-12-24 2010-07-08 Lg Innotek Co Ltd 半導体発光素子
US7759682B2 (en) 2004-07-02 2010-07-20 Cree, Inc. LED with substrate modifications for enhanced light extraction and method of making same
JP2010525586A (ja) * 2007-04-26 2010-07-22 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング オプトエレクトロニクス部品及びオプトエレクトロニクス部品の製造方法
JP2010251807A (ja) * 2010-08-09 2010-11-04 Toshiba Corp 発光装置
JP2011009572A (ja) * 2009-06-26 2011-01-13 Citizen Electronics Co Ltd フリップチップ実装型ｌｅｄ及びフリップチップ実装型ｌｅｄの製造方法。
US20110062486A1 (en) * 2006-12-21 2011-03-17 Palo Alto Research Center Incorporated fabrication for electroplating thick metal pads
JP2011071272A (ja) * 2009-09-25 2011-04-07 Toshiba Corp 半導体発光装置及びその製造方法
JP2011114154A (ja) * 2009-11-26 2011-06-09 Nichia Corp 発光素子及びそれを用いた発光装置の製造方法
JP2011135113A (ja) * 2011-04-08 2011-07-07 Toshiba Corp 発光装置の製造方法
JP2011155295A (ja) * 2011-04-05 2011-08-11 Toshiba Corp 半導体発光装置
JP2011155315A (ja) * 2011-05-20 2011-08-11 Toshiba Corp 発光装置の製造方法
US8021904B2 (en) 2007-02-01 2011-09-20 Cree, Inc. Ohmic contacts to nitrogen polarity GaN
JP2011258671A (ja) * 2010-06-07 2011-12-22 Toshiba Corp 半導体発光装置及びその製造方法
JP2012212846A (ja) * 2011-03-21 2012-11-01 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物半導体発光素子
US8368100B2 (en) 2007-11-14 2013-02-05 Cree, Inc. Semiconductor light emitting diodes having reflective structures and methods of fabricating same
JP2013038212A (ja) * 2011-08-08 2013-02-21 Toshiba Corp 半導体発光装置及び発光モジュール
JP2013077852A (ja) * 2013-01-30 2013-04-25 Toshiba Corp 半導体発光装置を用いた光源装置
JP2013084881A (ja) * 2011-10-10 2013-05-09 Lg Innotek Co Ltd 発光素子
JP2013084989A (ja) * 2013-01-10 2013-05-09 Toshiba Corp 半導体発光装置及び発光装置
JP2013191900A (ja) * 2013-07-05 2013-09-26 Toshiba Corp 半導体発光装置及びその製造方法
JP2013247298A (ja) * 2012-05-28 2013-12-09 Toshiba Corp 半導体発光装置
JP2014220294A (ja) * 2013-05-02 2014-11-20 シチズン電子株式会社 Ｌｅｄパッケージ
JP2015043462A (ja) * 2014-11-17 2015-03-05 株式会社東芝 半導体発光装置及びその製造方法
JP2015195414A (ja) * 2011-08-09 2015-11-05 晶元光▲電▼股▲ふん▼有限公司 光電モジュール及びその製造方法
US9431589B2 (en) 2007-12-14 2016-08-30 Cree, Inc. Textured encapsulant surface in LED packages
US9666772B2 (en) 2003-04-30 2017-05-30 Cree, Inc. High powered light emitter packages with compact optics
US9893244B2 (en) 2003-07-04 2018-02-13 Epistar Corporation Optoelectronic element
JP2018026396A (ja) * 2016-08-08 2018-02-15 豊田合成株式会社 半導体発光素子および発光装置
JP2018508984A (ja) * 2015-01-15 2018-03-29 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングＯｓｒａｍ Ｏｐｔｏ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ＧｍｂＨ 複数のオプトエレクトロニクス半導体素子を製造する方法およびオプトエレクトロニクス半導体素子
JP2019513293A (ja) * 2015-12-02 2019-05-23 ルミレッズ ホールディング ベーフェー 熱抵抗、ハンダ信頼性及びｓｍｔ処理歩留まりを最適化するｌｅｄパッド構成
WO2020013622A1 (ko) * 2018-07-12 2020-01-16 삼성전자주식회사 Led 소자 및 그 제조 방법
US11114594B2 (en) 2007-08-24 2021-09-07 Creeled, Inc. Light emitting device packages using light scattering particles of different size
JP2022088567A (ja) * 2020-01-31 2022-06-14 日亜化学工業株式会社 発光モジュール
JP2023006280A (ja) * 2021-06-30 2023-01-18 日亜化学工業株式会社 光源、光源装置及び光源の製造方法
JP7504054B2 (ja) 2021-04-20 2024-06-21 日機装株式会社 半導体発光素子

Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10686106B2 (en) 2003-07-04 2020-06-16 Epistar Corporation Optoelectronic element
JP4576558B2 (ja) * 2005-03-15 2010-11-10 カシオ計算機株式会社 回路基板への半導体装置の実装方法及び液晶表示装置の製造方法
US8368114B2 (en) * 2007-05-18 2013-02-05 Chiuchung Yang Flip chip LED die and array thereof
DE102007036226A1 (de) * 2007-08-02 2009-02-05 Perkinelmer Elcos Gmbh Anbringungsstruktur für LEDs, LED-Baugruppe, LED-Baugruppensockel, Verfahren zum Ausbilden einer Anbringungsstruktur
US8536584B2 (en) * 2007-11-14 2013-09-17 Cree, Inc. High voltage wire bond free LEDS
DE102008030584A1 (de) * 2008-06-27 2009-12-31 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Bauelementes und optoelektronisches Bauelement
US8384115B2 (en) * 2008-08-01 2013-02-26 Cree, Inc. Bond pad design for enhancing light extraction from LED chips
CN101771112B (zh) * 2009-01-06 2011-12-07 宏齐科技股份有限公司 增加发光效率的晶片级发光二极管封装结构及其制作方法
US9093293B2 (en) 2009-04-06 2015-07-28 Cree, Inc. High voltage low current surface emitting light emitting diode
US8476668B2 (en) * 2009-04-06 2013-07-02 Cree, Inc. High voltage low current surface emitting LED
US8741715B2 (en) * 2009-04-29 2014-06-03 Cree, Inc. Gate electrodes for millimeter-wave operation and methods of fabrication
US7977132B2 (en) * 2009-05-06 2011-07-12 Koninklijke Philips Electronics N.V. Extension of contact pads to the die edge via electrical isolation
JP5617210B2 (ja) * 2009-09-14 2014-11-05 デクセリアルズ株式会社 光反射性異方性導電接着剤及び発光装置
JP5414579B2 (ja) * 2009-11-19 2014-02-12 株式会社東芝 半導体発光装置
JP5349260B2 (ja) * 2009-11-19 2013-11-20 株式会社東芝 半導体発光装置及びその製造方法
JP5202559B2 (ja) * 2010-03-09 2013-06-05 株式会社東芝 半導体発光装置及びその製造方法
JP5101650B2 (ja) * 2010-03-25 2012-12-19 株式会社東芝 半導体発光装置及びその製造方法
US8329482B2 (en) 2010-04-30 2012-12-11 Cree, Inc. White-emitting LED chips and method for making same
JP5325834B2 (ja) 2010-05-24 2013-10-23 株式会社東芝 半導体発光装置及びその製造方法
JP5759790B2 (ja) * 2010-06-07 2015-08-05 株式会社東芝 半導体発光装置の製造方法
CN102280553A (zh) * 2010-06-10 2011-12-14 杨秋忠 覆晶发光二极管晶粒及其晶粒阵列
KR101252032B1 (ko) 2010-07-08 2013-04-10 삼성전자주식회사 반도체 발광소자 및 이의 제조방법
US9070851B2 (en) 2010-09-24 2015-06-30 Seoul Semiconductor Co., Ltd. Wafer-level light emitting diode package and method of fabricating the same
US8455882B2 (en) 2010-10-15 2013-06-04 Cree, Inc. High efficiency LEDs
JP5849388B2 (ja) * 2010-11-04 2016-01-27 サンケン電気株式会社 半導体発光装置
JP5537446B2 (ja) 2011-01-14 2014-07-02 株式会社東芝 発光装置、発光モジュール、発光装置の製造方法
US9831220B2 (en) * 2011-01-31 2017-11-28 Cree, Inc. Light emitting diode (LED) arrays including direct die attach and related assemblies
JP5657591B2 (ja) * 2011-03-23 2015-01-21 株式会社東芝 半導体発光装置およびその製造方法
US8592847B2 (en) * 2011-04-15 2013-11-26 Epistar Corporation Light-emitting device
JP5642623B2 (ja) 2011-05-17 2014-12-17 株式会社東芝 半導体発光装置
CN103548162B (zh) 2011-05-24 2016-11-09 皇家飞利浦有限公司 用于倒装芯片led的p-n分离金属填充物
US9269878B2 (en) 2011-05-27 2016-02-23 Lg Innotek Co., Ltd. Light emitting device and light emitting apparatus
EP2715814B8 (en) 2011-06-01 2018-09-05 Lumileds Holding B.V. Method of attaching a light emitting device to a support substrate
JP2013065726A (ja) 2011-09-16 2013-04-11 Toshiba Corp 半導体発光装置及びその製造方法
JP2013105973A (ja) * 2011-11-16 2013-05-30 Seiko Epson Corp 発光装置およびその製造方法、並びに、プロジェクター
TW201336031A (zh) * 2012-02-16 2013-09-01 矽品精密工業股份有限公司 半導體封裝件及其製法
CN102569586A (zh) * 2012-03-15 2012-07-11 北京工业大学 整面压合式倒装led及其制备方法
JP2013232477A (ja) * 2012-04-27 2013-11-14 Toshiba Corp 発光モジュール
CN103378282A (zh) * 2012-04-27 2013-10-30 展晶科技(深圳)有限公司 发光二极管封装结构的制造方法
KR101740531B1 (ko) * 2012-07-02 2017-06-08 서울바이오시스 주식회사 표면 실장용 발광 다이오드 모듈 및 이의 제조방법.
US9461212B2 (en) 2012-07-02 2016-10-04 Seoul Viosys Co., Ltd. Light emitting diode module for surface mount technology and method of manufacturing the same
US9318674B2 (en) * 2013-02-05 2016-04-19 Cree, Inc. Submount-free light emitting diode (LED) components and methods of fabricating same
JP6307907B2 (ja) 2013-02-12 2018-04-11 日亜化学工業株式会社 発光素子の製造方法
CN104241262B (zh) 2013-06-14 2020-11-06 惠州科锐半导体照明有限公司 发光装置以及显示装置
USD826871S1 (en) 2014-12-11 2018-08-28 Cree, Inc. Light emitting diode device
KR102415331B1 (ko) 2015-08-26 2022-06-30 삼성전자주식회사 발광 소자 패키지, 및 이를 포함하는 장치
CN205944139U (zh) 2016-03-30 2017-02-08 首尔伟傲世有限公司 紫外线发光二极管封装件以及包含此的发光二极管模块
CN105932143B (zh) * 2016-06-16 2018-06-22 佛山市国星半导体技术有限公司 一种倒装led芯片的制造方法
CN106025010A (zh) * 2016-07-19 2016-10-12 厦门乾照光电股份有限公司 一种基于导电dbr结构的倒装led芯片及其制作方法
FR3061603B1 (fr) * 2016-12-29 2021-01-29 Aledia Dispositif optoelectronique a diodes electroluminescentes
CN108574032B (zh) * 2017-03-10 2020-09-29 英属开曼群岛商錼创科技股份有限公司 发光元件与显示设备
US20190088196A1 (en) * 2017-09-21 2019-03-21 Innolux Corporation Display device
DE102018119438A1 (de) * 2018-08-09 2020-02-13 Osram Opto Semiconductors Gmbh Optoelektronischer halbleiterchip, optoelektronisches bauteil und verfahren zur herstellung eines optoelektronischen bauteils
TWI764341B (zh) * 2020-04-07 2022-05-11 億光電子工業股份有限公司 發光裝置
JP7491769B2 (ja) * 2020-08-04 2024-05-28 株式会社ジャパンディスプレイ 回路基板、ｌｅｄモジュール及び表示装置、並びにｌｅｄモジュールの作製方法及び表示装置の作製方法
WO2024005341A1 (ko) * 2022-06-29 2024-01-04 삼성전자주식회사 발광 다이오드와 기판 간 접속 구조 및 이를 포함하는 디스플레이 모듈

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000114595A (ja) * 1998-10-07 2000-04-21 Matsushita Electronics Industry Corp ＧａＮ系化合物半導体発光素子
JP2002151739A (ja) * 2000-11-09 2002-05-24 Showa Denko Kk フリップチップ型半導体発光素子とその製造方法及び発光ダイオードランプ並びに表示装置、フリップチップ型半導体発光素子用電極
JP2004103975A (ja) * 2002-09-12 2004-04-02 Citizen Watch Co Ltd 光半導体素子の製造方法と光半導体素子およびその光半導体素子を実装した光半導体装置
JP2005136177A (ja) * 2003-10-30 2005-05-26 Toyoda Gosei Co Ltd Ｉｉｉ−ｖ族窒化物半導体素子

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3262087B2 (ja) 1991-06-28 2002-03-04 豊田合成株式会社 半導体発光素子の製造方法
JP2914065B2 (ja) 1992-12-08 1999-06-28 日亜化学工業株式会社 青色発光素子及びその製造方法
JPH11161197A (ja) 1997-11-25 1999-06-18 Matsushita Electric Ind Co Ltd 画像表示装置
JP3531475B2 (ja) 1998-05-22 2004-05-31 日亜化学工業株式会社 フリップチップ型光半導体素子
JP4042213B2 (ja) 1998-06-05 2008-02-06 松下電器産業株式会社 フルカラー半導体発光装置
JP4759791B2 (ja) 2000-07-27 2011-08-31 日亜化学工業株式会社 光半導体素子とその製造方法
JP4474753B2 (ja) 2000-08-08 2010-06-09 パナソニック株式会社 半導体発光装置の製造方法
DE10214210B4 (de) 2002-03-28 2011-02-10 Osram Opto Semiconductors Gmbh Lumineszenzdiodenchip zur Flip-Chip-Montage auf einen lotbedeckten Träger und Verfahren zu dessen Herstellung
US6828596B2 (en) 2002-06-13 2004-12-07 Lumileds Lighting U.S., Llc Contacting scheme for large and small area semiconductor light emitting flip chip devices
CN1316640C (zh) 2003-10-13 2007-05-16 光磊科技股份有限公司 可提高发光作用区域的发光元件
JP4474892B2 (ja) 2003-10-14 2010-06-09 日亜化学工業株式会社 フリップチップ型ｌｅｄ

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000114595A (ja) * 1998-10-07 2000-04-21 Matsushita Electronics Industry Corp ＧａＮ系化合物半導体発光素子
JP2002151739A (ja) * 2000-11-09 2002-05-24 Showa Denko Kk フリップチップ型半導体発光素子とその製造方法及び発光ダイオードランプ並びに表示装置、フリップチップ型半導体発光素子用電極
JP2004103975A (ja) * 2002-09-12 2004-04-02 Citizen Watch Co Ltd 光半導体素子の製造方法と光半導体素子およびその光半導体素子を実装した光半導体装置
JP2005136177A (ja) * 2003-10-30 2005-05-26 Toyoda Gosei Co Ltd Ｉｉｉ−ｖ族窒化物半導体素子

Cited By (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9666772B2 (en) 2003-04-30 2017-05-30 Cree, Inc. High powered light emitter packages with compact optics
US9893244B2 (en) 2003-07-04 2018-02-13 Epistar Corporation Optoelectronic element
US8034647B2 (en) 2004-07-02 2011-10-11 Cree, Inc. LED with substrate modifications for enhanced light extraction and method of making same
US7759682B2 (en) 2004-07-02 2010-07-20 Cree, Inc. LED with substrate modifications for enhanced light extraction and method of making same
JP2007288097A (ja) 2006-04-20 2007-11-01 Showa Denko Kk フリップチップ型半導体発光素子用の実装基板、フリップチップ型半導体発光素子の実装構造及び発光ダイオードランプ
EP2052420A2 (en) * 2006-08-11 2009-04-29 Bridgelux, Inc. Surface mountable chip
EP2052420A4 (en) * 2006-08-11 2014-08-20 Toshiba Kk SURFACE MOUNTING CHIP
US9099344B2 (en) * 2006-12-21 2015-08-04 Palo Alto Research Center Incorporated Fabrication for electroplating thick metal pads
US20110062486A1 (en) * 2006-12-21 2011-03-17 Palo Alto Research Center Incorporated fabrication for electroplating thick metal pads
US8021904B2 (en) 2007-02-01 2011-09-20 Cree, Inc. Ohmic contacts to nitrogen polarity GaN
JP2010525586A (ja) * 2007-04-26 2010-07-22 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング オプトエレクトロニクス部品及びオプトエレクトロニクス部品の製造方法
KR101623986B1 (ko) * 2007-04-26 2016-05-24 오스람 옵토 세미컨덕터스 게엠베하 광전 소자，및 복수 개의 광전 소자들의 제조 방법
US11114594B2 (en) 2007-08-24 2021-09-07 Creeled, Inc. Light emitting device packages using light scattering particles of different size
US10199360B2 (en) 2007-11-14 2019-02-05 Cree, Inc. Wire bond free wafer level LED
US8368100B2 (en) 2007-11-14 2013-02-05 Cree, Inc. Semiconductor light emitting diodes having reflective structures and methods of fabricating same
WO2009064330A2 (en) * 2007-11-14 2009-05-22 Cree, Inc. Wire bond free wafer level led
US9634191B2 (en) 2007-11-14 2017-04-25 Cree, Inc. Wire bond free wafer level LED
WO2009064330A3 (en) * 2007-11-14 2009-09-24 Cree, Inc. Wire bond free wafer level led
WO2009063638A1 (ja) * 2007-11-15 2009-05-22 Panasonic Corporation 半導体発光装置
KR101067217B1 (ko) 2007-11-15 2011-09-22 파나소닉 주식회사 반도체 발광장치
JP5143140B2 (ja) * 2007-11-15 2013-02-13 パナソニック株式会社 半導体発光装置
US9431589B2 (en) 2007-12-14 2016-08-30 Cree, Inc. Textured encapsulant surface in LED packages
US9478722B2 (en) 2008-12-12 2016-10-25 Kabushiki Kaisha Toshiba Light emitting device and method for manufacturing same
US8110421B2 (en) 2008-12-12 2012-02-07 Kabushiki Kaisha Toshiba Light emitting device and method for manufacturing same
JP2010141176A (ja) * 2008-12-12 2010-06-24 Toshiba Corp 発光装置及びその製造方法
US9184357B2 (en) 2008-12-12 2015-11-10 Kabushiki Kaisha Toshiba Light emitting device and method for manufacturing same
JP2010153870A (ja) * 2008-12-24 2010-07-08 Lg Innotek Co Ltd 半導体発光素子
US8653545B2 (en) 2008-12-24 2014-02-18 Lg Innotek Co., Ltd. Semiconductor light emitting device
US8928015B2 (en) 2008-12-24 2015-01-06 Lg Innotek Co., Ltd. Semiconductor light emitting device
JP2011009572A (ja) * 2009-06-26 2011-01-13 Citizen Electronics Co Ltd フリップチップ実装型ｌｅｄ及びフリップチップ実装型ｌｅｄの製造方法。
JP2011071272A (ja) * 2009-09-25 2011-04-07 Toshiba Corp 半導体発光装置及びその製造方法
JP2011114154A (ja) * 2009-11-26 2011-06-09 Nichia Corp 発光素子及びそれを用いた発光装置の製造方法
JP2011258671A (ja) * 2010-06-07 2011-12-22 Toshiba Corp 半導体発光装置及びその製造方法
JP2010251807A (ja) * 2010-08-09 2010-11-04 Toshiba Corp 発光装置
JP2012212846A (ja) * 2011-03-21 2012-11-01 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物半導体発光素子
JP2011155295A (ja) * 2011-04-05 2011-08-11 Toshiba Corp 半導体発光装置
JP2011135113A (ja) * 2011-04-08 2011-07-07 Toshiba Corp 発光装置の製造方法
JP2011155315A (ja) * 2011-05-20 2011-08-11 Toshiba Corp 発光装置の製造方法
US9171882B2 (en) 2011-08-08 2015-10-27 Kabushiki Kaisha Toshiba Semiconductor light emitting device and light emitting module
JP2013038212A (ja) * 2011-08-08 2013-02-21 Toshiba Corp 半導体発光装置及び発光モジュール
CN107195740A (zh) * 2011-08-09 2017-09-22 晶元光电股份有限公司 光电元件与其制造方法
JP2015195414A (ja) * 2011-08-09 2015-11-05 晶元光▲電▼股▲ふん▼有限公司 光電モジュール及びその製造方法
CN107195748B (zh) * 2011-08-09 2019-11-22 晶元光电股份有限公司 光电元件与其制造方法
CN107195740B (zh) * 2011-08-09 2019-11-05 晶元光电股份有限公司 光电元件与其制造方法
CN107195748A (zh) * 2011-08-09 2017-09-22 晶元光电股份有限公司 光电元件与其制造方法
JP2013084881A (ja) * 2011-10-10 2013-05-09 Lg Innotek Co Ltd 発光素子
JP2013247298A (ja) * 2012-05-28 2013-12-09 Toshiba Corp 半導体発光装置
JP2013084989A (ja) * 2013-01-10 2013-05-09 Toshiba Corp 半導体発光装置及び発光装置
JP2013077852A (ja) * 2013-01-30 2013-04-25 Toshiba Corp 半導体発光装置を用いた光源装置
JP2014220294A (ja) * 2013-05-02 2014-11-20 シチズン電子株式会社 Ｌｅｄパッケージ
JP2013191900A (ja) * 2013-07-05 2013-09-26 Toshiba Corp 半導体発光装置及びその製造方法
JP2015043462A (ja) * 2014-11-17 2015-03-05 株式会社東芝 半導体発光装置及びその製造方法
JP2018508984A (ja) * 2015-01-15 2018-03-29 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングＯｓｒａｍ Ｏｐｔｏ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ＧｍｂＨ 複数のオプトエレクトロニクス半導体素子を製造する方法およびオプトエレクトロニクス半導体素子
US10361345B2 (en) 2015-01-15 2019-07-23 Osram Opto Semiconductors Gmbh Method of producing a plurality of optoelectronic semiconductor components and optoelectronic semiconductor component
JP2019513293A (ja) * 2015-12-02 2019-05-23 ルミレッズ ホールディング ベーフェー 熱抵抗、ハンダ信頼性及びｓｍｔ処理歩留まりを最適化するｌｅｄパッド構成
JP7179613B2 (ja) 2015-12-02 2022-11-29 ルミレッズ ホールディング ベーフェー デバイス
JP2018026396A (ja) * 2016-08-08 2018-02-15 豊田合成株式会社 半導体発光素子および発光装置
WO2020013622A1 (ko) * 2018-07-12 2020-01-16 삼성전자주식회사 Led 소자 및 그 제조 방법
JP2022088567A (ja) * 2020-01-31 2022-06-14 日亜化学工業株式会社 発光モジュール
JP7273349B2 (ja) 2020-01-31 2023-05-15 日亜化学工業株式会社 発光モジュール
JP7504054B2 (ja) 2021-04-20 2024-06-21 日機装株式会社 半導体発光素子
US12113149B2 (en) 2021-06-30 2024-10-08 Nichia Corporation Light source device including light source, liquid crystal shutter, and lens
JP2023006280A (ja) * 2021-06-30 2023-01-18 日亜化学工業株式会社 光源、光源装置及び光源の製造方法
JP7328568B2 (ja) 2021-06-30 2023-08-17 日亜化学工業株式会社 光源、光源装置及び光源の製造方法
US11810997B2 (en) 2021-06-30 2023-11-07 Nichia Corporation Light source and light source device

Also Published As

Publication number Publication date
JP4121536B2 (ja) 2008-07-23
CN101027795A (zh) 2007-08-29
US20070262338A1 (en) 2007-11-15
US7554126B2 (en) 2009-06-30
JPWO2006035664A1 (ja) 2008-05-15
CN100487931C (zh) 2009-05-13

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