WO1993006543A1 - Portable computer having function of switching over cpu clock - Google Patents
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Definitions
- the present invention relates to a laptop or notebook type personal portable computer, and more particularly to a portable computer having a CPU switching function.
- a sleep mode function is provided to automatically reduce the operating speed of the CPU under predetermined conditions in order to reduce unnecessary power consumption.
- This sleep mode function is used, for example, when no keyboard operation is performed by the operator for a certain period of time.
- Such a sleep mode function is effectively used especially for a battery-powered portable computer.
- the conventional sleep mode function that can be applied is not applicable to all types of CPUs. This is because, depending on the system configuration of the microphone-port processor constituting the CPU, switching of the clock frequency may cause a malfunction in the CPU.
- such a processor has an internal oscillator including a PLL circuit, generates a high-speed clock synchronized with a clock supplied from the outside by the PLL circuit, and realizes a high-speed operation by using the clock. I have. Therefore, in order for such a microprocessor to operate normally, the phase of an externally supplied clock must be stable. Otherwise, an error occurs in the synchronous operation of the PLL circuit.
- Clock frequency switching is used not only for the purpose of power saving by the sleep mode, but also for the purpose of ensuring the compatibility of computer systems.
- ablation software or hardware that is configured to run at a slow clock may not be available under a CPU running at a high speed clock.
- the CPU is normally operated with a high-speed clock, and the CPU is operated with a low-speed clock only when using these specific application software. It is necessary to use such a form of use.
- Clock switching for the purpose of ensuring compatibility is also similar to clock frequency switching in the case of sleep mode, as described above.
- clock frequency switching in the case of sleep mode, as described above.
- the present invention enables the frequency of the clock supplied to the CPU to be switched while guaranteeing the operation of the CPU, and is suitable for reducing power consumption and ensuring compatibility with low-speed systems.
- the purpose is to provide a computer. Disclosure of the invention
- a port tab having a CPU, a clock generation circuit for supplying a clock to the CPU, and various peripheral circuits connected to the CPU via a system bus Determining whether a predetermined mode setting condition for setting the CPU into the sleep mode is satisfied, and responding to the satisfaction of the condition, storing the data of the register of C C in a memory.
- An evacuation unit and, in response to the evacuation of the data, resetting the CPU by setting a reset signal supplied to the CPU to an active state, and resetting the clock.
- Clock stop means for stopping supply, and in response to an interrupt request from the peripheral circuit to the CPU, for restarting the supply of the mouth and for restarting the CPU.
- a portable computer provided with means for returning data from the memory to the CPU in response to the setting of the inactive state of the set signal.
- the supply of the clock is stopped when the CPU is reset, so even if the clock is stopped to reduce power consumption, the CPU stops the clock. Is not affected at all.
- the data of that CPU is saved.
- the saved data is returned to the CPU when the clock supply is restarted and the reset is released. Therefore, CPU operation can be started from the state before the clock was stopped. Therefore, a new sleep mode function of stopping the operation of the CPU while guaranteeing the operation of the CPU can be realized, and the power consumption of the portable computer can be sufficiently reduced. It becomes possible.
- a port tab having a CPU, a clock generation circuit for supplying a clock to the CPU, and various peripheral circuits connected to the CPU via a system bus
- a computer that determines whether a predetermined mode setting condition for setting the CPU in the sleep mode is satisfied, and stores the data of the register of the CPU in the memory in response to the satisfaction of the condition.
- Evacuation means and in response to the evacuation of the data, resetting the CPU by setting a reset signal supplied to the CPU to an active state, and supplying power to the CPU.
- Power supply stopping means for stopping, and in response to an interrupt request from the peripheral circuit to the CPU, power supply to the CPU is restarted, and the reset signal is set to an inactive state. Therefore, a portable computer having means for restarting the CPU and means for returning data from the memory to the CPU in response to the setting of the reactive state of the reset signal is provided.
- a CPU various peripheral circuits connected to the CP via a system bus, and a first clock and a second clock having a lower frequency than the first clock are generated.
- a portable computer having a clock generation circuit, determining whether a predetermined mode setting condition for setting the CPU to the sleep mode is satisfied, and responding to the satisfaction of the condition. Means for saving the data of the register to the memory, and resetting the CPU by setting the reset signal supplied to the CPU to active in response to the first timing signal.
- Reset means a first clock switching means for switching a clock supplied to the CPU from the first clock to the second clock in response to a second timing signal, and the data Evacuation of A first delay circuit for generating the first timing signal in response and generating the second timing signal by delaying the first timing signal by a predetermined time; A second clock switching means for switching a clock supplied to the CPU from the second clock to the first clock in response to a third timing signal; and a fourth timing signal.
- Reset reset means for restarting the CPU by setting the reset signal to an inactive state in response to the reset signal, and an assignment from the peripheral circuit to the CPU.
- a second timing signal in response to the read request, and generating the fourth timing signal by delaying the third timing signal by a predetermined time.
- the first clock of high frequency and the second clock of low frequency are selectively used as the CPU clock, and the clock switching is performed by resetting the CPU. It is performed in the state where it was done.
- the time from when the CPU is reset to when the clock is switched from the first clock to the second clock is defined by the delay time of the first delay circuit.
- the time from when the clock is switched to the second clock or the first clock until the reset signal is set to inactive is defined by the delay time of the second delay circuit. You. Therefore, by setting the delay time of these delay circuits, appropriate timing control according to the specifications of the CPU can be performed.
- a portable computer having a CPU driven at an operation speed according to a clock supplied from outside comprising: a voltage-controlled oscillator whose oscillation frequency is variably set in accordance with a control voltage; and a clock from the CPU. Before being supplied to the voltage controlled oscillator in response to a lock switching request And a voltage control means for increasing or decreasing the value of the control voltage, wherein a portable computer is provided in which the oscillation output of the voltage controlled oscillator is supplied to the CP as the clock.
- the oscillation output of the voltage-controlled oscillator is used as the operation clock of the CPU, and the operation clock is controlled by variably setting the oscillation frequency of the voltage-controlled oscillator. Switch from high-speed clock to low-speed clock.
- the operation clock of the CPU since the frequency of the oscillation output of the voltage-controlled oscillator changes gradually and continuously, the operation clock of the CPU does not instantaneously switch from the high-speed clock to the low-speed clock. Therefore, problems such as phase discontinuity when the clock switches from the high-speed clock to the low-speed clock can be solved, and the operation of the CPU can be guaranteed. Therefore, the clock of the CPU can be switched while the operation of the CPU is guaranteed, so that the power consumption and compatibility of the portable computer can be reduced.
- a portable computer having a CPU capable of switching between a normal operation mode and a low current consumption mode, wherein an interrupt request is periodically issued in a first cycle.
- First timer means for generating an interrupt request;
- second timer means for periodically generating an interrupt request in a second cycle longer than the first cycle; and an interrupt from the first or second timer means.
- Means for generating a timer interrupt signal for switching the CPU from the low current consumption mode to the normal mode in response to the request; When the CPU is in the low current consumption mode, the CPU is set to the low level so that interrupts and requests of the first timer means are prohibited and interrupt requests of the second timer means are permitted.
- a portable computer comprising: interrupt mask means for selectively masking an interrupt request of the first timer means according to a current consumption mode or the normal operation mode.
- FIG. 1 is a block diagram showing a system configuration of a portable computer according to a first embodiment of the present invention.
- FIG. 2 is a block diagram showing an example of a specific configuration of a clock control circuit provided in the system of the first embodiment.
- FIG. 3 is a flowchart for explaining an operation of shifting to a sleep mode in the system of the first embodiment.
- FIG. 4 is a flowchart illustrating a return operation from a sleep mode in the system of the first embodiment.
- FIG. 5 is a timing chart showing the operation timing of the system of the first embodiment.
- FIG. 6 is a block diagram showing another example of the specific configuration of the clock control circuit provided in the system of the first embodiment.
- FIG. 7 is a flowchart for explaining another example of the operation of shifting to the sleep mode in the system of the first embodiment.
- FIG. 8 is a flowchart for explaining another example of the return operation from the sleep mode in the system of the first embodiment.
- FIG. 9 is a portable computer according to a second embodiment of the present invention. —A block diagram showing the evening system configuration.
- FIG. 10 is a block diagram showing an example of a specific configuration of a bus controller provided in the system of the second embodiment.
- FIG. 11 is a flowchart for explaining an operation of shifting to a sleep mode in the system of the second embodiment.
- FIG. 12 is a flowchart for explaining a return operation from the sleeve mode in the system of the second embodiment.
- FIG. 13 is a timing chart showing the operation timing of the system of the second embodiment.
- FIG. 14 is a block diagram showing another specific configuration example of the bus controller provided with the system of the second embodiment.
- FIG. 15 is a flowchart for explaining another example of the transition operation to the sleep mode in the system of the second embodiment.
- FIG. 16 is a flowchart for explaining another example of the return operation from the sleeve mode in the system of the second embodiment.
- FIG. 17 is a block diagram showing a system configuration of a portable computer according to a third embodiment of the present invention.
- FIG. 18 is a timing chart for explaining the operation of the timing control circuit provided in the system of the third embodiment.
- FIG. 19 is a flowchart illustrating the operation of shifting to the sleep mode in the system of the third embodiment.
- FIG. 20 is a flowchart for explaining an operation of returning from a sleep mode in the system of the third embodiment.
- FIG. 21 is a flowchart for explaining the overall operation flow at the time of clock switching in the system of the third embodiment.
- FIG. 22 is a block diagram illustrating a modified example of the timing control circuit provided in the system of the third embodiment.
- FIG. 23 is a timing chart illustrating the clock switching operation performed by the timing control circuit shown in FIG. 22 to the high-speed clock power or the low-speed clock.
- FIG. 24 is a timing chart illustrating a clock switching operation from a low-speed clock to a high-speed clock, which is performed by the timing control circuit shown in FIG.
- FIG. 25 is a flowchart for explaining another example of the operation of shifting to the sleep mode in the system of the third embodiment.
- FIG. 26 is a flowchart for explaining another example of the return operation from the sleep mode in the system of the third embodiment.
- FIG. 27 is a block diagram showing a system configuration according to a fourth embodiment of the present invention.
- FIG. 28 is a timing chart for explaining the clock switching operation from the high-speed clock to the low-speed clock in the system of the fourth embodiment.
- FIG. 29 is a timing chart for explaining the clock switching operation from the low-speed clock to the high-speed clock in the system of the fourth embodiment.
- FIG. 30 is a block diagram showing a first configuration example of a voltage switching circuit provided in the system of the fourth embodiment.
- FIG. 31 is a block diagram showing a second configuration example of the voltage switching circuit provided in the system of the fourth embodiment.
- FIG. 32 shows the voltage cutoff provided in the system of the fourth embodiment.
- FIG. 9 is a block diagram showing a third configuration example of the replacement circuit.
- FIG. 33 is a timing chart showing an example of a clock switching operation in the system of the fourth embodiment.
- FIG. 34 is a timing chart showing another example of the clock switching operation in the system of the fourth embodiment.
- FIG. 35 is a block diagram showing a system configuration according to a fifth embodiment of the present invention.
- FIG. 36 is a flow chart for explaining a transition operation to the CPU sleep mode and a return operation from the CPU sleep mode in the fifth embodiment.
- FIG. 37 is a diagram showing an example of the configuration of a first RTC register provided in the system of the fifth embodiment.
- FIG. 38 is a diagram showing an example of the configuration of a second RTC register provided in the system of the fifth embodiment.
- FIG. 39 is a diagram showing an example of the configuration of a first interrupt mask register provided in the system of the fifth embodiment.
- FIG. 40 is a diagram showing an example of a configuration of a second interrupt mask register provided in the system of the fifth embodiment.
- FIG. 41 is a diagram showing an example of a specific configuration of the interrupt controller provided in the fifth embodiment.
- BEST MODE FOR CARRYING OUT THE INVENTION The present invention will be described in detail with reference to the accompanying drawings.
- FIG. 1 shows a system configuration of a portable computer according to a first embodiment of the present invention.
- This portable A computer is a computer that is powered by AC commercial power or a battery that is removably attached to the computer itself.
- the CPU central processing unit
- DRAM Dynamic RAM
- RTC real-time clock
- KBC keyboard controller
- PIC programmable interrupt controller
- the CPU 11 controls the entire system.
- the components namely, the clock control circuit 13, the dynamic RAM (DRAM) 14, and the real-time clock ( RTC) 15 and system timer 16, keyboard controller (KBC) 18, and programmable interrupt controller (PIC) 19.
- the CPU 11 includes, for example, the microprocessor 80486 described above, and includes an internal oscillator 11 including a PLL circuit in order to internally generate a high-speed clock.
- the CPU 11 internally generates a clock several times the clock CLK supplied via the clock control circuit 13 by the internal oscillator 111, and uses the clock to operate at high speed. It is a configuration to do.
- the CPU 11 executes a BIOS (Basic Input Output System) program, which is correlated by the application program being executed, to determine whether or not the sleep mode setting condition is set. Judgment, when the condition is satisfied, CPU 11 Performs the save processing of the register contents in 1, the setting processing of sleeve mode identification information (clock stop flag) indicating transition to the sleep mode, and the execution of the Ha1t instruction in order.
- BIOS Basic Input Output System
- the condition for setting the sleep mode is satisfied, for example, when the operator has not performed a key input operation for a certain period of time or the like.
- the data of each register of the CPU 11 is saved in the dynamic RAM (DRAM) 14.
- the sleep mode identification information (clock stop flag) is stored in the memory in the real time clock (RTC) 15.
- the CPU 11 When the CPU 11 executes the H a 1 t instruction for stopping the execution of the program, the CPU 11 sets the signal MZ I 0 to “L” to notify that the CPU 11 has been set to the halt state. "Set the level, signal DZC to level, and signal WZR to level.
- the signal MZI0 is a status signal indicating whether to access the memory or the I / O device
- the control signal DZC is a status signal indicating whether to output data or a command.
- the signal WZR is a status signal indicating whether to perform a write or a read.
- Clock oscillator 12 generates clock CLK.
- the frequency of this clock CLK is, for example, 32 MHz or 16 MHz.
- the clock CLK from the clock oscillator 12 is supplied to CPU 11 under the control of the clock control circuit 13.
- Clock control circuit 13 supplies clock CLK :, reset signal RESET, and interrupt signal INT to CPU 11 I do.
- the clock control circuit 13 normally supplies the clock CLK to the CPU 11 in order to operate the CPU 11, but when the CPU 11 is in the sleep mode, the clock CLK is supplied to the clock control circuit 13. Clock supply of CLK is stopped. Further, the clock control circuit 13 activates the reset signal RESET before stopping the clock CLK, thereby setting the CPU 11 to the reset state. While the reset signal RESET is active (that is, while the CPU 11 is in the reset state), the execution of instructions by the CPU 11 and the activation of the system bus 10 by the CPU 11 do not occur.
- the reason why the supply of the clock CLK is stopped after the CPU 11 is reset as described above is that the CPU 11 stops supplying the clock CLK due to a clock phase shift caused by the stop of the clock CLK supply. This is to prevent malfunction.
- the state in which the CPU 11 can enter the sleep mode means that the signals MZ IO, D / C, and WZR from the CPU 11 are set to "L”, "L”, and "H". Recognized by o
- the clock control circuit 13 detects that the levels of these signals enable the CPU 11 to enter the sleep mode.
- the clock control circuit 13 receives the hardware interrupt request IRQ from the interrupt controller 19, the clock control circuit 13 returns the CPU 11 from the sleep mode to the normal operation mode. Is performed. That is, the clock control circuit 13 first restarts the supply of the clock CLK, and then makes the reset signal RESET inactive so that the operation of the CPU 11 is restarted. After that, the clock control circuit 13 supplies the CPU 11 with the interrupt signal INT.
- the dynamic RAM (DRAM) 14 is for storing an application program executed by the CPU 11 and the like, and when transitioning to the sleep mode, the dynamic RAM (DRAM) 14 is used. The data of each register of CPU 11 is saved to
- the real-time clock (RTC) 15 is a module for realizing a clock function and power rendering function. Its internal memory is used for backup so that its stored contents are not lost even when the power is turned off. Power supply 17 is always supplied.
- the memory of the real-time clock (RTC) 15 stores the sleep mode identification information (clock stop flag) described above.
- the sleep mode identification information indicates whether the CPU 11 has returned from sleep mode to normal mode or the system power. Used to identify if it was turned on. That is, the transition from the active state of the reset signal RESET to the active state is performed by the CPU. 11 occurs not only when returning from sleep mode to normal mode, but also when the system is turned on. At power-on, the saved data need not be restored to the CPU 11 registers just by performing normal bootstrap processing, but when returning from sleep mode, the register contents are restored.
- the CPU 11 recognizes the sleep mode identification information (clock) of the real-time clock (RTC) 15. Check the stop flag) to determine whether or not it is a return from sleep mode.
- the real-time clock (RTC) 15 periodically generates a timer interrupt request IRQ8 at a cycle of, for example, 500 ms. This timer interrupt request IRQ 8 is supplied to the interrupt controller 19.
- the system timer 16 is a timer that periodically generates a timer interrupt request IRQ0 at a period of, for example, 55 ms. This timer interrupt request IRQ0 is supplied to the interrupt controller 19.
- the keyboard controller (KBC) 18 is a barrel that controls the keyboard built into the portable computer itself. It scans the keyboard's keyboard matrix and stores key data corresponding to the pressed key. (Scan code). At this time, the keyboard controller (KBC) 18 sends a key input to notify the CPU 11 of the key input. Request IRQ 1 is generated. This key input interrupt request
- IRQ 1 is supplied to the interrupt controller 19.
- Interrupt controller 19 is a hardware interrupt request.
- One of IRQ0 and the timer interrupt request IRQ8 can be selectively masked by the interrupt mask register in the interrupt controller 19.
- FIG. 2 shows an example of a specific configuration of the clock control circuit 13.
- the clock control circuit 13 includes a clock switching circuit 131, a reset signal generation circuit 132, an interrupt signal generation circuit 133, and an RS flip-flop 135. Is configured.
- the clock switching circuit 13 1 selects and outputs either the clock CLK or the GND level output, and the flip-flop 135 is reset when the power is reset. Stops the clock CLK supply to CPU 11 by outputting the level. On the other hand, when the flip-flop 135 is set strongly, the clock switching circuit 1331 selects the clock CLK and supplies it to the CPU 11.
- the gate circuit 134 sets the signals MZ IO, DZC, and WZR to level, level, and level, respectively.
- the CPU 11 recognizes that the instruction has executed the Ha1t instruction, it resets the flip-flop 1335.
- the flip-flop 1335 is set by a hardware interrupt request IRQ from the interrupt controller 19 0
- the reset signal generating circuit 132 responds to the output of the gate circuit 134 for resetting the flip-flop 135 and activates the reset signal RSET. Further, the reset signal generation circuit 132 sets the reset signal RSET to inactive in response to the interrupt request IRQ.
- the interrupt signal generating circuit 133 generates an interrupt signal INT in response to the interrupt request IRQ.
- the reset signal RESET is set to the active state by the output, and the output of the clock switching circuit 13 1 is switched from the clock CLK to GND by resetting the flip-flop 135. .
- the flip-flop 135 is set, the output of the clock switching circuit 131 is switched from GND to clock CLK, and the clock is switched to clock CLK.
- the reset signal RESET is set to inactive.
- an interrupt signal INT is generated from the interrupt signal generating circuit 133.
- an interrupt waiting function routine as shown in Fig. 3 is called by the application program. Is done.
- the function waiting for the interrupt is provided by the BIOS program.
- the interrupt waiting function routine first, the CPU 11 determines whether or not a key input interrupt has occurred (step S11). This judgment process is executed by the CPU 11 checking the cause of the interrupt when the interrupt signal INT is supplied to the CPU 11. Whether or not the interrupt is caused by the key input interrupt request IRQ1 is determined, for example, by reading the status register of the interrupt controller 19.
- the CPU 11 reads the key code from the keyboard controller (KBC) 18 (step S12), and then returns to the execution of the application program.
- KBC keyboard controller
- the CPU 11 recognizes that the sleep mode setting condition has been satisfied, and executes the subroutine for setting the sleep mode. Run.
- the CPU 11 first saves the contents of the register at that time in the dynamic RAM (DRAM) 14 (step S13).
- the CPU 11 stores the sleep mode identification coast information (clock stop flag) of “1” in the memory 15 of the real-time clock (RTC) (step 11).
- Top S14 Thereafter, the CPU 11 executes the Ha1t instruction (HLT) for stopping the operation (step S15).
- This Halt instruction prevents the use of the same 1111 ⁇ system bus 10.
- the signal MZI 0 is set to “L”
- the signal DZC is set to “L”
- the signal Set WZR to "H”. And maintain Ha1t unless restarted o
- the clock control circuit 13 monitors these signals (M / I0, D / C, WZR). When it is found that the CPU 11 has executed the HALT instruction, the clock control circuit 13 is reset. Set the RESET signal to active to reset CPU11. When the reset RESET signal becomes active, all operations of CPU11 are terminated. Thereafter, the clock control circuit 13 stops supplying the clock CLK to CPU 11. As a result, CPU 11 enters a sleep mode in which the supply of clock CLK is stopped.
- the clock control circuit 13 responds to the hardware interrupt request IRQ from the interrupt controller 19, and The supply of lock CLK is restarted, and after about 1 ms, the reset signal RESET is changed from active to inactive. As a result, the reset signal RESET is kept active until about lms has elapsed since the supply of the clock CLK was restarted. The reason why the reset signal RESET is kept active for a certain period of time after the supply of the clock CLK is restarted is to ensure the proper operation of the CPU 11.
- the CPU 11 When the reset signal RSET transitions to inactive, the CPU 11 starts operation, initializes internal registers, and fetches instructions from a specific address. Thereby, the routine of FIG. 4 is executed.
- the routine shown in Fig. 4 is executed when the reset switch for forcibly setting CPU1] to the initial state is turned on or when the power is turned on.
- the CPU 11 first sets the contents of the sleep mode identification information (mouth stop flag) stored in the real time clock (RTC) 15 memory. Is checked (step S21). If the sleep mode identification information (clock stop flag) power is “0”, the CPU starts up normally because the power is turned on or the reset switch is turned on instead of returning from sleep mode. 1 executes bootstrap processing (step S22). In this bootstrapping process, initialization of peripheral circuits, activation of an operating system, and the like are performed.
- the sleep mode function of this embodiment stops the clock CLK while the CPU 11 is reset, and stops the clock CLK. Has been reduced.
- FIG. 5 shows the operation timing of the sleep mode operation described above.
- the Ha1t instruction is executed by the CPU 11, and in response to this, the reset signal RESET is reset.
- the signal is activated "high", which resets the CPU.
- the supply of the clock CLK is stopped in a state where the CPU 11 force is reset.
- the supply of the clock CLK is first restarted in response to the hardware interrupt request IRQ. After that, the reset RESET signal is made inactive, which causes The operation of the CPU 11 is resumed.
- the clock control circuit 13 in FIG. 2 indicates that the CPU 11 can be stopped by the signals (MZI0, DZC :, WZR) output by executing the Ha1t instruction.
- the clock control circuit 13 ′ in FIG. 6 recognizes that the saving of the register has been completed.
- the clock control circuit 13 ′ in FIG. It is a configuration that recognizes that
- the clock control circuit 13 includes a decoder 201 and a register 202 instead of the gate circuit 134.
- the decoder 201 decodes the address from the CPU 11 and sets a predetermined 1-bit notification data on the bus 10 to the register 202 when the address has a predetermined value.
- the reset RESET signal is activated by the reset signal generation circuit 132, and the flip-flop 135 is reset. The supply of CLK is stopped.
- the CPU 11 is reset and the clock is reset. Since the supply of the clock CLK is stopped, it is possible to prevent a situation in which the CPU 11 malfunctions due to the stop of the clock CLK. In addition, since the clock CLK is stopped instead of lowering the clock CLK frequency as in the normal sleep mode, the power consumption can be greatly reduced.
- Such a clock switching system is particularly suitable for realizing the sleep mode function of a CPU having an internal oscillator, it does not have an internal oscillator including a PLL circuit and synchronizes with an external clock. Even if it is applied to a working CPU, the power consumption can of course be reduced without causing a malfunction.
- the sleeve mode identification information is software-controlled by the CPU 11 in order to identify whether the CPU 11 has returned from the sleep mode or the system has been turned on.
- the system timer interrupt request IRQ during the sleep mode is required. 0 is preferably masked by the interrupt controller 19. In this way, the system timer interrupt request IRQ0 generated in units of 55 ms is prohibited. For this reason, the sleep mode period can be set to 55 ms or more, and power consumption can be further reduced.
- step S100 and step S101 are added to steps S13 to S15 of the subroutine for the sleep mode transfer shown in FIG. .
- CP P11 sets the timer interrupt period of the real-time clock (RTC) 15 to 500 ms. This is realized by writing data indicating 500 ms to a predetermined register in the real-time clock (RTC) 15.
- CP # 11 disables the timer interrupt of system timer 16 and enables the timer interrupt of real-time clock (RTC) 15. This is realized by writing a predetermined mask data into the interrupt mask register of the interrupt controller (PIC) 19.
- the system timer interrupt request IRQ 0 generated in 55 ms units is disabled, and the real-time clock (RTC) 15 timer interrupt request IRQ 8 generated in 500 ms units is disabled. Is allowed. For this reason, the sleep mode setting period can be set to 55 ms or more, Power consumption can be further reduced.
- RTC real-time clock
- the reason for setting the timer interrupt cycle of the real-time clock (RTC) 15 to 500 ms here is to support the clock function of the application program. In other words, if you are running an application program that has the function of displaying the time digitally on the display screen, it is necessary to update the timer count at least within .1 s. You. For this reason, the maximum setting period of the sleep mode is limited to 500 ms by using a timer interrupt in units of 500 ms.
- step S102 is performed in addition to steps S23 and S24 shown in FIG.
- CPU]] enables the timer interrupt of the system timer 16 and disables the timer interrupt of the real-time clock (RTC) 15. This is realized by writing predetermined mask data to the interrupt mask register of the interrupt controller (PIC) 19.
- RTC real-time clock
- FIG. 9 shows a portable computer according to a second embodiment of the present invention.
- the system configuration of the computer is shown.
- the portable computer according to the second embodiment is configured to stop supplying power to the CPU in the sleep mode.
- this portable computer is a computer driven by an AC commercial power supply or a battery which is detachably attached to the main body of the computer.
- the CPU 11A and the switch circuit 12 are connected.
- DRAM dynamic RAM
- RTC real-time clock
- KBC keyboard controller Controller
- CPU 11A Controls the entire system and controls the components that make up the peripheral circuits via the system bus 1Ob, i.e., R0M14A, dynamic 15 A RAM (DRAM), 16 A real-time clock (RTC), 17 A keyboard controller (KBC), 24 A interrupt controller (PIC), and Connected to system timer 25A.
- This CPU 11A is composed of, for example, a microprocessor (80486) and has an internal oscillator 11A including a PLL circuit to generate and operate a high-speed chip internally. ing. In other words, the CPU 11A receives the clock via the clock switching circuit 22A. In this configuration, a high-speed clock several times higher than the clock CLK supplied from the clock oscillator 23A is internally generated by the internal oscillator 11A, and high-speed operation is performed by using the generated clock.
- the CPU 11A determines whether or not a sleep mode setting condition has been established by executing a BI 0 S (Basic Input Output System) program called by the running application program. When the condition is satisfied, the CPU sequentially saves the data of each register in the CPU 11A, sets the sleep mode identification flag indicating that the mode is shifted to sleep mode, and executes the Halt instruction. Do.
- the sleep mode setting condition is satisfied, for example, when a key input operation by an operator has not been performed for a certain period of time.
- the data of the CPU11A register is saved to the dynamic RAM (DRAM) 15A.
- the sleep mode identification flag is stored in a memory inside the real-time clock (RTC) 16A.
- the CPU 11A When the CPU 11A executes the Ha1t instruction to stop program execution and bus access, the CPU 11A notifies the CPU 11A that it has been set to the halt state.
- the signal M0 indicates whether to access the memory or the input / output device
- the signal DC indicates whether to output the data or the command.
- the signal WZR indicates whether to perform writing or reading.
- the clock oscillator 22A generates, for example, a 32 MHz or 16 MHz clock as the clock CLK supplied to the CPU 11A.
- the clock CLK from the clock oscillator 22A is sent to the clock switching circuit 22A.
- the clock switching circuit 22A supplies a clock CLK or GND level output to the CP # 11A as the CPU 11A operation clock.
- the bus controller 13 ⁇ ⁇ controls the connection and disconnection between the CPU bus (local bus) 10 a and the system bus 10 b, as well as the reset signal RESET and the interrupt signal I for the CPU 11 A. Controls supply of NT, supply of clock CLK, and supply of power to CPU 11A.
- the bus controller 13A turns on the switch circuit 12A to operate the CPU 11A, supplies the power supply voltage Vcc to the CPU 11A, and controls the clock. Controls the switching circuit 22A and supplies the clock CLK to the CPU 11A. However, when the CPU 11A is set to the sleep mode, the bus controller 13A stops supplying the clock CLK and also stops supplying the power supply voltage Vcc. When the supply of the clock CLK and the power supply voltage Vcc is stopped in this way, the bus controller 13A activates the reset signal RESET prior to the stop, and thereby the CPU 11 Reset A.
- the reason for stopping the supply of the clock CLK and the power supply voltage Vcc after resetting the CPU 11A in this way is that the supply of the clock CLK This is to prevent the CPU 11A from malfunctioning due to a clock phase shift due to stoppage or power cutoff.
- the bus controller 1.3A disconnects the CPU bus 10a from the system bus 10Ob, and As a result, it is possible to prevent unnecessary current from flowing into the CPU 11A from various peripheral circuits connected to the system bus 1Ob.
- the bus controller 13A indicates that the CPU 11A is ready for transition to sleep mode, and the bus status signals MZ I0, DZC, W / R from the CPU 11A. Recognize by 0
- the bus controller 13A can recognize that the CPU 11A is in a state in which it can enter the sleep mode.
- the bus controller 13A sends a hardware interrupt from the interrupt controller (PIC) 24A during the sleep mode (the supply of clock CLK and the power supply voltage Vcc is stopped). Upon receiving the requested IRQ, restart the supply of power supply voltage Vcc and clock CLK to return CPU 11A from sleep mode to normal operation mode. Next, the reset signal RESET is changed from active to inactive. Thereafter, the bus controller 13A supplies an interrupt signal INT to the CPU 11A.
- PIC interrupt controller
- the R0M14A stores a BIOS (Basic Input Output System) program such as a function subroutine waiting for key input.
- BIOS Basic Input Output System
- the dynamic RAM (DRAM) 15A is for storing an application program executed by the CPU 11A and the like, and at the time of transition to the sleep mode, the dynamic RAM (DRAM) 15A is used.
- (DRAM) 15 A saves the contents of the CPU 11 A register.
- the real-time clock (RTC) 16 A is a module for realizing a clock function and a power render function. Its power is stored in its memory so that its memory contents will not be lost even when the power is turned off. 7 A is always supplied.
- the memory of the real time clock (RTC) 16 A stores the sleep mode identification flag described above.
- This sleep mode identification flag is used to identify whether or not to return from the sleep mode. That is, when the reset signal RESET transitions to the active state or the active state, the CPU 11A executes the initialization of the internal state. In this case, it is not necessary to restore the saved register contents just by performing the bootstrap processing at the time of normal power-on, but when returning from the sleep mode, the register contents are restored to the CPU 11A. There is a need. As a result, the CPU 11A sets the reset signal RESET to the active state. When operation is resumed by transitioning from active state to reactive state, the real-time clock (RTC)
- the real-time clock (RTC) 16 A periodically generates a timer interrupt request IRQ8 at a period of, for example, 500 ms. This timer interrupt request IRQ8 is supplied to the interrupt controller (PIC) 24A.
- PIC interrupt controller
- the keyboard controller (KBC) 17 A activates a key input interrupt request IRQ 1 to CPU 11 A when a key is input from a keyboard (not shown).
- This key input interrupt request IRQ1 is supplied to an interrupt controller (PIC) 24A.
- the system timer 25A is a timer that periodically generates a timer interrupt request IRQ0 at a period of, for example, 55 ms. This timer interrupt request IRQ0 is supplied to the interrupt controller (PIC) 24A.
- PIC interrupt controller
- the interrupt controller (PIC) 24A supplies a hardware interrupt request IRQ to the bus controller 13A. That is, the interrupt controller (PIC) 24A generates a hardware interrupt request IRQ when it receives any of the timer interrupt request IRQ0, the key input interrupt request IRQ1, and the timer interrupt request IRQ8. , And supply it to the bus controller 13A. In this case, one of timer interrupt request IRQ 0 and timer interrupt request IRQ 8 It can be selectively masked by the interrupt mask register in the controller (PIC) 24A.
- the power supply circuit 18A includes a DC-DC converter.
- This DC-to-DC converter receives the DC power supply voltage from the AC power adapter 19 A or the battery power supply 20 that converts AC commercial power to DC power, and converts it to the desired DC power supply voltage V Convert to cc.
- FIG. 10 shows an example of a specific configuration of the bus controller 13A.
- the bus controller 13A has a power switching circuit 13A, a reset signal generating circuit 13A, an interrupt signal generating circuit 13A, an RS flip-flop. It is composed of a flop 135A and a bus gun Z separation circuit 135A.
- the power supply switching circuit 1 3 1 A is for controlling the supply of the power supply Vcc to the CPU 11 A by controlling the switching circuit 12 A on and off, and the flip-flop 13
- switch signal SW1 is set to "H” level to turn off switch circuit 12A.
- the power supply switching circuit 1331A sets the switch signal SW1 to "L” level and turns off the switch circuit 12A.
- the output of the flip-flop 135 A is supplied as a control signal SW 2 to the clock switching circuit 22 A.
- the clock switching circuit 22 A resets the flip-flop 13 5 A and stops the supply of the clock CLK to the CPU 11 A when it is switched off. Then, when flip-flop 135A is set, the supply of clock CLK is restarted.
- the gate circuit 134A has the signals MZI ⁇ , DZC, and W / R set to “L” level, “L” level, and “H” level, respectively. Resets flip-flop 1 35 A when it recognizes that the instruction has been executed.
- the flip-flop 135A is set by an interrupt request IRQ from an interrupt controller (PIC) 24A.
- PIC interrupt controller
- the reset signal generator 1332A responds to the output "1" of the gate circuit 134A for resetting the flip-flop 1335A and resets the reset signal. Activate RESET.
- the reset signal generating circuit 132A sets the reset signal RSET to inactive in response to the interrupt request IRQ.
- the interrupt signal generating circuit 133A generates an interrupt signal I INT in response to the interrupt request I RQ.
- the bus connection Z separation circuit 136 A is used to connect / separate the CPU bus 10 a and the system bus 10 b.When the power supply to the CPU 11 A is cut off, the peripheral circuit supplies power to the CPU 11 A. Separate the CPU bus 10a and the system bus 10b when the flip-flop 13 35 A is forced to prevent the flow. In this separated state, the CPU bus 10a is separated from the system node 10b, and the CPU bus 10a residing on the CPU 11A is fixed at the GND level. The prevention of wasteful current flow into the CPU 11 Significantly reduces current consumption of 11 A. In practice, it is preferable to fix not only the CPU bus 10a but also all signal lines connected to the CPU 11A to the GND level.
- the signals MZIO, DZC, and WZR are level
- the reset signal RSET is set to an active state in response to the output “1” of the gate circuit 134. Further, when the flip-flop 135A is reset, a control signal SW2 for stopping the clock CLK is generated, and the power switch circuit 13A is used for the power switch circuit 12A. A control signal SW1 for turning off the switch is generated.
- the routine of a function waiting for an interrupt by BI0S as shown in FIG. 11 is usually used. Called by the show program. The function waiting for the interrupt is provided by the BIOS program.
- the CPU 11A first determines whether or not a key input interrupt has occurred (step S11-1). This determination process is performed by the CPU 11A examining the cause of the interrupt when the interrupt signal INT is supplied to the CPU 11A. Whether or not the interrupt is caused by the key input interrupt request IRQ1 is determined, for example, by reading the status register of the interrupt controller 24A. When a key input interrupt occurs, the CPU 11A reads the key code from the keyboard controller (KBC) 117A (step S122-1), and then returns to the execution of the application program. .
- KBC keyboard controller
- the CPU 11A recognizes that the sleep mode setting condition has been satisfied, and executes a subroutine for setting the sleep mode. Execute.
- the CPU 11A first stores the register data at that time in the dynamic RAM (DRAM) 15A. (Step S 13-1).
- the CPU 11A stores the sleep mode identification information of "1" in the real-time clock (RTC) 16A (step S14-1).
- the CPU 11A executes the Ha1t instruction for stopping the operation (step S15-1). This Ha It instruction prevents the CPU 11A from using the system bus 10.
- the bus controller 13A monitors these signals (MZ IO, DWR CWR), and when it is found that the CPU 1A has executed the Ha1t instruction, the reset RESET signal Activate and reset CPU 1] A. Next, the supply of the clock CLK is stopped, and the supply of the power supply voltage Vcc is stopped. In addition, the bus controller 13A disconnects the CPU bus 1 ⁇ a from the system bus 1Ob, fixes it to the GND level, and allows the current to flow from peripheral circuits to the CPU 11A. To prevent. In this way, CPU 11 A enters the sleep mode in which the supply of power supply voltage V cc is stopped.
- bus controller 13A resumes the supply of the power supply voltage Vcc to the CPU 11A in response to the hardware interrupt request IRQ from the interrupt controller 19, and then restarts the clock. Lock CLK supply is resumed, and after that, CPU bus 10a is Connect to system bus 1 ⁇ b.
- the pass controller 13A After a lapse of about 1 ms after the above processing is completed, the pass controller 13A causes the reset signal REST to transition from the active state to the inactive state.
- the routine in FIG. 12 is the same routine that is executed when a reset switch for forcibly setting CPU 1] A to the initial state is turned on or when the power is turned on.
- the CPU 11A checks the contents of the sleep mode identification flag stored in the real-time clock (RTC) 16A. (Step S21-1). If the sleep mode identification flag is "0", the CPU 1 does not return from sleep mode, but starts the system normally by turning on the system power or turning on the reset switch. 1A executes the bootstrap process (step S22—).
- the CPU 11A uses the real-time clock (RTC) 16A.
- the sleep mode identification flag is rewritten to “0” (step S23-1), and the saved register contents are then transferred from dynamic RAM (DRAM) 15A.
- Load and restore register contents (Step S24-1) o Then, the CPU 11A returns to the state before the sleep mode was set, and executes a predetermined interrupt process corresponding to the interrupt signal INT.
- the sleep mode function of this embodiment stops supply of the power supply voltage Vcc to the CPU 11A while the CPU 11A is reset, and stops the supply of the power supply Vcc. This reduces the current consumption of the CPU 11A.
- FIG. 13 shows the operation timing of the sleep mode operation described above.
- the CPU 11A executes the Halt instruction and then activates the reset RESET signal. With the 1 A reset, the clock CLK is stopped, and the supply of the power supply Vcc to the CPU 11 A is also stopped.
- the reset signal RESET may be temporarily set to inactive as shown by the dotted line. This is because, for example, the bus controller 13A responds to the execution of the Ha1t instruction by the CPU 11A, so that the bus controller 13A 4.1
- the bus controller 13A in Fig. 10 can power off the CPU 11A by the signals (M / I0, DZC, W / R) output by executing the Ha1t instruction.
- the bus controller 13A 'in Fig. 14 recognizes that the status has reached a state of ⁇ , and that the retraction of the register has been completed, based on the notification data issued from the CPU 11A. Thus, the CPU 11A recognizes that the power supply can be stopped.
- the controller 13A includes a decoder 201A and a register 202A instead of the gate circuit 134A.
- the decoder 201A decodes the address from the CPU 11A, and sets a predetermined 1-bit notification data on the bus 10b to the register 202A when the address has a predetermined value.
- the reset signal RESET is activated by the reset signal generation circuit 132A, and thereafter, the flip-flop 135A is reset.
- the control signal SW1 for stopping the supply of the power supply voltage Vcc and the control signal SW2 for stopping the clock CLK are generated.
- bus controller 13A Using a bus controller 13A 'with such a configuration, even if the CPU 11A does not execute the Ha1t instruction, it is possible to recognize that the CPU 11A is in a power-stoppable state.
- the supply of the power supply voltage Vcc to the CPU 11A is turned off while the CPU 11A is reset. Therefore, it is possible to prevent a situation in which the CPU 11A malfunctions due to the stop of the power supply. Also, since the power supply voltage V cc of CPU 11A is turned off instead of lowering the frequency of the clock CLK as in the normal sleep mode, power consumption can be significantly reduced.
- Et al is, when the re-set the CPU 1 1 A is evacuated the register contents of the CPU 1 1 A, the saved registers evening content, power supply V c c is resumed, re-Se Tsu It returns when the reset signal RESET is set to inactive. Therefore, the operation of the CPU 11A can be started from the state before the stop of the clock CLK, and the normal operation of the CPU 11A can be reliably ensured.
- Such a CPU power control system is particularly suitable for implementing the sleep mode function of a CPU with an internal oscillator, but operates in synchronization with an external clock without an internal oscillator including a PLL circuit.
- the power consumption can be reduced without causing a malfunction.
- the sleep mode identification flag is set by software in the CPU 11A in order to identify whether or not the device is in the sleep mode.
- a flip flop or the like is provided in the bus controller 13A. It is also possible to set the sleep mode identification flag on the flip-flop in a hardware manner.
- the sleep mode in which not only the power supply voltage Vcc of the CPU 11A is turned off, but also the supply of the clock CLK is stopped, but only the power supply Vcc is turned off. You may.
- the system timer interrupt request IRQ0 during the sleep mode is masked by the interrupt controller 24A. By doing so, the system timer interrupt request IRQ0 generated in units of 55 ms is prohibited. For this reason, the sleep mode period can be set to 55 ms or more, and the power consumption can be further reduced.
- step S100-1 the CPU 11A sets the timer interrupt cycle of the real time clock (RTC) 16A to 500 ms. This means that the data indicating 500 ms is transferred to the real-time clock (RTC) 16 A This is realized by writing to a predetermined register within the register.
- step S101-1 CPU 11A disables the timer interrupt for system timer 25A and disables the timer interrupt for real-time clock (RTC) 15A. . This is achieved by writing predetermined mask data to the interrupt mask register of the interrupt controller (PIC) 24A.
- PIC interrupt controller
- the system timer interrupt request IRQ 0 generated in units of 55 ms is prohibited, and the real-time clock (RTC) 16 A timer interrupt request I generated in units of 500 ms is disabled. RQ 8 is allowed. For this reason, the sleep mode setting period can be set to 55 ms or more, and power consumption can be further reduced.
- the reason why the timer interrupt cycle of the real-time clock (RTC) 16 A was set to 500 ms is to suppress the clock function of the application program.
- the maximum setting period of the sleep mode is limited to 500 ms by using a timer interrupt in units of 500 ms.
- the CPU 11A performs a process for shifting the mode from the normal mode to the sleep mode. The process is performed as shown in Figure 16.
- step S102-1 is executed.
- CPU 11A enables the system timer 25A timer interrupt and disables the real-time clock (RTC) 16A timer interrupt. Bull. This is realized by writing predetermined mask data to an interrupt mask register of an interrupt controller (PIC) 24A. As a result, in the normal mode, the timer interrupt in units of 55 ms is effectively enabled.
- RTC real-time clock
- FIG. 7 shows a system configuration of a portable computer according to a third embodiment of the present invention.
- This portable computer uses two delay circuits to generate the reset-to-active reset signal transition timing and the reset signal. It is configured so that the timing of switching the clock CLK frequency after setting it as active can be optimally controlled.
- This portable computer is a computer driven by an AC commercial power supply or a battery detachably attached to the computer main body, and includes a CPU 11B, a reset generation circuit 12B, and a computer.
- Lock switching circuit 13 B, timing control circuit 14 B, clock oscillator 15 B, frequency divider circuit 16 B, trigger circuit 17 B, latch circuit] 8 B, Dynamic RAM (DRAM) 19 B, Programmable Interrupt Controller (PIC) 20 B, Keyboard Controller (KBC) 21 B, System Timer 22 B, and Ryanore Time Clock (RTC) 23 B I have.
- the CPU 11B is responsible for controlling the entire system.
- the components that is, the timing control circuit 14B, the DRAM 19B, and the interrupt controller 20 via the system bus 10B.
- B connected to the keyboard controller (KBC) 21B, system timer 22B, and real-time clock (RTC) 23B.
- the CPU 11 B is composed of, for example, the above-mentioned microphone port processor 80486, and has an internal oscillator 11 B including a PLL circuit.
- the CPU 1] B internally generates a clock several times the clock CLK supplied through the clock switching circuit 13B by the internal oscillator 111B, and uses the generated clock. This is a configuration that operates at high speed.
- the CPUIB determines whether sleep mode setting conditions have been established by executing a BIOS (Basic Input Output System) program that is controlled by the running application program. When the condition is satisfied, the data of each register in the CPU 1 IB is saved, and the Ha1t instruction is executed sequentially.
- the sleep mode setting condition is satisfied, for example, when the operator does not perform a key input operation for a fixed period or more.
- the contents of the CPU 11B register are saved to DRAM 19B.
- the CPU 11B executes the Ha1t instruction to stop the execution of the program and the bus access, the CPU 11B determines that the CPU 11B has been set to the stop state. Notify 14 B.
- the reset generation circuit 12B is for supplying the reset signal RESET to the CPU 11B.
- the reset generation circuit 12B outputs the reset signal RESET under the control of the timing control circuit 14B. Set to active or inactive. When the reset signal RSET is activated, CPU11B is reset and all operations of CPU11B are stopped. When the reset signal RSET transitions from active to inactive, CPU11B resumes operation.
- the clock switching circuit 13B selects one of the high-speed clock CLK1 having a higher frequency and the lower-speed clock CLK2 having a lower frequency, and selects the clock CLK1. And supply it to CPU 11B.
- This clock switching circuit 13B normally selects the high-speed clock CLK1 to operate the CPU 11B at high speed, but sets the CPU 11B to sleep mode.
- the clock CLK is switched from the high-speed clock CLK1 to the low-speed clock CLK2 under the control of the timing control circuit 14B.
- the frequency of the low-speed clock CLK2 is, for example, 1 Z2 of the high-speed clock CLK1.
- the high-speed clock CLK1 is generated by the clock oscillator 15B, and the low-speed clock CLK2 is obtained by dividing the high-speed clock CLK1 by the frequency divider 1 6 Divided by B Therefore, it is obtained.
- the timing control circuit 14B controls the operation timing of the reset generation circuit 12B and the clock switching circuit 13B. That is, when the CPU 11B is set to the sleep mode, the evening control circuit 14B outputs the clock CLK after the CPU 11B is reset by the reset signal RESET being activated.
- the reset generation circuit 12B and the clock switching circuit 13B are controlled so that the high-speed clock CLK1 switches to the low-speed clock CLK2.
- the timing control circuit 14B resets the reset signal RESET after the clock CLK is switched from the low-speed clock CLK2 to the high-speed clock CLK1.
- the clock switching circuit 13B and the reset generation circuit 12B are controlled so that the CPU 11B restarts when the CPU transitions from active to inactive.
- the timing control circuit 14B includes a register 141B and two delay circuits 142B and 143B.
- the register 141B notification data indicating the stop state issued from the CPU 11B is set.
- a reset 0 N signal for activating the reset signal RESET is sent to the reset generation circuit 12B, and thereafter, a predetermined time is set by the delay circuit 143B.
- the switch signal SW1 for switching the clock CLK to the low-speed clock CLK2 is used as the clock switching circuit.
- Sent to 1 3 B When a trigger signal is input from the trigger circuit 17B, a switch signal SW2 for returning the clock CLK from the low-speed clock CLK2 to the high-speed clock CLK1 is generated. Sent to the clock switching circuit 13B, and then reset by the delay circuit 142B to make the reset RESET signal inactive at a certain time.
- 0 F 'F signal is sent to reset generation circuit 12B.
- the trigger circuit 17B When a hardware interrupt signal INT is issued from the interrupt controller (PIT) 2 ⁇ B, the trigger circuit 17B outputs a trigger signal in response to the interrupt signal INT.
- the interrupt signal INT from the interrupt controller (PIT) 2 OB is also sent to the latch circuit 18B.
- the latch circuit 18B is a transparent-type latch circuit, which outputs the interrupt signal output from the interrupt controller (PIT) 20B as it is, and then outputs the interrupt signal for a certain period of time. Interrupt signal
- the DRAM 19B is for storing an application program executed by the CPU 11B, and is stored in the DRAM 19B at the time of transition to the sleep mode. Saves the contents of the CPU 11B register.
- the interrupt controller (PIT) 20B is a key input interrupt request IRQ1 from the keyboard controller (KBC) 21B, a timer interrupt request IRQ0 from the system timer 22B, a real-time clock ( RT C) 23 B Outputs the wear interrupt signal INT.
- the keyboard controller (KBC) 21 B When there is a key input from a keyboard (not shown), the keyboard controller (KBC) 21 B generates a key input interrupt request IRQ1 to notify the CPU 11 B of the key input interrupt.
- the key input interrupt request IRQ1 is supplied to the interrupt controller (PIT) 20B.
- the stem timer 22B is a timer that periodically generates a timer interrupt request IRQ0 at a cycle of, for example, 55 ms. This timer interrupt request IRQ0 is supplied to the interrupt controller 20B.
- the real-time clock (RTC) 23B is a module that implements the clock function and force rendering function. Its internal memory has a backup power supply VBK Is always supplied. Also, the memory of the real-time clock (RTC) 23B stores a sleep mode identification flag. The sleep mode identification flag can be used to identify whether the CPU 11B has returned from the sleep mode to the normal mode or has been powered on by the system. That is, the transition from the active state of the reset signal RESET to the active state is performed not only when the CPU 11B returns from the sleep mode to the normal mode but also when the system power is turned on. It also occurs at the time.
- the real-time clock (RTC) 23B generates a timer interrupt request IRQ8 periodically at a cycle of, for example, 500 ms. This timer interrupt request IRQ8 is supplied to the interrupt controller 20B.
- FIG. 18 shows the operation timing of the timing control circuit 14B when the CPU 11B is set to the sleep mode.
- a reset 0N signal is generated, whereby the reset signal RESET becomes active.
- the CPU 11B is set to the reset state.
- the clock CLK is still the high-speed clock CLK1.
- the CPU 11B stops all operations while the reset signal RESET is active.
- the switch signal SW1 is generated, whereby the clock CLK of the CPU 11B is changed to the high-speed clock CLK1 and the low-speed clock. Switch to CLK2.
- the current consumption of the CPU 11B is minimized. Have been.
- the switch signal SW2 is output, whereby the clock CLK of the CPU 11B is changed from the low-speed clock CLK2 to the high-speed clock CLK2. Switch to clock CLK1.
- the time from when the clock CLK is switched from the low-speed clock CLK2 to the high-speed clock CLK2 to when the reset signal RESET transitions from active to inactive is: It is controlled appropriately by hardware by the delay circuit 142B. Therefore, the operation start timing of CPU 11 B can be advanced within a range that does not cause a malfunction of CPU 11 B.
- the sleep mode in the portable computer of the third embodiment will be described.
- the transition operation to the sleep mode and the return operation from the sleep mode will be described.
- the flowchart in FIG. 19 shows the operation of the CPU 11B when shifting to the sleep mode
- the flowchart in FIG. 20 shows the CPU 11B when returning from the sleep mode.
- the operation of B is shown.
- the flowchart of FIG. 21 shows the flow of the entire processing including the operation of the timing control circuit 14B.
- an interrupt waiting function routine as shown in FIG. 19 is called by the application program. Is done. This interrupt waiting function is provided by the BIOS program.
- the CPU 11B determines whether or not a key input interrupt has occurred (step S11-2). This determination process is performed by the CPU 11B examining the cause of the interrupt when the interrupt signal INT is supplied to the CPU 11B. Whether or not the interrupt is caused by the key input interrupt request IRQ1 is determined, for example, by reading the status register of the interrupt controller 20B.
- CPU 11 B La KBC Reads the 2 1 B key code (step S 12-2), and then starts executing the application program.
- the CPU 11B recognizes that the sleep mode setting conditions have been satisfied, and executes a subroutine for setting the sleep mode.
- the CPU 11B first stores the contents of the register at that time in the dynamic RAM (DRAM) 19B (step S13-2).
- the CPU 11B stores the sleep mode identification flag of "1" in the memory of the real-time clock (RTC) 23B (step S14-2).
- the CPU 11B executes the Ha1t instruction (HLT) for stopping the operation (step S15-2).
- HLT Ha1t instruction
- the notification data is sent to the register 14 1B of the timing control circuit 14B in order to notify that the CPU 11 B has stopped.
- Timing control circuit 4B controls the reset generation circuit 12B in response to the setting of the notification data to the register 141B as shown in FIG.
- the reset signal RESET [Step S21-2].
- the CPU 11B is set to the reset state, and all operations of the CPU 11B are stopped.
- the timing control circuit 14B controls the clock switching circuit 13B to change the clock CLK to the high-speed clock CLK. Switch from 1 to low-speed clock CLK 2 (step S22-2). As a result, the CPU 11B enters the sleep mode driven by the low-speed clock CLK2.
- the trigger signal is output to the timing control circuit 14B.
- the timing control circuit 14B controls the clock switching circuit 13B to reduce the clock CLK to the low-speed clock CLK2 and the high-speed clock. Switch to lock CLK1 (step S24-2).
- a delay time for example, 1 ms
- the timing control circuit 14 B inactivates the reset signal RESET to restart the CPU 11 B.
- CPU] 1B When the reset signal RESET (inactive), CPU] 1B starts operation, initializes internal registers, and executes instructions from a specific address. Thus, the routine of FIG. 20 is executed.
- the routine in FIG. 20 is the same routine that is executed when a reset switch for forcibly setting CPU11B to the initial state is turned on or when the power is turned on.
- the CPU 11B is stored in the memory of the real-time clock (RTC) 23B.
- the content of the sleep mode identification flag is checked (step S31-2). If the sleep mode identification flag is “0”, CP ⁇ 11 B is not booted because it is not a return from sleep mode but a normal system startup by turning on the power or turning on the reset switch. Execute the trap processing (step S32-2). In this bootstrapping process, peripheral circuit initialization, operating system startup, and the like are performed.
- the CPU 11 ⁇ is in sleep mode of the real-time clock (RTC) 23 ⁇ because it is a return from sleep mode. Rewrite the identification flag to "0" (step S33-2), and then load the saved register contents from the dynamic RAM (DRAM) 19B to the internal registers and restore the register contents (step S33-2). Step S34—2). Then, the CPU 11B receives the interrupt signal INT output from the latch circuit 18B and executes a predetermined interrupt process.
- RTC real-time clock
- the sleep mode function of the third embodiment switches from the high-speed clock CLK 1 to the low-speed clock CLK 2 while the CP-1 IB is reset, and this low-speed clock CLK By supplying 2 as the clock CLK to the CPU 11B, the current consumption of the CPU 11B is reduced.
- the timing control circuit 14B 'in FIG. It has three operation modes for controlling the operation of the generator circuit 12B and the clock switching circuit 13B.
- the first mode is a mode for automatically setting the CPU 11B to the sleep mode as described above.
- the second mode is a mode for switching and using the CPU 11B from the high-speed operation to the low-speed operation when a switching request is received from the operator.
- the third mode is a mode in which the CPU 11B is returned from the low-speed operation to the high-speed operation when a switching request is also received from the operator.
- the switching request from the operator is notified to the CPU 11B by, for example, a predetermined keyboard operation by the operator in a setup process or a pop-up process, or an operation of a dip switch of the computer main body.
- the timing control circuit 14 B ′ is composed of a register 201 B, a register 202 B, a timing control circuit 203 B of ⁇ 1, and a second timing control circuit 204 B. And a third timing control circuit 205B, and a reset timer 206.
- the register 20] B notification data indicating that the CPU 1] B has been set to the stop state is set. Data for designating one of the operation modes of the timing control circuit 14B 'is set in the register 2 ⁇ 2B.
- the first timing control circuit 203B is for performing timing control in the first mode, and shifts to the sleep mode and returns from the sleep mode. Used for The second timing control circuit 204B is for performing timing control in the second mode, and switches the CPU 11B from high-speed operation to low-speed operation. Used when changing.
- the third timing control circuit 205B is used when switching CP ⁇ 11B from low-speed operation to high-speed operation.
- the reset timer 206 defines a period during which the reset signal RES ⁇ is kept active in the
- CPU1 ⁇ B sets data D1 to register 202B.
- CPU 1] B sets data D2 to register 202B.
- the CPU sets the data D3 in the register 202B.
- data D1 is set
- the first timing control circuit 203B is set in an operable state
- data D2 is set
- the second timing control circuit 203B is set.
- the third timing control circuit 205B is set to an operable state.
- timing control circuit 203 B the timing control circuit that is set to be in an operable state is set to register 201 B by CPU 11 B.
- the operation starts when data indicating that the operation of the CPU 11B is stopped is set in the CPU.
- the first timing control circuit 203B has a configuration including first and second two delay circuits similarly to the timing control circuit 14B described with reference to FIG. Mining is also time This is the same as the switching control circuit 14B. That is, when the data indicating that the operation of the CPU 11B is stopped is set in the register 201B, the first evening im- aging control circuit 203B first responds to the signal S1. Controls the reset generation circuit 12B and activates the reset signal RESET. Next, the first timing control circuit 203B is controlled by the signal T1 when the reset signal RESET has been activated and the delay time of the first delay circuit has elapsed. Controls the switching circuit 13B to switch the clock CLK from the high-speed clock CLK1 to the low-speed clock CLK2.
- the first timing control circuit 203B controls the clock switching circuit 13 # by the symbol T1, and Switch the clock CLK from the low-speed clock CLK2 to the high-speed clock CL # 1.
- the CPU 11 1 stores the data D2 in the register 2 22. At the same time, save the register and execute the Ha1t instruction, and then set the register 201B to the data indicating the stop state. As a result, the second timing control circuit Road 2 [) 4 B is activated.
- the second timing control circuit 204B first controls the reset generation circuit 12B by the signal S2.
- the reset signal RESET is activated, and then the clock switching circuit 13B is controlled by the signal T2 to switch the clock CLK from the high-speed clock CL'K1 to the low-speed clock CLK2. Then, after a lapse of a predetermined period defined by the reset timer 206B, the reset signal RSET is made inactive.
- the CPU 11B When the reset signal RESET transitions to inactive, the CPU 11B returns to the original operating state by restoring the saved register, and operates at a low speed by the clock CLK2. Next, the operation of the second timing control circuit 204B will be described with reference to FIG.
- the CPU 11B sets the data D3 to the register 202B, Save the register in CPU 11B, execute the Ha1t instruction, and then set the data indicating the stop state in register 20IB.
- the third evening imaging control circuit 205B is activated.
- the second timing control circuit 205B first controls the reset generation circuit 12B by the signal S2 as shown in the evening chart of FIG. To activate the reset signal RESET, and then clock it with signal T2.
- the switching circuit 13B is controlled to switch the clock CLK from the low-speed clock CLK2 to the high-speed clock CLK]. Then, after a lapse of a predetermined period defined by the reset timer 206 #, the reset signal RES ## is made inactive.
- the CPU 11 ⁇ When the reset signal RES ⁇ changes to inactive, the CPU 11 ⁇ returns to the original operating state by restoring the saved register, and operates at high speed with the clock CLK 1. .
- the two clock powers of the high-speed clock CLK1 and the low-speed clock CLK2 are used for the CPU 1 IB. Selectively used as clock CLK.
- the switching of clock CLK is performed in the reset state of CPU] 1B ⁇ CPU 1B, so that the operation of CPU 11B is discontinuous in the clock phase at the time of clock switching. Is not affected at all.
- the register contents of that CPU 1] are saved.
- the saved register contents are restored when clock switching is completed and reset signal power is set to inactive.
- the period from when the clock is switched to when the reset signal transitions from active to inactive is appropriately defined by means of the delay circuit. Therefore, it is possible to prevent the CPU 11B from malfunctioning due to the period in which the reset signal is actively maintained after the clock is switched, and to prevent the period from being too long. It is possible to prevent a decrease in operating performance due to the above.
- Such a clock switching system is particularly suitable for realizing the sleep mode function of a CPU having an internal oscillator.
- a CPU that does not have an internal oscillator and operates in synchronization with an external clock, Even if it is applied, it is needless to say that the power consumption can be reduced without causing a malfunction.
- the power consumption can be reduced by lowering the clock frequency, and it is preferable to use the slowest clock in sleep mode.
- the supply of the clock to the CPU 11B may be stopped by supplying a GND level DC signal to the CPU 11B as in the first embodiment. By doing so, the current consumption can be further reduced.
- the system timer interrupt request IRQ0 during the sleep mode is preferably masked by the interrupt controller 20B.
- the system timer interrupt request IRQ0 generated in units of 55 ms is prohibited.
- the sleep mode period can be set to 55 ms or more, and the power consumption can be further reduced.
- Steps S100-3 and S101-2 are added to the subroutine steps S13-2 to S15-12 of the subroutine for transferring the code.
- the CPU 11B sets the timer interrupt cycle of the real-time clock (RTC) 23B to 500 ms. This is realized by writing data indicating 500 ms to a predetermined register inside the real-time clock (RTC) 23B.
- the CPU 11B disables the timer interrupt of the system timer 22B and disables the timer interrupt of the real-time clock (RTC) 23B. . This is achieved by writing predetermined mask data to the interrupt mask register of the interrupt controller (PIC) 20B.
- the system timer interrupt request IRQ 0 generated in units of 55 ms is disabled, and the real-time clock (RTC) 23 B generated in units of 500 ms is disabled.
- Timer interrupt request IRQ 8 is enabled.
- the set period of the sleep mode can be set to 55 ms or more, and the power consumption can be further reduced.
- step S102-2 is executed.
- the CPU 11B enables the timer interrupt of the system timer 22B, and disables the timer interrupt of the real time clock (RTC) 23B. This is achieved by writing predetermined mask data to the interrupt mask register of the interrupt controller (PIC) 20B. This enables timer interrupts in 55 ms units in normal mode.
- FIG. 27 shows a system configuration of a portable computer according to the fourth embodiment of the present invention.
- This portable computer is configured so that the number of clock cycles of the CPU can be smoothly changed by using a voltage controlled oscillator (VCO).
- VCO voltage controlled oscillator
- this portable computer has a system bus 10C, CPU 11C, voltage switching circuit 12C, voltage controlled oscillator (VCO) 13C, Sim clock (RTC) 14 C, keyboard controller
- KBC programmable interrupt controller
- DRAM dynamic RAM
- the CPU 11C is responsible for controlling the entire system of the portable computer, and includes a voltage switching circuit 12C and a real-time clock via a system bus 10C.
- RTC keyboard controller
- KBC keyboard controller
- PIC dynamic RAM 17 C
- DRAM dynamic RAM
- the CPU 11C is composed of, for example, a microprocessor 80486, and has an internal oscillator 11C including a PLL circuit to generate and operate a high-speed clock internally. That is, this CPU 11C is a voltage controlled oscillator
- the internal clock generated by the internal oscillator 1] 1C is several times the clock CLK supplied by the internal clock, and it is used to operate at high speed. is there.
- the CPU 11C issues a clock CLK switching request to the voltage switching circuit 12C.
- This clock switching request is issued, for example, when the CPU 11C shifts from the normal mode operating in the high-speed clock to the sleep mode operating in the low-speed clock, or in the sleep mode. Issued when returning to normal mode from
- the CPU 11C executes the running application By executing the BIOS (Basic Input 0 ut pu ⁇ Sys ieoi) program called by the program, it is determined whether or not the sleep mode setting conditions have been established. Instruct the voltage switching circuit 12C to switch the clock.
- the sleep mode setting condition is satisfied when the CPU 11C is in a waiting state, for example, when a key input operation is not performed by an operator for a fixed period or more.
- the hardware interrupt signal INT is input from the interrupt controller 17C during the sleep mode operating at the low-speed clock, the CPU 11C returns from the sleep mode. For this purpose, the voltage switching circuit 12C is instructed to switch the low-speed cook to the high-speed cook.
- the clock switching instruction is issued not only when executing the sleep mode function as described above, but also when, for example, using application software configured to operate at a low speed. .
- a clock switching request is notified to the CP 1 11C by an operator's key input operation or the like, and a clock switching instruction is issued from the CPU 11C to the voltage switching circuit 12C accordingly.
- the voltage switching circuit 12C changes the control voltage supplied to the voltage controlled oscillator (VC0) 13C according to the clock switching instruction from the CPU 11C. In this case, the voltage switching circuit 12C gradually raises or lowers the control voltage so that the oscillation frequency of the voltage-controlled oscillator (VC0) 13C changes continuously. Regarding the specific configuration of this voltage switching circuit 12C, This will be described later with reference to FIGS. 30 to 32.
- the voltage controlled oscillator (VCO) 13 C has a configuration in which the oscillation frequency is variably set according to the value of the control voltage from the voltage switching circuit 12 C, and the oscillation output is clocked to the CPU 11 C. Supplied as CLK.
- FIG. 28 shows a change characteristic of the cycle of the clock CLK with respect to the control voltage generated from the voltage switching circuit 12C.
- V C0 voltage-controlled oscillator
- FIG. 30 shows a first specific example of the voltage switching circuit 12C.
- This voltage switching circuit 12 C-1 is configured to change the control voltage using a DZA converter, and is composed of a register 121 C and a DZA converter 122 C as shown in the figure. It has been.
- the clock frequency instruction data issued from the CPU 11C is stored in the register 121C.
- the DZA converter 122C converts the value of the instruction data stored in the register 121C from a digital value to an analog value. For example, if the instruction data is a data D1 indicating a high-speed cut-off, the D / A converter 122C generates an analog voltage V1 corresponding to the data D1. . If the instruction data is data D2 indicating the low-speed clock (here, D1> D2), the DZA converter 122C outputs the analog voltage V corresponding to the data D2.
- FIG. 31 shows a second specific example of the voltage switching circuit 12.
- the voltage switching circuit 12C-2 has a configuration in which the control voltage is changed by using an integration circuit having a relatively large time constant. As shown in the figure, the decoder 123C and the D flip-flop are used. It is composed of a loop 124 C and an integration circuit 125 C.
- the address on the bus 10C is decoded by the decoder 123C, and when the address has a predetermined value, the predetermined 1-bit data on the bus 10C is decoded. Is latched to D flip flop 124 C.
- the 1-bit data specifies the frequency of the clock CLK. Data "0" indicates a high-speed clock and data "1" indicates a low-speed clock.
- D flip-flop 124C When the latch data of D flip-flop 124C is changed from data "0" to data "1", D flip-flop 124C generates a level Q output.
- the control voltage of the voltage controlled oscillator (VC 0) 13 C is gradually increased from the voltage VI to the voltage V 2 by the time constant of the integrating circuit 125 C.
- the latch data of D flip-flop 124 C is changed from data “1” to data “0”
- the control voltage of voltage-controlled oscillator (VC 0) 13 C is applied to the integration circuit 1 With a time constant of 25 C, the voltage is gradually reduced from voltage V2 to voltage V1.
- FIG. 32 shows a third specific example of the voltage switching circuit 12C.
- This voltage switching circuit 12 C-3 constitutes a PLL circuit having a large time constant by negatively inputting the oscillation output of the voltage controlled oscillator (V C 0) 13 C.
- the voltage switching circuit 12 C-3 includes a register 126 C, a 0 converter 127 C, a voltage controlled oscillator (VC 0) 128 C, and a comparator 122 C.
- the clock frequency instruction data issued from the CPU 11C is stored in the register 1226C.
- the converter 1 2 7 (converts the value of the instruction data stored in the register 1 2 6 from a digital value to an analog value.
- This analog output is input to the voltage controlled oscillator (VCO) 12 SC as its control voltage.
- the oscillation output frequency of the voltage-controlled oscillator (VCO) 128 C decreases as the analog output voltage rises.
- the frequency of the oscillation output of the voltage controlled oscillator (VC0) 128C is compared with the frequency of the clock CLK fed back from the voltage controlled oscillator (VC0) 13C by the comparator 1229C.
- the comparator 1229 C is set so that the oscillation output of the voltage controlled oscillator (.VCO) 128 C and the phase of the clock CLK fed back from the voltage controlled oscillator (VC 0) 13 match.
- Voltage controlled oscillator (VC0) Changes the control voltage to 13C.
- PLL phase locked loop
- the routine of the interrupt waiting function is usually called by the application program. You. This function waiting for an interrupt
- the CPU 11C first determines whether or not a key input interrupt has occurred (step S11-3). This determination process is executed by the CPU 11C examining the cause of the interrupt when the interrupt signal INT is supplied to CPU 1] C. Whether or not the interrupt is caused by the key input interrupt request IRQ1 is determined, for example, by reading the status register of the interrupt controller 17C. When a key input interrupt occurs, the CPU 11C reads the key code from the keyboard controller (KBC) 15C (step S12-3), and then executes the application program. People.
- KBC keyboard controller
- the CPU 11C recognizes that the sleep mode setting conditions have been satisfied, and executes a subroutine for setting the sleep mode.
- the CPU 11C outputs the clock CLK at high speed.
- data specifying the low-speed clock is transmitted to the voltage switching circuit 12C (step S13-3).
- the control voltage output from the voltage switching circuit 12C is gradually increased from the voltage V1 corresponding to the high-speed clock to the voltage V2 corresponding to the low-speed clock.
- VC 0 The frequency of the clock CLK output from 13 C is gradually reduced.
- the CPU 11C is set to the sleep mode operated by the low-speed clock CLK.
- step S14-3 when the hardware interrupt signal INT from the interrupt controller 17C is input to the CPU 11C (step S14-3), the CPU 11C switches from the low-speed clock to the high-speed clock.
- data for designating a high-speed clock is transmitted to the voltage switching circuit 12C (step S15-3).
- the control voltage output from the voltage switching circuit 12C is gradually reduced from the voltage V2 corresponding to the low-speed clock to the voltage V1 corresponding to the high-speed clock.
- V0 The frequency of the clock CLK output from the 13 C is gradually increased.
- the clock CLK becomes a high-speed clock, and the CPU 11C returns from the sleep mode to the normal mode.
- the CPU 11C executes an interrupt process corresponding to the hardware interrupt signal IINT (step S16-3).
- the oscillation of the voltage-controlled oscillator (VC 0) 13 C The output is used as the clock CLK of the CPU 11C, and the clock CLK can be set to, for example, a high-speed clock by variably setting the oscillation frequency of the voltage-controlled oscillator (VCO) 13C. Switch from lock to low speed clock.
- the frequency of the oscillation output of the voltage controlled oscillator (VC 0) 13 C is gradually changed by the control of the voltage switching circuit 12 C. This eliminates problems such as phase discontinuity when the clock C'LK switches from a high-speed clock to a low-speed clock, and guarantees the operation of the CPU 11C. . Therefore, the clock of the CPU 11C can be switched in a state where the operation of the CPU 11C is guaranteed, so that the power consumption of the portable computer can be reduced and compatibility can be ensured.
- Such a clock switching system is particularly suitable for realizing the sleep mode function of a CPU that has an internal oscillator including a PLL, but does not have an internal oscillator and is synchronized with an external clock.
- a clock switching system is particularly suitable for realizing the sleep mode function of a CPU that has an internal oscillator including a PLL, but does not have an internal oscillator and is synchronized with an external clock.
- the power consumption can be reduced without causing a malfunction as well.
- the system timer interrupt request IRQ 0 during the wake mode is preferably masked by the interrupt controller 17C. In this way, the system timer interrupt request IRQ0 generated in units of 55 ms is prohibited. For this reason, the sleep mode period can be set to 55 ras or more, and the power consumption can be further reduced.
- step S100-3 and step S101-3 are performed before step S13-3 for transition to the sleep mode shown in FIG. 33. Be executed.
- the CPU 11C sets the timer interrupt cycle of the real-time clock (RTC) 14C to 500 ms. This is realized by writing data indicating 500 ms to a predetermined register in the real-time clock (RTC) 14C.
- the CPU 11C disables the timer interrupt of the system timer 16C, and enables the timer interrupt of the real-time clock (RTC) 14C. This is realized by writing predetermined mask data into the interrupt mask register of the interrupt controller (PIC) 17C.
- the system timer interrupt request IRQ 0 generated in units of 55 ms is disabled, Real-time clock (RTC) generated in 500 ms units 14C timer interrupt request IRQ 8 is enabled.
- RTC Real-time clock
- the set period of the sleep mode can be set to 55 ms or more, and the power consumption can be further reduced.
- the reason for setting the timer interrupt cycle of the real-time clock (RTC) 14C to 500 ms here is to support the clock function of the application program. That is, if you are running an abbreviated program that has the function of digitally displaying the time on the display screen, you can update the timer count at least within 1 s. Needed. For this reason, here, the maximum setting period of the sleep mode is limited to 500 ms by using a timer interrupt in units of 50 Oms.
- steps S102-3 are executed between steps S15-3 and S16-3.
- the CPU 11C enables the timer interrupt of the system timer 16C and disables the timer interrupt of the real-time clock (RTC) 14C. .
- RTC real-time clock
- PIC interrupt controller
- the CPU screen of the portable computer according to the fifth embodiment.
- the clock CLK is not switched, and the CPU maintains the Ha1t state.
- the Halt state no bus access is performed by the CPU, so that power consumption can be reduced without lowering the clock CLK frequency.
- FIG. 35 shows the configuration of a portable computer according to the fifth embodiment.
- This portable computer is a computer that is driven by an AC commercial power supply or a battery that is removably attached to the computer itself, and has a CPU 11D, BIOS-ROM 12D, system timer 13D, Real-time clock (RTC) 14 D, keyboard controller (KBC) 15 D, programmable interrupt controller (PIC) 16 D, dynamic RAM (DRAM) 17 D Have.
- the CPU 11D is in charge of controlling the entire system, and each component, that is, the BIOS-ROM 12D, the system timer 13D, and the real-time microcomputer are connected via the system bus 10D. Lock [RTC] 14D, Keyboard Controller (KBC) 15D Connected to Programmable Interrupt Controller (PIC) 16D and Dynamic RAM (DRAM) 17D.
- the CPU 11D includes, for example, the above-described microprocessor 80486, and includes an internal oscillator 11D including a PLL circuit in order to internally generate a high-speed clock. In other words, this CPU 11 D uses a clock several times the clock CLK to generate the internal oscillator 11 D.
- the CPU 11D determines whether or not the sleep mode setting conditions are set by executing a BI0S (Basic Input Output System) program called by the application program being executed. When the condition is satisfied, the Ha1t instruction is executed to stop the operation.
- the sleep mode setting condition is satisfied, for example, when the operator has not performed a key input operation for a certain period or more.
- the system timer 13D is a timer that periodically generates a timer interrupt request IRQ0 at a period of, for example, 55 ms. This timer interrupt request IRQ0 is supplied to the interrupt controller 16D.
- the real-time clock (RTC) 14D is a module that implements a clock function and a calendar function. Its internal memory does not lose its contents even when the power is turned off. The power supply for backup is always supplied.
- the real-time clock (RTC) 14D periodically generates a timer interrupt request IRQ 8 at a period of, for example, 500 ms. This timer interrupt request IRQ 8 is supplied to the interrupt controller 16D.
- the keyboard controller (KBC) 15D is used to control the keyboard built into this portable computer, and scans the keyboard's keyboard matrix and uses it as a press key. Generate the corresponding key data (scan code). At this time, the keyboard controller (KBC) 15 D Generates a key input interrupt request I RQ 1 to notify the CPU 11 D This key input interrupt request IRQ 1 is supplied to the interrupt controller 16D.
- the interrupt controller 16D supplies the hardware interrupt signal INT to CPU11D. That is, when the interrupt controller 16D receives one of the timer interrupt request IRQ0, the key input harmful input request IRQ1, and the timer interrupt request IRQ8, the interrupt controller 16D outputs the hardware interrupt signal INT. appear. In this case, one of the timer interrupt request IRQ0 and the timer interrupt request IRQ8 can be selectively masked by the interrupt mask register 61D in the interrupt controller 16D.
- the dynamic RAM (DRAM) 17 D is for storing application programs executed by the CPU 1 ID.
- an interrupt-waiting function routine is called by the application program. This interrupt waiting function is provided by the BIOS program.
- the CPU 11D determines whether a key input interrupt has occurred (step S11-4). This judgment processing is interrupted by CPU11D. When the only signal INT is supplied, the CPU 11D executes by checking the cause of the interrupt. Whether or not the interrupt is caused by the key input interrupt request (IRQ) is determined by reading the status register of the interrupt controller 16D, for example. When a key input interrupt occurs, the CPU 11D reads the key code from the keyboard controller (KBC) 15D (step S12-4), and then executes the application program. ⁇ z *> o
- the CPU 11 D recognizes that the sleep mode setting condition has been satisfied, and executes processing for setting the sleep mode.
- the CPU 11D first sets the timer interrupt cycle of the real-time clock (RTC) 14D to 500 ms (step S13-4). This is achieved by writing data indicating 500 ms to the RTC register 41D in the real-time clock (RTC) 14D.
- the CPU 11D disables the timer interrupt of the system timer 13D and enables the timer interrupt of the real-time clock (RTC) 14D (step S14-4). This is realized by writing predetermined mask data to the interrupt mask register 61D of the interrupt controller (PIC) 16D.
- the CPU 11D executes the Ha ⁇ t instruction (HLT) for stopping the operation (step S15-4).
- HLT Ha ⁇ t instruction
- the Halt instruction prevents CP ⁇ 11D from using system bus 10D. What? 171 1 0 113 1 state is from the interrupt controller 16 D from the hardware interrupt signal
- the reason for setting the timer interrupt cycle of the real time clock (RTC) 14D to 500 ms is to support the clock function of the application program. In other words, if an abbreviated program that has the function of digitally displaying the time on the display screen is running, it is necessary to update the timer count at least within 1 s. You. For this reason, the maximum setting period of the sleep mode is limited to 500 ms by using a timer interrupt of 500 ms units.
- step S16-4 when the hardware interrupt signal INT from the interrupt controller 16D is input to the CPU 11D (step S16-4), the CPU 11D sets the timer of the system timer 13D. Enable interrupts and disable real-time clock (RTC) 14D timer interrupts (step S17-4). And the CPU 11D A predetermined interrupt process corresponding to the only signal INT is executed (step S18-4).
- RTC real-time clock
- the RTC register 41D is composed of two 8-bit registers 411 and 412 shown in FIGS. 37 and 38, respectively.
- the data U IP of MSB indicates whether or not the timer has been updated.
- the data RS3 to RS0 from the third bit to the zeroth bit are setting information indicating the timer interrupt cycle of the real-time clock (RTC) 14D. , RS 0-When “1 1 1 1”, the interrupt cycle is 500 ras.
- the data S ET of bit 7 is bit information indicating whether or not this is an update cycle.
- the sixth bit of data, PIE is bit information that enables / disables periodic timer interrupt requests. When “1”, periodic interrupt requests are enabled, and when "0", periodic interrupt requests are enabled. Prohibit the request.
- the fifth data AIE is bit information for enabling / disabling the alarm interrupt request.
- the fourth data UIE is bit information for enabling / disabling the update interrupt request. Details of other bit information can be found here. Is omitted.
- the interrupt mask register 61D is composed of two 8-bit registers 611, 612 shown in FIGS. 39 and 40, respectively.
- the second data ⁇ is bit information for enabling / disabling the interrupt request IRQ 1 from the keyboard controller 15 D.
- the data STMR of the 0th bit is bit information that enables the interrupt request IRQ 0 from the system timer 13D and disables Z.
- the interrupt request IRQ 0 Is enabled and interrupt request IRQ 0 is disabled when the status is STMR- "0".
- the 0th data RTC is bit information that enables the timer interrupt request IRQ 8 from the real-time clock (RTC) 14 D and disables Z.
- RTC real-time clock
- FIG. 41 shows an example of the configuration of the interrupt controller: 16D. Here, only the configuration for masking one of the two timer interrupt requests IRQ 0 and IR 08 is shown. Have been.
- the interrupt controller 16D is provided with AND gates G1, G2 and OR gate G3.
- a timer interrupt request IRQ0 from the system timer 13D is input to the first input of the AND gate G1.
- the second input of the AND gate G1 is connected to a predetermined bit of interrupt mask register 61D (bit 0 of register 6111 in FIG. 39).
- the output of the AND gate G1 is supplied to the first input of the OR gate G3.
- the input is a timer interrupt request IRQ8 from the real-time clock 14D.
- the second input of the AND gate G2 is connected to a predetermined bit of the interrupt mask register 61D (the 0th bit of the register 6112 in FIG. 40).
- the output of the AND gate G2 is supplied to the second input of the OR gate G3.
- the power consumption of the CPU 11D can be simplified without switching the clock. With a simple configuration, it can be effectively reduced.
- the power consumption of the CPU can be efficiently reduced without causing a malfunction of the CPU, so that the present invention is particularly suitable for a battery-operated portable computer.
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Abstract
A personal portable computer of a laptop or a notebook type, which can be driven by a battery and has a CPU (11), a clock oscillator (12) for feeding a clock to the CPU (11). To switch over the clock of the CPU (11) in the state the operation of the CPU (11) is ensured, the feed of a clock (CLK) is stopped in the state of the CPU (11) being reset, and thereby, the CPU (11) is set in a sleep mode. In the sleep mode, the consumption current of the CPU (11) is reduced largely because the clock (CLK) is stopped. When the CPU (11) is reset, the contents of the registers of the CPU (11) are saved. When the feed of the clock (CLK) is restarted and the reset signal is changed from an active state to an inactive one, the contents of the registers, which have been saved, are restored.
Description
明 細 書 Specification
C P u ク 口 ッ クの切り替え機能を有する ポ ー タ ブノレ コ ン ピ ュ ー タ 技 術 分 野 Porter computer with a function to switch the port
この発明はラップト ップタイプまたはノー トプッ クタイプ のパーソナルポータブルコンピュータに関し、 特に C P Uク 口ッ ク切り替え機能を有するポータブルコ ンピュータに関す The present invention relates to a laptop or notebook type personal portable computer, and more particularly to a portable computer having a CPU switching function.
背 景 技 術 Background technology
近年、 携行が容易でバッテリ により動作可能なラ ップト ツ プタイプまたはノー トブッ クタイプのパーソナルポータブル コンピュータが種々開発されている。 この種のポータブルコ ンピュー夕に於いては、 無駄な消費電力を低減するために、 所定の条件下においては C P Uの動作速度を自動的に低下さ せるスリープモー ド機能が設けられている。 In recent years, various laptop or notebook type personal portable computers which are easy to carry and can be operated by a battery have been developed. In this type of portable computer, a sleep mode function is provided to automatically reduce the operating speed of the CPU under predetermined conditions in order to reduce unnecessary power consumption.
このス リ ープモー ド機能は、 例えば、 一定時間の間オペ レータによるキーボー ド操作が実行されなかった場合に、 This sleep mode function is used, for example, when no keyboard operation is performed by the operator for a certain period of time.
C P Uを低周波数の動作クロッ クによつて駆動させるもので め O 0 Because the CPU in what is by connexion drive to the operating clock of the low-frequency O 0
このようなス リープモー ド機能は、 特にバッテリ駆動タイ プのポ一夕プルコンピュータに有効に利用されている。 Such a sleep mode function is effectively used especially for a battery-powered portable computer.
しかしながら、 このように C P Uの動作ク ロ ッ クを切り替
える従来のスリープモー ド機能は、 すべての種類の C P Uに 対して適用できるものではない。 なぜなら、 C P Uを構成す るマイク口プロセッサのシステム構成によつては、 ク口ック の周波数の切替えにより、 C P U内での誤動作が引き起こさ れる場合があるからである。 However, the operation clock of the CPU is switched in this way. The conventional sleep mode function that can be applied is not applicable to all types of CPUs. This is because, depending on the system configuration of the microphone-port processor constituting the CPU, switching of the clock frequency may cause a malfunction in the CPU.
特に、 イ ンテル社により開発され製造販売されているマイ クロプロセッサ " i 8 0 4 8 6 " や、 イ ンモス社により開発 され製造販売されているマイクロプロセッサ "トランスピュ 一夕" のように、 外部から供給される外部クロックより も速 いクロックで動作するマイクロプロセッサを C P Uとして使 用する場合については、 クロックの切り替えによって誤動作 が引き起こされる危険が高い。 これは、 次のような理由によ るものである。 In particular, such as the microprocessor “i804486” developed and manufactured and sold by Intel Corporation, and the “TransPu Isetu” microprocessor developed and manufactured and sold by Inmos Corporation. When using a microprocessor that operates at a clock faster than the external clock supplied from the CPU as a CPU, there is a high risk that malfunctions will be caused by clock switching. This is for the following reasons.
すなわち、 このようなプロセッサは、 P L L回路を含む内 部発振器を持ち、 外部から供給されるクロッ クに同期した高 速クロックをその P L L回路により発生させ、 それを利用し て高速動作を実現している。 このため、 このようなマイクロ プロセッザが正常に動作するためには、 外部から供給される クロックの位相が安定していることが必要とされる。 さもな いと、 P L L回路の同期動作に異常が来たされるからである。 In other words, such a processor has an internal oscillator including a PLL circuit, generates a high-speed clock synchronized with a clock supplied from the outside by the PLL circuit, and realizes a high-speed operation by using the clock. I have. Therefore, in order for such a microprocessor to operate normally, the phase of an externally supplied clock must be stable. Otherwise, an error occurs in the synchronous operation of the PLL circuit.
したがって、 もし、 このように P L L回路を含む内部発振 器を持つ C P ϋに対して従来のスリーブモー ド機能をそのま ま適用すると、 クロッ ク周波数の切り替え時におけるクロッ ク位相の不連続によつて、 C Ρ ϋの動作が保証されなく なる という不具合が生じる。
また、 ク ロッ ク周波数の切り替えはこのようなス リープモ 一ドによる省電力化の目的のみならず、 コンピュータシステ ムの互換性確保の目的でも利用されている。 Therefore, if the conventional sleeve mode function is applied to the CP を 持 つ having the internal oscillator including the PLL circuit as it is, the discontinuity of the clock phase when switching the clock frequency causes Therefore, the operation of C ϋ な く is not guaranteed. Clock frequency switching is used not only for the purpose of power saving by the sleep mode, but also for the purpose of ensuring the compatibility of computer systems.
すなわち、 遅いクロッ クで動作するように構成されたアブ リケ一ショ ン ソフ トウエアやハ ー ドゥエァォプショ ン類は、 高速クロ ッ クで動作する C P Uの下では利用できない事があ る。 この場合、 通常時は C P Uを高速ク ロ ッ クで動作させ、 これら特定のァ リケーシ ョ ン ソフ トゃハ一 ドゥエァォプシ ョ ン類を使用する場合だけ、 C P Uを低速ク ロ ッ クで動作させ るといつた利用形態が必要となる。 That is, ablation software or hardware that is configured to run at a slow clock may not be available under a CPU running at a high speed clock. In this case, the CPU is normally operated with a high-speed clock, and the CPU is operated with a low-speed clock only when using these specific application software. It is necessary to use such a form of use.
し力、しな力くら、 このよ うに互換性確保を目的と したク ロ ッ ク切替えについても、 前述したス リ ープモー ドの場合のクロ ッ ク周波数の切替えと同様に、 P L L回路を含む内部発振器 を持つ C P Uに適用した場合にはその C P Uの動作が保証さ れなく なるという不具合が生じる。 Clock switching for the purpose of ensuring compatibility is also similar to clock frequency switching in the case of sleep mode, as described above. When applied to a CPU with an oscillator, there is a problem that the operation of the CPU cannot be guaranteed.
したがって、 この発明は、 C P Uの動作を保証した状態で その C P Uに供給されるク ロッ クの周波数を切り替えられる ようにし、 消費電力の低減および低速システムとの互換性確 保の実現に適したポータブルコンピュータを提供することを 目的とする。 発明の開示 Therefore, the present invention enables the frequency of the clock supplied to the CPU to be switched while guaranteeing the operation of the CPU, and is suitable for reducing power consumption and ensuring compatibility with low-speed systems. The purpose is to provide a computer. Disclosure of the invention
この発明の第 1の見地によれば、 C P Uと、 この C P Uに ク ロッ クを供給するクロッ ク発生回路と、 システムバスを介 して前記 C P Uに接続される各種周辺回路を有するポータブ
ルコンピュータであって、 前記 C P Uをスリープモ一 ドに設 定するための所定のモー ド設定条件の成立の有無を判別し、 条件成立に応答して前記 C Ρ ϋの レジスタのデータをメモ リ に退避する手段と、 前記データの退避に応答して、 前記 C P Uに供耠される リセッ ト信号をァクティ ブステー トに設 定することによつて前記 C P Uをリセッ トすると共に、 前記 ク ロ ッ クの供耠を停止するク ロッ ク停止手段と、 前記周辺回 路から前記 C P Uへの割り込み要求に応答して、 前記ク口ッ クの供給を再開すると共に、 前記 C P ϋを再スター トさせる ために前記リセッ ト信号をィ ンァクティ ブステ一 トに設定す る手段と、 前記!;セッ ト信号のィ ンアクティ ブステー トの設 定に応答して、 前記メモリから前記 C P Uにデータを復帰す る手段とを具備するポータブルコンピュータが提供される。 According to a first aspect of the present invention, a port tab having a CPU, a clock generation circuit for supplying a clock to the CPU, and various peripheral circuits connected to the CPU via a system bus Determining whether a predetermined mode setting condition for setting the CPU into the sleep mode is satisfied, and responding to the satisfaction of the condition, storing the data of the register of C C in a memory. An evacuation unit; and, in response to the evacuation of the data, resetting the CPU by setting a reset signal supplied to the CPU to an active state, and resetting the clock. Clock stop means for stopping supply, and in response to an interrupt request from the peripheral circuit to the CPU, for restarting the supply of the mouth and for restarting the CPU. Means for setting the reset signal to an inactive state; A portable computer provided with means for returning data from the memory to the CPU in response to the setting of the inactive state of the set signal.
このポータブルコ ンピュータにおいては、 C P Uをリセッ トした状態でク口ッ クの供給が停止されるので、 消費電力低 減のためにそのク ロ ッ クを停止しても、 C P Uはそのクロッ ク停止に何等影響されることはない。 また、 C P Uをリセッ トする際にはその C P Uのデータが退避される。 この退避さ れたデータは、 クロック供給が再開されてリセッ トが解除さ れた際に C P Uに復帰される。 このため、 クロック停止前の 状態から C P U動作を開始することができる。 したがって、 C P Uの動作を保証した状態で、 その C P Uの動作を停止さ せるという新たなスリ一プモー ド機能を実現できるようにな り、 ポー夕プルコンピュー夕の消費電力を充分に低減するこ とが可能となる。
この発明の第 2の見地によれば、 C P Uと、 この C P Uに ク ロ ッ クを供給するク ロ ッ ク発生回路と、 システムバスを介 して前記 C P Uに接続される各種周辺回路を有するポータブ ルコ ンピュータであって、 前記 C P Uをス リ ープモー ドに設 定するための所定のモー ド設定条件の成立の有無を判別し、 条件成立に応答して前記 C P Uの レジスタのデータをメ モ リ に退避する手段と、 前記データの退避に応答して、 前記 C P Uに供給される リセッ ト信号をアクティ ブステー トに設 定することによつて前記 C P Uをリセッ 卜すると共に、 前記 C P Uへの電源供給を停止する電源停止手段と、 前記周辺回 路から前記 C P Uへの割り込み要求に応答して、 前記 C P U への電源供給を再開すると共に、 前記リセッ ト信号をイ ンァ クティ ブステー 卜に設定することによって前記 C P Uを再ス ター トさせる手段と、 前記リセッ ト信号のィ ンァクティ ブス テー トの設定に応答して、 前記メモリから前記 C P Uにデ一 タを復帰する手段とを具備するポータブルコンピュータが提 供される。 In this portable computer, the supply of the clock is stopped when the CPU is reset, so even if the clock is stopped to reduce power consumption, the CPU stops the clock. Is not affected at all. When the CPU is reset, the data of that CPU is saved. The saved data is returned to the CPU when the clock supply is restarted and the reset is released. Therefore, CPU operation can be started from the state before the clock was stopped. Therefore, a new sleep mode function of stopping the operation of the CPU while guaranteeing the operation of the CPU can be realized, and the power consumption of the portable computer can be sufficiently reduced. It becomes possible. According to a second aspect of the present invention, a port tab having a CPU, a clock generation circuit for supplying a clock to the CPU, and various peripheral circuits connected to the CPU via a system bus A computer that determines whether a predetermined mode setting condition for setting the CPU in the sleep mode is satisfied, and stores the data of the register of the CPU in the memory in response to the satisfaction of the condition. Evacuation means, and in response to the evacuation of the data, resetting the CPU by setting a reset signal supplied to the CPU to an active state, and supplying power to the CPU. Power supply stopping means for stopping, and in response to an interrupt request from the peripheral circuit to the CPU, power supply to the CPU is restarted, and the reset signal is set to an inactive state. Therefore, a portable computer having means for restarting the CPU and means for returning data from the memory to the CPU in response to the setting of the reactive state of the reset signal is provided. Provided.
このポータブルコ ンピュータにおいては、 C P Uをリセッ ト した状態でその C P Uの電源がォフされるので、 C P Uの 動作に影響を及ぼすこ と無く 、 C P Uの消費電力を充分に低 減する こ とができ る。 また、 C P Uをリセッ トする際にはそ のじ P Uのレジスタのデータが退避される。 この退避された データは、 電源がオン状態に再設定されてリセッ トが解除さ れた際に C P Uに復帰される。 このため、 電源をオフする前 の状態から C P U動作を開始することができる。 したがって、
C P Uの動作を保証した状態で、 その C P Uへの電源供給を 停止させるという新たなス リープモー ド機能を実現できるよ うになり、 データ処理装置の消費電力を著しく低減すること が可能となる。 In this portable computer, since the power of the CPU is turned off when the CPU is reset, the power consumption of the CPU can be sufficiently reduced without affecting the operation of the CPU. You. When the CPU is reset, the data of the register of the same PU is saved. The saved data is returned to the CPU when the power is turned on and the reset is released. Therefore, CPU operation can be started from a state before the power is turned off. Therefore, A new sleep mode function of stopping power supply to the CPU while guaranteeing the operation of the CPU can be realized, and the power consumption of the data processing device can be significantly reduced.
この発明の第 3の見地によれば、 C P Uと、 システムバス を介して前記 C P ϋに接続される各種周辺回路と、 第 1 クロ ックおよびそれより も低周波数の第 2のクロックを発生する クロッ ク発生回路とを有するポータブルコンピュ一タであつ て、 前記 C P Uをスリープモー ドに設定するための所定のモ 一ド設定条件の成立の有無を判別し、 条件成立に応答して前 記 C P Uのレジスタのデータをメモリに退避する手段と、 第 1のタイ ミ ング信号に応答して、 前記 C P Uに供給される リ セッ ト信号をァクティ ブに設定することによつて前記 C P U をリセッ トする リセッ ト手段と、 第 2のタイ ミ ング信号に応 答して、 前記 C P Uに供耠するクロッ クを前記第 1 クロック から前記第 2クロックに切り替える第 1のクロッ ク切替え手 段と、 前記データの退避に応答して前記第 1 のタイ ミ ング信 号を発生し、 前記第 1のタイ ミ ング信号を所定時間遅延させ ることによつて前記第 2のタイ ミ ング信号を発生する第 1の 遅延回路と、 第 3のタイ ミ ング信号に応答して、 前記 C P U に供辁するクロックを前記第 2クロックから前記第 1 クロッ クに切り替える第 2のクロッ ク切替え手段と、 第 4のタイ ミ ング信号に応答して、 前記リセッ 卜信号をイ ンアクティ ブス テー トに設定することによつて前記 C P Uを再スター トさせ る リセッ ト解除手段と、 前記周辺回路から前記 C P Uへの割
り込み要求に応答して前記第 3のタイ ミ ング信号を発生し、 前記第 3のタイ ミ ング信号を所定時間遅延させることによつ て前記第 4のタイ ミ ング信号を発生する第 2の遅延回路と、 前記リセッ ト信号のィ ンァクティ プステ一卜の設定に応答し て、 前記メモリから前記 C P Uにデータを復帰する手段とを 具備するポータブルコ ンピュー夕が提供される。 According to a third aspect of the present invention, a CPU, various peripheral circuits connected to the CP via a system bus, and a first clock and a second clock having a lower frequency than the first clock are generated. A portable computer having a clock generation circuit, determining whether a predetermined mode setting condition for setting the CPU to the sleep mode is satisfied, and responding to the satisfaction of the condition. Means for saving the data of the register to the memory, and resetting the CPU by setting the reset signal supplied to the CPU to active in response to the first timing signal. Reset means, a first clock switching means for switching a clock supplied to the CPU from the first clock to the second clock in response to a second timing signal, and the data Evacuation of A first delay circuit for generating the first timing signal in response and generating the second timing signal by delaying the first timing signal by a predetermined time; A second clock switching means for switching a clock supplied to the CPU from the second clock to the first clock in response to a third timing signal; and a fourth timing signal. Reset reset means for restarting the CPU by setting the reset signal to an inactive state in response to the reset signal, and an assignment from the peripheral circuit to the CPU. A second timing signal in response to the read request, and generating the fourth timing signal by delaying the third timing signal by a predetermined time. And a means for returning data from the memory to the CPU in response to setting of the reset state of the reset signal.
. このポータブルコンピュータにおいては、 高周波数の第 1 ク ロッ ク と低周波数の第 2ク ロッ クが C P Uのク ロ ッ ク と し て選択的に使用され、 クロ ッ クの切替えは C P Uがリセッ ト された状態で行なわれる。 この場合、 C P Uがリセッ トされ てからクロッ クが第 1 クロ ッ クから第 2ク ロッ クに切り替え られるまでの時間は、 第 1の遅延回路の遅延時間によって規 定される。 また、 クロッ クが第 2 クロッ ク力、ら第 1 ク ロッ ク に切り替えられてから リセッ ト信号がイ ンァクティ ブに設定 されるまでの時間は、 第 2の遅延回路の遅延時間によって規 定される。 このため、 これら遅延回路の遅延時間の設定によ つて、 C P Uの仕様にあつた適切なタイ ミ ング制御が可能と なる。 したがって、 C P Uの動作を保証した状態で、 その C P Uの動作速度を切り替えることが可能となり、 互換性お よび省電力化に優れたポータブルコンピュータを実現できる ( この発明の第 4の見地によれば、 外部から供給されるクロ ッ クに応じた動作速度で駆動される C P Uを有するポータブ ルコ ンピュータであつて、 制御電圧に応じて発振周波数が可 変設定される電圧制御発振器と、 前記 C P Uからのク ロッ ク の切替え要求に応じて、 前記電圧制御発振器に供給される前
記制御電圧の値を上昇または下降させる電圧制御手段とを具 備し、 前記電圧制御発振器の発振出力が前記 C P ϋに前記ク ロッ クとして供給されるポータブルコンピュータが提供され る ο In this portable computer, the first clock of high frequency and the second clock of low frequency are selectively used as the CPU clock, and the clock switching is performed by resetting the CPU. It is performed in the state where it was done. In this case, the time from when the CPU is reset to when the clock is switched from the first clock to the second clock is defined by the delay time of the first delay circuit. In addition, the time from when the clock is switched to the second clock or the first clock until the reset signal is set to inactive is defined by the delay time of the second delay circuit. You. Therefore, by setting the delay time of these delay circuits, appropriate timing control according to the specifications of the CPU can be performed. Therefore, the operation speed of the CPU can be switched while the operation of the CPU is guaranteed, and a portable computer with excellent compatibility and power saving can be realized. ( According to the fourth aspect of the present invention, A portable computer having a CPU driven at an operation speed according to a clock supplied from outside, comprising: a voltage-controlled oscillator whose oscillation frequency is variably set in accordance with a control voltage; and a clock from the CPU. Before being supplied to the voltage controlled oscillator in response to a lock switching request And a voltage control means for increasing or decreasing the value of the control voltage, wherein a portable computer is provided in which the oscillation output of the voltage controlled oscillator is supplied to the CP as the clock.
このポータブルコ ンビュー夕においては、 電圧制御発振器 の発振出力が C P Uの動作クロッ クと して使用されており、 そ 動作ク ロ ッ クは電圧制御発振器の発振周波数を可変設定 することによつて例えば高速クロッ クから低速クロッ クに切 替えられる。 この場合、 電圧制御発振器の発振出力の周波数 は連続的に徐々に変化するので、 C P Uの動作クロ ッ クは高 速クロ ッ クから低速ク ロ ッ クに瞬時に切り替わることはない。 このため、 ク ロ ッ クが高速ク ロ ッ クから低速クロッ クに切り 替わる時における位相の不連続等の問題が解消され、 C P U の動作を保証することができる。 したがって、 C P Uの動作 を保証した状態でその C P Uのクロッ クを切り替えられるよ うになり、 ポータブルコンピュー夕の消費電力の低減および 互換性の確保を実現できる。 In this portable computer, the oscillation output of the voltage-controlled oscillator is used as the operation clock of the CPU, and the operation clock is controlled by variably setting the oscillation frequency of the voltage-controlled oscillator. Switch from high-speed clock to low-speed clock. In this case, since the frequency of the oscillation output of the voltage-controlled oscillator changes gradually and continuously, the operation clock of the CPU does not instantaneously switch from the high-speed clock to the low-speed clock. Therefore, problems such as phase discontinuity when the clock switches from the high-speed clock to the low-speed clock can be solved, and the operation of the CPU can be guaranteed. Therefore, the clock of the CPU can be switched while the operation of the CPU is guaranteed, so that the power consumption and compatibility of the portable computer can be reduced.
この発明の第 5の見地によれば、 通常動作モー ドと低消費 電流モ一 ドとが切替え可能な C P Uを備えたポ一タブルコン ピュー夕であって、 第 1 の周期で定期的に割り込み要求を発 生する第 1のタイマ手段と、 前記第 1の周期より も長い第 2 周期で定期的に割り込み要求を発生する第 2のタイマ手段と、 前記第 1または笫 2のタイマ手段からの割り込み要求に応答 して、 前記 C P Uを前記低消費電流モー ドから前記通常モー ドに切り替えるためのタイマ割り込み信号を発生する手段と、
前記 C P Uが前記低消費電流モー ドにある時は前記第 1の夕 ィマ手段の割込み,要求が禁止され、 前記第 2のタイマ手段の 割込み要求が許可されるように、 前記 C P Uが前記低消費電 流モー ドか前記通常動作モー ドかに応じて前記第 1 のタイマ 手段の割込み要求を選択的にマスクする割り込みマスク手段 とを具備するポータブルコ ンピュ一タ。 図面の簡単な説明 According to a fifth aspect of the present invention, there is provided a portable computer having a CPU capable of switching between a normal operation mode and a low current consumption mode, wherein an interrupt request is periodically issued in a first cycle. First timer means for generating an interrupt request; second timer means for periodically generating an interrupt request in a second cycle longer than the first cycle; and an interrupt from the first or second timer means. Means for generating a timer interrupt signal for switching the CPU from the low current consumption mode to the normal mode in response to the request; When the CPU is in the low current consumption mode, the CPU is set to the low level so that interrupts and requests of the first timer means are prohibited and interrupt requests of the second timer means are permitted. A portable computer comprising: interrupt mask means for selectively masking an interrupt request of the first timer means according to a current consumption mode or the normal operation mode. BRIEF DESCRIPTION OF THE FIGURES
第 1 図はこの発明の第 1実施例に係るポータブルコンビュ ータのシステム構成を示すプロ ッ ク図。 FIG. 1 is a block diagram showing a system configuration of a portable computer according to a first embodiment of the present invention.
第 2図は同第 1実施例のシステムの設けられているク ロッ. ク制御回路の具体的構成の一例を示すプロッ ク図。 FIG. 2 is a block diagram showing an example of a specific configuration of a clock control circuit provided in the system of the first embodiment.
第 3図は同第 1実施例のシステムにおけるス リ ープモー ド への移行動作を説明するフローチヤ 一 ト。 FIG. 3 is a flowchart for explaining an operation of shifting to a sleep mode in the system of the first embodiment.
第 4図ば同第 1実施例のシステムにおけるス リ ープモー ド からの復帰動作を説明するフ ローチヤ一ト。 FIG. 4 is a flowchart illustrating a return operation from a sleep mode in the system of the first embodiment.
第 5図は同第 1実施例のシステムの動作タイ ミ ングを示す タ イ ミ ングチヤ一ト。 FIG. 5 is a timing chart showing the operation timing of the system of the first embodiment.
第 6図は同第 1実施例のシステムの設けられているク ロッ ク制御回路の具体的構成の他の例を示すプロ ッ ク図。 FIG. 6 is a block diagram showing another example of the specific configuration of the clock control circuit provided in the system of the first embodiment.
第 7図は同第 1実施例のシステムにおけるス リープモー ド への移行動作の他の例を説明するフ ローチヤ一ト。 FIG. 7 is a flowchart for explaining another example of the operation of shifting to the sleep mode in the system of the first embodiment.
第 8図は同第 1実施例のシステムにおけるス リ ープモー ド からの復帰動作の他の例を説明するフ ローチ ヤ一 ト。 FIG. 8 is a flowchart for explaining another example of the return operation from the sleep mode in the system of the first embodiment.
第 9図はこの発明の第 2実施例に係るポータブルコ ンビュ
—夕のシステム構成を示すプロ ッ ク図。 FIG. 9 is a portable computer according to a second embodiment of the present invention. —A block diagram showing the evening system configuration.
第 1 0図は同第 2実施例のシステムに設けられているバス コン トローラの具体的構成の一例を示すプロッ ク図。 FIG. 10 is a block diagram showing an example of a specific configuration of a bus controller provided in the system of the second embodiment.
第 1 1図は同第 2実施例のシステムにおけるスリープモー ドへの移行動作を説明するフローチャー ト。 FIG. 11 is a flowchart for explaining an operation of shifting to a sleep mode in the system of the second embodiment.
第 1 2図は同第 2実施例のシステムにお るスリーブモー ドからの復帰動作を説明するフローチャー ト。 FIG. 12 is a flowchart for explaining a return operation from the sleeve mode in the system of the second embodiment.
第 1 3図は同第 2実施例のシステムの動作タイ ミ ングを示 すタイ ミ ングチヤ一ト。 FIG. 13 is a timing chart showing the operation timing of the system of the second embodiment.
第 1 4図は同第 2実施例のシステムの設けられているバス コン ト口一ラの他の具体的構成例を示すブロッ ク図。 FIG. 14 is a block diagram showing another specific configuration example of the bus controller provided with the system of the second embodiment.
第 1 5図は同第 2実施例のシステムにおけるス リープモー ドへの移行動作の他の例を説明するフローチヤ一 ト。 FIG. 15 is a flowchart for explaining another example of the transition operation to the sleep mode in the system of the second embodiment.
第 1 6図は同第 2実施例のシステムにおけるスリーブモー ドからの復帰動作の他の例を説明するフローチャー ト。 FIG. 16 is a flowchart for explaining another example of the return operation from the sleeve mode in the system of the second embodiment.
第 1 7図はこの発明の第 3実施例に係るポータブルコンピ ユ ー夕のシステム構成を示すブロック図。 FIG. 17 is a block diagram showing a system configuration of a portable computer according to a third embodiment of the present invention.
第 1 8図は同第 3実施例のシステムに設けられたタイ ミ ン グ制御回路の動作を説明するタイ ミ ングチャー ト。 FIG. 18 is a timing chart for explaining the operation of the timing control circuit provided in the system of the third embodiment.
第 1 9図は同第 3実施例のシステムにおけるス リ ープモー ドへの移行動作を説明するフローチャー ト。 FIG. 19 is a flowchart illustrating the operation of shifting to the sleep mode in the system of the third embodiment.
第 2 0図は同第 3実施例のシステムにおけるスリープモ一 ドからの復帰動作を説明するフローチヤ一ト。 FIG. 20 is a flowchart for explaining an operation of returning from a sleep mode in the system of the third embodiment.
第 2 1図は同第 3実施例のシステムにおけるクロッ ク切替 え時の全体の動作の流れを説明するフローチヤ一 ト。
第 2 2図は同第 3実施例のシステムに設けられたタイ ミ ン グ制御回路の変形例を説明するプロ ッ ク図。 FIG. 21 is a flowchart for explaining the overall operation flow at the time of clock switching in the system of the third embodiment. FIG. 22 is a block diagram illustrating a modified example of the timing control circuit provided in the system of the third embodiment.
第 2 3図は第 2 2図に示したタイ ミ ング制御回路によって 実行される高速クロッ ク力、ら低速ク ロ ッ クへのクロッ ク切替 え動作を説明するタイ ミ ングチャー ト。 FIG. 23 is a timing chart illustrating the clock switching operation performed by the timing control circuit shown in FIG. 22 to the high-speed clock power or the low-speed clock.
第 2 4図は第 2 2図に示したタイ ミ ング制御回路によって 実行される低速ク ロッ クから高速ク ロッ クへのクロッ ク切替 え動作を説明するタイ ミ ングチャー ト。 FIG. 24 is a timing chart illustrating a clock switching operation from a low-speed clock to a high-speed clock, which is performed by the timing control circuit shown in FIG.
第 2 5図は同第 3実施例のシステムにおけるスリープモー ドへの移行動作の他の例を説明するフローチヤ一ト。 FIG. 25 is a flowchart for explaining another example of the operation of shifting to the sleep mode in the system of the third embodiment.
第 2 6図は同第 3実施例のシステムにおけるス リ ープモー ドからの復帰動作の他の例を説明するフローチヤ一ト。 FIG. 26 is a flowchart for explaining another example of the return operation from the sleep mode in the system of the third embodiment.
第 2 7図はこの発明の第 4実施例に係るシステム構成を示 すブロッ ク図。 FIG. 27 is a block diagram showing a system configuration according to a fourth embodiment of the present invention.
第 2 8図は同第 4実施例のシステムにおける高速ク ロッ ク から低速ク ロッ クへのク ロ ッ ク切替え動作を説明するタイ ミ ングチヤ一ト。 FIG. 28 is a timing chart for explaining the clock switching operation from the high-speed clock to the low-speed clock in the system of the fourth embodiment.
第 2 9図は同第 4実施例のシステムにおける低速クロッ ク から高速ク ロ ッ クへのク ロッ ク切替え動作を説明するタイ ミ ングチヤ一ト。 FIG. 29 is a timing chart for explaining the clock switching operation from the low-speed clock to the high-speed clock in the system of the fourth embodiment.
第 3 0図は同第 4実施例のシステムに設けられた電圧切り 替え回路の第 1の構成例を示すプロ ッ ク図。 FIG. 30 is a block diagram showing a first configuration example of a voltage switching circuit provided in the system of the fourth embodiment.
第 3 1図は同第 4実施例のシステムに設けられた電圧切り 替え回路の第 2の構成例を示すプロ ッ ク図。 FIG. 31 is a block diagram showing a second configuration example of the voltage switching circuit provided in the system of the fourth embodiment.
第 3 2図は同第 4実施例のシステムに設けられた電圧切り
替え回路の第 3の構成例を示すプロッ ク図。 Fig. 32 shows the voltage cutoff provided in the system of the fourth embodiment. FIG. 9 is a block diagram showing a third configuration example of the replacement circuit.
第 3 3図は同第 4実施例のシステムにおけるクロック切り 替え動作の一例を示すタイ ミ ングチヤ一卜。 FIG. 33 is a timing chart showing an example of a clock switching operation in the system of the fourth embodiment.
第 3 4図は同第 4実施例のシステムにおけるクロッ ク切り 替え動作の他の一例を示すタイ ミ ングチャー ト。 FIG. 34 is a timing chart showing another example of the clock switching operation in the system of the fourth embodiment.
第 3 5図はこの発明の第 5実施例に係わるシステム構成を 示すプロック図。 FIG. 35 is a block diagram showing a system configuration according to a fifth embodiment of the present invention.
第 3 6図は同第 5実施例に於ける C P Uス リープモー ドへ の移行動作およびその C P Uス リープモー ドからの復帰動作 を説明するフローチャー ト。 FIG. 36 is a flow chart for explaining a transition operation to the CPU sleep mode and a return operation from the CPU sleep mode in the fifth embodiment.
第 3 7図は同第 5実施例のシステムに設けられた第 1の R T C レジスタの構成の一例を示す図。 FIG. 37 is a diagram showing an example of the configuration of a first RTC register provided in the system of the fifth embodiment.
第 3 8図は同第 5実施例のシステムに設けられた第 2の R T C レジス夕の構成の一例を示す図。 FIG. 38 is a diagram showing an example of the configuration of a second RTC register provided in the system of the fifth embodiment.
第 3 9図は同第 5実施例のシステムに設けられた第 1の割 り込みマスク レジス夕の構成の一例を示す図。 FIG. 39 is a diagram showing an example of the configuration of a first interrupt mask register provided in the system of the fifth embodiment.
第 4 0図は同第 5実施例のシステムに設けられた第 2の割 り込みマスク ジスタの構成の一例を示す図。 FIG. 40 is a diagram showing an example of a configuration of a second interrupt mask register provided in the system of the fifth embodiment.
第 4 1図は同第 5実施例に設けられた割り込みコン トロー ラの具体的構成の一例を示す図。 発明を実施するための最良の形態 この発明を、 添付図面を参照して詳細に説明する。 FIG. 41 is a diagram showing an example of a specific configuration of the interrupt controller provided in the fifth embodiment. BEST MODE FOR CARRYING OUT THE INVENTION The present invention will be described in detail with reference to the accompanying drawings.
第 1図には、 この発明の第 1実施例に係わるポータブルコ ンピュータのシステム構成が示されている。 このポータブル
コンピュータは、 A C商用電源またはコンビユータ本体に着 脱自在に装着されるバッテリ によって駆動されるコ ンビユー 夕であり、 C P U (中央処理装置) 1 1、 ク ロッ ク発振器 1 2、 クロッ ク制御回路 1 3、 ダナミ ッ ク RAM (D RAM) 14、 リアルタイムクロッ ク (RT C) 1 5、 システムタイ マ 16、 ノ<ッ クアップ用電源 1 7、 キーボー ドコン トローラ (K B C ) 1 8、 およびプログラマブル割り込みコン トロー ラ (P I C) 1 9、 を備えている。 FIG. 1 shows a system configuration of a portable computer according to a first embodiment of the present invention. This portable A computer is a computer that is powered by AC commercial power or a battery that is removably attached to the computer itself. The CPU (central processing unit) 11, clock oscillator 12, clock control circuit 13 , Dynamic RAM (DRAM) 14, real-time clock (RTC) 15, system timer 16, power supply 17 for knock-up, keyboard controller (KBC) 18, and programmable interrupt controller (PIC) 19,
C P U 1 1はこのシステム全体の制御を司るものであり、 システムバス 1 0を介して各コ ンポーネン ト、 すなわち、 ク ロッ ク制御回路 1 3、 ダナミ ッ ク RAM (DRAM) 14、 リアルタイムクロッ ク ( R T C ) 1 5、 およびシステムタイ マ 1 6、 キーボー ドコン トローラ (K B C) 1 8、 およびプ ログラマブル割り込みコ ン ト ローラ (P I C) 1 9に接続さ れている。 この C P U 1 1は、 例えば前述のマイクロプロセ ッサ 80486から構成される ものであり、 内部的に高速 ク ロ ッ クを生成するために、 P L L回路を含む内部発振器 1 1 1を備えている。 すなわち、 この C P U 1 1は、 クロッ ク制御回路 1 3を介して供給されるク ロッ ク C L Kの数倍の クロッ クを内部発振器 1 1 1によって内部的に生成し、 それ を利用して高速動作する構成である。 The CPU 11 controls the entire system. The components, namely, the clock control circuit 13, the dynamic RAM (DRAM) 14, and the real-time clock ( RTC) 15 and system timer 16, keyboard controller (KBC) 18, and programmable interrupt controller (PIC) 19. The CPU 11 includes, for example, the microprocessor 80486 described above, and includes an internal oscillator 11 including a PLL circuit in order to internally generate a high-speed clock. In other words, the CPU 11 internally generates a clock several times the clock CLK supplied via the clock control circuit 13 by the internal oscillator 111, and uses the clock to operate at high speed. It is a configuration to do.
ま た、 C P U 1 1 は、 実行中のアプ リ ケー シ ョ ンプロ グラムによ ってコーノレされる B I O S ( B asic I nput Output S y s t e m)プログラムの実行により、 スリープモー ド 設定条件の設定の有無を判断し、 条件成立時には、 C P U
1 1内のレジスタ内容の退避処理、 スリープモー ドへ移行す ることを示すスリーブモー ド識別情報 (ク ロッ ク停止フラグ) の設定処理、 および H a 1 t命令の実行を順次行う。 ス リー プモー ドの設定条件は、 例えば、 一定期間以上オペレータに よるキー入力操作が行なわれなかった場合等に成立する。 In addition, the CPU 11 executes a BIOS (Basic Input Output System) program, which is correlated by the application program being executed, to determine whether or not the sleep mode setting condition is set. Judgment, when the condition is satisfied, CPU 11 Performs the save processing of the register contents in 1, the setting processing of sleeve mode identification information (clock stop flag) indicating transition to the sleep mode, and the execution of the Ha1t instruction in order. The condition for setting the sleep mode is satisfied, for example, when the operator has not performed a key input operation for a certain period of time or the like.
C P U 1 1の各レジスタのデータは、 ダイナ ミ ック RAM (D RAM) 14に退避される。 また、 ス リ ープモー ド識 別情報 (ク ロ ッ ク停止フラグ) は、 リ アルタイムクロ ッ ク (R T C ) 1 5内のメモリ に格納される。 The data of each register of the CPU 11 is saved in the dynamic RAM (DRAM) 14. The sleep mode identification information (clock stop flag) is stored in the memory in the real time clock (RTC) 15.
C P U 1 1がプログラムの実行を停止するための H a 1 t 命令を実行すると、 C P U 1 1が停止状態に設定されたこと を通知するために、 C P U 1 1は、 信号 MZ I 0を "L " レ ベル、 信号 DZCを レベル、 信号 WZRを レべ ルに設定する。 こ こで、 信号 MZ I 0はメ モリ と入出力装置 のどちらをアクセスするかを示すステータス信号であり、 コ ン トロール信号 D Z Cはデータとコマン ドのどちらを出力す るかを示すステータス信号であり、 信号 WZRは書き込みと 読み出しのどちらかを行うかを示すステータス信号である。 When the CPU 11 executes the H a 1 t instruction for stopping the execution of the program, the CPU 11 sets the signal MZ I 0 to “L” to notify that the CPU 11 has been set to the halt state. "Set the level, signal DZC to level, and signal WZR to level. Here, the signal MZI0 is a status signal indicating whether to access the memory or the I / O device, and the control signal DZC is a status signal indicating whether to output data or a command. Yes, the signal WZR is a status signal indicating whether to perform a write or a read.
クロック発振器 1 2は、 クロッ ク C L Kを発生する。 この ク ロ ッ ク C L Kの周波数は、 例えば 32 M Hまたは 1 6 MH Zである。 このク ロ ッ ク発振器 1 2からのク ロ ッ ク C L Kは、 クロック制御回路 13の制御の下に C P U 1 1に 供耠される。 Clock oscillator 12 generates clock CLK. The frequency of this clock CLK is, for example, 32 MHz or 16 MHz. The clock CLK from the clock oscillator 12 is supplied to CPU 11 under the control of the clock control circuit 13.
クロッ ク制御回路 1 3は、 クロック C L K:、 リセッ ト信号 RE S E T. および割り込み信号 I NTを C P U 1 1に供給
する。 このクロッ ク制御回路 1 3は、 通常は C P U l 1を動 作させるためにク ロッ ク C L Kを C P U 1 1に対して供給し ているが、 C P U 1 1がス リ ープモー ドの期間中はそのク ロ ッ ク C L Kの供給を停止する。 また、 ク ロッ ク制御回路 1 3 は、 そのク ロ ッ ク C L Kの停止に先立って、 リセッ ト信号 R E S E Tをアクティ ブにし、 これによつて C P U l 1をリ セッ ト状態に設定する。 リセッ ト信号 R E S E Tがァクティ ブの期間中 (すなわち、 C P U 1 1がリセッ ト状態の期間) はずつ と、 C P U l 1による命令の実行や C P U 1 1による システムバス 1 0の付勢は生じない。 Clock control circuit 13 supplies clock CLK :, reset signal RESET, and interrupt signal INT to CPU 11 I do. The clock control circuit 13 normally supplies the clock CLK to the CPU 11 in order to operate the CPU 11, but when the CPU 11 is in the sleep mode, the clock CLK is supplied to the clock control circuit 13. Clock supply of CLK is stopped. Further, the clock control circuit 13 activates the reset signal RESET before stopping the clock CLK, thereby setting the CPU 11 to the reset state. While the reset signal RESET is active (that is, while the CPU 11 is in the reset state), the execution of instructions by the CPU 11 and the activation of the system bus 10 by the CPU 11 do not occur.
このように C P U 1 1をリセッ ト状態にしてからク ロ ッ ク C L Kの供給を停止する理由は、 ク ロ ッ ク C L Kの供給停止 によるクロッ ク位相のずれ等に起因して、 C P U 1 1が誤動 作するのを防止するためである。 The reason why the supply of the clock CLK is stopped after the CPU 11 is reset as described above is that the CPU 11 stops supplying the clock CLK due to a clock phase shift caused by the stop of the clock CLK supply. This is to prevent malfunction.
C P U 1 1がス リープモー ドに移行可能な状態になつたこ とは、 C P U 1 1からの信号 MZ I O、 D/C、 WZRが、 "L" , "L" , "H" に設定されることによって認識され o The state in which the CPU 11 can enter the sleep mode means that the signals MZ IO, D / C, and WZR from the CPU 11 are set to "L", "L", and "H". Recognized by o
すなわち、 ス リ ープモー ドに移行可能な状態になると、 前述したよう に C P U l 1 は H a 1 t命令を実行し、 信号 MZ I Oを " L " レベル、 信号 DZ Cを "L" レベル、 信 号 W Rを " H " レベルにする。 このため、 ク ロ ッ ク制御 回路 1 3は、 これら信号のレベルを検出するこ とによって、 C P U 1 1がス リーブモー ドに移行可能な状態になつたこと ■¾r Η¾·識でさる。
また、 ク ロ ッ ク制御回路 1 3は、 割り込みコン トローラ 1 9からハ ー ドウエア割り込み要求 I RQを受け取った時、 C P U 1 1をス リープモー ドから通常の動作モー ドに戻すた めに、 次の処理を行う。 すなわち、 クロック制御回路 13は、 最初に、 ク ロッ ク C L Kの供給を再開し、 次いで、 C P U 1 1の動作が再開されるようにリセッ ト信号 R E S E Tをィ ンァ'クティ ブにする。 また、 この後、 クロック制御回路 13 は、 C P U 1 1に対して割り込み信号 I NTを供給する。 That is, when it becomes possible to shift to the sleep mode, as described above, the CPU 11 executes the Ha1t instruction, and sets the signal MZIO to the “L” level, the signal DZC to the “L” level, Issue WR to "H" level. For this reason, the clock control circuit 13 detects that the levels of these signals enable the CPU 11 to enter the sleep mode. When the clock control circuit 13 receives the hardware interrupt request IRQ from the interrupt controller 19, the clock control circuit 13 returns the CPU 11 from the sleep mode to the normal operation mode. Is performed. That is, the clock control circuit 13 first restarts the supply of the clock CLK, and then makes the reset signal RESET inactive so that the operation of the CPU 11 is restarted. After that, the clock control circuit 13 supplies the CPU 11 with the interrupt signal INT.
ダイナミ ック RAM (DRAM) 14は C P U 1 1によつ て実行されるアプリケーショ ンプログラム等を格納するため のものであり、 ス リープモー ドへの移行時には、 このダイナ ミ ッ ク RAM (DRAM) 14に C P U 1 1の各レジスタの データが退避される。 The dynamic RAM (DRAM) 14 is for storing an application program executed by the CPU 11 and the like, and when transitioning to the sleep mode, the dynamic RAM (DRAM) 14 is used. The data of each register of CPU 11 is saved to
リ アルタイムク ロ ッ ク (RT C) 1 5は、 時計機能や力レ ンダ機能を実現するためのモジユールであり、 その内部メモ リ には電源遮断時にもその記憶内容が消失されないように、 バックアップ用電源 1 7が常時供給されている。 また、 この リ アルタイムク ロ ッ ク (RT C) 1 5のメモリ には、 前述し たスリープモー ド識別情報 (クロック停止フラグ) が格納さ れる。 The real-time clock (RTC) 15 is a module for realizing a clock function and power rendering function. Its internal memory is used for backup so that its stored contents are not lost even when the power is turned off. Power supply 17 is always supplied. The memory of the real-time clock (RTC) 15 stores the sleep mode identification information (clock stop flag) described above.
ス リ ープモー ド識別情報 (ク ロ ッ ク停止フラ グ) は、 C P U 1 1がスリープモー ドから通常モー トに復帰したのか、 あるいはシステム力 、。ヮーオンされたのかを識別するために 使用される。 すなわち、 リセッ ト信号 RE S E Tのァクティ ブステー トからィ ンァ ク ティ ブステー 卜の遷移は、 C P U
1 1がス リープモー ドから通常モー 卜に復帰する時だけでな く、 システムの電源が投入された時にも発生される。 電源投 入時には通常のブー トス トラ ップ処理を行うだけで退避され ているデータを C P U 1 1 の レジスタに復帰する必要はな いが、 ス リ ープモー ドから復帰した際にはレジスタ内容をThe sleep mode identification information (clock stop flag) indicates whether the CPU 11 has returned from sleep mode to normal mode or the system power. Used to identify if it was turned on. That is, the transition from the active state of the reset signal RESET to the active state is performed by the CPU. 11 occurs not only when returning from sleep mode to normal mode, but also when the system is turned on. At power-on, the saved data need not be restored to the CPU 11 registers just by performing normal bootstrap processing, but when returning from sleep mode, the register contents are restored.
C P U 1 1 に復帰する必要がある。 このため、 C P U 1 1 は、 リ セ ッ ト信号 R E S E Tがアクティ ブステー トからィ ンァクティ ブステ一 トに遷移した時、 リアルタイムクロッ ク (RT C) 1 5のス リ ープモー ド識別情報 (ク ロ ッ ク停止フ ラグ) をチェ ッ ク し、 これによつてスリープモー ドからの復 帰であるか否かを判別する。 It is necessary to return to CPU11. For this reason, when the reset signal RESET changes from the active state to the active state, the CPU 11 recognizes the sleep mode identification information (clock) of the real-time clock (RTC) 15. Check the stop flag) to determine whether or not it is a return from sleep mode.
また、 リ アルタイムク ロ ッ ク ( R T C ) 1 5は、 例えば 500 m sの周期で定期的にタイマ割り込み要求 I R Q 8を 発生する。 このタイマ割り込み要求 I R Q 8は、 割り込みコ ン トロ一ラ 1 9に供給される。 The real-time clock (RTC) 15 periodically generates a timer interrupt request IRQ8 at a cycle of, for example, 500 ms. This timer interrupt request IRQ 8 is supplied to the interrupt controller 19.
システムタイマ 1 6は、 例えば 55 m sの周期で定期的に タイマ割り込み要求 I R Q 0を発生するタイマである。 この タイマ割り込み要求 I R Q 0は、 割り込みコ ン ト ローラ 1 9 に供給される。 The system timer 16 is a timer that periodically generates a timer interrupt request IRQ0 at a period of, for example, 55 ms. This timer interrupt request IRQ0 is supplied to the interrupt controller 19.
キーボー ドコン トローラ ( K B C ) 1 8は、 このポータブ ルコンピュータ本体に組み込まれたキーボー ドを制御する樽 のものであり、 キーボー ドのキーマ ト リ クスをスキャ ンして 押下キーに対応するキ一データ (スキャ ンコー ド) を生成す る。 また、 この時、 キーボー ドコ ン トローラ (K B C) 1 8 はキー入力を C P U 1 1 に通知するために、 キー入力割り
込み要求 I R Q 1を発生する。 このキー入力割り込み要求The keyboard controller (KBC) 18 is a barrel that controls the keyboard built into the portable computer itself. It scans the keyboard's keyboard matrix and stores key data corresponding to the pressed key. (Scan code). At this time, the keyboard controller (KBC) 18 sends a key input to notify the CPU 11 of the key input. Request IRQ 1 is generated. This key input interrupt request
I RQ 1は、 割り込みコン トローラ 1 9に供給される。 IRQ 1 is supplied to the interrupt controller 19.
割り込みコン トローラ 1 9は、 ハー ドゥヱァ割り込み要求 Interrupt controller 19 is a hardware interrupt request.
I R Qをクロッ ク制御回路 1 3を C P U 1 1に供給する。 す なわち、 割り込みコン トローラ 1 9は、 タイマ割り込み要求Supply IRQ to clock control circuit 13 to CPU11. That is, the interrupt controller 19 sends a timer interrupt request.
I R Q 0、 キー入力割り込み要求 I R Q 1、 タイマ割り込み 要求 I R Q 8のいずれかを受信した時、 ハー ドウ ア割り込 み要求 I R Qを発生する。 この場合、 タイマ割り込み要求When one of IRQ0, key input interrupt request IRQ1, and timer interrupt request IRQ8 is received, a hardware interrupt request IRQ is generated. In this case, the timer interrupt request
I R Q 0とタイマ割り込み要求 I RQ 8の一方は、 割り込み コ ン ト ロ一ラ 1 9内の割り込みマスク レジスタによって選択 的にマスク可能である。 One of IRQ0 and the timer interrupt request IRQ8 can be selectively masked by the interrupt mask register in the interrupt controller 19.
図 2には、 ク ロ ッ ク制御回路 1 3の具体的構成の一例が示 されている。 このク ロッ ク制御回路 1 3は、 図示のように、 ク ロ ッ ク切替え回路 1 31、 リセッ ト信号発生回路 132、 割り込み信号発生回路 1 33、 および R— Sフ リ ップフロッ プ 1 35によつて構成されている。 FIG. 2 shows an example of a specific configuration of the clock control circuit 13. As shown in the figure, the clock control circuit 13 includes a clock switching circuit 131, a reset signal generation circuit 132, an interrupt signal generation circuit 133, and an RS flip-flop 135. Is configured.
ク ロ ッ ク切替え回路 1 3 1 は、 ク ロ ッ ク C L Kま たは G N D レベルの出力のいずれかを選択して出力する もの であり、 フ リ ップフロップ 1 35力 リ セッ トされた時には、 GNDレベル出力するこ とによって C P U 1 1へのク ロ ッ ク C L Kの供給を停止する。 一方、 フ リ ップフロ ップ 1 35力く セッ トされた時には、 ク ロ ッ ク切替え回路 1 3 1は、 ク ロ ッ ク C L Kを選択してそれを C P U 1 1に供給する。 The clock switching circuit 13 1 selects and outputs either the clock CLK or the GND level output, and the flip-flop 135 is reset when the power is reset. Stops the clock CLK supply to CPU 11 by outputting the level. On the other hand, when the flip-flop 135 is set strongly, the clock switching circuit 1331 selects the clock CLK and supplies it to the CPU 11.
ゲー ト回路 1 34は、 信号 MZ I O、 DZC、 WZRがそ れぞれ レベル、 レベル、 レベルに設定さ
れたこと、 つま り C P U 1 1が H a 1 t命令を実行しことを 認識した時、 フ リ ップフロ ップ 1 3 5をリセッ トする。 また、 フ リ ップフロ ップ 1 3 5のセ ッ トは、 割り込みコ ン ト ローラ 1 9からのハ一 ドウヱァ割り込み要求 I R Qによって行なわ る 0 The gate circuit 134 sets the signals MZ IO, DZC, and WZR to level, level, and level, respectively. When the CPU 11 recognizes that the instruction has executed the Ha1t instruction, it resets the flip-flop 1335. The flip-flop 1335 is set by a hardware interrupt request IRQ from the interrupt controller 19 0
リセッ ト信号発生回路 1 32は、 フ リ ップフロ ップ 1 35 をリ'セッ トするためのゲー ト回路 1 34の出力に応答し、 リ セッ ト信号 R E S E Tをアクティ ブにする。 また、 リセッ ト 信号発生回路 1 32は、 割り込み要求 I R Qに応答してリセ ッ ト信号 R E S E Tをイ ンァクティ ブに設定する。 割り込み 信号発生回路 1 33は、 割り込み要求 I R Qに応答して割り 込み信号 I N Tを発生する。 The reset signal generating circuit 132 responds to the output of the gate circuit 134 for resetting the flip-flop 135 and activates the reset signal RSET. Further, the reset signal generation circuit 132 sets the reset signal RSET to inactive in response to the interrupt request IRQ. The interrupt signal generating circuit 133 generates an interrupt signal INT in response to the interrupt request IRQ.
このク ロ ッ ク制御回路 1 3においては、 信号 M Z I 0、 D ZC、 WZRがそれぞれ "L" レベル、 レベル、 "H" レベルに設定された事が検出されると、 ゲー ト回路 1 34の 出力によってリセッ ト信号 R E S E Tがァクティ ブ状態に設 定され、 またフ リ ップフロ ップ 1 35がリセッ トされること によってク ロッ ク切替え回路 1 3 1の出力がク ロッ ク C L K から G N Dに切り替えられる。 この状態で、 割り込み要求 I R Qが入力されると、 フ リ ップフロップ 1 35がセッ 卜さ れてクロッ ク切替え回路 1 3 1の出力が G NDからク ロッ ク C L Kに切り替えられると共に、 そのク ロッ ク切り替えから —定時間 (例えば 1 m s ) 経過後にリセッ ト信号 R E S E T がイ ンァクティ ブに設定される。 そして、 割り込み信号発生 回路 1 33から、 割り込み信号 I N Tが発生される。
次に、 図 3乃至図 5を参照して、 図 1のポー夕プルコンビ ュ一夕におけるス リ ープモー ドへの移行動作とそのス リーブ モー ドからの復帰動作について説明する。 When the clock control circuit 13 detects that the signals MZI0, DZC, and WZR have been set to the “L” level, the level, and the “H” level, respectively, The reset signal RESET is set to the active state by the output, and the output of the clock switching circuit 13 1 is switched from the clock CLK to GND by resetting the flip-flop 135. . In this state, when an interrupt request IRQ is input, the flip-flop 135 is set, the output of the clock switching circuit 131 is switched from GND to clock CLK, and the clock is switched to clock CLK. After the switching—After a fixed time (for example, 1 ms) has elapsed, the reset signal RESET is set to inactive. Then, an interrupt signal INT is generated from the interrupt signal generating circuit 133. Next, the transition operation to the sleep mode and the return operation from the sleep mode in the pop-up menu in FIG. 1 will be described with reference to FIGS.
まず、 図 3のフローチャー トを参照して、 ス リープモー ド において C P U 1 1のクロッ ク C L Kを停止する場合の動作 について説明する。 First, with reference to the flowchart of FIG. 3, an operation in a case where the clock CLK of the CPU 11 is stopped in the sleep mode will be described.
C P U 1 1がアプリ ケーシ ョ ンプログラムの実行中に例え ばキー入力待ち状態になると、 通常、 図 3に示すような割り 込み待ちファ ンク シ ョ ンのルーチンがアプリ ケ一シ ョ ンプロ グラムによってコールされる。 この割り込み待ちファ ンク シ ョ ンは、 B I O Sプログラムによって提供される ものである。 割り込み待ちフ ァ ンク シ ョ ンルーチンでは、 まず、 C P U 1 1は、 キー入力割り込みの発生の有無を判断する (ステツ プ S 1 1 ) 。 この判断処理は、 C P U 1 1に割り込み信号 I N Tが供給された時に、 C P U l 1がその割り込みの要因 を調べることによって実行される。 割り込みの要因がキー入 力割り込み要求 I R Q 1によるものか否かは、 例えば、 割り 込みコン ト ローラ 1 9のステータスレジスタをリー ドするこ とによって決定される。 キー入力割り込みが発生した時には、 C P U 1 1はキーボー ドコン トローラ (K B C) 18からキ —コー ドを読み取り (ステップ S 1 2) 、 その後、 アプリケ ーショ ンプログラムの実行に戻る。 When the CPU 11 waits for a key input during execution of an application program, for example, usually, an interrupt waiting function routine as shown in Fig. 3 is called by the application program. Is done. The function waiting for the interrupt is provided by the BIOS program. In the interrupt waiting function routine, first, the CPU 11 determines whether or not a key input interrupt has occurred (step S11). This judgment process is executed by the CPU 11 checking the cause of the interrupt when the interrupt signal INT is supplied to the CPU 11. Whether or not the interrupt is caused by the key input interrupt request IRQ1 is determined, for example, by reading the status register of the interrupt controller 19. When a key input interrupt occurs, the CPU 11 reads the key code from the keyboard controller (KBC) 18 (step S12), and then returns to the execution of the application program.
—方、 キー入力割り込みが発生しなかった場合には、 C P U 1 1は、 ス リ ープモ一 ド設定条件が成立されたこと を認識し、 ス リ ープモー ド設定のためのサブルーチンを実
行する。 こ こでは、 C P U 1 1 は、 まず、 その時の レジス 夕内容をダイ ナ ミ ッ ク R A M (D R AM) 14にセーブす る (ステ ッ プ S 1 3 ) 。 次いで、 C P U 1 1は、 " 1 " の ス リ ープモー ド識別惰報 (ク ロ ッ ク停止フラグ) をリ アルタ ィ ム ク ロ ッ ク (R T C ) のメ モ リ 1 5に格納'する (ステ ッ プ S 1 4 ) 。 こ の後、 C P U 1 1 は動作停止のための H a 1 t命令 (H L T) を実行する (ステッ プ S 1 5) 。 こ の H a l t命令は、 じ 11 1 1カ<システムバス 1 0を使用を する こ とを防止する。 On the other hand, if no key input interrupt has occurred, the CPU 11 recognizes that the sleep mode setting condition has been satisfied, and executes the subroutine for setting the sleep mode. Run. Here, the CPU 11 first saves the contents of the register at that time in the dynamic RAM (DRAM) 14 (step S13). Next, the CPU 11 stores the sleep mode identification coast information (clock stop flag) of “1” in the memory 15 of the real-time clock (RTC) (step 11). Top S14). Thereafter, the CPU 11 executes the Ha1t instruction (HLT) for stopping the operation (step S15). This Halt instruction prevents the use of the same 1111 <system bus 10.
C P U 1 1は、 H a 1 t命令を実行する と、 C P U 1 1力く 停止状態にな った こ とを通知するために、 信号 M Z I 0を "L" 、 信号 DZCを "L" 、 信号 WZRを "H" にする。 そ して、 リ スター ト されない限り、 H a 1 tの状態を維持す o When the CPU 11 executes the Ha1t instruction, the signal MZI 0 is set to “L”, the signal DZC is set to “L”, and the signal Set WZR to "H". And maintain Ha1t unless restarted o
ク ロ ッ ク制御回路 1 3は、 これら信号 ( M / I 0、 D / C、 WZR) を監視しており、 C P U l 1が HA L T命令を実行 したこ とが分かる と、 リ セ ッ ト R E S E T信号をァクティ ブ にして C P U 1 1をリ セ ッ 卜する。 リ セッ ト R E S E T信号 がアクティ ブになると、 C P U 1 1の全ての動作が終結され る。 この後、 ク ロ ッ ク制御回路 1 3は、 C P U 1 1へのク ロ ッ ク C L Kの供給を停止する。 これによつて、 C P U 1 1は ク ロ ッ ク C L Kの供給が停止されたス リ ープモー ド状態とな る。 The clock control circuit 13 monitors these signals (M / I0, D / C, WZR). When it is found that the CPU 11 has executed the HALT instruction, the clock control circuit 13 is reset. Set the RESET signal to active to reset CPU11. When the reset RESET signal becomes active, all operations of CPU11 are terminated. Thereafter, the clock control circuit 13 stops supplying the clock CLK to CPU 11. As a result, CPU 11 enters a sleep mode in which the supply of clock CLK is stopped.
この後、 ク ロ ッ ク制御回路 1 3は、 割り込みコ ン ト ローラ 1 9からのハ ー ドウヱァ割り込み要求 I R Qに応答して、 ク
ロック C L Kの供給を再開し、 その後、 約 1 m s経過後にリ セッ ト信号 R E S E Tをァクティ ブからィ ンァクティ ブに遷 移させる。 この結杲、 クロッ ク C L Kの供給が再開されてか ら約 l m s経過するまで、 リセッ ト信号 R E S E Tはァクテ イ ブに維持される。 このように、 ク ロッ ク C L Kの供給再開 から一定期間リセッ ト信号 R E S E Tをァクティ ブに維持す るの'は、 C P U 1 1の適切な動作を確実にするためである。 Thereafter, the clock control circuit 13 responds to the hardware interrupt request IRQ from the interrupt controller 19, and The supply of lock CLK is restarted, and after about 1 ms, the reset signal RESET is changed from active to inactive. As a result, the reset signal RESET is kept active until about lms has elapsed since the supply of the clock CLK was restarted. The reason why the reset signal RESET is kept active for a certain period of time after the supply of the clock CLK is restarted is to ensure the proper operation of the CPU 11.
リセッ ト信号 R E S E Tがィ ンァクティ プに遷移すると、 C P U 1 1は、 動作を開始して、 内部のレジスタを初期化し て特定番地から命令をフェ ッチする。 これにより、 第 4図の ルーチンが実行される。 この第 4図のルーチンは、 C P U 1 】 を初期状態に強制設定するための リセッ トスイ ツチが投 入された時や、 電源投入時に実行されるものと同一のル一チ ンで Φ O o When the reset signal RSET transitions to inactive, the CPU 11 starts operation, initializes internal registers, and fetches instructions from a specific address. Thereby, the routine of FIG. 4 is executed. The routine shown in Fig. 4 is executed when the reset switch for forcibly setting CPU1] to the initial state is turned on or when the power is turned on.
この第 4図のル一チンでは、 まず、 C P U 1 1は、 リアル タイムクロック (RT C) 1 5のメモリに格納されているス リ一プモー ド識別情報 (ク口ッ ク停止フラグ) の内容をチェ ックする (ステップ S 2 1 ) 。 も しスリープモー ド識別情報 (クロック停止フラグ) 力《 " 0 " ならば、 ス リープモー ドカ、 らの復帰ではなく、 電源投入またはリセッ トスィ ッチ投入に よる通常のシステム起動であるので、 C P U 1 1はブー トス トラップ処理を実行する (ステップ S 22) 。 このブ一 トス トラ ップ処理では、 周辺回路の初期設定、 およびオペレーテ ィ ングシステムの起動等が実行される。 In the routine shown in FIG. 4, the CPU 11 first sets the contents of the sleep mode identification information (mouth stop flag) stored in the real time clock (RTC) 15 memory. Is checked (step S21). If the sleep mode identification information (clock stop flag) power is “0”, the CPU starts up normally because the power is turned on or the reset switch is turned on instead of returning from sleep mode. 1 executes bootstrap processing (step S22). In this bootstrapping process, initialization of peripheral circuits, activation of an operating system, and the like are performed.
—方、 ス リ ープモー ド識別情報 (ク ロ ッ ク停止フラグ)
力く " 1 " な らば、 ス リ ープモー ドか らの復帰であるので、 C P U 1 1 は、 リ アルタイムク ロ ッ ク (R T C ) 1 5のス リ —プモー ド識別情報 (ク ロ ッ ク停止フラグ) を " 0 " に書き 替え (ステップ S 2 3 ) 、 その後、 退避したレジスタ内容を ダイナ ミ ッ ク R A M (D R AM) 1 4から内部レジス夕に口 ー ドしてそのレジスタ内容を元に戻す (ステッ プ S 24 ) 。 そ て、 C P U 1 1 は、 図 3で説明したキー入力割り込みチ エ ッ ク処理 (ステップ S 1 1 ) に移行し、 これによつてス リ ープモー ド設定前の状態に戻る。 — Sleep mode identification information (clock stop flag) If the value is "1", the CPU 11 returns from sleep mode, and the CPU 11 uses the real-time clock (RTC) 15 sleep mode identification information (clock stop). Flag) to “0” (step S23), and then the saved register contents are read from the dynamic RAM (DRAM) 14 into the internal register, and the contents of that register are used as the basis. Return (step S24). Then, the CPU 11 shifts to the key input interrupt check processing (step S11) described with reference to FIG. 3, and thereby returns to the state before the sleep mode was set.
このよ う に、 この実施例のス リ ープモー ド機能は、 C P U 1 1を リ セッ ト した状態でク ロ ッ ク C L Kを停止し、 そのク 口 ッ ク C L Kの停止によって C P U 1 1 の消費電流を低減し ている。 As described above, the sleep mode function of this embodiment stops the clock CLK while the CPU 11 is reset, and stops the clock CLK. Has been reduced.
図 5には、 以上説明したス リ ープモー ド動作の動作タイ ミ ングが示されている。 図示のよ う に、 通常モー ドからス リ ープモー ドに移行する場合には、 まず、 C P U 1 1 によ つ て H a 1 t 命令が実行され、 これに応答 して リ セ ッ ト信号 R E S E T信号がアクティ ブ " H I G H " にされ、 これによ つて C P U 1 1力《リ セ ッ ト される。 そ して、 この後、 C P U 1 1力 リ セッ ト されている状態で、 ク ロ ッ ク C L Kの供給が 停止される。 FIG. 5 shows the operation timing of the sleep mode operation described above. As shown in the figure, when shifting from the normal mode to the sleep mode, first, the Ha1t instruction is executed by the CPU 11, and in response to this, the reset signal RESET is reset. The signal is activated "high", which resets the CPU. Then, after this, the supply of the clock CLK is stopped in a state where the CPU 11 force is reset.
また、 ス リ ーブモー ドから通常モー ドに復帰する場合には には、 ハ ー ドウユア割り込み要求 I R Qに応答して、 まず、 グロ ッ ク C L Kの供給が再開 さ れる。 その後、 リ セ ッ ト R E S E T信号がイ ン ァ ク テ ィ ブに され、 これによ つ て
C P U 1 1の動作が再開される。 When returning from the sleep mode to the normal mode, the supply of the clock CLK is first restarted in response to the hardware interrupt request IRQ. After that, the reset RESET signal is made inactive, which causes The operation of the CPU 11 is resumed.
次に、 図 6を参照して、 クロッ ク制御回路 1 3の他の具体 的構成の一例を説明する。 Next, an example of another specific configuration of the clock control circuit 13 will be described with reference to FIG.
図 2のクロッ ク制御回路 1 3は、 H a 1 t命令の実行によ つて出力される信号 (MZ I 0、 DZC:、 WZR) により C P U 1 1がクロック停止可能な状態になったこと、 つまり レ スタの退避が終了したこと、 を認識したが、 この図 6の クロック制御回路 1 3 ' は、 C P U 1 1から発行される通知 データに基づいて、 C P U 1 1がクロッ ク停止可能な状態に なったことを認識する構成である。 The clock control circuit 13 in FIG. 2 indicates that the CPU 11 can be stopped by the signals (MZI0, DZC :, WZR) output by executing the Ha1t instruction. In other words, the clock control circuit 13 ′ in FIG. 6 recognizes that the saving of the register has been completed. However, the clock control circuit 13 ′ in FIG. It is a configuration that recognizes that
すなわち、 クロッ ク制御回路 1 3 は、 ゲー ト回路 1 34 の代わりに、 デコーダ 20 1 とレジスタ 202を備えている。 デコーダ 20 1は、 C P U 1 1からのァ ドレスをデコー ドし、 そのァ ドレスが所定の値の時に レジスタ 202にバス 1 0 上の所定の 1 ビッ トの通知データをセッ トする。 レジスタ 202に通知データがセッ トされると、 リセッ ト信号発生回 路 1 32によってリセッ ト R E S E T信号がアクティ ブにさ れ、 またフ リ ップフロップ 1 35力 <リセッ 卜されることによ り クロ ック C L Kの供給が停止される。 That is, the clock control circuit 13 includes a decoder 201 and a register 202 instead of the gate circuit 134. The decoder 201 decodes the address from the CPU 11 and sets a predetermined 1-bit notification data on the bus 10 to the register 202 when the address has a predetermined value. When the notification data is set in the register 202, the reset RESET signal is activated by the reset signal generation circuit 132, and the flip-flop 135 is reset. The supply of CLK is stopped.
このような構成のクロッ ク制御回路 1 3 ' を使用すれば、 C P U 1 1がたとえ H a I t命令を実行しなく ても、 C P U 1 1がレジスタ退避を終了してク 口ック停止可能状態になつ たこと、 を認識することが可能となる。 By using the clock control circuit 13 'with such a configuration, even if the CPU 11 does not execute the Ha It instruction, the CPU 11 can finish register saving and stop the clock. It becomes possible to recognize that the state has been reached.
以上説明したように、 この第 1実施例のポー夕プルコンピ ュ一タにおいては、 C P U 1 1をリセッ 卜 した状態でクロッ
ク C L Kの供給を停止しているので、 C P U 1 1がそのク ロ ッ ク C L Kの停止によって誤動作するといつた事態を防止で きる。 また、 通常のス リープモー ドのようにク ロッ ク C L K の周波数を低下させるのではなく、 ク ロ ッ ク C L Kを停止し ているので、 消費電力を大幅に低減できるようになる。 As described above, in the portable computer of the first embodiment, the CPU 11 is reset and the clock is reset. Since the supply of the clock CLK is stopped, it is possible to prevent a situation in which the CPU 11 malfunctions due to the stop of the clock CLK. In addition, since the clock CLK is stopped instead of lowering the clock CLK frequency as in the normal sleep mode, the power consumption can be greatly reduced.
さ らに、 C P U 1 1をリセッ 卜する際にはその C P U 1 1 のレジスタ内容が退避され、 この退避されたレジスタ内容は クロッ ク C L Kの供給が再開され、 リセッ トがイ ンァクイブ に設定された際に復帰される。 このため、 ク ロッ ク C L K停 止前の状態から C P U 1 1を動作開始させるこ とができ、 C P U 1 1の正常動作を確実に保証することができる。 In addition, when the CPU 11 is reset, the contents of the registers of the CPU 11 are saved, the supply of the clock CLK is restarted for the saved contents of the registers, and the reset is set to inactive. Will be restored at the time. Therefore, the operation of CPU 11 can be started from the state before the clock CLK is stopped, and the normal operation of CPU 11 can be reliably ensured.
なお、 このようなクロ ッ ク切替えシステムは、 内部発振器 を持つ C P Uのスリープモー ド機能の実現に特に適している が、 P L L回路を含む内部発振器をもたず外部ク 口 ッ クに同 期して動作する C P Uに適用しても同様して誤動作を招く こ と無く消費電力を低減できることはもちろんである。 Although such a clock switching system is particularly suitable for realizing the sleep mode function of a CPU having an internal oscillator, it does not have an internal oscillator including a PLL circuit and synchronizes with an external clock. Even if it is applied to a working CPU, the power consumption can of course be reduced without causing a malfunction.
また、 この第 1実施例では、 C P U 1 1がスリープモー ド から復帰したのかあるいはシステムの電源が投入されたのか を識別するためにスリーブモー ド識別情報を C P U 1 1によ つてソゥ トウエア的に設定したが、 例えば、 ク ロ ッ ク制御回 路 1 3内にフ リ ッフロップ等を用意し、 このフ リ ッフロップ にスリープモー ド識别情報をハ ー ドウヱァ的に設定すること も可能である。 Further, in the first embodiment, the sleeve mode identification information is software-controlled by the CPU 11 in order to identify whether the CPU 11 has returned from the sleep mode or the system has been turned on. However, for example, it is also possible to prepare a flip-flop or the like in the clock control circuit 13 and set sleep mode identification information in a hardware manner in this flip-flop.
さ らに、 ス リープモー ドの期間を長く維持するために、 ス リ一プモー ドの期間中のシステムタイマ割り込み要求 I R Q
0は、 割り込みコン トロ一ラ 1 9によってマスクする事が好 ま しい。 このようにすれば、 55 m s単位で発生されるシス テムタイマ割り込み要求 I RQ 0が禁止される。 このため、 スリープモー ドの期間を 55 m s以上に設定可能となり、 電 力消費をより低減できる。 In addition, in order to maintain the sleep mode for a long time, the system timer interrupt request IRQ during the sleep mode is required. 0 is preferably masked by the interrupt controller 19. In this way, the system timer interrupt request IRQ0 generated in units of 55 ms is prohibited. For this reason, the sleep mode period can be set to 55 ms or more, and power consumption can be further reduced.
この場合、 通常モー ドからスリープモー ドに移行する場合 の cipui 1の処理は、 第 7図のように行われる。 In this case, the processing of cipui 1 when shifting from the normal mode to the sleep mode is performed as shown in FIG.
すなわち、 この場合には、 第 3図に示したス リープモー ド 移ィ'亍のためのサブルーチンのステップ S 1 3〜 S 1 5に、 ス テツプ S 1 00、 およびステップ S 1 0 1が加えられる。 ス テツプ S 100においては、 C P ϋ 1 1は、 リアルタイムク ロック (RT C) 1 5のタイマ割り込み周期を 500 m sに セッ トする。 これは、 500 m sを示すデータをリアルタイ ムク ロッ ク ( R T C ) 1 5内の所定のレジスタに書き込む ことによって実現される。 ステップ S 1 0 1においては、 C P ϋ 1 1は、 システムタイマ 1 6のタイマ割り込みをディ セーブル、 リアルタイムクロック (RT C) 1 5のタイマ割 り込みをイネ一ブルにする。 これは、 割り込みコン トローラ ( P I C ) 1 9の割り込みマスクレジスタに所定のマスクデ 一夕をライ 卜することによって実現される。 That is, in this case, step S100 and step S101 are added to steps S13 to S15 of the subroutine for the sleep mode transfer shown in FIG. . In step S100, CP P11 sets the timer interrupt period of the real-time clock (RTC) 15 to 500 ms. This is realized by writing data indicating 500 ms to a predetermined register in the real-time clock (RTC) 15. In step S101, CP # 11 disables the timer interrupt of system timer 16 and enables the timer interrupt of real-time clock (RTC) 15. This is realized by writing a predetermined mask data into the interrupt mask register of the interrupt controller (PIC) 19.
この結果、 ス リープモー ドにおいては、 55m s単位で発 生されるシステムタイマ割り込み要求 I R Q 0が禁止され、 500 m s単位で発生される リアルタイククロッ ク (RT C) 1 5のタイマ割り込み要求 I R Q 8が許可される。 このため、 ス リープモー ドの設定期間を 55 m s以上に設定可能となり、
電力消費をより低減するこ とができ る。 As a result, in sleep mode, the system timer interrupt request IRQ 0 generated in 55 ms units is disabled, and the real-time clock (RTC) 15 timer interrupt request IRQ 8 generated in 500 ms units is disabled. Is allowed. For this reason, the sleep mode setting period can be set to 55 ms or more, Power consumption can be further reduced.
こ こで、 リ アルタイムク ロ ッ ク (R T C ) 1 5のタイマ割 り込み周期を 5 0 0 m s にセッ 卜 した理由は、 アプリケーシ ョ ンプグラムの時計機能をサポー 卜するためである。 すなわ ち、 表示画面上に時刻をデジ夕ル表示する機能を持つアブリ ケーシ ョ ンプログラムを実行している場合には、 少なく とも .1 s以内にタイマカウン トを更新するこ とが必要とされる。 このため、 こ こでは、 5 0 0 m s 単位のタイマ割り込みを 利用する こ と によ って、 ス リ ープモー ドの最大設定期間を 5 〇 0 m s に制限している。 The reason for setting the timer interrupt cycle of the real-time clock (RTC) 15 to 500 ms here is to support the clock function of the application program. In other words, if you are running an application program that has the function of displaying the time digitally on the display screen, it is necessary to update the timer count at least within .1 s. You. For this reason, the maximum setting period of the sleep mode is limited to 500 ms by using a timer interrupt in units of 500 ms.
また、 このようにシステムタイマ割り込み要求 I R Q 0を 禁止してス リ ープモー ドに移行した場合においては、 通常モ 一 ドからス リ一プモ一 ドに移行するための C P U 1 1の処理 は、 第 8図のように行われる。 Also, when the system timer interrupt request IRQ 0 is disabled and the mode shifts to the sleep mode, the processing of the CPU 11 for shifting from the normal mode to the sleep mode is performed in the following manner. This is done as shown in Figure 8.
すなわち、 この場合には、 第 4図に示したステップ S 2 3, S 24 に加え、 ステッ プ S 1 0 2が実行される。 ステップ S 1 0 2 においては、 C P U ] ] は、 システムタイマ 1 6 の夕 イ マ割り込みをィ ネーブル、 リ アノレタイ ム ク ロ ッ ク ( R T C ) 1 5のタイマ割り込みをデイ セ一ブルにする。 こ れは、 割り込みコン トローラ ( P I C ) 1 9の割り込みマス ク レジスタに所定のマスクデータをライ 卜することによって 実現される。 これによつて、 通常モー ドにおいては、 5 5 m s単位でのタイマ割り込みが有効になる。 That is, in this case, step S102 is performed in addition to steps S23 and S24 shown in FIG. In step S102, CPU]] enables the timer interrupt of the system timer 16 and disables the timer interrupt of the real-time clock (RTC) 15. This is realized by writing predetermined mask data to the interrupt mask register of the interrupt controller (PIC) 19. Thus, in the normal mode, timer interrupts in units of 55 ms are enabled.
以下、 この発明の第 2実施例を説明する。 Hereinafter, a second embodiment of the present invention will be described.
図 9には、 この発明の第 2実施例に係わるポータブルコン
ピュータのシステム構成が示されている。 この第 2実施例の ポータブルコンピュータは、 ス リ ープモー ドにおいて C P U への電源供給を停止するように構成されている。 FIG. 9 shows a portable computer according to a second embodiment of the present invention. The system configuration of the computer is shown. The portable computer according to the second embodiment is configured to stop supplying power to the CPU in the sleep mode.
すなわち、 このポータブルコンピュータは、 A C商用電源 またはコ ンビユ ータ本体に着脱自在に装着されるバッテリ によって駆動される コ ンピュータであり、 図示のように、 C P U 1 1 A、 ス ィ ッ チ回路 1 2 A、 ノぐ ス コ ン ト ロ ー ラ 1 3 A、 R 0M 14 A、 ダイナ ミ ッ ク R AM (DRAM) 1 5 A、 リ アルタイムク ロ ッ ク (R T C) 1 6 A、 キ一ボ ー ドコ ン ト ローラ ( K B C ) 1 7 A、 電源回路 18 A、 A C 電源アダプタ 1 9 A、 バッテリ 20 A、 バッ クアップ用電源 2 1 A、 クロッ ク切替え回路 22 A、 クロッ ク発振器 23 A、 プログラマブル割り込みコン トローラ ( P I C ) 24 A、 お よびシステムタイマ 25 Aを備えている。 That is, this portable computer is a computer driven by an AC commercial power supply or a battery which is detachably attached to the main body of the computer. As shown in the figure, the CPU 11A and the switch circuit 12 are connected. A, controller 13 A, R0M 14 A, dynamic RAM (DRAM) 15 A, real-time clock (RTC) 16 A, keyboard controller Controller (KBC) 17 A, power supply circuit 18 A, AC power adapter 19 A, battery 20 A, backup power supply 21 A, clock switching circuit 22 A, clock oscillator 23 A, programmable interrupt controller It has a 24 A troller (PIC) and 25 A system timer.
C P U 1 1 A このシステム全体の制御を司るものであり、 シ ステムバス 1 O bを介して周辺回路を成す各コ ンポ一 ネ ン ト、 すなわち、 R 0 M 1 4 A、 ダイ ナ ミ ッ ク R AM (D R A M) 1 5 A、 リ ア ノレタ イ ム ク ロ ッ ク (R T C ) 1 6 A、 キーボー ドコ ン ト ローラ (K B C) 1 7 A、 割り 込みコ ン ト ローラ (P I C) 24 A、 およびシステムタイマ 25 Aに接続されている。 この C P U 1 1 Aは、 例えばマイ クロプロセッサ (80486) から構成されるものであり、 高速ク口ッ クを内部で生成して動作するために、 P L L回路 を含む内部発振器 1 1 1 Aを備えている。 すなわち、 この C P U 1 1 Aは、 ク ロッ ク切替え回路 22 Aを介してクロッ
ク発振器 23 Aから供給されるク 口 ッ ク C L Kの数倍の高速 ク ロッ クを内部発振器 1 1 1 Aによって内部的に生成し、 そ れを利用して高速動作する構成である。 CPU 11A Controls the entire system and controls the components that make up the peripheral circuits via the system bus 1Ob, i.e., R0M14A, dynamic 15 A RAM (DRAM), 16 A real-time clock (RTC), 17 A keyboard controller (KBC), 24 A interrupt controller (PIC), and Connected to system timer 25A. This CPU 11A is composed of, for example, a microprocessor (80486) and has an internal oscillator 11A including a PLL circuit to generate and operate a high-speed chip internally. ing. In other words, the CPU 11A receives the clock via the clock switching circuit 22A. In this configuration, a high-speed clock several times higher than the clock CLK supplied from the clock oscillator 23A is internally generated by the internal oscillator 11A, and high-speed operation is performed by using the generated clock.
また、 C P U 1 1 Aは、 実行中のアプリ ケー シ ョ ンプロ グラムによってコールされる B I 0 S ( B asic I nput Output S ystem)プログラムの実行により、 ス リーブモー ド 設定'条件の設立の有無を判断し、 条件成立時には、 C P U 1 1 A内の各レジスタのデータの退避、 ス リ一プモー ドへ移 行することを示すス リ 一プモ一 ド識別フラグの設定、 および H a l t命令の実行を順次行う。 ス リ ープモー ド設定条件は、 例えば、 一定期間以上ォペレ一タによるキー入力操作が行な われなかつた場合等に成立する。 In addition, the CPU 11A determines whether or not a sleep mode setting condition has been established by executing a BI 0 S (Basic Input Output System) program called by the running application program. When the condition is satisfied, the CPU sequentially saves the data of each register in the CPU 11A, sets the sleep mode identification flag indicating that the mode is shifted to sleep mode, and executes the Halt instruction. Do. The sleep mode setting condition is satisfied, for example, when a key input operation by an operator has not been performed for a certain period of time.
C P U 1 1 Aのレジスタのデータは、 ダイナ ミ ッ ク RAM (D RAM) 1 5 Aに退避される。 また、 ス リ ープモー ド識 別フラグは、 リアルタイムク ロ ッ ク ( R T C ) 1 6 A内部の メモ リ に格納される。 The data of the CPU11A register is saved to the dynamic RAM (DRAM) 15A. The sleep mode identification flag is stored in a memory inside the real-time clock (RTC) 16A.
C P U 1 1 Aがプログラムの実行やバスアクセスを停止す るための H a 1 t命令を実行すると、 C P U 1 1 Aが停止状 態に設定されたことを通知するために、 C P U 1 1 Aは、 信 号 M/ I 0を "L" レベル、 信号 DZCを レベル、 信 号 WZRを "H" レベルに設定する。 こ こで、 前述したよう に、 信号 Mノ I 0はメモリ と入出力装置のどちらをアクセス するかを示すものであり、 信号 D Cはデータ とコマン ドの どちらを出力するかを示すものであり、 信号 WZRは書き込 みと読み出しのどちらを行うかを示すものである。
クロック発振器 22 Aは、 C P U 1 1 Aに供給するクロッ ク C L Kと して例えば 3 2 MHまたは 1 6MH Zのクロッ クを発生する。 このクロ ッ ク発振器 2 2 Aからのク ロッ ク C LKは、 クロック切替え回路 22 Aに送られる。 クロック 切替え回路 22 Aは、 C P ϋ 1 1 Aに対してクロッ ク C L K または GNDレベル出力をその C P U 1 1 Aの動作クロック と ΰて供給する。 When the CPU 11A executes the Ha1t instruction to stop program execution and bus access, the CPU 11A notifies the CPU 11A that it has been set to the halt state. Set signal M / I0 to "L" level, signal DZC to level, and signal WZR to "H" level. Here, as described above, the signal M0 indicates whether to access the memory or the input / output device, and the signal DC indicates whether to output the data or the command. The signal WZR indicates whether to perform writing or reading. The clock oscillator 22A generates, for example, a 32 MHz or 16 MHz clock as the clock CLK supplied to the CPU 11A. The clock CLK from the clock oscillator 22A is sent to the clock switching circuit 22A. The clock switching circuit 22A supplies a clock CLK or GND level output to the CP # 11A as the CPU 11A operation clock.
バスコ ン ト ローラ 1 3 Αは、 C P Uバス (ローカルバス) 1 0 aとシステムバス 1 0 bとの接続ノ分離を制御すると共 に、 C P U 1 1 Aに対するリセッ ト信号 R E S E Tと割り込 み信号 I NTの供給、 およびクロック C L Kの供給、 並びに C P U 1 1 Aへの電源供給を制御する。 The bus controller 13 制 御 controls the connection and disconnection between the CPU bus (local bus) 10 a and the system bus 10 b, as well as the reset signal RESET and the interrupt signal I for the CPU 11 A. Controls supply of NT, supply of clock CLK, and supply of power to CPU 11A.
このバスコ ン ト ローラ 1 3 Aは、 通常は C P U 1 1 Aを 動作させるためにスィ ツチ回路 1 2 Aをオンにして C P U 1 1 Aに電源電圧 V c cを供耠すると共に、 ク ロ ッ ク切替 え回路 22Aを制御して C P U l 1 Aにクロッ ク C LKを供 給する。 しかし、 C P U 1 1 Aをス リープモー ドに設定する 時には、 バスコン トローラ 13 Aは、 そのクロッ ク C L Kの 供給を停止すると共に、 電源電圧 V c cの供給も停止する。 また、 このようにクロック C L Kおよび電源電圧 V c cの供 給を停止する際には、 バスコ ン トローラ 1 3 Aは、 その停止 に先立つてリセッ ト信号 RE S E Tをアクティ ブにし、 これ によって C P U 1 1 Aをリ セ ッ トする。 このように C P U 1 1 Aをリセッ ト状態にしてからクロック C L Kおよび電源 電圧 V c cの供給を停止する理由は、 クロック C L Kの供給
停止によるク ロ ッ ク位相のずれや電源遮断によって、 C P U 1 1 Aが誤動作するのを防止するためである。 Normally, the bus controller 13A turns on the switch circuit 12A to operate the CPU 11A, supplies the power supply voltage Vcc to the CPU 11A, and controls the clock. Controls the switching circuit 22A and supplies the clock CLK to the CPU 11A. However, when the CPU 11A is set to the sleep mode, the bus controller 13A stops supplying the clock CLK and also stops supplying the power supply voltage Vcc. When the supply of the clock CLK and the power supply voltage Vcc is stopped in this way, the bus controller 13A activates the reset signal RESET prior to the stop, and thereby the CPU 11 Reset A. The reason for stopping the supply of the clock CLK and the power supply voltage Vcc after resetting the CPU 11A in this way is that the supply of the clock CLK This is to prevent the CPU 11A from malfunctioning due to a clock phase shift due to stoppage or power cutoff.
さらに、 このよ うにク ロッ ク C L Kおよび電源電圧 V c c の供給を停止する際には、 バス コ ン ト ローラ 1· 3 Aは、 C P Uバス 1 0 aと システムバス 1 O bとを切り離し、 これ によって、 システムバス 1 O bに接続されている各種周辺回 路から C P U 1 1 Aへの無駄な電流の流れ込みを防止するこ とができる。 Further, when the supply of the clock CLK and the power supply voltage Vcc is stopped in this way, the bus controller 1.3A disconnects the CPU bus 10a from the system bus 10Ob, and As a result, it is possible to prevent unnecessary current from flowing into the CPU 11A from various peripheral circuits connected to the system bus 1Ob.
バス コ ン トロ一ラ 1 3 Aは、 C P U 1 1 Aがス リ ープモー ドに移行可能な状態になったことを、 C P U 1 1 Aからのバ スステータス信号 MZ I 0、 DZC、 W/Rによって認識す 0 The bus controller 13A indicates that the CPU 11A is ready for transition to sleep mode, and the bus status signals MZ I0, DZC, W / R from the CPU 11A. Recognize by 0
すなわち、 スリ ープモー ドに移行可能な状態になると、 前 述したよう に C P U 1 1 Aは H a 1 t命令を実行し、 信号 MZ I Oを レベル、 信号 D / Cを " L " レベル、 信号 WZRを レベルにする。 このため、 バスコ ン ト ローラ 1 3 Aは、 これら信号の レベルを検出することによって、 C P U 1 1 Aがスリープモー ドに移行可能な状態になったこ とを認識できる。 That is, when it becomes possible to shift to the sleep mode, as described above, the CPU 11A executes the Ha1t instruction, sets the signal MZIO to the level, sets the signal D / C to the “L” level, and sets the signal WZR to the level. To the level. Therefore, by detecting the levels of these signals, the bus controller 13A can recognize that the CPU 11A is in a state in which it can enter the sleep mode.
また、 バス コ ン ト ローラ 1 3 Aは、 ス リープモー ド期間中 (クロッ ク C L Kおよび電源電圧 V c cの供給が停止されて いる) に割り込みコ ン トローラ (P I C) 24 Aからハー ド ウェア割り込みの要求 I R Qを受け取ると、 C P U 1 1 Aを ス リープモー ドから通常の動作モー ドに復帰させるため.に、 電源電圧 V c cおよびクロ ッ ク C L Kの供給を再開すると共
に、 リセッ ト信号 R E S E Tをァクティ プからィ ンァクティ ブに遷移させる。 また、 この後、 バスコン 卜ローラ 13 Aは、 C P U 1 1 Aに対して割り込み信号 I NTを供給する。 The bus controller 13A sends a hardware interrupt from the interrupt controller (PIC) 24A during the sleep mode (the supply of clock CLK and the power supply voltage Vcc is stopped). Upon receiving the requested IRQ, restart the supply of power supply voltage Vcc and clock CLK to return CPU 11A from sleep mode to normal operation mode. Next, the reset signal RESET is changed from active to inactive. Thereafter, the bus controller 13A supplies an interrupt signal INT to the CPU 11A.
R 0M 14Aには、 キー入力待ちファンク ショ ンサブルー チン等の B I O S (B asic I nput Output S ystem)プロ グラムが格納されている。 ダイナミ ッ ク RAM (DRAM) 1 5 Aは C P U 1 1 Aによつて実行されるアプリ ケーショ ン プログラム等を格納するためのものであり、 スリープモー ド への移行時には、 このダイナ ミ ッ ク R A M (D R AM) 1 5 Aには C P U 1 1 Aのレジスタ内容が退避される。 The R0M14A stores a BIOS (Basic Input Output System) program such as a function subroutine waiting for key input. The dynamic RAM (DRAM) 15A is for storing an application program executed by the CPU 11A and the like, and at the time of transition to the sleep mode, the dynamic RAM (DRAM) 15A is used. (DRAM) 15 A saves the contents of the CPU 11 A register.
リアルタイムクロッ ク (RT C) 1 6 Aは、 時計機能や力 レンダ機能を実現するためのモジユールであり、 そのメモリ には電源遮断時にもその記億内容が消失されないように、 バ ックアツプ用電源 1 7 Aが常時供給されている。 この リアル タイムクロック (RT C) 1 6 Aのメモリには、 前述したス リ一プモー ド識別フラグが格納される。 The real-time clock (RTC) 16 A is a module for realizing a clock function and a power render function. Its power is stored in its memory so that its memory contents will not be lost even when the power is turned off. 7 A is always supplied. The memory of the real time clock (RTC) 16 A stores the sleep mode identification flag described above.
このス リープモー ド識別フラグは、 スリ一プモ一 ドから復 帰か否かを識別するために使用される。 すなわち、 リセッ ト 信号 RE S ETがァクティ ブステ一 トカ、らィ ンァクティ ブス テー トに遷移したとき、 C P U 1 1 Aは内部状態の初期化を 実行する。 この場合、 通常の電源投入時にはブー トス トラッ プ処理を行うだけで退避されているレジスタ内容を復帰する 必要はないが、 スリープモー ドから復帰した際にはレジスタ 内容を C P U 1 1 Aに復帰する必要がある。 こ'のため、 C P U 1 1 Aは、 リセッ ト信号 RE S E Tがアクティ ブステ
一トからィ ンァクティ ブステ一 卜に遷移するこ とによって動 作を再開した時、 まず、 リ アルタ イ ムク ロ ッ ク ( R T C )This sleep mode identification flag is used to identify whether or not to return from the sleep mode. That is, when the reset signal RESET transitions to the active state or the active state, the CPU 11A executes the initialization of the internal state. In this case, it is not necessary to restore the saved register contents just by performing the bootstrap processing at the time of normal power-on, but when returning from the sleep mode, the register contents are restored to the CPU 11A. There is a need. As a result, the CPU 11A sets the reset signal RESET to the active state. When operation is resumed by transitioning from active state to reactive state, the real-time clock (RTC)
1 6 Aのス リ ープモー ド識別フラグをチェ ッ ク し、 これによ つ ス リープモー ドからの復帰であるか否かを判別する。 また、 リアルタイムク ロッ ク ( R T C ) 1 6 Aは、 例えば 500 m sの周期で定期的にタイマ割り込み要求 I R Q 8を 発生'する。 このタイマ割り込み要求 I R Q 8は、 割り込みコ ン トローラ (P I C) 24 Aに供給される。 Check the sleep mode identification flag of 16 A to judge whether or not it is the return from sleep mode. Also, the real-time clock (RTC) 16 A periodically generates a timer interrupt request IRQ8 at a period of, for example, 500 ms. This timer interrupt request IRQ8 is supplied to the interrupt controller (PIC) 24A.
キーボー ドコ ン ト ローラ (K B C) 1 7 Aは、 図示しない キーボー ドからのキー入力がある と、 C P U 1 1 Aにキー入 力割り込み要求 I R Q 1をアクティ ブにする。 このキー入力 割り込み要求 I R Q 1は、 割り込みコン ト ロ一ラ (P I C) 24 Aに供給される。 The keyboard controller (KBC) 17 A activates a key input interrupt request IRQ 1 to CPU 11 A when a key is input from a keyboard (not shown). This key input interrupt request IRQ1 is supplied to an interrupt controller (PIC) 24A.
システムタイマ 25 Aは、 例えば 55 m sの周期で定期的 にタイマ割り込み要求 I R Q 0を発生するタイマである。 こ のタイマ割り込み要求 I R Q 0は、 割り込みコン ト ローラ (P I C) 24 Aに供給される。 The system timer 25A is a timer that periodically generates a timer interrupt request IRQ0 at a period of, for example, 55 ms. This timer interrupt request IRQ0 is supplied to the interrupt controller (PIC) 24A.
割り込みコ ン ト ローラ (P I C) 24 Aは、 ハー ドウェア 割り込み要求 I R Qをバス コ ン トローラ 1 3 Aに供給する。 すなわち、 割り込みコ ン ト ローラ (P I C) 24 Aは、 タイ マ割り込み要求 I R Q 0、 キー入力割り込み要求 I R Q 1、 タイマ割り込み要求 I R Q 8のいずれかを受信した時、 ハ ー ドウヱァ割り込み要求 I R Qを発生し、 それをバス コ ン トロ ー ラ 1 3 Aに供給する。 この場合、 タ イ マ割り込み要求 I R Q 0とタイマ割り込み要求 I R Q 8の一方は、 割り込み
コン トローラ ( P I C ) 24 A内の割り込みマスク レジスタ によって選択的にマスク可能である。 The interrupt controller (PIC) 24A supplies a hardware interrupt request IRQ to the bus controller 13A. That is, the interrupt controller (PIC) 24A generates a hardware interrupt request IRQ when it receives any of the timer interrupt request IRQ0, the key input interrupt request IRQ1, and the timer interrupt request IRQ8. , And supply it to the bus controller 13A. In this case, one of timer interrupt request IRQ 0 and timer interrupt request IRQ 8 It can be selectively masked by the interrupt mask register in the controller (PIC) 24A.
電源回路 1 8 Aは、 D C— D Cコ ンバータを含んでいる。 この D C — D Cコンバータは、 A C商用電源を D C電源に変 換する A C電源アダプタ 1 9 Aからの D C電源電圧またはバ ッテリ 2 0からの D C電源電圧を受け、 それを所望の D C電 源電圧 V c cに変換する。 The power supply circuit 18A includes a DC-DC converter. This DC-to-DC converter receives the DC power supply voltage from the AC power adapter 19 A or the battery power supply 20 that converts AC commercial power to DC power, and converts it to the desired DC power supply voltage V Convert to cc.
第 1 0図には、 バスコン ト ローラ 1 3 Aの具体的構成の一 例が示されている。 このバスコ ン トローラ 1 3 Aは、 図示の よ う に、 電源切替え回路 1 3 1 A、 リ セッ 卜信号発生回路 1 3 2 A、 割り込み信号発生回路 1 3 3 A、 R— Sフ リ ップ フロ ップ 1 3 5 A、 バス接銃 Z分離回路 1 3 6 Aによつて構 成されている。 FIG. 10 shows an example of a specific configuration of the bus controller 13A. As shown in the figure, the bus controller 13A has a power switching circuit 13A, a reset signal generating circuit 13A, an interrupt signal generating circuit 13A, an RS flip-flop. It is composed of a flop 135A and a bus gun Z separation circuit 135A.
電源切替え回路 1 3 1 Aは、 スィ ッチ回路 1 2 Aをオン Z オフ制御して C P U l 1 Aへの電源 V c cの供給を制御する ためのものであり、 フ リ ップフロ ップ 1 3 5 Aカ<リセッ 卜 さ れた時には、 スィ ッチ信号 S W 1を " H " レベルにしてス イ ッチ回路 1 2 Aをオフ させる。 一方、 フ リ ッ プフロ ッ プ 1 3 5 Aがセッ 卜された時には、 電源切替え回路 1 3 1 A は、 スィ ッチ信号 S W 1を " L" レベルにしてスィ ッチ回路 1 2 Aをォンさせる。 The power supply switching circuit 1 3 1 A is for controlling the supply of the power supply Vcc to the CPU 11 A by controlling the switching circuit 12 A on and off, and the flip-flop 13 When 5A is reset, switch signal SW1 is set to "H" level to turn off switch circuit 12A. On the other hand, when the flip-flop 1335A is set, the power supply switching circuit 1331A sets the switch signal SW1 to "L" level and turns off the switch circuit 12A. In
また、 フ リ ップフロ ップ 1 3 5 Aの出力は、 制御信号 S W 2としてクロッ ク切替え回路 2 2 Aに供給される。 クロッ ク 切替え回路 2 2 Aは、 フ リ ップフロ ッ プ 1 3 5 A力 リセ.'グ ト された時には C P U 1 1 Aへのク 口ッ ク C L Kの供給を停止
し、 フ リ ップフロ ップ 1 35 Aがセッ 卜 された時にはク ロ ッ ク C L Kの供給を再開する。 The output of the flip-flop 135 A is supplied as a control signal SW 2 to the clock switching circuit 22 A. The clock switching circuit 22 A resets the flip-flop 13 5 A and stops the supply of the clock CLK to the CPU 11 A when it is switched off. Then, when flip-flop 135A is set, the supply of clock CLK is restarted.
ゲー ト回路 1 34 Aは、 信号 M Z I ◦、 D Z C、 W / Rが それぞれ "L" レベル、 "L" レベル、 "H" レベルに設定 されたこと、 つま り C P U 1 1 Aが H a 1 t命令を実行しこ とを認識した時、 フ リ ップフロップ 1 3 5 Aをリセッ トする。 また、 フ リ ップフロ ップ 1 3 5 Aのセッ トは、 割り込みコ ン トロ一ラ ( P I C ) 24 Aからの割り込み要求 I R Qによつ て行なわれる。 The gate circuit 134A has the signals MZI ◦, DZC, and W / R set to “L” level, “L” level, and “H” level, respectively. Resets flip-flop 1 35 A when it recognizes that the instruction has been executed. The flip-flop 135A is set by an interrupt request IRQ from an interrupt controller (PIC) 24A.
リ セ ッ ト信号発生回路 1 3 2 Aは、 フ リ ッ プフ ロ ッ プ 1 3 5 Aを リ セ ッ トするためのゲー ト回路 1 34 Aの出力 " 1 " に応答し、 リセッ ト信号 R E S E Tをアクティ ブにす る。 また、 リセッ ト信号発生回路 1 32 Aは、 割り込み要求 I R Qに応答してリセッ ト信号 R E S E Tをィ ンァクティ ブ に設定する。 割り込み信号発生回路 1 33 Aは、 割り込み要 求 I R Qに応答して割り込み信号 I N Tを発生する。 The reset signal generator 1332A responds to the output "1" of the gate circuit 134A for resetting the flip-flop 1335A and resets the reset signal. Activate RESET. The reset signal generating circuit 132A sets the reset signal RSET to inactive in response to the interrupt request IRQ. The interrupt signal generating circuit 133A generates an interrupt signal I INT in response to the interrupt request I RQ.
バス接続 Z分離回路 1 36 Aは C P Uバス 1 0 a と シス テムバス 1 0 b間の接続/分離を行うためのものであり、 C P U 1 1 Aの電源遮断時に周辺回路から C P U 1 1 Aに電 流が流れ込まないように、 フ リ ップフロ ップ 1 3 5 A力くリセ ッ 卜された時に C P Uバス 1 0 aとシステムバス 1 0 b間を 分離する。 この分離状態では、 C P Uバス 1 0 aがシステム ノ<ス 1 0 bから分離されると共に、 C P U 1 1 Aに槃がって いる C P Uバス 1 0 a力' G NDレベルに固定される。 この様 な C P U 1 1への無駄な電流の流れ込み防止は、 C P U
1 1 Aの消費電流を大幅に低減する。 また、 実際には、 C P Uバス 1 0 aのみならず、 C P U 1 1 Aに繋がるすべて の信号線について GNDレベルに固定することが好ま しい。 The bus connection Z separation circuit 136 A is used to connect / separate the CPU bus 10 a and the system bus 10 b.When the power supply to the CPU 11 A is cut off, the peripheral circuit supplies power to the CPU 11 A. Separate the CPU bus 10a and the system bus 10b when the flip-flop 13 35 A is forced to prevent the flow. In this separated state, the CPU bus 10a is separated from the system node 10b, and the CPU bus 10a residing on the CPU 11A is fixed at the GND level. The prevention of wasteful current flow into the CPU 11 Significantly reduces current consumption of 11 A. In practice, it is preferable to fix not only the CPU bus 10a but also all signal lines connected to the CPU 11A to the GND level.
このように構成されバスコ ン トロ一ラ 1 3 Aにおいては、 信号 MZ I O、 DZC、 WZRがそれぞれ レベル、 In the bus controller 13A configured as described above, the signals MZIO, DZC, and WZR are level,
" L " レベル、 "H" レベルに設定された事が検出される と、' ゲー ト回路 1 34の出力 " 1 " に応答してリセッ ト信 号 R E S E Tがァクティ ブ状態に設定される。 またフ リ ッ プフロ ップ 1 35 Aがリセッ 卜 されることによってク ロッ ク C LKを停止するための制御信号 SW2が発生されると共に、 電源切替え回路 13 1 Aによって電源スィ ツチ回路 1 2 Aを オフするための制御信号 SW 1が発生される。 When the “L” level and “H” level are detected, the reset signal RSET is set to an active state in response to the output “1” of the gate circuit 134. Further, when the flip-flop 135A is reset, a control signal SW2 for stopping the clock CLK is generated, and the power switch circuit 13A is used for the power switch circuit 12A. A control signal SW1 for turning off the switch is generated.
この状態で、 割り込み要求 ( I R Q) が入力されると、 フ リ ップフロ ップ 1 35 Aがセッ ト されてク ロ ッ ク C L Kの供 耠を再開するための制御信号 s W 2が発生され、 また電源ス ィ ツチ回路 1 2Aをオンするための制御信号 S W 1が電源切 替え回路 1 31 Aから発生される。 また、 電源スィ ッチ回路 1 2Aをオンしてから一定時間 (例えば 1 m s ) 経過後に、 リセッ ト信号 R E S E Tがイ ンアクティ ブに設定される。 そ して、 割り込み信号発生回路 1 3 3 Aから、 割り込み信号 I N Tが発生される。 In this state, when an interrupt request (IRQ) is input, flip-flop 135A is set, and a control signal sW2 for restarting clock CLK supply is generated. Further, a control signal SW1 for turning on the power switch circuit 12A is generated from the power switch circuit 131A. Also, after a certain time (for example, 1 ms) has elapsed since the power switch circuit 12A was turned on, the reset signal RSET is set to inactive. Then, an interrupt signal INT is generated from the interrupt signal generating circuit 133A.
次に、 第 1 1図乃至第 1 3図を参照して、 図 9のポータブ ノレコ ンピュータにおけるス リ ーブモー ドへの移行動作とその スリープモー ドからの復帰動作について説明する。 Next, with reference to FIGS. 11 to 13, a description will be given of a transition operation to the sleep mode and a return operation from the sleep mode in the portable computer shown in FIG.
まず、 第 1 1図のフ ロ ーチャ ー トを参照して、 C P U
1 1 Aの消費電流を低減するために、 ス リ ープモー ドに移行 する場合の動作について説明する。 First, referring to the flowchart in Fig. 11, The operation when switching to sleep mode to reduce the current consumption of 11 A is described.
C P U 1 1 Aがアプリ ケーシ ョ ンプログラムの実行中に例 えばキー入力待ち状態になると、 通常、 第 1 1図に示すよう な B I 0 Sによる割り込み待ちファ ンク ショ ンのルーチン力く アプリ ケ一シ ョ ンプログラムによってコールされる。 この割 り込み待ちフ ァ ンク シ ョ ンは、 B I O Sプログラムによって 提供される ものである。 When the CPU 11A enters the state of waiting for a key input during the execution of an application program, for example, the routine of a function waiting for an interrupt by BI0S as shown in FIG. 11 is usually used. Called by the show program. The function waiting for the interrupt is provided by the BIOS program.
割り込み待ちフ ァ ンク シ ョ ンルーチ ンでは、 まず、 C P U 1 1 Aは、 キー入力割り込みの発生の有無を判断する (ステ ッ プ S 1 1 — 1 ) 。 この判断処理は、 C P U 1 1 Aに割り込 み信号 I N Tが供給された時に、 C P U 1 1 Aがその割り込 みの要因を調べることによって実行される。 割り込みの要因 がキー入力割り込み要求 I R Q 1 によるものか否かは、 例え ば、 割り込みコ ン ト ローラ 24 Aのステータス レジスタを リ ー ドする こ とによ って決定される。 キー入力割り込みが 発生した時には、 C P U 1 1 Aはキーボー ドコ ン ト ローラ ( K B C ) 1 1 7 Aからキーコー ドを読み取り (ステッ プ S 1 2 - 1 ) 、 その後、 アプリケーシ ョ ンプログラムの実行 に戻る。 In the interrupt-waiting function routine, the CPU 11A first determines whether or not a key input interrupt has occurred (step S11-1). This determination process is performed by the CPU 11A examining the cause of the interrupt when the interrupt signal INT is supplied to the CPU 11A. Whether or not the interrupt is caused by the key input interrupt request IRQ1 is determined, for example, by reading the status register of the interrupt controller 24A. When a key input interrupt occurs, the CPU 11A reads the key code from the keyboard controller (KBC) 117A (step S122-1), and then returns to the execution of the application program. .
—方、 キー入力割り込みが一定時間発生しなかった場合に は、 C P U 1 1 Aは、 ス リ一プモ— ド設定条件が成立された ことを認識し、 ス リ ープモー ド設定のためのサブルーチンを 実行する。 こ こでは、 C P U 1 1 Aは、 まず、 その時のレジ スタのデータをダイナ ミ ッ ク R AM (D R A M) 1 5 Aにセ
ーブする (ステップ S 1 3 — 1 ) 。 次いで、 C P U 1 1 Aは、 " 1 " のス リ ープモ一 ド識別情報をリ アルタイ ムク ロ ッ ク ( R T C ) 1 6 Aに格納する (ステッ プ S 1 4 — 1 ) 。 こ の後、 C P U 1 1 Aは動作停止のための H a 1 t命令を実行 する (ステップ S 1 5 — 1 ) 。 この H a I t命令は、 C P U 1 1 Aがシステムバス 1 0を使用をすることを防止する。 On the other hand, if the key input interrupt has not occurred for a certain period of time, the CPU 11A recognizes that the sleep mode setting condition has been satisfied, and executes a subroutine for setting the sleep mode. Execute. Here, the CPU 11A first stores the register data at that time in the dynamic RAM (DRAM) 15A. (Step S 13-1). Next, the CPU 11A stores the sleep mode identification information of "1" in the real-time clock (RTC) 16A (step S14-1). Thereafter, the CPU 11A executes the Ha1t instruction for stopping the operation (step S15-1). This Ha It instruction prevents the CPU 11A from using the system bus 10.
C P U 1 1 Aは、 H a 1 t 命令を実行する と、 C P U 1 1 Aが停止状態にな ったこ とを通知するために、 信号 MZ I 0を 、 信号 DZ Cを " L " 、 信号 WZRを "H" にする。 そして、 リ スター トされない限り、 H a 1 t の状態 を維持する。 When the CPU 11A executes the Ha1t instruction, the signal MZ I0, the signal DZC is set to "L", and the signal WZR are output to notify that the CPU 11A has stopped. To "H". Then, the state of Ha1t is maintained unless it is restarted.
バス コ ン ト ロ一ラ 1 3 Aは、 これら信号 (MZ I O、 Dノ C W R) を監視しており、 C P U 】 1 Aが H a 1 t 命令を実行したことが分かると、 リセッ ト R E S E T信号を アクティ ブにして C P U 1 ] Aをリセッ トする。 次に、 ク ロ ック C L Kの供給を停止し、 そして電源電圧 V c c の供給を 停止する。 さ らに、 バス コ ン 卜 ローラ 1 3 Aは、 C P Uバ ス 1 ϋ aをシステムバス 1 O bから切り離すと共にそれを G N D レベルに固定し、 周辺回路から C P U 1 1 Aへの電流 の流れ込みを防止する。 このようにして、 C P U 1 1 Aは電 源電圧 V c c供給が停止されたスリープモー ド状態となる。 The bus controller 13A monitors these signals (MZ IO, DWR CWR), and when it is found that the CPU 1A has executed the Ha1t instruction, the reset RESET signal Activate and reset CPU 1] A. Next, the supply of the clock CLK is stopped, and the supply of the power supply voltage Vcc is stopped. In addition, the bus controller 13A disconnects the CPU bus 1ϋa from the system bus 1Ob, fixes it to the GND level, and allows the current to flow from peripheral circuits to the CPU 11A. To prevent. In this way, CPU 11 A enters the sleep mode in which the supply of power supply voltage V cc is stopped.
この後、 バスコ ン ト ローラ 1 3 Aは、 割り込みコ ン ト ロー ラ 1 9からのハー ドウエア割り込み要求 I R Qに応答して、 C P U 1 1 Aへの電源電圧 V c cの供給を再開し、 次いでク ロ ッ ク C L Kの供給を再開し、 この後、 C P Uバス 1 0 aを
システムバス 1 ϋ bに接続する。 Thereafter, the bus controller 13A resumes the supply of the power supply voltage Vcc to the CPU 11A in response to the hardware interrupt request IRQ from the interrupt controller 19, and then restarts the clock. Lock CLK supply is resumed, and after that, CPU bus 10a is Connect to system bus 1 ϋ b.
以上の処理が終了してから、 約 1 m s ウェイ ト後、 パス コ ン ト ロ一ラ 1 3 Aは、 リ セッ ト信号 R E S E Tをアクティ ブ ステー 卜からィ ンァクティ ブステー 卜に遷移させる。 After a lapse of about 1 ms after the above processing is completed, the pass controller 13A causes the reset signal REST to transition from the active state to the inactive state.
リ セッ ト信号 R E S E Tがィ ンァクティ ブに遷移する と、 C P U 1 1 Aは、 動作を開始して、 内部レジスタを初期化し て特定番地から命令をフ ヱ ツ チする。 これによ り、 第 1 2 図のルーチ ンが実行される。 こ の第 1 2図のルーチ ンは、 C P U 1 】 Aを初期状態に強制設定するための リ セ ッ トスィ ツチが投入された時や、 電源投入時に実行される ものと同一 のルーチンである。 When the reset signal RESET transitions to inactive, the CPU 11A starts operation, initializes internal registers, and fetches an instruction from a specific address. As a result, the routine shown in FIG. 12 is executed. The routine in FIG. 12 is the same routine that is executed when a reset switch for forcibly setting CPU 1] A to the initial state is turned on or when the power is turned on.
この第 1 2図のルーチンでは、 まず、 C P U 1 1 Aは、 リ アルタ イ ムク ロ ッ ク ( R T C ) 1 6 Aに格納されているス リ ープモー ド識別フ ラ グの内容をチヱ ッ クする (ステ ッ プ S 2 1 — 1 ) 。 ス リ ープモー ド識別フラグが " 0 " の場合に は、 ス リ ープモー ドからの復帰ではなく 、 システムの電源投 入またはリ セッ 卜スィ ッチの投入による通常のシステム起動 であるので、 C P U 1 1 Aはブー ト ス トラ ップ処理を実行す る (ステッ プ S 2 2— 】 ) 。 In the routine shown in FIG. 12, first, the CPU 11A checks the contents of the sleep mode identification flag stored in the real-time clock (RTC) 16A. (Step S21-1). If the sleep mode identification flag is "0", the CPU 1 does not return from sleep mode, but starts the system normally by turning on the system power or turning on the reset switch. 1A executes the bootstrap process (step S22—).
—方、 ス リ ープモー ド識別フラグが " 1 " の場合にはス リ —プモー ドからの復帰であるので、 C P U 1 1 Aは、 リ アル タ イ ム ク ロ ッ ク (R T C ) 1 6 Aのス リ ープモー ド識別フラ グを " 0 " に書き替え (ステッ プ S 2 3 - 1 ) 、 その後、 退 避 し た レ ジ ス タ 内容をダイ ナ ミ ッ ク R A M ( D R A M) 1 5 Aから ロー ド して レ ジス タ内容を元に戻す (ステッ プ
S 24 - 1 ) o そして、 C P U 1 1 Aは、 ス リープモー ド設 定前の状態に戻り、 割り込み信号 I NTに対応する所定の割 り込み処理を実行する。 On the other hand, if the sleep mode identification flag is "1", the CPU is returning from sleep mode. Therefore, the CPU 11A uses the real-time clock (RTC) 16A. The sleep mode identification flag is rewritten to “0” (step S23-1), and the saved register contents are then transferred from dynamic RAM (DRAM) 15A. Load and restore register contents (Step S24-1) o Then, the CPU 11A returns to the state before the sleep mode was set, and executes a predetermined interrupt process corresponding to the interrupt signal INT.
このように、 この実施例のス リープモー ド機能は、 C P U 1 1 Aをリセッ ト した状態でその C P U 1 1 Aへの電源電圧 V c cの供給を停止し、 その電源 V c cの供給停止によつて C P U 1 1 Aの消費電流を低減している。 As described above, the sleep mode function of this embodiment stops supply of the power supply voltage Vcc to the CPU 11A while the CPU 11A is reset, and stops the supply of the power supply Vcc. This reduces the current consumption of the CPU 11A.
第 1 3図には、 以上説明したスリープモー ド動作の動作夕 ィ ミ ングが示されている。 図示のように、 通常モー ドから ス リープモー ドに移行する際には、 C P U 1 1 Aによって H a l t命令が実行された後、 リセッ ト R E S E T信号がァ クティ ブにされ、 これによつて C P U 1 1 Aをリセッ ト した 状態でクロック C L Kが停止され、 そして C P U 1 1 Aへの 電源 V c cの供給も停止される。 FIG. 13 shows the operation timing of the sleep mode operation described above. As shown in the figure, when transitioning from the normal mode to the sleep mode, the CPU 11A executes the Halt instruction and then activates the reset RESET signal. With the 1 A reset, the clock CLK is stopped, and the supply of the power supply Vcc to the CPU 11 A is also stopped.
また、 スリープモー ドから通常モ一 ドに復帰する際には、 ハ ー ドウ ア割り込み要求 ( I RQ) が発生された後、 まず、 C P U 1 1 Aへの電源電圧 V c cがオンされて、 クロッ ク C L Kの供給が再開され、 その後リセッ ト信号 R E S E T力く イ ンアクティ ブにされ、 これによつて C P U 1 1 Aの動作が 再開される。 When returning from the sleep mode to the normal mode, after a hardware interrupt request (IRQ) is generated, first, the power supply voltage V cc to the CPU 11A is turned on. The clock CLK supply is restarted, and then the reset signal RESET is deactivated, thereby restarting the CPU 11A operation.
なお、 C P ϋ 1 1 Aへの電源電圧 V c cの供給停止期間 においては、 点線で図示されているよう に リ セ ッ 卜信号 RE S E Tを一時的にイ ンァクティ ブに設定してもよい。 こ れは、 例えば、 バスコ ン トロ一ラ 1 3 Aが、 C P U 1 1 Aに よる H a 1 t命令の実行に応答して、 一定期間ァクティ ブス
4.1 Note that during the supply stop period of the power supply voltage Vcc to CPϋ11A, the reset signal RESET may be temporarily set to inactive as shown by the dotted line. This is because, for example, the bus controller 13A responds to the execution of the Ha1t instruction by the CPU 11A, so that the bus controller 13A 4.1
テー トを維持する リセッ トパルスを出力し、 またハ ー ドゥエ ァ割り込み要求 I R Qに応答して、 一定期間ァクティ ブステ ー トを維持する リセッ トパルスを出力するこ とによつて実現 できる。 This can be realized by outputting a reset pulse that maintains the state, and outputting a reset pulse that maintains the active state for a certain period in response to the hardware interrupt request IRQ.
次に、 第 14図を参照して、 バスコ ン ト ローラ 1 3 Aの他 の具体的構成の一例を説明する。 Next, an example of another specific configuration of the bus controller 13A will be described with reference to FIG.
第 1 0図のバスコ ン トローラ 1 3 Aは、 H a 1 t命令の実 行によつて出力される信号 (M/ I 0、 DZC、 W/R) に より C P U 1 1 Aが電源停止可能な状態になつたこ と、 つま り レ ジスタの退避が終了したこ と、 を認識したが、 この第 14図のバスコン トローラ 1 3 A ' は、 C P U 1 1 Aから発 行される通知データに基づいて、 C P U 1 1 Aが電源停止可 能な状態になつたことを認識する構成である。 The bus controller 13A in Fig. 10 can power off the CPU 11A by the signals (M / I0, DZC, W / R) output by executing the Ha1t instruction. The bus controller 13A 'in Fig. 14 recognizes that the status has reached a state of な, and that the retraction of the register has been completed, based on the notification data issued from the CPU 11A. Thus, the CPU 11A recognizes that the power supply can be stopped.
すなわち、 ノく ス コ ン ト ロ ー ラ 1 3 A は、 ゲー ト回路 1 34 Aの代わりに、 デコーダ 20 1 Aと レジスタ 202 A を備えている。 デコーダ 20 1 Aは、 C P U 1 1 Aからのァ ドレスをデコ一 ドし、 そのァ ドレスが所定の値の時にレジス タ 202 Aにバス 1 0 b上の所定の 1 ビッ トの通知データを セッ トする。 レジスタ 202 Aに通知データがセッ トされる と、 リ セ ッ ト信号発生回路 1 3 2 Aによ ってリ セ ッ ト信号 R E S E Tがアクティ ブにされ、 その後、 フ リ ップフロップ 1 35 Aがリセッ ト されるこ とにより電源電圧 V c cの供給 を停止するための制御信号 S W 1、 およびク ロッ ク C L Kを 停止するための制御信号 S W 2が発生される。 That is, the controller 13A includes a decoder 201A and a register 202A instead of the gate circuit 134A. The decoder 201A decodes the address from the CPU 11A, and sets a predetermined 1-bit notification data on the bus 10b to the register 202A when the address has a predetermined value. To When the notification data is set in the register 202A, the reset signal RESET is activated by the reset signal generation circuit 132A, and thereafter, the flip-flop 135A is reset. As a result, the control signal SW1 for stopping the supply of the power supply voltage Vcc and the control signal SW2 for stopping the clock CLK are generated.
このよ う な構成のバスコ ン ト ローラ 1 3 A ' を使用すれ
ば、 C P U 1 1 Aがたとえ H a 1 t命令を実行しなく ても、 C P U 1 1 Aが電源停止可能状態になつたことを認識するこ とが可能となる。 Using a bus controller 13A 'with such a configuration For example, even if the CPU 11A does not execute the Ha1t instruction, it is possible to recognize that the CPU 11A is in a power-stoppable state.
以上説明したように、 この第 2実施例のポータブルコンピ ユ ー夕においては、 C P U 1 1 Aをリセッ ト した状態でその C P U 1 1 Aへの電源電圧 V c cの供給をォフ しているので、 C P U 1 1 Aがその電源供給の停止によつて誤動作するとい つた事態を防止できる。 また、 通常のスリープモー ドのよう にクロック C L Kの周波数を低下させるのではなく 、 C P U 1 1 Aの電源電圧 V c cをオフ しているので、 消費電力を大 幅に低減できるようになる。 As described above, in the portable computer of the second embodiment, the supply of the power supply voltage Vcc to the CPU 11A is turned off while the CPU 11A is reset. Therefore, it is possible to prevent a situation in which the CPU 11A malfunctions due to the stop of the power supply. Also, since the power supply voltage V cc of CPU 11A is turned off instead of lowering the frequency of the clock CLK as in the normal sleep mode, power consumption can be significantly reduced.
さ らに、 C P U 1 1 Aをリ セッ トする際にはその C P U 1 1 Aの レジスタ内容が退避され、 この退避されたレジス 夕内容は、 電源 V c c の供給が再開され、 リ セ ッ ト信号 R E S E Tがイ ンァクイプに設定された際に復帰される。 こ のため、 クロック C L Kの停止前の状態から C P U 1 1 Aを 動作開始させることができ、 C P U 1 1 Aの正常動作を確実 に保証することができる。 Et al is, when the re-set the CPU 1 1 A is evacuated the register contents of the CPU 1 1 A, the the saved registers evening content, power supply V c c is resumed, re-Se Tsu It returns when the reset signal RESET is set to inactive. Therefore, the operation of the CPU 11A can be started from the state before the stop of the clock CLK, and the normal operation of the CPU 11A can be reliably ensured.
なお、 このような C P Uの電源制御システムは、 内部発振 器を持つ C P Uのスリープモー ド機能の実現に特に適してい るが、 P L L回路を含む内部発振器をもたずに外部クロック に同期して動作する C P ϋに適用しても同様にして誤動作を 招く こと無く、 消費電力を低減できることはもちろんである。 Such a CPU power control system is particularly suitable for implementing the sleep mode function of a CPU with an internal oscillator, but operates in synchronization with an external clock without an internal oscillator including a PLL circuit. Of course, even if it is applied to the CP す る, the power consumption can be reduced without causing a malfunction.
また、 この第 2実施例では、 C P U 1 1 Αがス リープモー ドから復帰したのか、 あるいはシステムの電源が投入された
のかを識別するためにス リ ープモー ド識別フラグを C P U 1 1 Aによってソゥ トウヱァ的に設定したが、 例えば、 バス コ ン ト ローラ 1 3 A内にフ リ ツ フロ ップ等を用意し、 このフ リ ッフロップにスリープモー ド識別フラグをハ一 ドウエア的 に設定することも可能である。 In the second embodiment, whether the CPU 11Α has returned from the sleep mode or the system has been turned on. The sleep mode identification flag is set by software in the CPU 11A in order to identify whether or not the device is in the sleep mode. For example, a flip flop or the like is provided in the bus controller 13A. It is also possible to set the sleep mode identification flag on the flip-flop in a hardware manner.
さ らに、 この第 2実施例では、 C P U 1 1 Aの電源電圧 V c cをオフするだけでなく 、 クロッ ク C L Kの供給も停止 するスリープモー ドについて説明したが、 電源 V c c だけを オフ してもよい。 Further, in the second embodiment, the sleep mode in which not only the power supply voltage Vcc of the CPU 11A is turned off, but also the supply of the clock CLK is stopped, but only the power supply Vcc is turned off. You may.
また、 ス リープモー ドの期間を長く維持するために、 ス リ 一プモ一 ドの期間中のシステムタイマ割り込み要求 I R Q 0 は、 割り込みコ ン トローラ 24 Aによってマスクする事が好 ま しい。 このようにすれば、 5 5 m s単位で発生されるシス テムタイマ割り込み要求 I R Q 0が禁止される。 このため、 ス リープモー ドの期間を 5 5 m s以上に設定可能となり、 電 力消費をより低減できる。 In order to maintain the sleep mode for a long time, it is preferable that the system timer interrupt request IRQ0 during the sleep mode is masked by the interrupt controller 24A. By doing so, the system timer interrupt request IRQ0 generated in units of 55 ms is prohibited. For this reason, the sleep mode period can be set to 55 ms or more, and the power consumption can be further reduced.
この場合、 通常モー ドからス リープモー ドに移行する場合 の C P U 1 1 Aの処理は、 第 1 5図のように行われる。 In this case, the processing of CPU 11 A when shifting from the normal mode to the sleep mode is performed as shown in FIG.
すなわち、 この場合には、 第 1 1図に示したスリ ープモー ド移行のためのサブルーチンのステップ S 1 3 - 1〜S 1 5 一 1 に、 ステップ S 1 0 0— 1、 およびステップ S 1 0 1 — 1が加えられる。 ステップ S 1 0 0— 1 においては、 C P U 1 1 Aは、 リアノレタイムク ロッ ク (R T C ) 1 6 Aのタイマ 割り込み周期を 5 0 0 m s にセ ッ トする。 これは、 5 0 0 m s を示すデータをリアルタイムクロ ッ ク (R T C ) 1 6 A
内の所定のレジスタに書き込むことによつて実現される。 ス テツプ S 1 0 1 — 1においては、 C P U 1 1 Aは、 システム タイマ 25 Aのタイマ割り込みをディセーブル、 リアルタイ ムク ロ ッ ク (RT C) 1 5 Aのタイマ割り込みをイネ一プル にする。 これは、 割り込みコン トローラ (P I C) 24 Aの 割り込みマスク レジスタに所定のマスクデータをライ トする 二と'によつて実現される。 That is, in this case, the steps S 13-1 to S 15 11 of the subroutine for transition to the sleep mode shown in FIG. 1 — 1 is added. In step S100-1, the CPU 11A sets the timer interrupt cycle of the real time clock (RTC) 16A to 500 ms. This means that the data indicating 500 ms is transferred to the real-time clock (RTC) 16 A This is realized by writing to a predetermined register within the register. In step S101-1, CPU 11A disables the timer interrupt for system timer 25A and disables the timer interrupt for real-time clock (RTC) 15A. . This is achieved by writing predetermined mask data to the interrupt mask register of the interrupt controller (PIC) 24A.
この結果、 スリープモー ドにおいては、 55 m s単位で発 生されるシステムタイマ割り込み要求 I R Q 0が禁止され、 500 m s単位で発生される リアルタイ クク ロック (RT C) 1 6 Aのタイマ割り込み要求 I RQ 8が許可される。 このた め、 ス リープモー ドの設定期間を 55 m s以上に設定可能と なり、 電力消費をより低減することができる。 As a result, in sleep mode, the system timer interrupt request IRQ 0 generated in units of 55 ms is prohibited, and the real-time clock (RTC) 16 A timer interrupt request I generated in units of 500 ms is disabled. RQ 8 is allowed. For this reason, the sleep mode setting period can be set to 55 ms or more, and power consumption can be further reduced.
ここで、 リアルタイムク ロ ッ ク (RT C) 1 6 Aのタイマ 割り込み周期を 500 m sにセッ ト した理由は、 アプリケー シヨ ンプグラムの時計機能をサボ一卜するためである。 すな わち、 表示画面上に時刻をデジタル表示する機能を持つアブ リ ケ一シヨ ンプログラムを実行している場合には、 少なく と も 1 s以内にタイマカウン トを更新することが必要とされる。 このため、 こ こでは、 5 0 0 m s単位のタイマ割り込みを 利用するこ とによって、 ス リ ープモー ドの最大設定期間を 500 m sに制限している。 Here, the reason why the timer interrupt cycle of the real-time clock (RTC) 16 A was set to 500 ms is to suppress the clock function of the application program. In other words, when an abbreviated program that has the function of digitally displaying the time on the display screen is being executed, it is necessary to update the timer count at least within 1 s. You. For this reason, the maximum setting period of the sleep mode is limited to 500 ms by using a timer interrupt in units of 500 ms.
また、 このようにシステムタイマ割り込み要求 I RQ 0を 禁止してスリープモー ドに移行した場合においては、 通常モ ― ドからスリープモー ドに移行するための C P U 1 1 Aの処
理は、 第 1 6図のよ う に行われる。 Also, when the system timer interrupt request IRQ0 is disabled and the mode shifts to the sleep mode, the CPU 11A performs a process for shifting the mode from the normal mode to the sleep mode. The process is performed as shown in Figure 16.
すなわち、 こ の場合には、 第 1 6図に示 し た ステ ッ プ S 23 - 1 , S 24 - ] に加え、 ステッ プ S 1 0 2— 1が実 行される。 ステッ プ S 1 0 2— 1においては、 C P U 1 1 A は、 システム夕イマ 25 Aのタイマ割り込みをイネ一ブル、 リ アルタ イ ム ク ロ ッ ク (R T C ) 1 6 Aのタイマ割り込み をディ セー ブルにする。 こ れは、 割 り 込み コ ン ト ロ ー ラ ( P I C ) 24 Aの割り込みマス ク レ ジスタ に所定のマス ク データをライ 卜する こ とによって実現される。 これによつて、 通常モ一 ドにおいては、 5 5 m s単位でのタイマ割り込み力く 有効になる。 That is, in this case, in addition to the steps S23-1 and S24-] shown in FIG. 16, step S102-1 is executed. In step S102-1, CPU 11A enables the system timer 25A timer interrupt and disables the real-time clock (RTC) 16A timer interrupt. Bull. This is realized by writing predetermined mask data to an interrupt mask register of an interrupt controller (PIC) 24A. As a result, in the normal mode, the timer interrupt in units of 55 ms is effectively enabled.
以下、 第 3実施例を説明する。 Hereinafter, a third embodiment will be described.
第 】 7図には、 この発明の第 3実施例に係わるポータブル コ ン ピュータのシステム構成が示されている。 このポ一タブ ノレコ ン ピュータは、 2個の遅延回路を利用 して、 リ セ ッ ト信 号のァ ク ティ ブからィ ンァ ク ティ ブへの遷移タイ ミ ング、 および リ セ ッ ト信号をァ ク ティ ブに設定してから ク ロ ッ ク C L Kの周波数を切り替えるタイ ミ ングを最適に制御できる よ うに構成されている。 FIG. 7 shows a system configuration of a portable computer according to a third embodiment of the present invention. This portable computer uses two delay circuits to generate the reset-to-active reset signal transition timing and the reset signal. It is configured so that the timing of switching the clock CLK frequency after setting it as active can be optimally controlled.
このポータブルコ ン ピュータは、 A C商用電源またはコ ン ピュータ本体に着脱自在に装着されるバッテリ によって駆動 される コ ン ピュータであ り 、 C P U 1 1 B、 リ セ ッ ト発生 回路 1 2 B、 ク ロ ッ ク切替え回路 1 3 B、 タイ ミ ング制御 回路 1 4 B、 ク ロ ッ ク発振器 1 5 B、 分周回路 1 6 B、 ト リ ガ回路 1 7 B、 ラ ッ チ回路 ] 8 B、 ダイナ ミ ッ ク R A M
(D RAM) 1 9 B、 プログラマブル割り込みコン トロー ラ ( P I C ) 2 0 B、 キーボー ドコン ト ローラ ( K B C ) 2 1 B、 システムタイマ 22 B、 およびリアノレタイムクロッ ク (R T C ) 23 Bを備えている。 This portable computer is a computer driven by an AC commercial power supply or a battery detachably attached to the computer main body, and includes a CPU 11B, a reset generation circuit 12B, and a computer. Lock switching circuit 13 B, timing control circuit 14 B, clock oscillator 15 B, frequency divider circuit 16 B, trigger circuit 17 B, latch circuit] 8 B, Dynamic RAM (DRAM) 19 B, Programmable Interrupt Controller (PIC) 20 B, Keyboard Controller (KBC) 21 B, System Timer 22 B, and Ryanore Time Clock (RTC) 23 B I have.
C P U 1 1 Bはこのシステム全体の制御を司るものであり、 システムバス 1 0 Bを介して各コ ンポーネン ト、 すなわち、 タイ ミ ング制御回路 14 B、 D RAM 1 9 B、 割り込みコン 卜ローラ 20 B、 キーボー ドコ ン トローラ (K B C) 21 B、 システムタイマ 22 B、 リ アルタイムク ロ ッ ク (RT C) 23 Bに接続されている。 この C P U 1 1 Bは、 例えば前述 のマイク口プロセッサ 80486力、ら構成されるものであり、 P L L回路を含む内部発振器 1 1 1 Bを備えている。 すなわ ち、 この C P U 1 ] Bは、 クロック切替え回路 1 3 Bを介し て供給されるクロッ ク C L Kの数倍のクロックを内部発振器 1 1 1 Bによつて内部的に生成し、 それを利用して高速動作 する構成である。 The CPU 11B is responsible for controlling the entire system. The components, that is, the timing control circuit 14B, the DRAM 19B, and the interrupt controller 20 via the system bus 10B. B, connected to the keyboard controller (KBC) 21B, system timer 22B, and real-time clock (RTC) 23B. The CPU 11 B is composed of, for example, the above-mentioned microphone port processor 80486, and has an internal oscillator 11 B including a PLL circuit. In other words, the CPU 1] B internally generates a clock several times the clock CLK supplied through the clock switching circuit 13B by the internal oscillator 111B, and uses the generated clock. This is a configuration that operates at high speed.
また、 C P U I Bは、 実行中のアプリ ケーシ ョ ンプロ グラムによってコ一ノレされる B I O S ( B asic I nput Output S ys t em)プログラムの実行により、 スリープモー ド 設定条件の設立の有無を判断し、 条件成立時には、 C P U 1 I B内の各レジスタのデータの退避、 および H a 1 t命令 の実行を順次行う。 ス リ ープモー ド設定条件は、 例えば、 —定期間以上オペレータによるキー入力操作が行なわれな かつた場合等に成立する。 C P U 1 1 Bのレジスタ内容は、 D R AM 1 9 Bに退避される。
C P U 1 1 Bがプログラムの実行およびバスアクセスを停 止するための H a 1 t命令を実行すると、 C P U 1 1 Bは、 C P U 1 1 Bが停止状態に設定されたこ とをタイ ミ ング制御 回路 14 Bに通知する。 The CPUIB determines whether sleep mode setting conditions have been established by executing a BIOS (Basic Input Output System) program that is controlled by the running application program. When the condition is satisfied, the data of each register in the CPU 1 IB is saved, and the Ha1t instruction is executed sequentially. The sleep mode setting condition is satisfied, for example, when the operator does not perform a key input operation for a fixed period or more. The contents of the CPU 11B register are saved to DRAM 19B. When the CPU 11B executes the Ha1t instruction to stop the execution of the program and the bus access, the CPU 11B determines that the CPU 11B has been set to the stop state. Notify 14 B.
リ セッ ト発生回路 1 2 Bは、 C P U 1 1 Bに対してリ セッ ト信号 R E S E Tを供給するためのものであり、 タイ ミ ング 制御回路 14 Bの制御に したがつてリ セッ ト信号 R E S E T をアクティ ブまたはイ ンアクティ ブに設定する。 リ セッ ト信 号 R E S E Tがアクティ ブになると C P U 1 1 Bはリ セ ッ ト 状態になり、 C P U 1 1 Bの全ての動作が停止される。 また リ セッ ト信号 R E S E Tがァクイブからィ ンァクティ ブに遷 移すると、 C P U 1 1 Bは動作を再開する。 The reset generation circuit 12B is for supplying the reset signal RESET to the CPU 11B. The reset generation circuit 12B outputs the reset signal RESET under the control of the timing control circuit 14B. Set to active or inactive. When the reset signal RSET is activated, CPU11B is reset and all operations of CPU11B are stopped. When the reset signal RSET transitions from active to inactive, CPU11B resumes operation.
ク ロ ッ ク切替え回路 1 3 Bは、 周波数の高い高速ク ロ ッ ク C L K 1 とそれより も周波数の低い低速ク ロ ッ ク C L K 2の いずれか一方を選択してそれをク ロ ッ ク C L Kと して C P U 1 1 Bに供給する。 このク ロ ッ ク切替え回路 1 3 Bは、 通常 は C P U 1 1 Bを高速動作させるために高速ク ロ ッ ク C L K 1を選択しているが、 C P U 1 1 Bをス リ ープモー ドに設定 する時には、 タィ ミ ング制御回路 14 Bの制御に したがつて ク ロ ッ ク C L Kを高速ク ロ ッ ク C L K 1力、ら低速ク ロ ッ ク C L K 2に切替える。 低速ク ロ ッ ク C L K 2の周波数は、 高 速ク ロ ッ ク C L K 1の例えば 1 Z2である。 The clock switching circuit 13B selects one of the high-speed clock CLK1 having a higher frequency and the lower-speed clock CLK2 having a lower frequency, and selects the clock CLK1. And supply it to CPU 11B. This clock switching circuit 13B normally selects the high-speed clock CLK1 to operate the CPU 11B at high speed, but sets the CPU 11B to sleep mode. In some cases, the clock CLK is switched from the high-speed clock CLK1 to the low-speed clock CLK2 under the control of the timing control circuit 14B. The frequency of the low-speed clock CLK2 is, for example, 1 Z2 of the high-speed clock CLK1.
高速ク ロ ッ ク C L K 1はク ロ ッ ク発振器 1 5 Bによつて生 成されるものであり、 また、 低速ク ロ ッ ク C L K 2は、 高速 ク ロ ッ ク C L K 1を分周回路 1 6 Bによって分周する こ とに
よって得られるものである。 The high-speed clock CLK1 is generated by the clock oscillator 15B, and the low-speed clock CLK2 is obtained by dividing the high-speed clock CLK1 by the frequency divider 1 6 Divided by B Therefore, it is obtained.
タィ ミ ング制御回路 14 Bは、 リセッ ト発生回路 12 Bお よびクロック切替え回路 1 3 Bの動作タイ ミ ングを制御する。 すなわち、 C P U 1 1 Bをスリープモー ドに設定する時には、 夕ィ ミ ング制御回路 14 Bは、 リセッ ト信号 R E S E Tがァ クティ ブになることによって C P U 1 1 B力 リセッ 卜された 後にクロック C L Kが高速クロッ ク C L K 1から低速クロッ ク C L K 2に切り替わるように、 リセッ ト発生回路 1 2 Bお よびク ロ ッ ク切替え回路 1 3 Bを制御する。 また、 C P U 1 1 Bをスリープモー ドから復帰させる時には、 タイ ミ ング 制御回路 14 Bは、 ク ロッ ク C L Kが低速クロッ ク C L K 2 から高速クロッ ク C L K 1に切り替えられた後に、 リセッ ト 信号 R E S E Tがアクティ ブからイ ンァクティ ブに遷移する ことによって C P U 1 1 Bが再動作されるように、 クロッ ク 切替え回路 1 3 Bおよびリセッ ト発生回路 1 2 Bの制御を行 ラ o The timing control circuit 14B controls the operation timing of the reset generation circuit 12B and the clock switching circuit 13B. That is, when the CPU 11B is set to the sleep mode, the evening control circuit 14B outputs the clock CLK after the CPU 11B is reset by the reset signal RESET being activated. The reset generation circuit 12B and the clock switching circuit 13B are controlled so that the high-speed clock CLK1 switches to the low-speed clock CLK2. When returning the CPU 11B from the sleep mode, the timing control circuit 14B resets the reset signal RESET after the clock CLK is switched from the low-speed clock CLK2 to the high-speed clock CLK1. The clock switching circuit 13B and the reset generation circuit 12B are controlled so that the CPU 11B restarts when the CPU transitions from active to inactive.
このタイ ミ ング制御回路 14 Bは、 図示のように、 レジス タ 14 1 Bと、 2個の遅延回路 142 B, 143 Bを備えて いる。 レジスタ 14 1 Bには、 C P U 1 1 Bから発行される 停止状態を示す通知データがセッ トされる。 この通知データ がセッ トされると、 リセッ ト信号 RE S E Tをアクティ ブに するためのリセッ ト 0 N信号がリセッ ト発生回路 12 Bに送 られ、 この後、 遅延回路 143 Bによつて一定時間遅らされ たタイ ミ ングで、 ク ロッ ク C L Kを低速クロック C L K 2に 切替えるためのスィ ツチ信号 SW 1がク ロ ッ ク切替え回路
1 3 Bに送られる。 また、 ト リ ガ回路 1 7 Bから ト リガ信 号が入力されると、 クロッ ク C L Kを低速ク ロ ッ ク C L K 2 から高速ク 口 ッ ク C L K 1 に戻すためのスィ ッチ信号 S W 2がク ロ ッ ク切替え回路 1 3 Bに送られ、 この後、 遅延回 路 142 Bによつて一定時間遅らされたタイ ミ ングで、 リセ ッ ト R E S E T信号をイ ンアクティ ブにするためのリセッ トAs shown, the timing control circuit 14B includes a register 141B and two delay circuits 142B and 143B. In the register 141B, notification data indicating the stop state issued from the CPU 11B is set. When this notification data is set, a reset 0 N signal for activating the reset signal RESET is sent to the reset generation circuit 12B, and thereafter, a predetermined time is set by the delay circuit 143B. At a delayed timing, the switch signal SW1 for switching the clock CLK to the low-speed clock CLK2 is used as the clock switching circuit. Sent to 1 3 B. When a trigger signal is input from the trigger circuit 17B, a switch signal SW2 for returning the clock CLK from the low-speed clock CLK2 to the high-speed clock CLK1 is generated. Sent to the clock switching circuit 13B, and then reset by the delay circuit 142B to make the reset RESET signal inactive at a certain time.
0 F' F信号がリセッ 卜発生回路 1 2 Bに送られる。 0 F 'F signal is sent to reset generation circuit 12B.
ト リ ガ回路 1 7 Bは、 割り込みコ ン ト ローラ (P I T) 2〇 Bからハ ー ドウヱァ割り込み信号 I N Tが発行された際、 その割り込み信号 I N Tに応答して ト リガ信号を出力する。 割り込みコン トローラ (P I T) 2 O Bからの割り込み信号 I NTは、 ラ ッチ回路 1 8 Bにも送られる。 ラ ッチ回路 1 8 Bは、 トラ ンスペア レン ト型のラ ッチ回路であり、 割り込み コ ン ト ローラ ( P I T) 2 0 Bから出力された割り込み信 号をそのまま出力 し、 その後、 一定期間その割り込み信号 When a hardware interrupt signal INT is issued from the interrupt controller (PIT) 2〇B, the trigger circuit 17B outputs a trigger signal in response to the interrupt signal INT. The interrupt signal INT from the interrupt controller (PIT) 2 OB is also sent to the latch circuit 18B. The latch circuit 18B is a transparent-type latch circuit, which outputs the interrupt signal output from the interrupt controller (PIT) 20B as it is, and then outputs the interrupt signal for a certain period of time. Interrupt signal
1 N Tを保持する。 Hold 1 N T.
D RAM 1 9 Bは、 C P U 1 1 Bによって実行されるァプ リ ケー シ ョ ンプログラム等を格納するためのものであり、 ス リ ープモ一 ドへの移行時には、 この D RAM 1 9 Bには C P U 1 1 Bのレジスタ内容が退避される。 The DRAM 19B is for storing an application program executed by the CPU 11B, and is stored in the DRAM 19B at the time of transition to the sleep mode. Saves the contents of the CPU 11B register.
割り込みコ ン ト ローラ (P I T) 20 Bは、 キーボー ドコ ン ト ローラ (K B C ) 2 1 Bからのキー入力割り込み要求 I R Q 1、 システムタイマ 22 Bからのタイマ割り込み要求 I R Q 0、 リ アルタイムク ロ ッ ク (RT C) 23 B力、らの夕 ィマ割り込み要求 I R Q 8のいずれかを受信した時、 ハー ド
ウェア割り込み信号 I NTを出力する。 The interrupt controller (PIT) 20B is a key input interrupt request IRQ1 from the keyboard controller (KBC) 21B, a timer interrupt request IRQ0 from the system timer 22B, a real-time clock ( RT C) 23 B Outputs the wear interrupt signal INT.
キーボー ドコ ン ト ローラ (K B C) 2 1 Bは、 図示しない キーボー ドからのキー入力があると、 C P U 1 1 Bにキー入 力割り込みを通知するためにキー入力割り込み要求 I R Q 1 を発生する。 キー入力割り込み要求 I R Q 1は、 割り込みコ ン トローラ (P I T) 20 Bに供給される。 When there is a key input from a keyboard (not shown), the keyboard controller (KBC) 21 B generates a key input interrupt request IRQ1 to notify the CPU 11 B of the key input interrupt. The key input interrupt request IRQ1 is supplied to the interrupt controller (PIT) 20B.
ステムタイマ 22 Bは、 例えば 55 m sの周期で定期的 にタイマ割り込み要求 I R Q 0を発生するタイマである。 こ のタイマ割り込み要求 I R Q 0は、 割り込みコ ン トローラ 20 Bに供給される。 The stem timer 22B is a timer that periodically generates a timer interrupt request IRQ0 at a cycle of, for example, 55 ms. This timer interrupt request IRQ0 is supplied to the interrupt controller 20B.
リアルタイムクロック (RT C) 23 Bは、 時計機能や力 レンダ機能を実現するためのモジュールであり、 その内部メ モリには電源遮断時にもその記億内容が消失されないように、 バッ クアップ用電源 V B Kが常時供給されている。 また、 こ のリアルタイムクロッ ク (RT C) 23 Bのメモ リ には、 ス リーブモー ド識別フラグが格納される。 このス リープモー ド 識別フラグは、 C P U 1 1 Bがスリープモー ドから通常モー トに復帰したのか、 あるいはシステム力くパワーオンされたの かを識別するために使用きれる。 すなわち、 リセッ 卜信号 R E S E Tのァク ティ ブステー 卜からィ ンァクティ ブステ 一 トの遷移は、 C P U 1 1 Bがス リ ープモー ドから通常モ 一トに復帰する時だけでなく 、 システムの電源が投入された 時にも発生される。 電源投入時には通常のブー トス トラップ 処理を行うだけで退避されているレジスタ内容を復帰する必 要はないが、 ス リープモー ドから復帰した際にはレジスタ内
容を C P U 1 1 Bに復帰する必要がある。 このため、 C P U 1 1 Bは、 リセッ ト信号 R E S E Tがアクティ ブステー トカヽ らィ ンアクティ ブステ一 トに遷移した時、 リアルタイムクロ ック (RT C) 23 Bのスリープモー ド識別フラグをチエツ ク し、 これによつてス リープモー ドからの復帰であるか否か を判別する。 The real-time clock (RTC) 23B is a module that implements the clock function and force rendering function. Its internal memory has a backup power supply VBK Is always supplied. Also, the memory of the real-time clock (RTC) 23B stores a sleep mode identification flag. The sleep mode identification flag can be used to identify whether the CPU 11B has returned from the sleep mode to the normal mode or has been powered on by the system. That is, the transition from the active state of the reset signal RESET to the active state is performed not only when the CPU 11B returns from the sleep mode to the normal mode but also when the system power is turned on. It also occurs at the time. When the power is turned on, it is not necessary to restore the saved register contents just by performing normal bootstrap processing, but when returning from sleep mode, the contents of the registers are restored. It is necessary to return the contents to CPU 11B. Therefore, when the reset signal RESET changes from the active state card to the inactive state, the CPU 11B checks the sleep mode identification flag of the real-time clock (RTC) 23B, Thus, it is determined whether or not a return from the sleep mode has been made.
. また、 リアルタイムクロッ ク (R T C ) 23 Bは、 例えば 500 m sの周期で定期的にタイマ割り込み要求 I R Q 8を 発生する。 このタイマ割り込み要求 I R Q 8は、 割り込みコ ン トローラ 20 Bに供給される。 The real-time clock (RTC) 23B generates a timer interrupt request IRQ8 periodically at a cycle of, for example, 500 ms. This timer interrupt request IRQ8 is supplied to the interrupt controller 20B.
図 1 8には、 C P U 1 1 Bをスリープモー ドに設定する場 合におけるタイ ミ ング制御回路 14 Bの動作タイ ミ ングが示 されている。 FIG. 18 shows the operation timing of the timing control circuit 14B when the CPU 11B is set to the sleep mode.
図示のように、 C P U 1 1 Bを通常モー ドからスリープモ 一ドに移行する際には、 まず、 リセッ ト 0 N信号が発生され、 これによつてリセッ ト信号 R E S E Tはァクティ ブになる。 この結果、 C P U 1 1 Bはリセッ ト状態に設定される。 この 時は、 クロック C L Kは、 まだ高速クロッ ク C L K 1のまま である。 C P U 1 1 Bは、 リセッ ト信号 R E S E Tがァクテ イブの期間中、 全ての動作を停止している。 次いで、 遅延回 路 14 3 Bによる遅延時間だけ経過した後、 スイ ツチ信号 S W 1が発生され、 これによつて C P U 1 1 Bのク ロッ ク C L Kは高速クロッ ク C L K 1力、ら低速クロッ ク C L K 2に 切替えられる。 低速ク ロ ッ ク C L K 2が C P U 1 1 Bに送ら れている期間中は、 C P U 1 1 Bの消費電流は極小に抑えら
れている。 As shown, when the CPU 11B shifts from the normal mode to the sleep mode, first, a reset 0N signal is generated, whereby the reset signal RESET becomes active. As a result, the CPU 11B is set to the reset state. At this time, the clock CLK is still the high-speed clock CLK1. The CPU 11B stops all operations while the reset signal RESET is active. Next, after the delay time of the delay circuit 143B has elapsed, the switch signal SW1 is generated, whereby the clock CLK of the CPU 11B is changed to the high-speed clock CLK1 and the low-speed clock. Switch to CLK2. During the period when the low-speed clock CLK2 is sent to the CPU 11B, the current consumption of the CPU 11B is minimized. Have been.
この後、 ハー ドウ ア割り込みの発生により ト リガ信号が 入力されると、 スィ ッチ信号 SW2が出力され、 これによつ て、 C P U 1 1 Bのクロッ ク C L Kは低速クロック C LK 2 から高速クロッ ク C L K 1に切替えられる。 Thereafter, when a trigger signal is input due to the occurrence of a hardware interrupt, the switch signal SW2 is output, whereby the clock CLK of the CPU 11B is changed from the low-speed clock CLK2 to the high-speed clock CLK2. Switch to clock CLK1.
次いで、 遅延回路 142 Bによる遅延時間だけ経過した後、 リ セ ッ ト 0 F F信号が発生され、 これによつてリ セッ ト信 号 R E S E Tはイ ンアクティ ブになる。 この結果、 C P U 1 1 Bは、 動作を再開する。 なお、 クロック C L Kを低速ク ロック C L K 2から高速クロッ ク C L K 2に切り替えてから リセッ ト信号 R E S E Tをアクティ ブからイ ンアクティ ブに 遷移されるまでの時間は、 C P U 1 1 Bの仕様にしたがつ て正確に規定する必要がある。 も し、 その時間が短すぎる と C P U 1 1 Bの誤動作を招き、 逆に長すぎると、 C P U 1 1 Bの動作開始タィ ミ ングが遅れることによってシステム の動作性能が低下されてしまう。 Next, after a lapse of the delay time of the delay circuit 142B, a reset 0 FF signal is generated, whereby the reset signal RESET becomes inactive. As a result, CPU 11 B resumes operation. The time from when the clock CLK is switched from the low-speed clock CLK2 to the high-speed clock CLK2 until the reset signal RESET transitions from active to inactive follows the specifications of the CPU 11B. Must be specified exactly. If the time is too short, the CPU 11B malfunctions. If the time is too long, the operation start timing of the CPU 11B is delayed, thereby deteriorating the operation performance of the system.
この第 3実施例では、 ク ロ ッ ク C L Kを低速ク ロ ッ ク C L K 2から高速クロック C LK 2に切り替えてから リセッ ト信号 R E S E Tをァクティ ブからィ ンァクティ ブに遷移す るまでの時間は、 遅延回路 142 Bによつてハー ドウユア的 に適格に制御される。 したがって、 C P U 1 1 Bの誤動作を 招かない範囲で、 C P U 1 1 Bの動作開始タイ ミ ングを早め ることができる。 In the third embodiment, the time from when the clock CLK is switched from the low-speed clock CLK2 to the high-speed clock CLK2 to when the reset signal RESET transitions from active to inactive is: It is controlled appropriately by hardware by the delay circuit 142B. Therefore, the operation start timing of CPU 11 B can be advanced within a range that does not cause a malfunction of CPU 11 B.
次に、 第 1 9図乃至第 21図のフローチヤ一 トを参照.して、 第 3実施例のポータブルコンピュータにおけるスリープモー
ドへの移行動作とそのス リ 一プモー ドからの復帰動作につい て説明する。 Next, referring to the flowcharts of FIGS. 19 to 21, the sleep mode in the portable computer of the third embodiment will be described. The transition operation to the sleep mode and the return operation from the sleep mode will be described.
第 1 9図のフローチヤ一トはス リ ープモー ドへの移行する 際の C P U 1 1 Bの動作を示しており、 第 20図のフローチ ヤー トはス リ ープモー ドから復帰する際の C P U 1 1 Bの動 作を示している。 また、 第 2 1図のフローチャー トは、 タイ ミ シグ制御回路 14 Bの動作を含む全体の処理の流れを示し ている。 The flowchart in FIG. 19 shows the operation of the CPU 11B when shifting to the sleep mode, and the flowchart in FIG. 20 shows the CPU 11B when returning from the sleep mode. The operation of B is shown. The flowchart of FIG. 21 shows the flow of the entire processing including the operation of the timing control circuit 14B.
まず、 第 1 9図のフ ローチャー トを参照して、 ス リ ープモ ー ドに移行する際の C P U 1 1 Bの動作を説明する。 First, the operation of the CPU 11B when transitioning to the sleep mode will be described with reference to the flowchart in FIG.
C P U 1 1 Bがアプリケ一シ ョ ンプログラムの実行中に例 えばキー入力待ち状態になると、 通常、 第 1 9図に示すよう な割り込み待ちファ ンク シ ョ ンのルーチンがアプリケーシ ョ ンプログラムによってコールされる。 この割り込み待ちファ ンク ショ ンは、 B I O Sプログラムによって提供されるもの ある。 When the CPU 11B waits for a key input during execution of an application program, for example, normally, an interrupt waiting function routine as shown in FIG. 19 is called by the application program. Is done. This interrupt waiting function is provided by the BIOS program.
割り込み待ちファ ンク シ ョ ンルーチンでは、 まず、 C P U 1 1 Bは、 キー入力割り込みの発生の有無を判断する (ステ ップ S 1 1 — 2 ) 。 この判断処理は、 C P U 1 1 Bに割り込 み信号 I NTが供給された時に、 C P U 1 1 Bがその割り込 みの要因を調べることによって実行される。 割り込みの要因 がキー入力割り込み要求 I R Q 1 による ものか否かは、 例 えば、 割り込みコ ン ト ローラ 2 0 Bのステータス レジスタ を リ ー ドする こ とによ って決定される。 キー入力割り込み が発生した時には、 C P U 1 1 Bはキーボー ドコ ン ト 口一
ラ (K B C) 2 1 B力ヽらキ一コー ドを読み取り (ステップ S 1 2 - 2 ) 、 その後、 アプリケーショ ンプログラムの実行 に民る。 In the interrupt waiting function routine, first, the CPU 11B determines whether or not a key input interrupt has occurred (step S11-2). This determination process is performed by the CPU 11B examining the cause of the interrupt when the interrupt signal INT is supplied to the CPU 11B. Whether or not the interrupt is caused by the key input interrupt request IRQ1 is determined, for example, by reading the status register of the interrupt controller 20B. When a key input interrupt occurs, CPU 11 B La (KBC) Reads the 2 1 B key code (step S 12-2), and then starts executing the application program.
—方、 キー入力割り込みが発生しなかった場合には、 C P U 1 1 Bは、 ス リ ープモー ド設定条件が成立されたこ とを認識し、 ス リ ープモー ド設定のためのサブルーチンを 実扦する。 こ こでは、 C P U 1 1 Bは、 まず、 その時のレ ジスタ内容をダイナ ミ ッ ク RAM (D RAM) 1 9 Bにセ 一ブする (ステッ プ S 1 3— 2 ) 。 次いで、 C P U 1 1 B は、 " 1 " のスリープモー ド識別フラグをリアルタイムクロ ック (RT C) 23 Bのメモリ に格納する (ステップ S 14 — 2) 。 この後、 C P U 1 1 Bは動作停止のための H a 1 t 命令 (H L T) を実行する (ステップ S 1 5— 2) 。 この H a 1 t命令は、 C P U 1 1 Bがシステムバス 1 0 Bを使用 をすることを防止する。 On the other hand, if no key input interrupt has occurred, the CPU 11B recognizes that the sleep mode setting conditions have been satisfied, and executes a subroutine for setting the sleep mode. Here, the CPU 11B first stores the contents of the register at that time in the dynamic RAM (DRAM) 19B (step S13-2). Next, the CPU 11B stores the sleep mode identification flag of "1" in the memory of the real-time clock (RTC) 23B (step S14-2). Thereafter, the CPU 11B executes the Ha1t instruction (HLT) for stopping the operation (step S15-2). This Ha1t instruction prevents CPU11B from using system bus 10B.
C P U 1 1 Bは、 H a I t命令を実行する と、 C P U 1 1 Bが停止状態になったことを通知するために、 タイ ミ ン グ制御回路 14 Bのレジスタ 14 1 Bに通知データをライ ト す O o o When the CPU 11B executes the Ha It instruction, the notification data is sent to the register 14 1B of the timing control circuit 14B in order to notify that the CPU 11 B has stopped. Light You O oo
タイ ミ ング制御回路】 4 Bは、 第 2 1図に示されているよ うに、 レジスタ 14 1 Bへの通知データのセッ トに応答して、 リセッ ト発生回路 1 2 Bを制御し、 リセッ ト信号 R E S E T をアクティ ブにする 〔ステップ S 2 1— 2) 。 これによつて、 C P U 1 1 Bはリセッ ト状態に設定され、 C P U 1 1 Bの全 ての動作が停止される。
次に、 タイ ミ ング制御回路 14 Bは、 遅延回路 14 3 Bの 遅延時間だけ経過した時、 ク ロ ッ ク切替え回路 1 3 Bを制御 してク ロ ッ ク C L Kを高速ク ロ ッ ク C L K 1から低速ク ロ ッ ク C L K 2に切替える (ステッ プ S 22— 2) 。 これによつ て、 C P U 1 1 Bは低速ク ロ ッ ク C L K 2で駆動されるス リ ープモー ド状態となる。 Timing control circuit] 4B controls the reset generation circuit 12B in response to the setting of the notification data to the register 141B as shown in FIG. The reset signal RESET [Step S21-2]. As a result, the CPU 11B is set to the reset state, and all operations of the CPU 11B are stopped. Next, when the delay time of the delay circuit 143B elapses, the timing control circuit 14B controls the clock switching circuit 13B to change the clock CLK to the high-speed clock CLK. Switch from 1 to low-speed clock CLK 2 (step S22-2). As a result, the CPU 11B enters the sleep mode driven by the low-speed clock CLK2.
. こ'の後、 割り込みコ ン ト ローラ 20 B力、らハ一 ドウヱァ割 り込み信号 I N Tが発生される と (ステッ プ S 23— 2) 、 卜 リ ガ信号がタイ ミ ング制御回路 14 Bに入力される。 ト リ ガ信号を受け取る と、 タイ ミ ン グ制御回路 1 4 Bは、 ク ロ ッ ク切替え回路 1 3 Bを制御 してク ロ ッ ク C L Kを低速ク ロ ッ ク C L K 2力、ら高速ク ロ ッ ク C L K 1 に切替える (ス テ ツ プ S 24 — 2 ) 。 この後、 遅延回路 14 2 Bによる遅 延時間 (例えば 1 m s ) 経過 した時、 タイ ミ ング制御回路 14 Bは、 C P U 1 1 Bを再動作させるために、 リ セッ ト信 号 R E S E Tをイ ンァクティ ブにする。 After this, when the interrupt controller 20B power is generated and the hardware interrupt signal INT is generated (step S23-2), the trigger signal is output to the timing control circuit 14B. Is input to Upon receiving the trigger signal, the timing control circuit 14B controls the clock switching circuit 13B to reduce the clock CLK to the low-speed clock CLK2 and the high-speed clock. Switch to lock CLK1 (step S24-2). Thereafter, when a delay time (for example, 1 ms) by the delay circuit 14 2 B has elapsed, the timing control circuit 14 B inactivates the reset signal RESET to restart the CPU 11 B. To
リ セ ッ ト信号 R E S E T力《イ ンア ク テ ィ ブになる と、 C P U ] 1 Bは、 動作を開始し、 内部レジスタを初期化して 特定番地から命令をフユ ツチする。 これにより、 第 20図の ルーチンが実行される。 この第 20図のルーチンは、 C P U 1 1 Bを初期状態に強制設定するための リ セッ トスィ ッチが 投入された時や、 電源投入時に実行される ものと同一のルー チンである。 When the reset signal RESET (inactive), CPU] 1B starts operation, initializes internal registers, and executes instructions from a specific address. Thus, the routine of FIG. 20 is executed. The routine in FIG. 20 is the same routine that is executed when a reset switch for forcibly setting CPU11B to the initial state is turned on or when the power is turned on.
この第 20図のルーチンでは、 まず、 C P U 1 1 Bは、 リ アルタイムク ロ ッ ク (R T C) 23 Bのメ モ リ に格納されて
いるスリ一プモ一 ド識別フラグの内容をチェッ クする (ステ ップ S 3 1 — 2 ) 。 も しスリープモー ド識別フラグ力《 " 0" ならば、 ス リープモー ドからの復帰ではなく、 電源投入また はリセッ トスイ ツチ投入による通常のシステム起動であるの で、 C P ϋ 1 1 Bはブー トス トラップ処理を実行する (ステ ップ S 32— 2 ) 。 このブー トス トラ ップ処理では、 周辺回 路 初期設定、 およびオペレーティ ングシステムの起動等が 実行される。 In the routine shown in Fig. 20, first, the CPU 11B is stored in the memory of the real-time clock (RTC) 23B. The content of the sleep mode identification flag is checked (step S31-2). If the sleep mode identification flag is “0”, CP ϋ 11 B is not booted because it is not a return from sleep mode but a normal system startup by turning on the power or turning on the reset switch. Execute the trap processing (step S32-2). In this bootstrapping process, peripheral circuit initialization, operating system startup, and the like are performed.
—方、 ス リープモ一 ド識別フラゲが " 1 " ならば、 ス リ ー プモー ドからの復^であるので、 C P U 1 1 Βは、 リアルタ ィムク ロ ッ ク (RT C) 23 Βのス リープモー ド識別フラグ を "0" に書き替え (ステップ S 33 - 2 ) 、 その後、 退避 したレジスタ内容をダイナミ ッ ク RAM (DRAM) 1 9 B から内部レジスタにロー ドしてそのレジスタ内容を元に戻す (ステップ S 34— 2) 。 そして、 C P U 1 1 Bは、 ラ ッチ 回路 1 8 Bから出力されている割り込み信号 I NTを受取り、 所定の割り込み処理を実行する。 On the other hand, if the sleep mode identification flag is “1”, the CPU 11Β is in sleep mode of the real-time clock (RTC) 23Β because it is a return from sleep mode. Rewrite the identification flag to "0" (step S33-2), and then load the saved register contents from the dynamic RAM (DRAM) 19B to the internal registers and restore the register contents (step S33-2). Step S34—2). Then, the CPU 11B receives the interrupt signal INT output from the latch circuit 18B and executes a predetermined interrupt process.
このよ う に、 この第 3実施例のス リ ープモー ド機能は、 C P ϋ 1 I Bをリセッ 卜 した状態で高速クロッ ク C L K 1力、 ら低速クロック C L K 2に切替え、 この低速ク ロ ッ ク C L K 2をクロック C L Kとして C P U 1 1 Bに供給することによ つて C P U 1 1 Bの消費電流を低減している。 As described above, the sleep mode function of the third embodiment switches from the high-speed clock CLK 1 to the low-speed clock CLK 2 while the CP-1 IB is reset, and this low-speed clock CLK By supplying 2 as the clock CLK to the CPU 11B, the current consumption of the CPU 11B is reduced.
次に、 第 22図を参照して、 タイ ミ ング制御回路 14 Bの 他の具体的構成の一例を説明する。 Next, an example of another specific configuration of the timing control circuit 14B will be described with reference to FIG.
この第 22図のタィ ミ ング制御回路 14 B ' は、 リセッ ト
発生回路 1 2 Bおよびク ロッ ク切替え回路 1 3 Bを動作制御 するための 3つの動作モー ドを持つ。 第 1モー ドは、 前述し たように C P U 1 1 Bを自動的にス リ ープモー ドに設定する ためのモー ドである。 第 2モー ドは、 オペレータから切替え 要求があつた時に C P U 1 1 Bを高速動作から低速動作に切 替えて使用するためのモー ドである。 第 3モー ドは、 同じく オペレータから切替え要求があった時に、 C P U 1 1 Bを低 速動作から高速動作に復帰させるモー ドである。 オペレータ からの切替え要求は、 例えばセッ トァップ処理やポップァッ プ処理におけるオペレータによる所定のキーボー ド操作、 ま たはコンピュータ本体のディ ップスィ ツチの操作によって、 C P U 1 1 Bに通知される。 The timing control circuit 14B 'in FIG. It has three operation modes for controlling the operation of the generator circuit 12B and the clock switching circuit 13B. The first mode is a mode for automatically setting the CPU 11B to the sleep mode as described above. The second mode is a mode for switching and using the CPU 11B from the high-speed operation to the low-speed operation when a switching request is received from the operator. The third mode is a mode in which the CPU 11B is returned from the low-speed operation to the high-speed operation when a switching request is also received from the operator. The switching request from the operator is notified to the CPU 11B by, for example, a predetermined keyboard operation by the operator in a setup process or a pop-up process, or an operation of a dip switch of the computer main body.
このタイ ミ ング制御回路 1 4 B ' は、 レジスタ 2 0 1 B、 レジスタ 2 0 2 B、 笫 1 のタイ ミ ング制御回路 2 0 3 B、 第 2のタイ ミ ング制御回路 2 0 4 B と、 第 3のタイ ミ ング制御 回路 2 0 5 B と、 およびリセッ 卜夕イマ 2 0 6を備えている。 レジスタ 2 0 ] Bには、 C P U 1 ] Bが停止状態に設定され たことを示す通知データがセッ 卜 される。 レジスタ 2◦ 2 B には、 タイ ミ ング制御回路 1 4 B ' の動作モー ドの 1つを指 定するためのデータがセッ ト される。 第 1のタイ ミ ング制御 回路 2 0 3 Bは、 第 1 モー ドでタイ ミ ング制御を行うための のものであり、 ス リ ープモー ドへの移行およびそのス リ ープ モー ドからの復帰のために使用される。 第 2のタイ ミ ング制 御回路 2 0 4 Bは、 第 2モ一 ドでタイ ミ ング制御を行うため のものであり、 C P U 1 1 Bを高速動作から低速動作に切り
替える時に使用される。 第 3のタイ ミ ング制御回路 205 B は、 C P ϋ 1 1 Bを低速動作から高速動作に切り替える時に 使用される。 リセッ トタイマ 206は、 第 2または第 3モー ドにおいてリセッ ト信号 R E S Ε Τがァクティ ブに維持され る期間を規定するる。 The timing control circuit 14 B ′ is composed of a register 201 B, a register 202 B, a timing control circuit 203 B of 笫 1, and a second timing control circuit 204 B. And a third timing control circuit 205B, and a reset timer 206. In the register 20] B, notification data indicating that the CPU 1] B has been set to the stop state is set. Data for designating one of the operation modes of the timing control circuit 14B 'is set in the register 2◦2B. The first timing control circuit 203B is for performing timing control in the first mode, and shifts to the sleep mode and returns from the sleep mode. Used for The second timing control circuit 204B is for performing timing control in the second mode, and switches the CPU 11B from high-speed operation to low-speed operation. Used when changing. The third timing control circuit 205B is used when switching CPϋ11B from low-speed operation to high-speed operation. The reset timer 206 defines a period during which the reset signal RES Ε is kept active in the second or third mode.
第 1モー ド (ス リ ープモー ド) を指定する場合、 C P U 1 ϊ Bはレジスタ 202 Bにデータ D 1をセッ 卜する。 また、 第 2モー ド (高速から低速への切替え) を指定する場合には、 C P U 1 】 Bは、 レジスタ 202 Bにデータ D 2をセッ トす る。 さらに、 第 3モー ド (低速から高速への切替え) を指定 する場合には、 C P Uュ ] Bは、 レジスタ 202 Bにデータ D 3をセッ 卜する。 データ D 1がセッ トされた場合には第 1 のタイ ミ ング制御回路 20 3 Bが動作可能状態に設定され、 同様に、 データ D 2がセッ 卜された場合には第 2のタイ ミ ン グ制御回路 204 Bが動作可能状態に設定され、 データ D 3 がセッ トされた場合には第 3のタイ ミ ング制御回路 205 B が動作可能状態に設定される。 When the first mode (sleep mode) is specified, CPU1ϊB sets data D1 to register 202B. When the second mode (switching from high speed to low speed) is specified, CPU 1] B sets data D2 to register 202B. Further, when the third mode (switching from the low speed to the high speed) is specified, the CPU sets the data D3 in the register 202B. When data D1 is set, the first timing control circuit 203B is set in an operable state, and similarly, when data D2 is set, the second timing control circuit 203B is set. When the data D 3 is set, the third timing control circuit 205B is set to an operable state.
これら 3個のタイ ミ ング制御回路 203 B、 204 B、 お よび 2 0 5 Bのう ち、 動作可能状態に設定されたタイ ミ ン グ制御回路は、 C P U 1 1 Bによってレジスタ 2 0 1 Bに C P U 1 1 Bの勐作停止を示すデータがセッ トされた時に動 作を開始する。 Of these three timing control circuits 203 B, 204 B, and 205 B, the timing control circuit that is set to be in an operable state is set to register 201 B by CPU 11 B. The operation starts when data indicating that the operation of the CPU 11B is stopped is set in the CPU.
第 1のタイ ミ ング制御回路 203 Bは、 第 1 7図で説明し たタイ ミ ング制御回路 14 Bと同様に第 1および第 2の 2つ の遅延回路を含む構成であり、 その動作タイ ミ ングもタイ ミ
ング制御回路 1 4 B と同様である。 すなわち、 第 1の夕イ ミ ング制御回路 2 0 3 Bは、 レジスタ 2 0 1 Bに C P U 1 1 B の動作停止を示すデータがセ ッ ト された時、 まず、 信号 S 1 によ って リ セ ッ ト発生回路 1 2 Bを制御し、 リ セッ ト信号 R E S E Tをアクティ ブにする。 次に、 第 1 のタイ ミ ング制 御回路 2 0 3 Bは、 リセッ ト信号 R E S E Tがアクティ ブに .なつてから第 1 の遅延回路の遅延時間だけ経過した時、 信号 T 1 によってク ロッ ク切替え回路 1 3 Bを制御してク ロ ッ ク C L Kを高速ク ロ ッ ク C L K 1 から低速ク ロ ッ ク C L K 2に 切替える。 The first timing control circuit 203B has a configuration including first and second two delay circuits similarly to the timing control circuit 14B described with reference to FIG. Mining is also time This is the same as the switching control circuit 14B. That is, when the data indicating that the operation of the CPU 11B is stopped is set in the register 201B, the first evening im- aging control circuit 203B first responds to the signal S1. Controls the reset generation circuit 12B and activates the reset signal RESET. Next, the first timing control circuit 203B is controlled by the signal T1 when the reset signal RESET has been activated and the delay time of the first delay circuit has elapsed. Controls the switching circuit 13B to switch the clock CLK from the high-speed clock CLK1 to the low-speed clock CLK2.
そ して、 ト リ ガ信号を受け取る と、 第 1 のタイ ミ ング制 御回路 2 0 3 Bは、 ί言号 T 1 によ ってク ロ ッ ク切替え回路 1 3 Βを制御し、 ク ロ ッ ク C L Kを低速ク ロ ッ ク C L K 2カヽ ら高速クロ ッ ク C L Κ 1 に切替える。 次に、 第 1のタイ ミ ン グ制御回路 2 0 3 Βは、 ク ロ ッ クを切り替えてから第 2の遅 延回路の遅延時間だけ経過した時、 信号 S 1 によってリセッ ト信号 R E S Ε Τをィ ンァクティ ブにする。 Then, upon receiving the trigger signal, the first timing control circuit 203B controls the clock switching circuit 13 # by the symbol T1, and Switch the clock CLK from the low-speed clock CLK2 to the high-speed clock CL # 1. Next, when the first timing control circuit 203 3 has switched by the clock and the delay time of the second delay circuit has elapsed, the reset signal RES Ε に よ っ て by the signal S1. Make inactive.
次に、 第 2 3図を参照して、 第 2のタイ ミ ング制御回路 2 0 4 Βの動作を説明する。 Next, the operation of the second timing control circuit 204 # will be described with reference to FIG.
ディ ップスィ ッチの操作や、 セ ッ トア ツプ処理やポップァ ップ処理におけるキーボ一 ド操作によってオペレータが第 2 モー ドを指定すると、 C P U 1 1 Βは、 データ D 2をレジス 夕 2 ϋ 2に設定すると共に、 レジスタ退避、 H a 1 t命令の 実行を行い、 その後、 レジスタ 2 0 1 Bに停止状態を示すデ 一夕をセッ トする。 これによつて、 第 2のタイ ミ ング制御回
路 2〔) 4 Bが起動される。 When the operator designates the second mode by operating a dip switch or performing a keyboard operation in a setup process or a pop-up process, the CPU 11 1 stores the data D2 in the register 2 22. At the same time, save the register and execute the Ha1t instruction, and then set the register 201B to the data indicating the stop state. As a result, the second timing control circuit Road 2 [) 4 B is activated.
二の第 2のタイ ミ ング制御回路 204 Bは、 第 23図のタ イ ミ ングチャー ト に示されているよう に、 まず、 信号 S 2 により リ セ ッ ト発生回路 1 2 Bを制御 して リ セ ッ ト信号 R E S E Tをアクティ ブにし、 次に信号 T 2により クロック 切替え回路 1 3 Bを制御してクロック C L Kを高速クロック C L'K 1から低速クロッ ク C L K 2に切替える。 そして、 リ セッ トタイマ 206 Bによつて規定される一定期間経過後、 リセッ ト信号 R E S E Tをイ ンアクティ ブにする。 As shown in the timing chart of FIG. 23, the second timing control circuit 204B first controls the reset generation circuit 12B by the signal S2. The reset signal RESET is activated, and then the clock switching circuit 13B is controlled by the signal T2 to switch the clock CLK from the high-speed clock CL'K1 to the low-speed clock CLK2. Then, after a lapse of a predetermined period defined by the reset timer 206B, the reset signal RSET is made inactive.
リセッ ト信号 R E S E Tがィ ンァクティ ブに遷移すると、 C P U 1 1 Bは、 退避したレジスタを復帰して元の動作状態 に戻り、 そしてクロッ ク C L K 2によつて低速で動作する。 次に、 第 24図を参照して、 第 2のタイ ミ ング制御回路 204 Bの動作を説明する。 When the reset signal RESET transitions to inactive, the CPU 11B returns to the original operating state by restoring the saved register, and operates at a low speed by the clock CLK2. Next, the operation of the second timing control circuit 204B will be described with reference to FIG.
ディ ップスィ ッチの操作や、 セッ トアップ処理やポップァ ップ処理におけるキーボー ド操作によってオペレータが第 3 モー ドを指定すると、 C P U 1 1 Bは、 データ D 3をレジス タ 202 Bに設定すると共に、 C P U 1 1 B内のレジスタ退 避、 H a 1 t命令の実行を行い、 その後、 レジスタ 20 I B に停止状態を示すデータをセッ 卜する。 これによつて、 第 3 の夕イ ミ ング制御回路 205 Bが起動される。 When the operator specifies the third mode by operating a dip switch or performing a keyboard operation in a setup process or a pop-up process, the CPU 11B sets the data D3 to the register 202B, Save the register in CPU 11B, execute the Ha1t instruction, and then set the data indicating the stop state in register 20IB. Thus, the third evening imaging control circuit 205B is activated.
二の第 3のタイ ミ ング制御回路 205 Bは、 第 24図の夕 イ ミ ングチャー トに示されているよう に、 まず、 信号 S 2 によ り リ セ ッ ト発生回路 1 2 Bを制御 して リ セ ッ ト信号 R E S E Tをアクティ ブにし、 次に信号 T 2により クロッ ク
切替え回路 1 3 Bを制御してク ロ ッ ク C L Kを低速ク ロ ッ ク C L K 2から高速ク ロ ッ ク C L K ] に切替える。 そして、 リ セ ッ ト タ イ マ 206 Βによ つ て規定される一定期間経過後、 リセッ ト信号 R E S Ε Τをィ ンァクティ ブにする。 The second timing control circuit 205B first controls the reset generation circuit 12B by the signal S2 as shown in the evening chart of FIG. To activate the reset signal RESET, and then clock it with signal T2. The switching circuit 13B is controlled to switch the clock CLK from the low-speed clock CLK2 to the high-speed clock CLK]. Then, after a lapse of a predetermined period defined by the reset timer 206 #, the reset signal RES ## is made inactive.
リセッ ト信号 R E S Ε Τがイ ンアクティ ブに遷移すると、 C P U 1 1 Βは、 退避したレジス夕を復帰して元の動作状態 に mり、 そしてク ロ ッ ク C L K 1によつて高速で動作する。 以上説明したように、 こ の第 3実施例のポ一タブルコ ンピ ユ ー 夕 においては、 高速ク ロ ッ ク C L K 1 と低速ク ロ ッ ク C L K 2の 2つの ク ロ ッ ク力 C P U 1 I Bの ク ロ ッ ク C L K と して選択的に使用される。 When the reset signal RES Τ changes to inactive, the CPU 11 を returns to the original operating state by restoring the saved register, and operates at high speed with the clock CLK 1. . As described above, in the portable computer of the third embodiment, the two clock powers of the high-speed clock CLK1 and the low-speed clock CLK2 are used for the CPU 1 IB. Selectively used as clock CLK.
この場合、 ク ロッ ク C L Kの切替えは C P U】 1 B力 <リ セ ッ ト された状態で行なわれるので、 C P U 1 1 Bの動作はク ロッ ク切替え時におけるク ロ ッ クの位相の不連続には何等影 響されない。 また、 C P U 1 1 Bをリセッ トする際にはその C P U 1 ] の レ ジス タ内容が退避される。 この退避されたレ ジスタ内容は、 ク ロ ッ ク の切替えが終了し、 リ セ ッ ト信号力く イ ンァクイブに設定された際に復帰される。 この場合、 ク ロ ッ クが切替えられてから リセッ ト信号がアクティ ブからイ ン ァクイブに遷移するまでの期間は、 遅延回路の手段によって 適切に規定される。 したがって、 ク ロッ クが切替えられてか ら リセッ ト信号がァクティ ブに維持される期間が短すぎるこ とに起因する C P U 1 1 Bの誤動作を防止できると共に、 そ の期問が長過ぎることに起因する動作性能の低下を防止する こ とができ る。
なお、 このようなク ロ ッ ク切替えシステムは、 内部発振器 を持つ C P Uのス リープモー ド機能の実現に特に適している 力 内部発振器をもたず外部ク ロ ッ クに同期して動作する C P Uに適用しても同様して誤動作を招く こと無く 消費電力 を低減できることはもちろんである。 In this case, the switching of clock CLK is performed in the reset state of CPU] 1B <CPU 1B, so that the operation of CPU 11B is discontinuous in the clock phase at the time of clock switching. Is not affected at all. When the CPU 11B is reset, the register contents of that CPU 1] are saved. The saved register contents are restored when clock switching is completed and reset signal power is set to inactive. In this case, the period from when the clock is switched to when the reset signal transitions from active to inactive is appropriately defined by means of the delay circuit. Therefore, it is possible to prevent the CPU 11B from malfunctioning due to the period in which the reset signal is actively maintained after the clock is switched, and to prevent the period from being too long. It is possible to prevent a decrease in operating performance due to the above. Note that such a clock switching system is particularly suitable for realizing the sleep mode function of a CPU having an internal oscillator.For a CPU that does not have an internal oscillator and operates in synchronization with an external clock, Even if it is applied, it is needless to say that the power consumption can be reduced without causing a malfunction.
また、 こ こでは、 高速ク ロ ッ ク C L K 1 と低速ク ロ ッ ク C L'K 2の 2つのク ロ ッ ク間での切替えを説明したが、 動作 速度の異なる 3種類以上のクロ ッ クを使用し、 それらクロッ ク間で動作ク ロッ クを切替えることもできる。 この場合、 消 費電力はクロッ クの周波数が低いほど低減できるで、 ス リー プモー ド時には最も遅いクロッ クを使用することが好ま しい。 また、 ス リープモー ド時には、 第 1実施例のように、 C P U 1 1 Bに G N Dレベルの直流信号を供給することによって C P U 1 1 Bへのク ロ ッ クの供給を停止してもよい。 このよ うにすれば、 さらに消費電流を低減することができる。 Also, here, switching between two clocks, the high-speed clock CLK1 and the low-speed clock CL'K2, has been described, but three or more clocks with different operation speeds are used. You can also use clocks to switch the operating clock between them. In this case, the power consumption can be reduced by lowering the clock frequency, and it is preferable to use the slowest clock in sleep mode. In the sleep mode, the supply of the clock to the CPU 11B may be stopped by supplying a GND level DC signal to the CPU 11B as in the first embodiment. By doing so, the current consumption can be further reduced.
さらに、 ス リープモー ドの期間を長く維持するために、 ス リーブモー ドの期間中のシステムタイマ割り込み要求 I R Q 0は、 割り込みコン トロ一ラ 20 Bによってマスクする事力《 好ま しい。 このようにすれば、 55 m s単位で発生されるシ ステ厶タイマ割り込み要求 I R Q 0が禁止される。 このため、 ス リープモ一 ドの期間を 55 m s以上に設定可能となり、 電 力消費をより低減できる。 Furthermore, in order to maintain the sleep mode for a long time, the system timer interrupt request IRQ0 during the sleep mode is preferably masked by the interrupt controller 20B. In this way, the system timer interrupt request IRQ0 generated in units of 55 ms is prohibited. For this reason, the sleep mode period can be set to 55 ms or more, and the power consumption can be further reduced.
この場合、 通常モー ドからス リープモー ドに移行する場合 の C P U 1 1 Bの処理は、 第 25図のように行われる。 . In this case, the processing of CPU 11 B when shifting from the normal mode to the sleep mode is performed as shown in FIG. .
すなわち、 この場合には、 第 1 9図に示したス リ ープモー
ド移行のためのサブルーチンのステッ プ S 1 3— 2〜 S 1 5 一 2に、 ステッ プ S 1 00— 2、 およびステップ S 1 0 1 — 2が加えられる。 ステッ プ S 1 0 0— 2においては、 C P U 1 1 Bは、 リ アルタイムク ロ ッ ク (RT C) 23 Bのタイマ 割り込み周期を 5 0 0 m s にセ ッ トする。 これは、 50 0 m sを示すデータをリ アルタイムク ロ ッ ク (RT C) 23 B 内め所定のレジスタに書き込むこ とによって実現される。 ス テツプ S 1 0 1 — 2においては、 C P U 1 1 Bは、 システム タイマ 22 Bのタイマ割り込みをデイ セ一ブノレ、 リ アルタイ ムク ロ ッ ク (R T C) 23 Bのタイマ割り込みをイネ一プル にする。, これは、 割り込みコ ン ト ローラ (P I C) 20 Bの 割り込みマスク レジスタに所定のマスクデータをライ 卜する こ とによつて実現される。 In other words, in this case, the sleep mode shown in Fig. 19 Steps S100-3 and S101-2 are added to the subroutine steps S13-2 to S15-12 of the subroutine for transferring the code. In step S100-2, the CPU 11B sets the timer interrupt cycle of the real-time clock (RTC) 23B to 500 ms. This is realized by writing data indicating 500 ms to a predetermined register inside the real-time clock (RTC) 23B. In step S101--2, the CPU 11B disables the timer interrupt of the system timer 22B and disables the timer interrupt of the real-time clock (RTC) 23B. . This is achieved by writing predetermined mask data to the interrupt mask register of the interrupt controller (PIC) 20B.
この結果、 ス リ ープモー ドにおいては、 55 m s単位で発 生される システムタイマ割り込み要求 I R Q 0が禁止され、 500 m s単位で発生される リ アル夕イ ク ク ロ ッ ク (RT C ) 23 Bのタイマ割り込み要求 I R Q 8が許可される。 このた め、 ス リ 一プモー ドの設定期間を 5 5 m s以上に設定可能と なり、 電力消費をよ り低減する こ とができる。 As a result, in sleep mode, the system timer interrupt request IRQ 0 generated in units of 55 ms is disabled, and the real-time clock (RTC) 23 B generated in units of 500 ms is disabled. Timer interrupt request IRQ 8 is enabled. For this reason, the set period of the sleep mode can be set to 55 ms or more, and the power consumption can be further reduced.
こ こで、 リ アルタイ ムク ロ ッ ク (RT C) 23 Bのタイマ 割り込み周期を 500 m sにセッ 卜 した理由は、 アプリ ケー シ ヨ ンプグラムの時計機能をサポー トするためである。 すな わち、 表示画面上に時刻をデジタル表示する機能を持つアブ リ ケ一シ ヨ ンプログラムを実行している場合には、 少なく と も 】 s以内にタイマカウ ン トを更新する こ とが必要とされる。
このため、 こ こでは、 5 0 0 m s単位のタイマ割り込みを 利用する こ とによって、 ス リ ープモー ドの最大設定期間を 500 m sに制限している。 The reason why the timer interrupt cycle of the real-time clock (RTC) 23B was set to 500 ms is to support the clock function of the application program. In other words, if you are running an absorption program that has the function of digitally displaying the time on the display screen, it is possible to update the timer count within at least] seconds. Needed. For this reason, the maximum setting period of the sleep mode is limited to 500 ms by using a timer interrupt in units of 500 ms.
また、 このようにシステムタイマ割り込み要求 I R Q 0を 禁止してス リ一プモー ドに移行した場合においては、 通常モ 一ドからス リ一プモ一 ドに移行するための C P U 1 1 Bの処 理ほ、 笫 26図のように行われる。 Also, when the system timer interrupt request IRQ0 is disabled and the system shifts to the sleep mode, the processing of the CPU 11B for shifting from the normal mode to the sleep mode is performed. Ho, 笫 is performed as shown in Figure 26.
すなわち、 この場合には、 第 2 0図に示 したステ ッ プ S 23 - 2 , S 24— 2に加え、 ステップ S 1 02— 2が実 行される。 ステップ S 1 02— 2においては、 C P U 1 1 B は、 システムタイマ 22 Bの夕イマ割り込みをイネ一プル、 リ アルタイ ムク ロ ッ ク (R T C) 2 3 Bのタイマ割り込み をディ セーブルにする。 これは、 割 り込みコ ン ト ローラ (P I C) 20 Bの割り込みマスク レジスタに所定のマスク データをライ トすることによって実現される。 これによつて、 通常モー ドにおいては、 55 m s単位でのタィマ割り込みが 有効になる。 That is, in this case, in addition to steps S23-2 and S24-2 shown in FIG. 20, step S102-2 is executed. In step S102-2, the CPU 11B enables the timer interrupt of the system timer 22B, and disables the timer interrupt of the real time clock (RTC) 23B. This is achieved by writing predetermined mask data to the interrupt mask register of the interrupt controller (PIC) 20B. This enables timer interrupts in 55 ms units in normal mode.
以下、 この発明の第 4実施例を説明する。 Hereinafter, a fourth embodiment of the present invention will be described.
笫 27図には、 この発明の第 4実施例に係わるポー夕プル コ ンピュータのシステム構成が示されている。 このポータブ ルコンピュータは、 電圧制御発振機 (V C O) を利用するこ とによって、 C P Uのク ロ ッ ク周期数を滑らかに変化できる ように構成されている。 すなわち、 このポータブルコ ンビュ 一夕は、 シ ステムバス 1 0 C、 C P U 1 1 C、 電圧切替え 回路 1 2 C、 電圧制御発振機 (V C O) 1 3 C、 リ アル夕
ィ ム ク ロ ッ ク (R T C ) 1 4 C、 キーボー ドコ ン ト ローラFIG. 27 shows a system configuration of a portable computer according to the fourth embodiment of the present invention. This portable computer is configured so that the number of clock cycles of the CPU can be smoothly changed by using a voltage controlled oscillator (VCO). In other words, this portable computer has a system bus 10C, CPU 11C, voltage switching circuit 12C, voltage controlled oscillator (VCO) 13C, Sim clock (RTC) 14 C, keyboard controller
(K B C) 1 5 C、 システムタイマ 1 6 C、 プログラマブル 割り込みコ ン ト ローラ ( P I C ) 1 7 C、 およびダイナミ ツ ク RAM (D RAM) 1 8 Cを備えている。 It has (KBC) 15C, system timer 16C, programmable interrupt controller (PIC) 17C, and dynamic RAM (DRAM) 18C.
C P U 1 1 Cは、 このポータブルコ ン ピュータのこのシス テム全体の制御を司る ものであ り、 システムバス 1 0 Cを 介して、 電圧切り替え回路 1 2 C、 リ アルタイムク ロ ッ ク The CPU 11C is responsible for controlling the entire system of the portable computer, and includes a voltage switching circuit 12C and a real-time clock via a system bus 10C.
( R T C ) 1 4 C、 キ一ボー ドコ ン ト ロ ー ラ ( K B C ) 1 5 C s システム タ イ マ 1 6 C、 割り込みコ ン ト ローラ(RTC) 14C, keyboard controller (KBC) 15Cs system timer 16C, interrupt controller
( P I C ) 1 7 C、 およびダイナ ミ ッ ク R A M (D RAM) 1 8 Cに接続されている。 (PIC) 17 C and dynamic RAM (DRAM) 18 C.
C P U 1 1 Cは、 例えばマイ ク ロプロセッサ 80486力、 ら構成されており、 内部的に高速ク ロ ッ クを生成して動作 するために、 P L L回路を含む内部発振器 1 1 1 Cを備え ている すなわち、 この C P U 1 1 Cは、 電圧制御発振器 The CPU 11C is composed of, for example, a microprocessor 80486, and has an internal oscillator 11C including a PLL circuit to generate and operate a high-speed clock internally. That is, this CPU 11C is a voltage controlled oscillator
( V C 0 ) 1 3 C力、ら供給されるク ロ ッ ク C L Kの数倍のク ロ ッ クを内部発振器 1 】 1 Cによって内部的に生成し、 それ を利用して高速動作する構成である。 (VC0) 13C The internal clock generated by the internal oscillator 1] 1C is several times the clock CLK supplied by the internal clock, and it is used to operate at high speed. is there.
C P U 1 1 Cは、 電圧切替え回路 1 2 Cに対してク ロ ッ ク C L Kの切替え要求を発行する。 このク ロ ッ ク切替え要求は、 例えば、 C P U 1 1 Cが高速ク 口 ッ クで動作する通常モー ド から低速ク ロッ クで動作するス リ ープモー ドに移行する時や、 そのス リ ープモー ドから通常モ一 ドに復帰する時に発行され る o The CPU 11C issues a clock CLK switching request to the voltage switching circuit 12C. This clock switching request is issued, for example, when the CPU 11C shifts from the normal mode operating in the high-speed clock to the sleep mode operating in the low-speed clock, or in the sleep mode. Issued when returning to normal mode from
すなわち、 C P U 1 1 Cは、 実行中のアプリケーシ ョ ンプ
ログラムによってコールされる B I O S (B asic I nput 0 u t pu ί S ys ieoi)プログラムの実行により、 ス リ ープモー ド 設定条件の設立の有無を判断し、 条件成立時には、 高速クロ ックから低速クロックへのクロッ ク切替えを電圧切り替え回 路 12 Cに指示する。 スリ一プモー ド設定条件は、 例えば、 —定期間以上オペレータによるキー入力操作が行なわれなか つ こ場合等、 C P U 1 1 Cが待ち状態にある時に成立する。 また、 低速クロックで動作しているスリープモ一 ド期間中 に、 割り込みコン トローラ 1 7 Cからハ ー ドウヱァ割り込み 信号 I NTが入力されると、 C P U 1 1 Cは、 ス リ一プモー ドから復帰するために低速ク口ックから高速ク口ッ クへのク 口ック切替えを電圧切り替え回路 12 Cに指示する。 That is, the CPU 11C executes the running application By executing the BIOS (Basic Input 0 ut pu ί Sys ieoi) program called by the program, it is determined whether or not the sleep mode setting conditions have been established. Instruct the voltage switching circuit 12C to switch the clock. The sleep mode setting condition is satisfied when the CPU 11C is in a waiting state, for example, when a key input operation is not performed by an operator for a fixed period or more. Also, if the hardware interrupt signal INT is input from the interrupt controller 17C during the sleep mode operating at the low-speed clock, the CPU 11C returns from the sleep mode. For this purpose, the voltage switching circuit 12C is instructed to switch the low-speed cook to the high-speed cook.
クロック切替えの指示は、 この様にス リープモー ド機能を 実行場合だけでなく、 例えば、 低速動作するように構成され たアプリケ一ショ ンソフ トゃハ ー ドゥエァォプショ ン類を使 用する場合にも行われる。 この場合は、 オペレータのキー入 力操作等によつてク ロ ッ ク切り替え要求が C P ϋ 1 1 Cに 通知され、 それに応じて C P U 1 1 Cから電圧切替え回路 12 Cにクロック切替え指示が発行される。 The clock switching instruction is issued not only when executing the sleep mode function as described above, but also when, for example, using application software configured to operate at a low speed. . In this case, a clock switching request is notified to the CP 1 11C by an operator's key input operation or the like, and a clock switching instruction is issued from the CPU 11C to the voltage switching circuit 12C accordingly. You.
電圧切替え回路 1 2 Cは、 C P U 1 1 Cからのクロック切 替え指示に応じて、 電圧制御発振器 ( V C 0) 13 Cに供 耠する制御電圧を変化させる。 この場合、 電圧切替え回路 12 Cは、 電圧制御発振器 ( V C 0) 13 Cの発振周波数が 連続的に変化するように制御電圧を徐々に上昇または下降さ せる。 この電圧切替え回路 12 Cの具体的構成については、
第 30図乃至第 32図を参照して後述する。 The voltage switching circuit 12C changes the control voltage supplied to the voltage controlled oscillator (VC0) 13C according to the clock switching instruction from the CPU 11C. In this case, the voltage switching circuit 12C gradually raises or lowers the control voltage so that the oscillation frequency of the voltage-controlled oscillator (VC0) 13C changes continuously. Regarding the specific configuration of this voltage switching circuit 12C, This will be described later with reference to FIGS. 30 to 32.
電圧制御発振器 ( V C O ) 1 3 Cは、 電圧切替え回路 1 2 Cからの制御電圧の値に応じて発振周波数が可変設定さ れる構成のものであり、 その発振出力は C P U 1 1 Cにクロ ッ ク C L Kと して供給される。 The voltage controlled oscillator (VCO) 13 C has a configuration in which the oscillation frequency is variably set according to the value of the control voltage from the voltage switching circuit 12 C, and the oscillation output is clocked to the CPU 11 C. Supplied as CLK.
第 28図には、 電圧切替え回路 1 2 Cから発生される制御 電圧に対するク ロ ッ ク C L Kの周期の変化特性が示されてい る。 この例では、 制御電圧が高く なるほど発振周波数が低く なるように電圧制御発振器 ( V C 0 ) 1 3 Cが構成されてい る場合を想定している。 FIG. 28 shows a change characteristic of the cycle of the clock CLK with respect to the control voltage generated from the voltage switching circuit 12C. In this example, it is assumed that the voltage-controlled oscillator (V C0) 13 C is configured so that the oscillation frequency becomes lower as the control voltage becomes higher.
C P U 1 1 Cのクロッ ク C L Kを高速ク ロッ ク力、ら低速ク 口ツマに切替える場合、 制御電圧は、 初めは、 ある一定の低 い電圧値 V 1で安定している (期間 A) 。 この期間 Aにおい ては、 電圧制御発振器 ( V C 0) 1 3 Cは、 高速のクロッ ク C L Kを発生している。 When the clock CLK of CPU11C is switched to the high-speed clock force or the low-speed knob, the control voltage is initially stable at a certain low voltage value V1 (period A). In this period A, the voltage-controlled oscillator (V C0) 13 C is generating a high-speed clock C LK.
この状態で、 制御電圧が徐々に上昇されると、 これに伴つ て ク ロ ッ ク C L Kの周波数は徐々 に低下され、 ク ロ ッ ク C L Kの周期が徐々 に長く なるよ う に変化していく (期間 B ) 。 そして、 最後に、 制御電圧がある一定の高い電圧 V 2 で安定されると、 以降、 電圧制御発振器 (V C 0) 1 3じか ら出力されるクロ ッ ク C L Kも低周波数に安定され、 C P U 1 1 Cには低速ク口ッ クが供給される (期間 C) 。 In this state, when the control voltage is gradually increased, the frequency of the clock CLK is gradually reduced and the period of the clock CLK is gradually increased. Go (period B). Finally, when the control voltage is stabilized at a certain high voltage V 2, the clock CLK output from the voltage-controlled oscillator (VC 0) 13 is also stabilized at a low frequency, 11 C is supplied with low-speed intake (period C).
ここで、 重要なことは、 期間 ( B ) においては、 ク ロッ ク C L Kの周波数および位相が連続的に変化していることであ る。 つま り、 ク ロッ ク C L Kの周波数は急速に切り替わるの
ではなく、 高周波数から例えばその 1 / 2の低周波数に滑ら かに連続して変化される。 What is important here is that the frequency and phase of the clock CLK are continuously changing during the period (B). This means that the frequency of the clock CLK switches rapidly. Instead, it is smoothly and continuously changed from a high frequency to, for example, a half of the low frequency.
また、 C P U 1 1 Cのクロッ ク C L Kを低速ク ロックから 高速ク ロックに切替える場合も、 ク ロ ッ ク C L Kの周波数お よび位相は、 第 29図に示されているように滑らかに連続し て変化される。 Also, when switching the clock CLK of the CPU 11C from the low-speed clock to the high-speed clock, the frequency and phase of the clock CLK are smoothly and continuously as shown in Fig. 29. Be changed.
第 30図には、 電圧切り替え回路 1 2 Cの第 1の具体的が 示されている。 FIG. 30 shows a first specific example of the voltage switching circuit 12C.
この電圧切り替え回路 1 2 C - 1 は、 DZA変換器を利用 して制御電圧を変化させる構成のものであり、 図示のように、 レジスタ 1 21 Cと、 DZ A変換器 1 22 Cとから構成され ている。 レジスタ 12 1 Cには、 C P U 1 1 Cから発行され る ク ロ ッ ク周波数指示データが格納される。 DZA変換器 1 22 Cは、 レジスタ 12 1 Cに格納された指示データの値 をデジタル値からアナログ値に変換する。 例えば、 指示デー 夕が高速ク口ックを指示するデ一夕 D 1の場合には、 D/A 変換器 1 22 Cは、 そのデータ D 1 に対応するアナ口グ電圧 V 1を発生する。 また、 指示データが低速クロッ クを指示す るデータ D 2 (ここで、 D 1 〉D 2) の場合には、 DZA変 換器 1 2 2 Cは、 そのデータ D 2に対応するアナログ電圧 V 2を発生する。 This voltage switching circuit 12 C-1 is configured to change the control voltage using a DZA converter, and is composed of a register 121 C and a DZA converter 122 C as shown in the figure. It has been. The clock frequency instruction data issued from the CPU 11C is stored in the register 121C. The DZA converter 122C converts the value of the instruction data stored in the register 121C from a digital value to an analog value. For example, if the instruction data is a data D1 indicating a high-speed cut-off, the D / A converter 122C generates an analog voltage V1 corresponding to the data D1. . If the instruction data is data D2 indicating the low-speed clock (here, D1> D2), the DZA converter 122C outputs the analog voltage V corresponding to the data D2. Generate 2
レジスタ 121 Cのデ一タカ《 C P U 1 1 Cによって D 1か ら D 2に更新された時、 D A変換器 1 22 Cから出力され るアナログ電圧は、 電圧 V 1から電圧 V 2に徐々に変化され る。 また、 レジスタ 1 2 1 Cのデータが D 2から D 1 に更新
された時には、 DZA変換器 1 22 Cから出力されるアナ口 グ電圧は、 電圧 V 2から電圧 V 1に徐々に変化される。 Data of register 121C << When the CPU 11C updates D1 to D2, the analog voltage output from the DA converter 122C gradually changes from voltage V1 to voltage V2 Is performed. Also, data in register 1 2 1 C is updated from D 2 to D 1 In this case, the analog voltage output from the DZA converter 122C is gradually changed from the voltage V2 to the voltage V1.
第 3 1図には、 電圧切り替え回路 1 2の第 2の具体的が示 されている。 FIG. 31 shows a second specific example of the voltage switching circuit 12.
この電圧切り替え回路 1 2 C - 2は、 比較的大きな時定数 を有する積分回路を用いて制御電圧を変化させる構成のもの で り、 図示のように、 デコーダ 1 23 C、 Dフ リ ップフ ロ ップ 1 24 C、 および積分回路 1 25 Cによって構成されて いる。 The voltage switching circuit 12C-2 has a configuration in which the control voltage is changed by using an integration circuit having a relatively large time constant. As shown in the figure, the decoder 123C and the D flip-flop are used. It is composed of a loop 124 C and an integration circuit 125 C.
この電圧切り替え回路 1 2 C — 2においては、 デコーダ 1 23 Cによってバス 1 0 C上のァ ドレスがデコー ドされ、 そのァ ドレスが所定の値の時にバス 1 0 C上の所定の 1 ビッ トデータが Dフ リ ップフロ ップ 1 24 Cにラ ッチされる。 こ の 1 ビッ トデータはク ロ ッ ク C L Kの周波数を指定するもの であり、 データ "0" は高速ク ロ ッ クを示し、 データ " 1 " は低速ク ロッ クを示す。 Dフ リ ップフロ ップ 1 24 Cのラ ッ チデータがデータ "0" からデータ " 1 " に変化された時、 Dフ リ ップフロ ップ 1 24 Cは レベルの Q出力を発生 する。 この場合、 電圧制御発振器 (V C 0) 1 3 Cの制御電 圧は、 積分回路 1 2 5 Cの時定数によって、 電圧 V Iから 電圧 V 2に徐々 に上昇される。 また、 Dフ リ ッ プフ ロ ッ プ 1 24 Cのラ ッチデータがデータ " 1 " からデータ " 0 " に 変化された時には、 電圧制御発振器 ( V C 0) 1 3 Cの制御 電圧は、 積分回路 1 25 Cの時定数によって、 電圧 V 2から 電圧 V 1に徐々に低下される。
第 3 2図には、 電圧切り替え回路 1 2 Cの第 3の具体的が 示されている。 In the voltage switching circuit 12C-2, the address on the bus 10C is decoded by the decoder 123C, and when the address has a predetermined value, the predetermined 1-bit data on the bus 10C is decoded. Is latched to D flip flop 124 C. The 1-bit data specifies the frequency of the clock CLK. Data "0" indicates a high-speed clock and data "1" indicates a low-speed clock. When the latch data of D flip-flop 124C is changed from data "0" to data "1", D flip-flop 124C generates a level Q output. In this case, the control voltage of the voltage controlled oscillator (VC 0) 13 C is gradually increased from the voltage VI to the voltage V 2 by the time constant of the integrating circuit 125 C. When the latch data of D flip-flop 124 C is changed from data “1” to data “0”, the control voltage of voltage-controlled oscillator (VC 0) 13 C is applied to the integration circuit 1 With a time constant of 25 C, the voltage is gradually reduced from voltage V2 to voltage V1. FIG. 32 shows a third specific example of the voltage switching circuit 12C.
こ の電圧切り替え回路 1 2 C - 3 は、 電圧制御発振器 ( V C 0) 1 3 Cの発振出力を負帰還入力することにより、 時定数の大きい P L L回路を構成している。 This voltage switching circuit 12 C-3 constitutes a PLL circuit having a large time constant by negatively inputting the oscillation output of the voltage controlled oscillator (V C 0) 13 C.
すなわち、 電圧切り替え回路 1 2 C — 3は、 レジスタ 1 2 6 C、 0 変換器 1 2 7 C、 電圧制御発振器 (V C 0) 1 2 8 C、 およびコンパレータ 1 2 9 Cを備えている。 レジ スタ 1 2 6 Cには、 C P U 1 1 Cから発行されるク ロッ ク周 波数指示データが格納される。 0 変換器 1 2 7 ( は、 レ ジス夕 1 2 6に格納された指示データの値をデジタル値から アナ口グ値に変換する。 That is, the voltage switching circuit 12 C-3 includes a register 126 C, a 0 converter 127 C, a voltage controlled oscillator (VC 0) 128 C, and a comparator 122 C. The clock frequency instruction data issued from the CPU 11C is stored in the register 1226C. 0 The converter 1 2 7 (converts the value of the instruction data stored in the register 1 2 6 from a digital value to an analog value.
このアナログ出力は、 電圧制御発振器 (V C O) 1 2 S C にその制御電圧として入力される。 電圧制御発振器 (V C O) 1 2 8 Cの発振出力周波数は、 アナログ出力電圧の上昇に伴 つて低下される。 電圧制御発振器 (V C 0) 1 2 8 Cの発振 出力の周波数は、 コンパレータ 1 2 9 Cによって電圧制御発 振器 ( V C 0) 1 3 Cから帰還されるクロック C L Kの周波 数と比較される。 コ ンパレ一タ 1 2 9 Cは、 電圧制御発振器 (.V C O ) 1 2 8 Cの発振出力と電圧制御発振器 (V C 0) 1 3から帰還入力されるクロッ ク C L Kの位相が一致するよ うに、 電圧制御発振器 (V C 0) 1 3 Cへの制御電圧を変化 させる。 この位相同期ループ (P L L ) 制御により、 電圧制 御発振器 (V C O) 1 3 Cから出力されるク ロッ ク C L Kは、 周波数および位相が連続した状態で高速ク口ックから低速ク
ロッ クに変化される。 This analog output is input to the voltage controlled oscillator (VCO) 12 SC as its control voltage. The oscillation output frequency of the voltage-controlled oscillator (VCO) 128 C decreases as the analog output voltage rises. The frequency of the oscillation output of the voltage controlled oscillator (VC0) 128C is compared with the frequency of the clock CLK fed back from the voltage controlled oscillator (VC0) 13C by the comparator 1229C. The comparator 1229 C is set so that the oscillation output of the voltage controlled oscillator (.VCO) 128 C and the phase of the clock CLK fed back from the voltage controlled oscillator (VC 0) 13 match. Voltage controlled oscillator (VC0) Changes the control voltage to 13C. By this phase locked loop (PLL) control, the clock CLK output from the voltage controlled oscillator (VCO) 13 C is changed from high-speed clock to low-speed clock with the frequency and phase being continuous. Changed to lock.
?欠に、 第 33図のフローチヤ一'卜を参照して、 第 4実施例 のポータブルコンピュー夕におけるス リ ーブモー ドへの移行 動作とそのスリーブモー ドからの復帰動作について説明する。 ? The operation of shifting to the sleep mode and the operation of returning from the sleeve mode in the portable computer according to the fourth embodiment will be described with reference to the flowchart of FIG. 33.
C P U 1 1 Cがアプリケーシ ョ ンプログラムの実行中に例 えばキー入力待ち状態になると、 通常、 割り込み待ちフ ァ ンク シ ョ ンのル一チ ンがアプリ ケ一シ ョ ンプログラムによ つてコールされる。 この割り込み待ちフ ァ ン ク シ ョ ンは、 If the CPU 11C enters the key input wait state while executing the application program, for example, the routine of the interrupt waiting function is usually called by the application program. You. This function waiting for an interrupt
B I 0 Sプログラムによって提供されるものである。 Provided by the BIOS program.
割り込み待ちフ ァ ン ク シ ョ ンルーチ ンでは、 まず、 C P U 1 1 Cは、 キー入力割り込みの発生の有無を判断する (ステ ップ S 1 1 — 3 ) 。 この判断処理は、 C P U 1 ] Cに割り込 み信号 I N Tが供給された時に、 C P U 1 1 Cがその割り込 みの要因を調べることによって実行される。 割り込みの要因 がキー入力割り込み要求 I R Q 1によるものか否かは、 例え ば、 割り込みコ ン ト ローラ 1 7 Cのステータスレジスタを リ ー ドする こ とによって決定される。 キー入力割り込みが 発生した時には、 C P U 1 1 Cはキーボー ドコ ン ト ローラ ( K B C ) 1 5 Cからキー コー ドを読み取り (ステ ッ プ S 1 2— 3) 、 その後、 アプリケーショ ンプログラムの実行 ίこ民る。 In the interrupt waiting function routine, the CPU 11C first determines whether or not a key input interrupt has occurred (step S11-3). This determination process is executed by the CPU 11C examining the cause of the interrupt when the interrupt signal INT is supplied to CPU 1] C. Whether or not the interrupt is caused by the key input interrupt request IRQ1 is determined, for example, by reading the status register of the interrupt controller 17C. When a key input interrupt occurs, the CPU 11C reads the key code from the keyboard controller (KBC) 15C (step S12-3), and then executes the application program. People.
—方、 キー入力割り込みが発生しなかっ た場合には、 C P U 1 1 Cは、 ス リ ープモー ド設定条件が成立されたこと を認識し、 ス リープモー ド設定のためのサブルーチンを実行 する。 ここでは、 C P U 1 1 Cは、 ク ロ ッ ク C L Kを高速ク
ロックから低速クロッ クに切り替えるために、 電圧切り替え 回路 12 Cに対して低速ク口ックを指定するデータを送信す る (ステップ S 1 3— 3) 。 これにより、 電圧切り替え回路 12 Cから出力される制御電圧は、 高速クロッ クに対応する 電圧 V 1から低速クロッ クに対応する電圧 V 2に徐々に上昇 され、 これに伴って電圧制御発信機 (V C 0) 13 Cから出 力されるクロック C L Kの周波数は徐々に低下される。 この 結果、 C P U 1 1 Cは、 低速のクロック C L Kによつて動作 されるス リープモー ドに設定される。 On the other hand, if no key input interrupt has occurred, the CPU 11C recognizes that the sleep mode setting conditions have been satisfied, and executes a subroutine for setting the sleep mode. Here, the CPU 11C outputs the clock CLK at high speed. In order to switch from the lock to the low-speed clock, data specifying the low-speed clock is transmitted to the voltage switching circuit 12C (step S13-3). As a result, the control voltage output from the voltage switching circuit 12C is gradually increased from the voltage V1 corresponding to the high-speed clock to the voltage V2 corresponding to the low-speed clock. VC 0) The frequency of the clock CLK output from 13 C is gradually reduced. As a result, the CPU 11C is set to the sleep mode operated by the low-speed clock CLK.
この後、 割り込みコン トローラ 1 7 Cからのハー ドウェア 割り込み信号 I NTが C P U 1 1 Cに入力されると (ステツ プ S 14— 3) 、 C P U 1 1 Cは、 低速クロックから高速ク ロッ クに切り替えるために、 電圧切り替え回路 1 2 Cに対し て、 高速ク ロ ッ クを指定するデータを送信する (ステップ S 1 5— 3) 。 これにより、 電圧切り替え回路 1 2 Cから出 力される制御電圧は低速クロッ クに対応する電圧 V 2から高 速クロックに対応する電圧 V 1 に徐々に低下され、 これに伴 つて電圧制御発振機 (V C 0) 1 3 Cから出力されるクロッ ク C L Kの周波数は徐々に上昇される。 この結果、 ク ロッ ク C L Kは高速ク ロ ッ クになり、 C P U 1 1 Cはス リープモ一 ドから通常モー ドに復帰する。 そして、 C P U 1 1 Cは、 ハ 一ドウエア割り込み信号 I N Tに対応する割り込み処理を実 行する (ステップ S 1 6— 3) 。 Thereafter, when the hardware interrupt signal INT from the interrupt controller 17C is input to the CPU 11C (step S14-3), the CPU 11C switches from the low-speed clock to the high-speed clock. In order to switch, data for designating a high-speed clock is transmitted to the voltage switching circuit 12C (step S15-3). As a result, the control voltage output from the voltage switching circuit 12C is gradually reduced from the voltage V2 corresponding to the low-speed clock to the voltage V1 corresponding to the high-speed clock. (VC 0) The frequency of the clock CLK output from the 13 C is gradually increased. As a result, the clock CLK becomes a high-speed clock, and the CPU 11C returns from the sleep mode to the normal mode. Then, the CPU 11C executes an interrupt process corresponding to the hardware interrupt signal IINT (step S16-3).
以上説明したように、 この第 4実施例のポータブルコンビ ユ ータにおいては、 電圧制御発振器 (V C 0) 1 3 Cの発振
出力が C P U 1 1 Cのクロ ッ ク C L Kと して使用されており、 そのク ロ ッ ク C L Kは電圧制御発振器 (V C O) 1 3 Cの発 振周波数を可変設定するこ とによって、 例えば高速ク ロッ ク から低速クロッ クに切替えられる。 この場合、 電圧制御発振 器 (V C 0) 1 3 Cの発振出力の周波数は、 電圧切り替え回 路 1 2 Cの制御により徐々に変化される。 このため、 クロ ッ ク C'L Kが高速ク口ッ クから低速ク ロ ッ クに切り替わる時に おける位相の不連続等の問題が解消され、 C P U 1 1 Cの動 作を保証することができる。 したがって、 C P U 1 1 Cの動 作を保証した状態でその C P U 1 1 Cのク ロ ッ クを切り替え られるようになり、 ポータブルコンピュータの消費電力の低 減および互換性の確保を実現できる。 As described above, in the portable computer according to the fourth embodiment, the oscillation of the voltage-controlled oscillator (VC 0) 13 C The output is used as the clock CLK of the CPU 11C, and the clock CLK can be set to, for example, a high-speed clock by variably setting the oscillation frequency of the voltage-controlled oscillator (VCO) 13C. Switch from lock to low speed clock. In this case, the frequency of the oscillation output of the voltage controlled oscillator (VC 0) 13 C is gradually changed by the control of the voltage switching circuit 12 C. This eliminates problems such as phase discontinuity when the clock C'LK switches from a high-speed clock to a low-speed clock, and guarantees the operation of the CPU 11C. . Therefore, the clock of the CPU 11C can be switched in a state where the operation of the CPU 11C is guaranteed, so that the power consumption of the portable computer can be reduced and compatibility can be ensured.
なお、 このよ うなク ロッ ク切替えシステムは、 P L Lを含 む内部発振器を持つ C P Uのス リ ープモー ド機能の実現に特 に適しているが、 内部発振器をもたず外部ク ロ ッ クに同期し て動作する C P Uに適用しても同様して誤動作を招く こと無 く消費電力を低減できることはもちろんである。 Such a clock switching system is particularly suitable for realizing the sleep mode function of a CPU that has an internal oscillator including a PLL, but does not have an internal oscillator and is synchronized with an external clock. Of course, even when applied to a CPU that operates in such a manner, the power consumption can be reduced without causing a malfunction as well.
また、 こ こでは、 高速ク ロ ッ ク と低速ク ロ ッ クの 2つのク ロッ ク間での切替えを説明したが、 使用する電圧制御発振器 の発振周波数の変化幅の範囲であれば、 動作速度の異なる 3 種類以上のク ロッ ク間での動作ク ロッ クの切替えを行う こと もできる。 この場合、 消費電力はク ロ ッ クの周波数が低いほ ど低減できるで、 ス リープモー ド時には最も遅いク ロ ッ クを 使用することが好ま しい。 Also, here, switching between two clocks, a high-speed clock and a low-speed clock, has been described. However, if the range of variation of the oscillation frequency of the voltage-controlled oscillator used is within the range, Operation clocks can be switched between three or more clocks with different speeds. In this case, the power consumption can be reduced by lowering the clock frequency, and it is preferable to use the slowest clock in sleep mode.
さ らに、 スリープモー ドの期間を長く維持するために、 ス
リ一プモー ドの期間中のシステムタイマ割り込み要求 I R Q 0は、 割り込みコン トローラ 1 7 Cによってマスクする事力く 好ま しい。 このようにすれば、 55 m s単位で発生されるシ ステムタイマ割り込み要求 I RQ 0が禁止される。 このため、 ス リープモー ドの期間を 55 ra s以上に設定可能となり、 電 力消費をより低減できる。 In addition, to maintain the sleep mode for a longer period, The system timer interrupt request IRQ 0 during the wake mode is preferably masked by the interrupt controller 17C. In this way, the system timer interrupt request IRQ0 generated in units of 55 ms is prohibited. For this reason, the sleep mode period can be set to 55 ras or more, and the power consumption can be further reduced.
この場合、 C P U 1 1 Cのス リ一プモ一 ドへの移行動作と そのスリーブモ一 ドからの復帰動作は、 第 34図のように行 なわれる。 In this case, the operation of shifting the CPU 11C to the sleep mode and the operation of returning from the sleeve mode are performed as shown in FIG.
すなわち、 この場合には、 第 3 3図に示したス リ ープ モー ド移行のためのステップ S 1 3 - 3の前に、 ステップ S 1 00— 3、 およびステップ S 1 0 1 — 3が実行される。 ステップ S 100— 3においては、 C P U 1 1 Cは、 リアル タイムク ロ ッ ク (R T C) 14 Cのタイマ割り込み周期を 500 m sにセッ トする。 これは、 500 m sを示すデータ をリアルタイムク ロッ ク (RT C) 14 C内の所定のレジス タに書き込むことによって実現される。 ステップ S 1 01一 3においては、 C P U 1 1 Cは、 システムタイマ 1 6 Cの タイ マ割り込みをディ セーブル、 リ アルタイ ムク ロ ッ ク (RT C) 14 Cのタイマ割り込みをイネ一ブルにする。 こ れは、 割り込みコン ト口一ラ (P I C) 1 7 Cの割り込みマ スク レジスタに所定のマスクデータをラィ 卜することによつ て実現される。 That is, in this case, before step S13-3 for transition to the sleep mode shown in FIG. 33, step S100-3 and step S101-3 are performed. Be executed. In step S100-3, the CPU 11C sets the timer interrupt cycle of the real-time clock (RTC) 14C to 500 ms. This is realized by writing data indicating 500 ms to a predetermined register in the real-time clock (RTC) 14C. In step S101-13, the CPU 11C disables the timer interrupt of the system timer 16C, and enables the timer interrupt of the real-time clock (RTC) 14C. This is realized by writing predetermined mask data into the interrupt mask register of the interrupt controller (PIC) 17C.
この結果、 ス リープモー ドにおいては、 55m s単位で発 生されるシステムタイマ割り込み要求 I R Q 0が禁止され、
500 m s単位で発生される リ アル夕イ ク ク ロ ッ ク (RT C) 14 Cのタイマ割り込み要求 I R Q 8が許可される。 このた め、 ス リ 一プモー ドの設定期間を 5 5 m s以上に設定可能と なり、 電力消費をよ り低減する こ とができる。 As a result, in sleep mode, the system timer interrupt request IRQ 0 generated in units of 55 ms is disabled, Real-time clock (RTC) generated in 500 ms units 14C timer interrupt request IRQ 8 is enabled. For this reason, the set period of the sleep mode can be set to 55 ms or more, and the power consumption can be further reduced.
こ こで、 リ アルタイムク ロ ッ ク (R T C) 14 Cのタイマ 割り込み周期を 500 m s にセッ 卜 した理由は、 アプリ ケー シ ョ ンプグラムの時計機能をサポー トするためである。 すな わち、 表示画面上に時刻をデジタル表示する機能を持つアブ リ ケー シ ョ ンプログラムを実行している場合には、 少な く と も 1 s以内にタイマカウ ン トを更新する こ とが必要とされる。 このため、 こ こでは、 5 0 O m s単位のタイマ割り込みを 利用する こ とによ って、 ス リ ープモー ドの最大設定期間を 500 m sに制限している。 The reason for setting the timer interrupt cycle of the real-time clock (RTC) 14C to 500 ms here is to support the clock function of the application program. That is, if you are running an abbreviated program that has the function of digitally displaying the time on the display screen, you can update the timer count at least within 1 s. Needed. For this reason, here, the maximum setting period of the sleep mode is limited to 500 ms by using a timer interrupt in units of 50 Oms.
また、 通常モー ドからス リ ープモー ドに移行する時には、 ステッ プ S 1 5— 3と S 1 6— 3の間に、 ステッ プ S 1 02 一 3が実行される。 ステ ッ プ S 1 0 2 — 3においては、 C P U 1 1 Cは、 システムタイマ 1 6 Cのタイマ割り込みを イネ一ブル、 リ アルタイムク ロ ッ ク (R T C) 14 Cのタイ マ割り込みをディ セーブルにする。 これは、 割り込みコ ン ト ローラ (P I C) 1 7 Cの割り込みマスク レジスタに所定の マスクデータをライ 卜する こ とによって実現される。 これに よって、 通常モー ドにおいては、 55 m s単位でのタィマ割 り込みが有効になる。 When the mode is shifted from the normal mode to the sleep mode, steps S102-3 are executed between steps S15-3 and S16-3. In step S102-3, the CPU 11C enables the timer interrupt of the system timer 16C and disables the timer interrupt of the real-time clock (RTC) 14C. . This is realized by writing predetermined mask data to the interrupt mask register of the interrupt controller (PIC) 17C. Thus, in the normal mode, the timer interrupt in 55 ms units becomes effective.
次に、 この発明の第 5実施例を説明する。 Next, a fifth embodiment of the present invention will be described.
この第 5実施例のポータブルコ ン ピュー夕の C P Uス リ一
プモー ドにおいては、 ク ロッ ク C L Kの切り替えは行なわれ ず、 C P Uは H a 1 t状態を維持する。 H a l t状態におい ては C P Uによるバスアクセスが実行されないので、 ク 口 ッ ク C L Kの周波数を低下させなくても消費電力の低減を図る ことができる。 The CPU screen of the portable computer according to the fifth embodiment. In this mode, the clock CLK is not switched, and the CPU maintains the Ha1t state. In the Halt state, no bus access is performed by the CPU, so that power consumption can be reduced without lowering the clock CLK frequency.
第 35図には、 第 5実施例のポータブルコンピュータの構 成^示されている。 このポータブルコンピュータは、 A C商 用電源またはコンピュータ本体に着脱自在に装着されるバッ テリによつて駆動されるコンピュータであり、 C P U 1 1 D、 B I O S— ROM 1 2 D、 システムタイマ 1 3 D、 リ アル夕 ィム ク ロ ッ ク (R T C) 1 4 D、 キーボー ドコ ン ト ローラ (K B C) 1 5 D、 プログラマブル割り込みコン ト ローラ (P I C) 1 6 D、 ダイナミ ッ ク RAM (DRAM) 1 7 D を備えている。 FIG. 35 shows the configuration of a portable computer according to the fifth embodiment. This portable computer is a computer that is driven by an AC commercial power supply or a battery that is removably attached to the computer itself, and has a CPU 11D, BIOS-ROM 12D, system timer 13D, Real-time clock (RTC) 14 D, keyboard controller (KBC) 15 D, programmable interrupt controller (PIC) 16 D, dynamic RAM (DRAM) 17 D Have.
C P U 1 1 Dはこのシステム全体の制御を司るものであり、 システムバス 1 0 Dを介して各コンポ一ネン ト、 すなわち、 B I O S— ROM 1 2 D、 システムタイマ 1 3 D、 リ アル夕 ィ ムク ロ ッ ク 〔R T C) 14 D、 キーボー ドコ ン ト ローラ ( K B C ) 1 5 D プログラマブル割り込みコ ン ト ローラ ( P I C ) 16 D、 ダイナ ミ ッ ク RAM (DRAM) 1 7 D に接続されている。 この C P U 1 1 Dは、 例えば前述のマイ クロプロセッサ 80486から構成されるものであり、 内部 的に高速クロッ クを生成するために、 P L L回路を含む内部 発振器 1 1 1 Dを備えている。 すなわち、 この C P U 1 1 D は、 ク ロック C L Kの数倍のクロッ クを内部発振器 1 1 1 D
によつて内部的に生成し、 それを利用して高速動作する構成 で■ ¾>る The CPU 11D is in charge of controlling the entire system, and each component, that is, the BIOS-ROM 12D, the system timer 13D, and the real-time microcomputer are connected via the system bus 10D. Lock [RTC] 14D, Keyboard Controller (KBC) 15D Connected to Programmable Interrupt Controller (PIC) 16D and Dynamic RAM (DRAM) 17D. The CPU 11D includes, for example, the above-described microprocessor 80486, and includes an internal oscillator 11D including a PLL circuit in order to internally generate a high-speed clock. In other words, this CPU 11 D uses a clock several times the clock CLK to generate the internal oscillator 11 D. 内部 生成 内部 生成 構成 構成 構成 構成
また、 C P U 1 1 Dは、 実行中のアプリ ケー シ ョ ンプロ グラムによってコールされる B I 0 S ( B asic I nput Output S ystem)プログラムの実行により、 ス リープモー ド 設定条件の設定の有無を判断し、 条件成立時には、 動作停止 のための H a 1 t命令の実行を行う。 ス リープモー ドの設定 条件は、 例えば、 一定期間以上オペレータによるキー入力操 作が行なわれなかった場合等に成立する。 The CPU 11D determines whether or not the sleep mode setting conditions are set by executing a BI0S (Basic Input Output System) program called by the application program being executed. When the condition is satisfied, the Ha1t instruction is executed to stop the operation. The sleep mode setting condition is satisfied, for example, when the operator has not performed a key input operation for a certain period or more.
システムタイマ 1 3 Dは、 例えば 55 m sの周期で定期的 にタイマ割り込み要求 I R Q 0を発生するタイマである。 このタイマ割り込み要求 I R Q 0は、 割り込みコ ン ト ロー ラ 1 6 Dに供給される。 リ アルタ イ ム ク ロ ッ ク (R T C) 14 Dは、 時計機能やカ レ ンダ機能を実現するためのモジュ ールであり、 その内部メモリ には電源遮断時にもその記憶内 容が消失されないように、 バッ クア ツプ用電源が常時供給さ れている。 また、 リ アルタイムク ロ ッ ク (R T C ) 14 D は、 例えば 50 0 m sの周期で定期的にタィマ割り込み要求 I R Q 8を発生する。 このタイマ割り込み要求 I R Q 8は、 割り込みコ ン トロ一ラ 1 6 Dに供給される。 キーボー ドコ ン トロ一ラ (K B C) 1 5 Dは、 このポータブルコ ンピュータ 本体に組み込まれたキーボー ドを制御するためのものであり、 キーボ一 ドのキーマ ト リ クスをスキヤ ン して押下キーに対応 するキーデータ (スキャ ンコー ド) を生成する。 また、 この 時、 キーボー ドコ ン ト ローラ (K B C ) 1 5 Dはキー入力
を C P U 1 1 Dに通知するために、 キー入力割り込み要求 I RQ 1を発生する。 このキー入力割り込み要求 I R Q 1は、 割り込みコ ン ト ローラ 1 6 Dに供給される。 The system timer 13D is a timer that periodically generates a timer interrupt request IRQ0 at a period of, for example, 55 ms. This timer interrupt request IRQ0 is supplied to the interrupt controller 16D. The real-time clock (RTC) 14D is a module that implements a clock function and a calendar function. Its internal memory does not lose its contents even when the power is turned off. The power supply for backup is always supplied. The real-time clock (RTC) 14D periodically generates a timer interrupt request IRQ 8 at a period of, for example, 500 ms. This timer interrupt request IRQ 8 is supplied to the interrupt controller 16D. The keyboard controller (KBC) 15D is used to control the keyboard built into this portable computer, and scans the keyboard's keyboard matrix and uses it as a press key. Generate the corresponding key data (scan code). At this time, the keyboard controller (KBC) 15 D Generates a key input interrupt request I RQ 1 to notify the CPU 11 D This key input interrupt request IRQ 1 is supplied to the interrupt controller 16D.
割り込みコン トロ一ラ 1 6 Dは、 ハー ドウヱァ割り込み信 号 I NTを C P U 1 1 Dに供給する。 すなわち、 割り込みコ ン トローラ 1 6Dは、 タイマ割り込み要求 I R Q 0、 キー入 力害 ΰり込み要求 I RQ 1、 タイマ割り込み要求 I R Q 8のい ずれかを受信した時、 ハ ー ドウエア割り込み信号 I NTを発 生する。 この場合、 タイマ割り込み要求 I R Q 0とタイマ割 り込み要求 I R Q 8の一方は、 割り込みコ ン トローラ 16 D 内の割り込みマスク レジスタ 6 1 Dによって選択的にマス ク可能である。 ダイナ ミ ッ ク R AM (D RAM) 1 7 Dは C P U 1 I Dによって実行されるアプリケーショ ンプログラ ム等を格納するためのものである。 The interrupt controller 16D supplies the hardware interrupt signal INT to CPU11D. That is, when the interrupt controller 16D receives one of the timer interrupt request IRQ0, the key input harmful input request IRQ1, and the timer interrupt request IRQ8, the interrupt controller 16D outputs the hardware interrupt signal INT. appear. In this case, one of the timer interrupt request IRQ0 and the timer interrupt request IRQ8 can be selectively masked by the interrupt mask register 61D in the interrupt controller 16D. The dynamic RAM (DRAM) 17 D is for storing application programs executed by the CPU 1 ID.
次に、 第 36図のフローチャー トを参照して、 このポータ ブルコ ンピュ一夕におけるス リーブモー ドへの移行動作とそ のスリープモ一 ドからの復帰動作について説明する。 Next, with reference to the flowchart of FIG. 36, a description will be given of a transition operation to the sleep mode and a return operation from the sleep mode in the portable computer.
C P U 1 1 Dがアプリケーショ ンプログラムの実行中に例 えばキー入力待ち状態になると、 割り込み待ちファ ンク ショ ンのルーチンがアプリケーショ ンプログラムによってコール される。 この割り込み待ちファ ンク ショ ンは、 B I O Sプロ グラムによつて提供されるものである。 If the CPU 11D is in a state of waiting for a key input, for example, during the execution of the application program, an interrupt-waiting function routine is called by the application program. This interrupt waiting function is provided by the BIOS program.
割り込み待ちファ ンク ショ ンルーチンでは、 まず、 C P U 1 1 Dは、 キー入力割り込みの発生の有無を判断する (ステ ップ S 1 1— 4 ) 。 この判断処理は、 C P U 1 1 Dに割り込
み信号 I N Tが供給された時に、 C P U 1 1 Dがその割り込 みの要因を調べることによって実行される。 割り込みの要因 がキー入力割り込み要求 I R Q】 によるものか否かは、 例え ば、 割り込みコ ン ト ローラ 1 6 Dのステータスレジスタを リ ー ドする こ とによって決定される。 キー入力割り込みが 発生した時には、 C P U 1 1 Dはキーボー ドコ ン ト ローラ ( K B C ) 1 5 Dからキ一 コー ドを読み取り (ステ ッ プ S 1 2 - 4 ) 、 その後、 アプリケーショ ンプログラムの実行 に ^z *> o In the interrupt waiting function routine, first, the CPU 11D determines whether a key input interrupt has occurred (step S11-4). This judgment processing is interrupted by CPU11D. When the only signal INT is supplied, the CPU 11D executes by checking the cause of the interrupt. Whether or not the interrupt is caused by the key input interrupt request (IRQ) is determined by reading the status register of the interrupt controller 16D, for example. When a key input interrupt occurs, the CPU 11D reads the key code from the keyboard controller (KBC) 15D (step S12-4), and then executes the application program. ^ z *> o
—方、 キー入力割り込みが発生しなかっ た場合には、 -If no key input interrupt occurs,
C P U 1 1 Dは、 ス リ ープモー ド設定条件が成立されたこと を認識し、 ス リ ープモー ド設定のための処理を実行する。 こ こでは、 C P U 1 1 Dは、 まず、 リ アルタイムク ロッ ク (RT C) 14 Dのタイマ割り込み周期を 500 m sにセッ 卜する (ステップ S 1 3—4) 。 これは、 500 m sを示す データをリアルタイムク ロ ッ ク (R T C) 14 D内の R T C レジスタ 4 1 Dに書き込むことによって実現される。 次いで、 C P U 1 1 Dは、 システムタイマ 1 3 Dのタイマ割り込みを ディ セーブル、 リアルタイムク ロッ ク (RT C) 14 Dのタ イマ割り込みをイネ一ブルにする (ステップ S 14— 4 ) 。 これは、 割り込みコン トローラ (P I C) 1 6 Dの割り込み マスク レジスタ 6 1 Dに所定のマスクデータをライ トするこ とによつて実現される。 The CPU 11 D recognizes that the sleep mode setting condition has been satisfied, and executes processing for setting the sleep mode. Here, the CPU 11D first sets the timer interrupt cycle of the real-time clock (RTC) 14D to 500 ms (step S13-4). This is achieved by writing data indicating 500 ms to the RTC register 41D in the real-time clock (RTC) 14D. Next, the CPU 11D disables the timer interrupt of the system timer 13D and enables the timer interrupt of the real-time clock (RTC) 14D (step S14-4). This is realized by writing predetermined mask data to the interrupt mask register 61D of the interrupt controller (PIC) 16D.
こ の後、 C P U 1 1 Dは動作停止のための H a Γ t 命 令 (H L T ) を実行する (ステ ッ プ S 1 5 — 4 ) 。 この
H a l t命令は、 C P ϋ 1 1 Dがシステムバス 10 Dを使用 をすることを防止する。 じ? 171 1 0の113 1 状態は、 割 り込みコ ン ト ローラ 1 6 Dからハ 一 ドウヱァ割り込み信号Thereafter, the CPU 11D executes the HaΓt instruction (HLT) for stopping the operation (step S15-4). this The Halt instruction prevents CPϋ11D from using system bus 10D. What? 171 1 0 113 1 state is from the interrupt controller 16 D from the hardware interrupt signal
I NTが人力されるまで維持される。 Maintained until INT is manually entered.
C P U 1 1 Dが H a 1 t状態の期間においては、 55m s 単位で発生されるシステムタイマ割り込み要求 I R Q 0が禁 止され、 500 m s単位で発生される リアルタイムクロッ ク While CPU11D is in the Ha1t state, the system timer interrupt request IRQ0 generated in units of 55 ms is prohibited, and the real-time clock generated in units of 500 ms.
(RT C) 1 6 Dのタイマ割り込み要求 I R Q 8が許可され ている。 このため、 じ ? 111 1 0の11 £ 1 1:状態は、 55 m s以上の期間維持することができる。 (RTC) 16 D timer interrupt request IRQ8 is enabled. Because of this, 111 110 11 £ 11 1: State can be maintained for more than 55 ms.
ここで、 リ アルタイムクロック (RTC) 14 Dのタイマ 割り込み周期を 500 m sにセッ ト した理由は、 アプリケー ショ ンプグラムの時計機能をサボ一 トするためである。 すな わち、 表示画面上に時刻をデジタル表示する機能を持つアブ リケ一ショ ンプログラムを実行している場合には、 少なく と も 1 s以内にタイマカウ ン トを更新することが必要とされる。 このため、 こ こでは、 5 0 0 m s単位のタイマ割り込みを 利用することによって、 ス リ ープモー ドの最大設定期間を 500 m sに制限している。 The reason for setting the timer interrupt cycle of the real time clock (RTC) 14D to 500 ms is to support the clock function of the application program. In other words, if an abbreviated program that has the function of digitally displaying the time on the display screen is running, it is necessary to update the timer count at least within 1 s. You. For this reason, the maximum setting period of the sleep mode is limited to 500 ms by using a timer interrupt of 500 ms units.
この後、 割り込みコン トローラ 1 6 Dからのハー ドウェア 割り込み信号 I N Tが C P U 1 1 Dに入力されると (ステツ プ S 1 6— 4) 、 C P U 1 1 Dは、 システムタイマ 1 3 D のタイ マ割り込みをイ ネ一ブル、 リ アルタイ ムク 口 ッ ク (R T C) 1 4 Dの夕イマ割り込みをディ セーブルにする (ステップ S 1 7 -4) 。 そして、 C P U 1 1 Dは、 割り込
み信号 I NTに対応する所定の割り込み処理を実行する (ス テツプ S 1 8— 4) 。 Thereafter, when the hardware interrupt signal INT from the interrupt controller 16D is input to the CPU 11D (step S16-4), the CPU 11D sets the timer of the system timer 13D. Enable interrupts and disable real-time clock (RTC) 14D timer interrupts (step S17-4). And the CPU 11D A predetermined interrupt process corresponding to the only signal INT is executed (step S18-4).
次に、 リ アルタイムク ロ ッ ク (R T C ) 1 4 Dの R T C レジスタ 4 1 Dの構成の一例を説明する。 R T C レジスタ 4 1 Dは、 第 37図および第 38図にそれぞれ示されている 2個の 8ビッ ト レジスタ 4 1 1, 4 1 2から構成されている。 Next, an example of the configuration of the RTC register 41D of the real-time clock (RTC) 14D will be described. The RTC register 41D is composed of two 8-bit registers 411 and 412 shown in FIGS. 37 and 38, respectively.
レジスタ 4 1 1に於いて、 M S Bのデータ U I Pは、 タイ マのアップデー トが行なわれているか否かを示すものであり、 In the register 411, the data U IP of MSB indicates whether or not the timer has been updated.
" 1 " はタイマのアップデ一 トが行なわれているか又は開始 直前にあることを示し、 "0" はアップデー トが行なわれて いないことを示す。 3ビッ ト目から 0ビッ ト目までのデータ R S 3〜R S 0は、 リアルタイムクロ ッ ク (RT C) 14 D のタイ マ割込みの周期を示す設定情報であ り、 R S 3 , R S 2, R S I , R S 0 - " 1 1 1 1 " のとき、 割込み周期 は 500 ra sとなる。 "1" indicates that the timer has been updated or is about to start, and "0" indicates that the timer has not been updated. The data RS3 to RS0 from the third bit to the zeroth bit are setting information indicating the timer interrupt cycle of the real-time clock (RTC) 14D. , RS 0-When "1 1 1 1", the interrupt cycle is 500 ras.
レジスタ 4 1 2に於いて、 ビッ ト 7のデータ S E Tは、 ァ ップデー トサイ クルであるか否かを示すビッ ト情報であり、 In the register 4 12, the data S ET of bit 7 is bit information indicating whether or not this is an update cycle.
" 1 " のとき、 アップデー トサイ クルを中断して、 デ一タ設 定を可能とする。 6ビッ ト目のデータ P I Eは、 周期的タイ マ割込み要求を許可/禁止する ビッ ト情報であり、 "1 " の とき、 周期的割込み要求を許可し、 "0" のとき、 周期的割 込み要求を禁止する。 5ビッ ト目のデータ A I Eは、 アラー ム割込み要求を許可/禁止する ビッ ト情報である。 4ビッ ト 目のデータ U I Eは、 アップデー ト割込み要求を許可/禁止 するビッ ト情報である。 その他のビッ ト情報の詳細はここで
は省略する。 When "1", the update cycle is interrupted and data setting is enabled. The sixth bit of data, PIE, is bit information that enables / disables periodic timer interrupt requests. When "1", periodic interrupt requests are enabled, and when "0", periodic interrupt requests are enabled. Prohibit the request. The fifth data AIE is bit information for enabling / disabling the alarm interrupt request. The fourth data UIE is bit information for enabling / disabling the update interrupt request. Details of other bit information can be found here. Is omitted.
次に、 割り込みコン トロ一ラ 16 Dの割り込みマスク レジ スタ 6 1 Dの構成の一例を説明する。 割り込みマスク レジス タ 6 1 Dは、 第 39図および第 40図にそれぞれ示されてい る 2個の 8ビッ ト レジスタ 6 1 1, 6 1 2から構成されてい ジスタ 6 1 1に於いて、 1 ビッ ト目のデータ Κ Βは、 キ 一ボー ドコ ン ト ローラ 1 5 Dからの割込み要求 I R Q 1を 許可ノ禁止する ビッ ト情報である。 データ Κ Β = " 1 " の 時、 割込み要求 I R Q 1は許可され、 データ K B = "0" の時、 割込み要求 I R Q 1 は禁止される。 0 ビッ ト 目のデ —タ S TMRは、 システムタイマ 1 3 Dからの割込み要 求 I R Q 0を許可 Z禁止する ビッ ト情報であ り 、 データ S TMR = "1 " の時、 割込み要求 I R Q 0は許可され、 デ 一夕 S TMR- "0" の時、 割込み要求 I R Q 0は禁止され る o Next, an example of the configuration of the interrupt mask register 61D of the interrupt controller 16D will be described. The interrupt mask register 61D is composed of two 8-bit registers 611, 612 shown in FIGS. 39 and 40, respectively. The second data {} is bit information for enabling / disabling the interrupt request IRQ 1 from the keyboard controller 15 D. When data Κ Β = "1", interrupt request IRQ1 is enabled, and when data KB = "0", interrupt request IRQ1 is disabled. The data STMR of the 0th bit is bit information that enables the interrupt request IRQ 0 from the system timer 13D and disables Z. When the data STMR = "1", the interrupt request IRQ 0 Is enabled and interrupt request IRQ 0 is disabled when the status is STMR- "0". O
レジスタ 6 1 2に於いて、 0 ピッ ト目のデータ R T Cは、 リアルタイムクロッ ク (RT C) 14 Dからのタイマ割込み 要求 I R Q 8を許可 Z禁止する ビッ ト情報であり、 データ R T C = "1" のとき、 タイマ割込み要求 I R Q 8が許可さ れ、 データ RT C = "0" のとき、 タイマ割込み要求 I R Q 8が禁止される。 In the register 6 12, the 0th data RTC is bit information that enables the timer interrupt request IRQ 8 from the real-time clock (RTC) 14 D and disables Z. Data RTC = "1" When, the timer interrupt request IRQ 8 is enabled, and when the data RTC = "0", the timer interrupt request IRQ 8 is disabled.
第 4 1図には、 割り込みコ ン ト ローラ : 1 6 Dの構成の一例 が示されている。 ここでは、 2つのタイマ割込み要求 I R Q 0 , I R 08の一方をマスクするための構成についてのみ示
されている。 FIG. 41 shows an example of the configuration of the interrupt controller: 16D. Here, only the configuration for masking one of the two timer interrupt requests IRQ 0 and IR 08 is shown. Have been.
割り込みコ ン ト ローラ 1 6 Dには、 A N Dゲー ト G l, G 2、 ORゲー ト G 3が設けられている。 AN Dゲー ト G 1 の第 1入力には、 システムタイマ 1 3 Dからのタイマ割込み 要求 I R Q 0が入力される。 A N Dゲー ト G 1の第 2入力は、 割り込みマスク レジスタ 6 1 Dの所定ビッ ト (第 39図のレ ジスタ 6 1 1の 0 ビッ ト 目) に接続されている。 この A N D ゲー ト G 1の出力は、 0 Rゲー ト G 3の第 1入力に供給され る。 A N Dゲー ト G 2の第:! 入力には、 リ アルタイムク ロ ッ ク 14 Dからのタ イ マ割込み要求 I R Q 8が入力される。 A N Dゲー ト G 2の第 2入力は、 割り込みマスク レジスタ 6 1 Dの所定ビッ ト (第 4 0図の レ ジスタ 6 1 2の 0 ビッ ト目) に接続されている。 この AN Dゲー ト G 2の出力は、 O Rゲー ト G 3の第 2入力に供給される。 The interrupt controller 16D is provided with AND gates G1, G2 and OR gate G3. A timer interrupt request IRQ0 from the system timer 13D is input to the first input of the AND gate G1. The second input of the AND gate G1 is connected to a predetermined bit of interrupt mask register 61D (bit 0 of register 6111 in FIG. 39). The output of the AND gate G1 is supplied to the first input of the OR gate G3. A N D gate G 2nd :! The input is a timer interrupt request IRQ8 from the real-time clock 14D. The second input of the AND gate G2 is connected to a predetermined bit of the interrupt mask register 61D (the 0th bit of the register 6112 in FIG. 40). The output of the AND gate G2 is supplied to the second input of the OR gate G3.
以上のように、 この第 5実施例においては、 C P U 1 1 D の H a 1 t状態を延ばす構成としたことにより、 ク ロッ クの 切り替えを行なう ことなく 、 C P U 1 1 Dの電力消費を簡単 な構成で効果的に低減することができる。 As described above, in the fifth embodiment, by extending the Ha1t state of the CPU 11D, the power consumption of the CPU 11D can be simplified without switching the clock. With a simple configuration, it can be effectively reduced.
また、 第 3 7図、 第 38図の R T C レ ジスタの構成、 第 39図、 第.40図の割り込みマスク レジスタ、 および第 4 1 図の割り込みコ ン トローラの構成は、 前述の第 1乃至第 4実 施例のシステムについても同様に適用することができる。 The configuration of the RTC register in FIGS. 37 and 38, the interrupt mask register in FIGS. 39 and 40, and the configuration of the interrupt controller in FIG. The same applies to the system of the four embodiments.
以上、 この発明の実施例を図面を参照して説明したが、 こ の発明の技術的範囲はこれら実施例に制限されるものではな く 、 種々変形可能であることは持ち論である。
産業上の利用可能性 Although the embodiments of the present invention have been described with reference to the drawings, the technical scope of the present invention is not limited to these embodiments, and it is a matter of course that various modifications can be made. Industrial applicability
以上のように、 この発明によれば、 C P Uの誤動作を招く ことなく効率良く その消費電力を低減することができるので、 特にバッテリ駆動型のポータブルコ ンピュータに好適である。
As described above, according to the present invention, the power consumption of the CPU can be efficiently reduced without causing a malfunction of the CPU, so that the present invention is particularly suitable for a battery-operated portable computer.
Claims
1 . C P Uと、 この C P Uにク ロ ッ クを供給するク ロ ッ ク 発生回路と、 システムバスを介して前記 C P Uに接続される 各種周辺回路を有するポータブルコ ンピュータであって、 前記 C P Uをス リ ープモ一 ドに設定するための所定のモー ド設定条件の成立の有無を判別し、 条件成立に応答して前記 C P Uのレジスタのデータをメ モ リ に退避する手段と、 1. A portable computer having a CPU, a clock generation circuit for supplying a clock to the CPU, and various peripheral circuits connected to the CPU via a system bus. Means for judging whether or not a predetermined mode setting condition for setting the sleep mode is satisfied, and saving data of the register of the CPU to a memory in response to the satisfaction of the condition;
前記データの退避に応答して、 前記 C P Uに'供給される リ セ ッ ト信号をアクティ ブステー トに設定する こ とによって前 記 C P Uをリセッ 卜すると共に、 前記ク ロ ッ クの供給を停止 するク ロッ ク停止手段と、 In response to the evacuation of the data, the reset signal supplied to the CPU is set to an active state, thereby resetting the CPU and stopping the clock supply. Means for stopping the clock,
前記周辺回路から前記 C P Uへの割り込み要求に応答して、 前記ク ロ ッ クの供給を再開すると共に、 前記リセッ ト信号を ィ ンァクティ ブステ一 トに設定する こ とによって前記 C P U を再スター 卜させる手段と、 In response to an interrupt request from the peripheral circuit to the CPU, the supply of the clock is restarted, and the CPU is restarted by setting the reset signal to an inactive state. Means,
前記リセッ ト信号のィ ンァクティ ブステー 卜の設定に応答 して、 前記メモリから前記 C P Uにデータを復帰する手段と を具備するポータブルコ ンピュータ。 Means for restoring data from the memory to the CPU in response to the setting of the reactive state of the reset signal.
2 . 前記周辺回路は、 前記 C P Uに第 1周期で定期的に割 り込み要求を発行するタイマを含む請求の範囲第 1項記載の ポータブルコ ン ピュータ。 2. The portable computer according to claim 1, wherein the peripheral circuit includes a timer for periodically issuing an interrupt request to the CPU in a first cycle.
3 . 前記データの退避に応答して、 前記タイマからの発行 される割り込み要求の周期を前記第 1周期からそれより も長 い第 2周期に変更する手段とをさ らに具備する請求の範囲第
2項記載のポータブルコンピュータ。 3. A means for changing a cycle of an interrupt request issued from the timer from the first cycle to a second cycle longer than the first cycle in response to the saving of the data. No. The portable computer according to item 2.
4 . C P Uと、 この C P Uにク ロ ッ クを供給するク ロ ッ ク 発生回路と、 システムバスを介して前記 C P Uに接続される 各種周辺回路を有するポ一タプルコンピュータであって、 前記 C P Uをス リープモー ドに設定するための所定のモー ド設定条件の成立の有無を判別し、 条件成立に応答して前記 C P Uのレジスタのデータをメ モリ に退避する手段と、 前記データの退避に応答して、 前記 C P Uに供給される リ セッ ト信号をァクティ ブステー トに設定することによつて前 記 C P Uをリセッ トすると共に、 前記 C P Uへの電源供給を 停止する電源停止手段と、 4. A portable computer having a CPU, a clock generation circuit for supplying a clock to the CPU, and various peripheral circuits connected to the CPU via a system bus, wherein the CPU is Means for determining whether a predetermined mode setting condition for setting the sleep mode is satisfied, and for saving the data of the register of the CPU to the memory in response to the satisfaction of the condition; and responding to the saving of the data. Power reset means for resetting the CPU by setting a reset signal supplied to the CPU to an active state, and for stopping power supply to the CPU;
前記周辺回路から前記 C P Uへの割り込み要求に応答して、 前記 C P Uへの電源供耠を再開すると共に、 前記リセッ ト信 号をィ ンァクティ ブステー 卜 に設定する こ とによって前記 The power supply to the CPU is resumed in response to an interrupt request from the peripheral circuit to the CPU, and the reset signal is set to an inactive state.
C P Uを再スター トさせる手段と、 Means to restart CPU,
前記リセッ ト信号のィ ンァクティ ブステー 卜の設定に応答 して、 前記メモリから前記 C P Uにデータを復帰する手段と を具備するポー夕プルコンピュータ。 Means for restoring data from the memory to the CPU in response to the setting of the reactive state of the reset signal.
5 . 前記 C P Uへの電源供給の停止に応答して、 前記シス テムバスを介して前記周辺回路から前記 C P Uに流れ込む電 流を遮断するために前記 C P Uを前記システムバスから電気 的に分離する手段をさらに具備する請求の範囲第 4項記載の ポータブルコンピュータ。 5. Means for electrically isolating the CPU from the system bus to cut off current flowing from the peripheral circuit to the CPU via the system bus in response to the stop of power supply to the CPU. The portable computer according to claim 4, further comprising:
6 . 前記周辺回路は、 前記 C P Uに第 1周期で定期的に割 り込み要求を発行するタイマを含む請求の範囲第 4項記載の
ポータブルコ ン ピュータ。 6. The peripheral circuit according to claim 4, wherein the peripheral circuit includes a timer for periodically issuing an interrupt request to the CPU in a first cycle. Portable computer.
7 . 前記ス リ一プモ一 ドの条件成立に応答して、 前記タイ マからの発行される割り込み要求の周期を前記第 1周期から それより も長い第 2周期に変更する手段とをさ らに具備する 請求の範囲第 6項記載のポ一夕ブルコンピュータ。 7. Means for changing the cycle of an interrupt request issued from the timer from the first cycle to a second cycle longer than the first cycle in response to satisfaction of the sleep mode condition. The portable computer according to claim 6, comprising:
8 . C P Uと、 システムバスを介して前記 C P Uに接続さ .れる各種周辺回路と、 第 1 クロッ クおよびそれより も低周波 数の第 2のクロ ッ クを発生するク ロ ッ ク発生回路とを有する ポータブルコ ン ピュータであって、 8. A CPU, various peripheral circuits connected to the CPU via a system bus, and a clock generation circuit for generating a first clock and a second clock having a lower frequency than the first clock. A portable computer having
前記 C P Uをス リ ープモ一 ドに設定するための所定のモー ド設定条件の成立の有無を判別し、 条件成立に応答して前記 C P Uのレジスタのデータをメ モ リ に退避する手段と、 第 1 のタイ ミ ング信号に応答して、 前記 C P Uに供給され る リ セ ッ ト信号をアクティ ブに設定する こ とによって前記 Means for judging whether a predetermined mode setting condition for setting the CPU in the sleep mode is satisfied, and saving the data of the register of the CPU to the memory in response to the satisfaction of the condition; The reset signal supplied to the CPU is set to be active in response to the timing signal of step (1).
C P Uをリセッ トする リセッ ト手段と、 Resetting means for resetting CPU;
第 2のタイ ミ ング信号に応答して、 前記 C P Uに供給する ク ロッ クを前記第】 ク ロッ クから前記第 2 クロッ クに切り替 える第 1のクロ ッ ク切替え手段と、 First clock switching means for switching a clock supplied to the CPU from the first clock to the second clock in response to a second timing signal;
前記データの退避に応答して前記第 1 のタイ ミ ング信号を 発生し、 前記第 1のタイ ミ ング信号を所定時間遅延させるこ とによって前記第 2のタイ ミ ング信号を発生する第 1 の遅延 回路と、 Generating a first timing signal in response to the saving of the data, and generating the second timing signal by delaying the first timing signal by a predetermined time; A delay circuit,
第 3のタイ ミ ング信号に応答して、 前記 C P Uに供給する ク ロ ッ クを前記第 2ク ロッ クから前記第 1 ク ロ ッ クに切.り替 える第 2のク ロ ッ ク切替え手段と、
第 4のタイ ミ ング信号に応答して、 前記リセッ ト信号をィ ンアクティ ブステー トに設定する こ とによつて前記 C P Uを 再スター トきせる リセッ ト解除手段と、 In response to a third timing signal, a second clock switch that switches the clock supplied to the CPU from the second clock to the first clock. Means, Reset canceling means for restarting the CPU by setting the reset signal to an inactive state in response to a fourth timing signal;
前記周辺回路から前記 C P Uへの割り込み要求に応答して 前記第 3のタイ ミ ング信号を発生し、 前記第 3のタイ ミ ング 信号を所定時間遅延させることによつて前記第 4のタイ ミ ン グ信'号を発生する第 2の遅延回路と、 The third timing signal is generated in response to an interrupt request from the peripheral circuit to the CPU, and the fourth timing is generated by delaying the third timing signal by a predetermined time. A second delay circuit for generating a signal
前記リセッ ト信号のィ ンァクティ ブステ一 トの設定に応答 して、 前記メモリから前記 C P Uにデータを復帰する手段と を具備するポー夕ブルコンピュータ。 Means for restoring data from the memory to the CPU in response to the setting of the reactive state of the reset signal.
9 . 前記周辺回路は、 前記 C P Uに第 1周期で定期的に割 り込み要求を発行するタイマを含む請求の範囲第 8項記載の ポータブルコンピュータ。 9. The portable computer according to claim 8, wherein said peripheral circuit includes a timer for periodically issuing an interrupt request to said CPU in a first cycle.
1 ϋ . 前記データの退避に応答して、 前記タイマから発行 される割り込み要求の周期を前記第 1周期からそれより も長 い第 2周期に変更する手段とをさらに具備する請求の範囲第 9項記載のポータブルコンピュー夕。 10. A method according to claim 9, further comprising: means for changing a cycle of an interrupt request issued from the timer from the first cycle to a second cycle longer than the first cycle in response to the data saving. The portable computer described in the section.
1 1 . 外部から供給されるク ロ ッ クに応じた速度で動作す る C P Uを有するポータブルコ ンピュータであつて、 1 1. A portable computer with a CPU that operates at a speed corresponding to the clock supplied from the outside,
制御電圧に応じて発振周波数が可変設定される電圧制御発 振器と、 A voltage-controlled oscillator whose oscillation frequency is variably set according to the control voltage;
前記 C P Uからのク ロッ クの切替え要求に応じて、 前記電 圧制御発振器に供給される前記制御電圧の値を上昇または下 降させる電圧制御手段とを具備し、 Voltage control means for increasing or decreasing the value of the control voltage supplied to the voltage controlled oscillator in response to a clock switching request from the CPU.
前記電圧制御発振器の発振出力が前記 C P ϋに前記ク口 ッ
クと して供給されるポータブルコ ンピュータ。 The oscillation output of the voltage controlled oscillator is applied to the CP Portable computer supplied as a computer.
1 2 . 前記電圧制御発振器と前記電圧制御手段によつて位 相同期ループが構成されるように、 前記電圧制御発振器の発 振出力は前記電圧制御手段に帰還入力されている請求の範囲 第 1 1項記載のポータブルコンピュータ。 12. The oscillation output of the voltage controlled oscillator is fed back to the voltage control means so that a phase locked loop is formed by the voltage controlled oscillator and the voltage control means. The portable computer according to item 1.
1 3 . 通常動作モー ドと低消費電流モー ドとが切替え可能 な C P Uを備えたポータブルコ ンピュータであって、 1 3. A portable computer with a CPU that can switch between normal operation mode and low current consumption mode.
第 1 の周期で定期的に割り込み要求を発生する第 1のタイ マ手段と、 First timer means for periodically generating an interrupt request in a first cycle;
前記第 1 の周期より も長い第 2周期で定期的に割り込み要 求を発生する第 2のタイマ手段と、 Second timer means for periodically generating an interrupt request in a second cycle longer than the first cycle,
前記第 1 または第 2のタイマ手段からの割り込み要求に応 答して、 前記 C P Uを前記低消費電流モー ドから前記通常モ 一ドに切り替えるためのタイマ割り込み信号を発生する手段 と、 Means for generating a timer interrupt signal for switching the CPU from the low current consumption mode to the normal mode in response to an interrupt request from the first or second timer means;
前記 C P Uが前記低消費電流モー ドにある時は前記第 1 の タイマ手段の割込み要求が禁止され、 前記第 2のタイマ手段 の割込み要求が許可されるように、 前記 C P Uが前記低消費 電流モー ドか前記通常動作モー ドかに応じて前記第 1のタイ マ手段の割込み要求を選択的にマスクする割り込みマスク手 段とを具備するポー夕ブルコ ンピュータ。
When the CPU is in the low current consumption mode, the CPU disables the low current consumption mode so that an interrupt request of the first timer means is prohibited and an interrupt request of the second timer means is permitted. And an interrupt mask means for selectively masking an interrupt request of the first timer means in accordance with the mode or the normal operation mode.
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