RU2208836C2 - Ststistic analyzer - Google Patents

Ststistic analyzer Download PDF

Info

Publication number
RU2208836C2
RU2208836C2 RU2000122753/09A RU2000122753A RU2208836C2 RU 2208836 C2 RU2208836 C2 RU 2208836C2 RU 2000122753/09 A RU2000122753/09 A RU 2000122753/09A RU 2000122753 A RU2000122753 A RU 2000122753A RU 2208836 C2 RU2208836 C2 RU 2208836C2
Authority
RU
Russia
Prior art keywords
input
output
information
control unit
counter
Prior art date
Application number
RU2000122753/09A
Other languages
Russian (ru)
Other versions
RU2000122753A (en
Inventor
А.Г. Морозов
Original Assignee
Морозов Александр Григорьевич
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Морозов Александр Григорьевич filed Critical Морозов Александр Григорьевич
Priority to RU2000122753/09A priority Critical patent/RU2208836C2/en
Publication of RU2000122753A publication Critical patent/RU2000122753A/en
Application granted granted Critical
Publication of RU2208836C2 publication Critical patent/RU2208836C2/en

Links

Images

Landscapes

  • Analogue/Digital Conversion (AREA)

Abstract

FIELD: computer engineering. SUBSTANCE: device that can be used for random processes analyses has random access memory, adder, three registers, counted, analog-to-digital converter, flip-flop, three 2AND gates, two 2OR gates, two delay circuits, and control unit. EFFECT: enlarged functional capabilities. 1 cl, 13 dwg

Description

Изобретение относится к вычислительной технике и может быть использовано как вычислитель моды распределения и формирователь полигона (гистограммы) случайного процесса. The invention relates to computer technology and can be used as a distribution mode calculator and a shaper of a polygon (histogram) of a random process.

В качестве наиболее близкого аналога предлагается статистический анализатор, содержащий два регистратора, два блока памяти, сумматор, два элемента задержки и генератор тактовых импульсов (RU, C1, 2015555, MПK G 06 F 17/18, 1994 г.). As the closest analogue, a statistical analyzer is proposed that contains two recorders, two memory blocks, an adder, two delay elements and a clock generator (RU, C1, 2015555, MPK G 06 F 17/18, 1994).

Технический результат, на достижение которого направлено изобретение, заключается в снижении требуемого объема оперативной памяти, поскольку отпадает необходимость хранить отсчеты исследуемой случайной величины. Кроме того, расширены функциональные возможности за счет вычисления моды. The technical result to which the invention is directed is to reduce the required amount of RAM, since there is no need to store samples of the random variable under study. In addition, expanded functionality by calculating the mode.

Указанный технический результат достигается тем, что статистический анализатор содержит оперативное запоминающее устройство, сумматор, три регистра, счетчик, аналого-цифровой преобразователь, триггер, три элемента 2И, два элемента 2ИЛИ, два элемента задержки и блок управления, при этом вход счетчика соединен с адресным входом оперативного запоминающего устройства, информационный вход которого соединен с выходом первого регистра, информационный вход которого соединен с выходом сумматора, первый вход которого соединен с информационным выходом блока памяти, а второй вход сумматора служит входом задания единицы, выход переноса сумматора соединен с D-входом триггера, выход которого соединен с тактовым входом второго регистра, информационный вход которого объединен с адресным входом блока памяти и подключен к информационному выходу аналого-цифрового преобразователя, выход готовности которого соединен с первым входом первого элемента 2ИЛИ, выход которого через первый и второй последовательно соединенные элементы задержки соединен с первым входом второго элемента 2ИЛИ, выход которого соединен с входом управления блока памяти, тактовый вход первого регистра объединен с тактовым входом триггера и подключен к выходу первого элемента задержки, второй вход первого элемента 2ИЛИ соединен с выходом первого элемента 2И, первый вход которого объединен со счетным входом счетчика и подключен к выходу второго элемента 2И, первый вход которого объединен с первым входом третьего элемента 2И и служит тактовым входом анализатора, выход третьего элемента 2И соединен с тактовым входом аналого-цифрового преобразователя, информационный вход которого является информационным входом анализатора, входами запуска и обнуления которого служат соответствующие входы блока управления, первый выход которого соединен со вторым входом второго элемента 2И, второй выход блока управления соединен со вторым входом второго элемента 2ИЛИ, третий выход блока управления соединен со вторым входом третьего элемента 2И, четвертый выход блока управления соединен с управляющим входом счетчика, выход переполнения которого подключен к первому входу блока управления, пятый выход которого соединен со вторым входом первого элемента 2И, второй вход блока управления соединен с выходом триггера, обнуляющий вход которого объединен с обнуляющими входами счетчика и первого регистра и подключен к обнуляющему входу анализатора, информационным выходом которого является выход второго регистра. The specified technical result is achieved by the fact that the statistical analyzer contains random access memory, an adder, three registers, a counter, an analog-to-digital converter, a trigger, three 2I elements, two 2 OR elements, two delay elements and a control unit, while the counter input is connected to the address the input of random access memory, the information input of which is connected to the output of the first register, the information input of which is connected to the output of the adder, the first input of which is connected to the information the output of the memory unit, and the second input of the adder serves as the input unit, the transfer output of the adder is connected to the D-input of the trigger, the output of which is connected to the clock input of the second register, the information input of which is combined with the address input of the memory unit and connected to the information output of the analog-to-digital converter , the readiness output of which is connected to the first input of the first OR element 2, the output of which through the first and second series-connected delay elements is connected to the first input of the second OR element 2, you the stroke of which is connected to the control input of the memory unit, the clock input of the first register is combined with the clock input of the trigger and connected to the output of the first delay element, the second input of the first element 2 OR is connected to the output of the first element 2I, the first input of which is combined with the counting input of the counter and connected to the output the second element 2I, the first input of which is combined with the first input of the third element 2I and serves as the clock input of the analyzer, the output of the third element 2I is connected to the clock input of an analog-to-digital converter, in whose irrational input is an information input of the analyzer, the start and zeroing inputs of which are the corresponding inputs of the control unit, the first output of which is connected to the second input of the second element 2I, the second output of the control unit is connected to the second input of the second element 2 OR, the third output of the control unit is connected to the second input the third element 2I, the fourth output of the control unit is connected to the control input of the counter, the overflow output of which is connected to the first input of the control unit, the fifth output to which is connected to the second input of the first element 2I, the second input of the control unit is connected to the trigger output, the resetting input of which is combined with the resetting inputs of the counter and the first register and connected to the resetting input of the analyzer, the information output of which is the output of the second register.

Изобретение поясняется чертежами, где на фиг.1 изображена структурная схема статистического анализатора; на фиг.2 - структурная схема блока управления; на фиг.3 - временные диаграммы, иллюстрирующие работу статистического анализатора. The invention is illustrated by drawings, where figure 1 shows a structural diagram of a statistical analyzer; figure 2 is a structural diagram of a control unit; figure 3 is a timing diagram illustrating the operation of a statistical analyzer.

Статистический анализатор содержит оперативное запоминающее устройство (ОЗУ) 1, аналогово-цифровой преобразователь (АЦП) 2, сумматор 3, счетчик 4, регистры 5 и 6, триггер 7, элементы 2И 8, 9 и 10, элементы 2ИЛИ 11 и 12, элементы задержки 13 и 14, блок управления (БУ) 15. Информационный вход DI ОЗУ 1 соединен с выходом регистра 5, информационный вход которого соединен с выходом сумматора 3, первый вход которого соединен с информационным выходом DO ОЗУ 1, а второй вход сумматора 3 служит входом задания единицы. Выход переноса сумматора 3 соединен с D-входом триггера 7, выход которого соединен с тактовым входом регистра 6, информационный вход которого объединен с адресным входом ОЗУ 1 и подключен к информационному выходу АЦП и разрядному выходу счетчика 4. Выход готовности АЦП 2 соединен с первым входом элемента 2ИЛИ 11, выход которого через элементы задержки 13 и 14 соединен с первым входом элемента 2ИЛИ 12, выход которого соединен с входом WR/RD ОЗУ 1. Тактовый вход регистра 5 объединен с тактовым входом триггера 7 и подключен к выходу элемента задержки 13. Второй вход элемента 2ИЛИ 11 соединен с выходом элемента 2И 10, первый вход которого объединен со счетным входом счетчика 4 и подключен к выходу элемента 2И 9, первый вход которого объединен с первым входом элемента 2И 8 и служит тактовым входом CLK статистического анализатора. Выход элемента 2И 8 соединен с тактовым входом АЦП 2, информационный вход которого является информационным входом X(t) анализатора, входами запуска STR и обнуления RST которого служат соответствующие входы БУ 15, первый выход которого соединен со вторым входом элемента 2И 9, второй выход БУ 15 соединен со вторым входом элемента 2ИЛИ 12, третий выход соединен со вторым входом элемента 2И 8, четвертый выход соединен с управляющим входом счетчика 4, выход переполнения которого подключен к первому входу БУ 15, пятый выход которого соединен со вторым входом элемента 2И 10. Второй вход БУ 15 соединен с выходом триггера 7, обнуляющий вход которого объединен с обнуляющими входами счетчика 4 и регистра 5 и подключен к обнуляющему входу RST анализатора, информационным выходом которого является выход регистра 6. The statistical analyzer contains random access memory (RAM) 1, analog-to-digital converter (ADC) 2, adder 3, counter 4, registers 5 and 6, trigger 7, elements 2I 8, 9 and 10, elements 2 OR 11 and 12, delay elements 13 and 14, the control unit (BU) 15. The information input DI RAM 1 is connected to the output of the register 5, the information input of which is connected to the output of the adder 3, the first input of which is connected to the information output DO of the RAM 1, and the second input of the adder 3 serves as the input of the job units. The transfer output of the adder 3 is connected to the D-input of the trigger 7, the output of which is connected to the clock input of the register 6, the information input of which is combined with the address input of RAM 1 and connected to the information output of the ADC and the discharge output of the counter 4. The readiness output of the ADC 2 is connected to the first input element 2 OR 11, the output of which through delay elements 13 and 14 is connected to the first input of element 2 OR 12, the output of which is connected to the input WR / RD of RAM 1. The clock input of register 5 is combined with the clock input of trigger 7 and connected to the output of delay element 13. 2 or the second input member 11 connected to the output member 10 2I, the first input of which is combined with a counting input of the counter 4 and connected to the output element 2I 9, the first input of which is combined with the first input member 8 and serves 2I clock input CLK statistical analyzer. The output of element 2I 8 is connected to the clock input of the ADC 2, the information input of which is the information input X (t) of the analyzer, the start inputs of STR and zeroing RST of which are the corresponding inputs of BU 15, the first output of which is connected to the second input of element 2I 9, the second output of BU 15 is connected to the second input of the element 2 OR 12, the third output is connected to the second input of the element 2I 8, the fourth output is connected to the control input of the counter 4, the overflow output of which is connected to the first input of the control unit 15, the fifth output of which is connected to the second input 2I lementa ECU 10. The second input 15 coupled to an output latch 7, zeroing input of which is combined with the resetable counter input registers 4 and 5 and is connected to the RST input of the analyzer is zeroed, data output which is the output of register 6.

Блок управления содержит одновибратор 16, триггеры 17 и 18, дискриминатор 19 задних фронтов, элементы 2ИЛИ 20 и 21, инвертор 22. Выход одновибратора 16 соединен с входами инвертора 22 и дискриминатора 19, выход которого соединен с установочным входом триггера 18, обнуляющий вход которого объединен с установочным входом триггера 17 и подключен к выходу элемента 2ИЛИ 20, выход триггера 17 соединен с первым входом элемента 2ИЛИ 21, второй вход которого соединен с выходом триггера 18. RST входом блока 15 служит первый вход элемента 2ИЛИ 20, второй вход которого является вторым входом блока 15, STR входом которого служит вход одновибратора 16, выход которого является третьим выходом блока 15, первым и вторым выходами которого служат выходы 2ИЛИ 21 и триггера 17 соответственно, четвертым выходом блока 15 служит выход инвертора 22, а пятым выходом - выход триггера 18. The control unit contains a single vibrator 16, triggers 17 and 18, a rear edge discriminator 19, elements 2 OR 20 and 21, an inverter 22. The output of the single vibrator 16 is connected to the inputs of the inverter 22 and the discriminator 19, the output of which is connected to the installation input of the trigger 18, the resetting input of which is combined with the installation input of the trigger 17 and connected to the output of the element 2 OR 20, the output of the trigger 17 is connected to the first input of the element 2 OR 21, the second input of which is connected to the output of the trigger 18. The RST input of block 15 is the first input of the element 2 OR 20, the second input of which is the second input of block 15, the STR input of which is the input of a single-shot 16, the output of which is the third output of block 15, the first and second outputs of which are outputs 2 OR 21 and trigger 17, respectively, the fourth output of block 15 is the output of inverter 22, and the fifth output is the output trigger 18.

На временных диаграммах показаны импульсы на входе RST (фиг.3-а); импульс на входе STR (фиг.3-б); логические уровни на входе WR/RD ОЗУ 1 (фиг.3-в); импульс на первом входе БУ 15 (фиг.3-г); логические уровни на первом, втором, третьем, четвертом и пятом выходах БУ 15 (фиг.3-д, е, ж, з, и соответственно). The timing diagrams show the pulses at the input of the RST (Fig. 3-a); pulse at the input of STR (Fig.3-b); logical levels at the input of WR / RD RAM 1 (Fig.3-c); the pulse at the first input of BU 15 (Fig.3-g); logical levels at the first, second, third, fourth and fifth outputs of BU 15 (Fig.3-d, e, f, h, and, respectively).

Статистический анализатор путем формирования полигона значений исследуемого параметра вычисляет моды распределения - наивероятнейшее значение. При этом ширина дифференциального коридора Δх определяется шагом квантования исследуемого сигнала X(t), если исследуются амплитудные характеристики или частотой дискретизации Δt при изучении, например, распределения временных интервалов. The statistical analyzer, by forming a polygon of the values of the studied parameter, calculates the distribution modes - the most probable value. In this case, the width of the differential corridor Δx is determined by the quantization step of the investigated signal X (t) if the amplitude characteristics are studied or by the sampling frequency Δt when studying, for example, the distribution of time intervals.

В случае, когда исследуемый процесс подчинен унимодальному и симметричному закону распределения, устройство вычисляет математическое ожидание, т. к. мода и математическое ожидание в этой ситуации равны. In the case when the process under study is subject to the unimodal and symmetric distribution law, the device calculates the mathematical expectation, since the mode and mathematical expectation are equal in this situation.

Работу анализатора можно условно разбить на три этапа. The work of the analyzer can be divided into three stages.

1 этап. Начальная установка устройства, во время которой производится очистка ОЗУ и обнуляется вся последовательная логика. Stage 1. The initial installation of the device, during which the RAM is cleaned and all serial logic is reset.

2 этап. Накопление числа попаданий в заданные дифференциальные коридоры. 2 stage. Accumulation of the number of hits in the given differential corridors.

3 этап. Анализ, поиск наибольшего значения. 3 stage. Analysis, search for the greatest value.

Начальная установка устройства осуществляется по импульсу обнуления RST (фиг.3-а). При этом на первом и втором выходах БУ 15 устанавливаются высокие логические уровни (фиг. 3-д, е), разрешающие счет адресному счетчику 4 и переводящие ОЗУ 1 в режим записи. В то же время на информационный вход DT ОЗУ 1 подается код нуля с выхода обнуленного регистратора 5. Таким образом, по всем адресам ОЗУ 1 записываются коды нулей, что является подготовкой к загрузке очередного массива данных. По импульсу переноса (переполнения) (фиг. 3-г) с выхода счетчика 4 подача тактовых импульсов на его вход прекращается, а ОЗУ переводится в режим чтения (фиг.3-в) устройство готово к построению полигона. The initial installation of the device is carried out by the reset pulse RST (Fig.3-a). At the same time, at the first and second outputs of the control unit 15, high logical levels are set (Fig. 3d, e), which enable the counting of the address counter 4 and put the RAM 1 into recording mode. At the same time, a zero code is sent to the information input DT of RAM 1 from the output of the zeroed registrar 5. Thus, zero codes are written to all addresses of RAM 1, which is preparation for loading the next data array. According to the transfer pulse (overflow) (Fig. 3d) from the output of the counter 4, the supply of clock pulses to its input is stopped, and the RAM is switched to read mode (Fig. 3-c), the device is ready to build a polygon.

Начало следующего этапа определяется моментом поступления импульса STR (фиг. 3-б). БУ 15 на третьем и четвертом выходах выставляет соответственно высокий и низкий логические уровни (фиг.3-ж, з), что приводит к запуску АЦП 2 и отключению выходов счетчика 4 от адресной шины (перевод в состояние высокого импеданса). Поступающие на адресный вход ОЗУ 1 квантованные отсчеты Хm (m - номер дифференциального коридора, i=1, M, М - число адресов ОЗУ 1) вызывают из ОЗУ 1 содержимое ячеек по m-ному адресу. Содержимое N(Xm) поступает на первый вход сумматора 3, на входе которого имеем сумму-инкремент N(Xm)+1.The beginning of the next stage is determined by the moment the STR pulse arrives (Fig. 3-b). BU 15 at the third and fourth outputs sets respectively high and low logic levels (Fig.3-g, h), which leads to the launch of the ADC 2 and disconnect the outputs of the counter 4 from the address bus (transfer to a high impedance state). The quantized samples X m arriving at the address input of RAM 1 (m is the number of the differential corridor, i = 1, M, M is the number of addresses of RAM 1) call the contents of cells from RAM 1 at the mth address. The content N (X m ) is fed to the first input of adder 3, at the input of which we have the sum-increment N (X m ) +1.

По импульсу сопровождения вырабатываемым АЦП 2 N(Xm)+1 переписывается в регистр 5, после чего с задержкой τ2, вносимой элементом задержки 14, ОЗУ 1 переходит в режим записи, и значение N(Xm)+1 переписывается в ОЗУ 1 по тому же адресу.According to the tracking pulse generated by the ADC 2, N (X m ) +1 is written to register 5, after which, with a delay of τ 2 introduced by delay element 14, RAM 1 goes into write mode, and the value N (X m ) +1 is written to RAM 1 at the same address.

Описанная процедура повторяется в каждый тактовый интервал в течение всего времени накопления. В итоге к моменту его окончания, в ОЗУ 1 по m-ному адресу будет накоплено число попаданий значений величины X(t) в m-ный дифференциальный коридор. По истечении времени, отведенного на накопление, высокий логический уровень БУ 15 сменяется на низкий (фиг.3-ж) - аналогово-цифровое преобразование прекращается и АЦП 2 отключается от адресной шины, к которой подключается выход адресного счетчика 4. Кроме того, установившийся на выходе БУ 15 высокий логический уровень (фиг.3-и) разрешает прохождение тактовых импульсов с выхода элемента 2И 9 через элемент 2И 10 на вход элемента 2ИЛИ 11. Несложно видеть, что тактовые импульсы, поступающие на один из входов элемента 2ИЛИ 11 будут выполнять те же функции, что и импульсы сопровождения с выхода АЦП 2, которые поступали на этапе накопления на другой вход указанного элемента 2ИЛИ. The described procedure is repeated at each clock interval throughout the accumulation time. As a result, by the time it is finished, in RAM 1 at the mth address, the number of hits of the values of X (t) in the mth differential corridor will be accumulated. After the time allotted for the accumulation, the high logical level of the BU 15 changes to a low one (Fig. 3-g) - the analog-to-digital conversion is stopped and the ADC 2 is disconnected from the address bus to which the output of the address counter 4 is connected. In addition, the output of the BU 15 high logic level (Fig. 3-i) allows the passage of clock pulses from the output of the element 2I 9 through the element 2I 10 to the input of the element 2 OR 11. It is easy to see that the clock pulses arriving at one of the inputs of the element 2 OR 11 will perform same function h then the tracking pulses from the output of the ADC 2, which were received at the stage of accumulation to another input of the specified element 2 OR.

В результате содержимое ячеек каждого m-ного адреса, в связи с подбором адресов счетчиком 4, будет циклически увеличиваться на единицу младшего разряда до тех пор, пока на выходе переноса сумматора 3 не появится соответствующий импульс. Появление импульса переноса свидетельствует о том, что в ячейке по данному адресу зафиксировано наибольшее число попаданий. Т.е. пик полигона приходится на m-ный дифференциальный коридор, причем значение m и есть мода. As a result, the contents of the cells of each m-th address, in connection with the selection of addresses by the counter 4, will cyclically increase by a unit of the least significant bit until the corresponding pulse appears at the transfer output of adder 3. The appearance of the transfer pulse indicates that the largest number of hits was recorded in the cell at this address. Those. the peak of the polygon falls on the mth differential corridor, and the value of m is the mode.

Далее импульс переполнения через D-триггер 7, который выполняет функции синхронизатора, поступает уже как перепад напряжений на тактовый вход регистра 6 результата. На этом этап анализа, а следовательно, и весь цикл вычислений завершается. Next, the overflow pulse through the D-trigger 7, which performs the functions of a synchronizer, comes already as a voltage drop to the clock input of the result register 6. At this stage of the analysis, and therefore the entire cycle of calculations ends.

Элементы задержки 13 и 14 в структуре анализатора необходимы для обеспечения надежного инкрементирования и перезаписи. При этом задержка в элементе 13 должна быть τ1≥1,5(tA+tΣ), где tA - время выборки ОЗУ 1, tΣ- быстродействие сумматора 3; задержка в элементе 14 t2 должна быть достаточной для окончания переходных процессов записи в регистр 5 и в случае выполнения регистра по технологии ТТЛ t2 100 нc.The delay elements 13 and 14 in the analyzer structure are necessary to ensure reliable increment and overwrite. In this case, the delay in element 13 should be τ 1 ≥1.5 (t A + t Σ ), where t A is the sampling time of RAM 1, t Σ is the speed of the adder 3; the delay in element 14 t 2 should be sufficient to complete the transient processes of writing to register 5 and in the case of register execution using TTL technology t 2 100 ns.

Принцип действия БУ 15 состоит в следующем. The principle of operation of BU 15 is as follows.

По импульсу RST триггер 17 устанавливается в единичное состояние и формирует на первом и втором выходах блока 15 высокие логические уровни (фиг. 3-д, е). Возвращение триггера 17 в исходное состояние происходит под действием импульса переполнения счетчика 4 (фиг.1), который поступает на первый вход блока 15. По импульсу STR одновибратор 16 вырабатывает импульс, длительность которого равна длительности интервала накопления (третий выход блока 15), запуская таким образом АЦП 2. By pulse RST, the trigger 17 is set to a single state and forms high logic levels at the first and second outputs of block 15 (Fig. 3d, e). The return of the trigger 17 to its initial state occurs under the influence of the overflow pulse of counter 4 (Fig. 1), which is fed to the first input of block 15. By the pulse of STR, the single-shot 16 generates a pulse whose duration is equal to the duration of the accumulation interval (third output of block 15), thus starting ADC image 2.

По окончании формирования вершины указанного импульса дискриминатор 19 задних фронтов вырабатывает короткий импульс, переводящий триггер 18 в единичное состояние. В связи с этим на первом и пятом выходах блока 15 устанавливаются высокие логические уровни, свидетельствующие о начале этапа анализа, по окончании которого на второй вход блока 15 поступает скачок напряжения с выхода D-триггера 7, который переводит триггеры 17 и 18 в исходные состояния. Upon completion of the formation of the apex of the indicated pulse, the trailing edge discriminator 19 generates a short pulse that transfers the trigger 18 to a single state. In this regard, at the first and fifth outputs of block 15, high logical levels are established, indicating the beginning of the analysis stage, at the end of which a voltage surge from the output of the D-trigger 7 is received at the second input of the block 15, which transfers the triggers 17 and 18 to their initial states.

Предлагаемый статистический анализатор может быть использован и просто как формирователь полигона. Для этого из устройства исключают элементы 2И 10 и 2ИЛИ 11, а выход импульса сопровождения АЦП 2 подключают непосредственно ко входу элемента задержки 13. Значения столбцов полигона снимают с информационного выхода DO ОЗУ 1. В случае необходимости работы анализатора в двух режимах, как формирователя полигона и вычислителя моды, переключение режимов производят по пятому выходу БУ 15. При построении полигона на пятом выходе блока 15 на всех этапах работы устанавливают уровень логического нуля. The proposed statistical analyzer can be used simply as a polygon shaper. To do this, elements 2I 10 and 2 OR 11 are excluded from the device, and the output of the ADC 2 tracking pulse is connected directly to the input of the delay element 13. The values of the polygon columns are taken from the information output DO of RAM 1. If the analyzer needs to operate in two modes, as a polygon shaper and mode calculator, mode switching is performed according to the fifth output of control unit 15. When constructing a polygon at the fifth output of block 15, a logic zero level is set at all stages of operation.

В рассмотренной структуре анализатора выходы АЦП 2 и счетчика 4 должны иметь три состояния. При этом под управляющим входом счетчика 4 (вход, соединенный с четвертым выходом БУ 15) подразумевается вход, переводящий выходные каскады счетчика в состояние высокого импеданса. In the considered analyzer structure, the outputs of the ADC 2 and counter 4 should have three states. Moreover, under the control input of the counter 4 (input connected to the fourth output of the control unit 15) is meant the input that transfers the output stages of the counter to a high impedance state.

При анализе амплитудных характеристик в качестве АЦП 2 может быть использован функционально законченный преобразователь типа 1113ПВ1, в котором тактовый вход соединен с выводом N11, а выход сигнала сопровождения (готовности) с выводом N17. При анализе временных характеристик под АЦП 2 следует подразумевать преобразователь время-код.When analyzing the amplitude characteristics, a functionally complete converter of type 1113PV1 can be used as an ADC 2, in which the clock input is connected to terminal N 11 and the output of the tracking signal (readiness) to terminal N 17 . When analyzing the time characteristics, an ADC 2 should include a time-code converter.

Claims (1)

Статистический анализатор, содержащий оперативное запоминающее устройство, сумматор, три регистра, счетчик, аналого-цифровой преобразователь, триггер, три элемента 2И, два элемента 2ИЛИ, два элемента задержки и блок управления, при этом вход счетчика соединен с адресным входом оперативного запоминающего устройства, информационный вход которого соединен с выходом первого регистра, информационный вход которого соединен с выходом сумматора, первый вход которого соединен с информационным выходом оперативного запоминающего устройства, а второй вход сумматора служит входом задания единицы, выход переноса сумматора соединен с D-входом триггера, выход которого соединен с тактовым входом второго регистра, информационный вход которого объединен с адресным входом оперативного запоминающего устройства и подключен к информационному выходу аналого-цифрового преобразователя, выход готовности которого соединен с первым входом первого элемента 2ИЛИ, выход которого через первый и второй последовательно соединенные элементы задержки соединен с первым входом второго элемента 2ИЛИ, выход которого соединен с входом управления оперативного запоминающего устройства, тактовый вход первого регистра объединен с тактовым входом триггера и подключен к выходу первого элемента задержки, второй вход первого элемента 2ИЛИ соединен с выходом первого элемента 2И, первый вход которого объединен со счетным входом счетчика и подключен к выходу второго элемента 2И, первый вход которого объединен с первым входом третьего элемента 2И и служит тактовым входом анализатора, выход третьего элемента 2И соединен с тактовым входом аналого-цифрового преобразователя, информационный вход которого является информационным входом анализатора, входами запуска и обнуления которого служат соответствующие входы блока управления, первый выход которого соединен со вторым входом второго элемента 2И, второй выход блока управления соединен со вторым входом второго элемента 2ИЛИ, третий выход блока управления соединен со вторым входом третьего элемента 2И, четвертый выход блока управления соединен с управляющим входом счетчика, выход переполнения которого подключен к первому входу блока управления, пятый выход которого соединен со вторым входом первого элемента 2И, второй вход блока управления соединен с выходом триггера, обнуляющий вход которого объединен с обнуляющими входами счетчика и первого регистра и подключен к обнуляющему входу анализатора, информационным выходом которого является выход второго регистра. A statistical analyzer containing random access memory, an adder, three registers, a counter, an analog-to-digital converter, a trigger, three 2I elements, two 2 OR elements, two delay elements and a control unit, while the counter input is connected to the address input of the random access memory, information the input of which is connected to the output of the first register, the information input of which is connected to the output of the adder, the first input of which is connected to the information output of random access memory, and The input of the adder serves as the input of the unit, the transfer output of the adder is connected to the D-input of the trigger, the output of which is connected to the clock input of the second register, the information input of which is combined with the address input of the random access memory and connected to the information output of the analog-to-digital converter, the readiness output of which connected to the first input of the first OR element 2, the output of which through the first and second series-connected delay elements is connected to the first input of the second OR element 2, the output of which is connected to the control input of random access memory, the clock input of the first register is combined with the clock input of the trigger and connected to the output of the first delay element, the second input of the first element 2 OR is connected to the output of the first element 2I, the first input of which is combined with the counting input of the counter and connected to the output of the second element 2I, the first input of which is combined with the first input of the third element 2I and serves as the clock input of the analyzer, the output of the third element 2I is connected to the clock input of the analog field converter, the information input of which is the information input of the analyzer, the start and zeroing inputs of which are the corresponding inputs of the control unit, the first output of which is connected to the second input of the second element 2I, the second output of the control unit is connected to the second input of the second element 2 OR, the third output of the control unit is connected with the second input of the third element 2I, the fourth output of the control unit is connected to the control input of the counter, the overflow output of which is connected to the first input of the unit control, the fifth output of which is connected to the second input of the first element 2I, the second input of the control unit is connected to the output of the trigger, the resetting input of which is combined with the resetting inputs of the counter and the first register and connected to the resetting input of the analyzer, the information output of which is the output of the second register.
RU2000122753/09A 2000-09-01 2000-09-01 Ststistic analyzer RU2208836C2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2000122753/09A RU2208836C2 (en) 2000-09-01 2000-09-01 Ststistic analyzer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2000122753/09A RU2208836C2 (en) 2000-09-01 2000-09-01 Ststistic analyzer

Publications (2)

Publication Number Publication Date
RU2000122753A RU2000122753A (en) 2003-06-27
RU2208836C2 true RU2208836C2 (en) 2003-07-20

Family

ID=29209075

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2000122753/09A RU2208836C2 (en) 2000-09-01 2000-09-01 Ststistic analyzer

Country Status (1)

Country Link
RU (1) RU2208836C2 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2753822C1 (en) * 2020-11-06 2021-08-23 Федеральное государственное бюджетное учреждение науки Институт астрономии Российской академии наук Statistical analyzer of time intervals (variants)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2753822C1 (en) * 2020-11-06 2021-08-23 Федеральное государственное бюджетное учреждение науки Институт астрономии Российской академии наук Statistical analyzer of time intervals (variants)

Similar Documents

Publication Publication Date Title
US4506348A (en) Variable digital delay circuit
JPS615499A (en) Data memory array device and sampling method for analog signal sample value
WO1989000279A2 (en) Analog-digital correlator
EP1023644B1 (en) Timing circuit
CN104077492A (en) Sample data interpolation method based on FPGA
RU2208836C2 (en) Ststistic analyzer
US3680088A (en) Recursive integrator
RU2229157C2 (en) Correlation time displacements measuring device
RU2780985C1 (en) Device for detecting groups of bits
SU1675904A1 (en) Statistical analyzer
RU2229156C2 (en) Correlation device
RU2773621C1 (en) Method for determining the amplitude of pulses and a meter implementing it (options)
SU1270765A1 (en) Statistical analyzer
SU1644159A1 (en) Correlator
RU2042187C1 (en) Device for generation of uniform distribution of random integers
RU2287846C1 (en) METHOD FOR n-CHANNELED REGISTRATION OF TIME INTERVALS AND REGISTERING DEVICE FOR ITS REALIZATION
SU1388858A1 (en) Random process generator
SU1529293A1 (en) Device for shaping test sequence
SU1223244A1 (en) Device for simulating queueing systems
SU1328830A1 (en) Device for shaping symptoms of images being recognized
RU2033617C1 (en) Device for detection of periodic pulse sequences and evaluation of their period
RU2252425C2 (en) Noise intermodulation level meter
RU2218596C2 (en) Data acquisition device
SU1509924A1 (en) Device for modeling queuing systems
RU2037270C1 (en) Universal signal-coding device

Legal Events

Date Code Title Description
RH4A Copy of patent granted that was duplicated for the russian federation

Effective date: 20050404

MM4A The patent is invalid due to non-payment of fees

Effective date: 20140902