KR900008069B1 - Data memory circuit using bit adressing method in programmable logic controller - Google Patents
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Abstract
Description
제1도는 종래의 회로도.1 is a conventional circuit diagram.
제2도는 제1도의 메모리 맵.2 is a memory map of FIG.
제3도는 본 발명의 회로도.3 is a circuit diagram of the present invention.
제4도는 제3도의 메모리 맵.4 is a memory map of FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
11-18 : 메모리 20 : 래치회로11-18: memory 20: latch circuit
30 : 멀티플렉서30: multiplexer
본 발명은 프로그램어블 로직 콘트롤러(Programable Logic Controller ; 이하 PLC라함)에 있어서 데이터 메모리 회로에 관한 것으로 특히 메모리의 기억능력을 효율적으로 사용할수 있는 비트어드레싱 방식을 이용한 데이터 메모리회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data memory circuit in a programmable logic controller (hereinafter, referred to as a PLC), and more particularly, to a data memory circuit using a bit addressing scheme that can efficiently use memory storage capability.
통상적으로 PLC는 시스템콘트롤러(System Controller), 프로그램머(Programer), 다수의 입출력 모듈(Module)로 구성되어 있으며 시스템콘트롤러는 상기 입출력 모듈을 통하여 공정에 장착되어 있는 입력장치들로 부터 입력데이터들을 읽어들이다.In general, the PLC is composed of a system controller, a programmer, and a plurality of input / output modules. The system controller reads input data from input devices mounted in a process through the input / output module. admit.
이때 사용되어지는 입력장치들은 입력릴레이, 스위치, 근접스위치, 센서(Sensor), 레벨스위치(Level Switch)등을 사용한다. 상기 입출력 모듈로 부터 입력데이터의 입력동작이 완료되면 시스템콘트롤러는 상기 프로그램머를 통해 입력된 래더다이어그램(Ladder Diagram)의 수행순서에 의해 상기 입력데이터와 바로 직전의 스캐닝(Scanning)기간까지에 수행되었던 결과들로 된 중간제어용 데이터(Control Relay) 및 출력 데이터등을 포함하는 데이터를 사용하여 새로운 중간 제어데이터와 출력 데이터를 시키게 된다. 새로운 출력데이터가 생성되면 시스템콘트롤러는 상기 새로이 생성된 데이타를 상기 입출력 모듈을 통해 공정이 장차된 출력장치로 출력하는 한편 다음 단계의 계산을 위해 메모리데이터에 일시 저장하게 된다.The input devices used at this time use input relays, switches, proximity switches, sensors, and level switches. When the input operation of the input data from the input / output module is completed, the system controller was performed until the immediately preceding scanning period with the input data by the execution order of the ladder diagram inputted through the programmer. The new intermediate control data and output data are made using the data including the resultant control relay and output data. When the new output data is generated, the system controller outputs the newly generated data to the output device having the process through the input / output module and temporarily stores the data in the memory data for the next step calculation.
상기 기술된 내용중에서 시스템콘트롤러는 중앙처리장치(Central Processing Unit ; CPU라함), 하드웨어로직 솔버(Hardware Logic Solever ; 이하 HLS), 입출력 프로세서(Input Output Processor ; IOP)로구성되며 그 동작을 간단히 요약하면 다음과 같다. CPU는 IOP로부터 IOP가 입력한 상기 입력 모듈의 입력데이터를 입력하여 HLS에 내장된 데이터메모리에 저장한다.In the above description, the system controller consists of a central processing unit (CPU), a hardware logic solver (HLS), and an input output processor (IOP). As follows. The CPU inputs the input data of the input module inputted by the IOP from the IOP and stores it in the data memory embedded in the HLS.
이때 HLS는 데이터메모리에 저장된 데이터를 처리하여 처리된 데이터를 데이터메모리에 저장한다. 그러면 CPU는 상기 처리된 데이터를 HLS의 데이터메모리로 부터 읽어내어 IOP를 통해 상기 입출력 모듈로 출력하게 된다.At this time, the HLS processes the data stored in the data memory and stores the processed data in the data memory. The CPU then reads the processed data from the data memory of the HLS and outputs it to the input / output module through IOP.
상기 HLS에 내장된 데이터메모리는 제1도와 같이 구성되어 어드레스가 인가될 때마다 CPU나 HLS로부터 인가되는 데이터를 저장하게 되는데 제2도에 도시한 메모리 맵에서 볼수있는 바와 같이 8비트(bit) 즉 1바이트(byte)의 데이터를 저장한다.The data memory embedded in the HLS is configured as shown in FIG. 1 to store data applied from the CPU or the HLS whenever an address is applied. As shown in the memory map shown in FIG. Stores one byte of data.
그러나 데이터 오퍼랜드(operand)인 입출력장치가 "1 또는 0" 개념의 로우(Low) 또는 하이(High)논리가 적용되는 릴레이, 센서, 근접스위치, 레벨스위치들로서 두개의 상태만으로 표시되어 지기 때문에 8비트와 같이 256개의 상태를 표시할수 있는 8비트의 데이터로 이루어지지 않고 1비트의 데이터로 표현될수 있기때문에 메모리의 낭비와 메모리 사용이 비효율적인 문제점이 있었다.However, because the I / O device that is the data operand is a relay, a sensor, a proximity switch, and a level switch to which a low or high logic of the "1 or 0" concept is applied, it is displayed in only two states. As it can be represented as 1-bit data rather than 8-bit data that can display 256 states, there was a problem of waste of memory and inefficient use of memory.
따라서 본 발명의 목적은 어드레스가 인가될때마다 1비트의 데이터를 억세스(Access)함으로서 메모리의 낭비를 방지하여 효율적으로 이용할수 있는 PLC에서 비트어드레싱방식을 이용한 데이터 메모리회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a data memory circuit using a bit addressing method in a PLC which can efficiently use the memory by accessing one bit of data each time an address is applied.
이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제3도는 본 발명의 회로도로서 CPU의 제어하에 프로그램카운터로 부터 인가되는 어드레스에 해당하는 번지에 1비트데이터를 억세스하는 각각의 다른 다수의 번지를 갖는 다수의 메모리(11-18)와, 상기 어드레스중 최하위 소정비트의 어드레스에 의해 상기 다수의 메모리중 독출하는 메모리의 데이터를 검출하여 HLS나 CPU로 전송하는 멀티플렉서(30)와, CPU의 제어하에 상기 다수의 메모리의 출력을 상기 멀티플렉서(30)로 전송하기 위한 래치회로(20)로 구성되며 제4도는 제3도의 메모리 맵이다. 따라서 본 발명을 첨부한 제3,4도를 참조하여 상세히 설명한다.3 is a circuit diagram of the present invention, a plurality of memories 11-18 each having a plurality of different addresses for accessing one bit data at an address corresponding to an address applied from a program counter under the control of the CPU, and the address; A
먼저 라이트(write)할때의 작동을 설명하면 다수의 메모리(11-18)은 CPU로부터 인가되는 칩셀렉터신호(CS1-CS8)에 의해 인에이블되고 인에이블된 상태에서 프로그램카운터로 부터 어드레스가 다수의 메모리(11-18)에 인가된다.First, the operation at the time of writing will be described. The plurality of memories 11-18 are enabled by the chip selector signals CS1-CS8 applied from the CPU and have a large number of addresses from the program counter in the enabled state. Is applied to the memory 11-18.
이때 상기 어드레스 해당하는 번지를 포함하고 있는 메모리는 라인(1)을 통해 공급되는 1비트 데이터를 상기 어드레스에 저장한다. 상기와 같이 각 메모리(11-18)는 데이터를 어드레스에 따라 저장하는 것을 제4도 메모리 맵과 같이 어드레스에 의해 지정하는 번지에 저장하는데 어드레스가 0번지일 경우는 제1메모리(11)의 첫번째에 데이터를 저장하고 어드레스가 1번지일 경우는 제2메모리(12)의 첫번째에 데이터를 저장하며 어드레스가 2번지일 경우는 제3메모리(13)의 첫번째에 데이터를 저장한다.In this case, the memory including the address corresponding to the address stores 1-bit data supplied through the line 1 at the address. As described above, each memory 11-18 stores data according to an address at a address designated by an address as shown in FIG. 4 memory map. When the address is 0, the first memory 11 is stored in the first memory 11. Data is stored in the first memory of the second memory 12 when the address is one address, and data is stored in the first memory of the third memory 13 when the address is two addresses.
그리고 두번째로 메모리에 저장된 데이터를 독출할 경우에는 CPU에서 독출할 데이터가 저장된 임의의 메모리(13)의 칩셀렉터신호(CS3)을 상기 임의의 메모리(13)에 인가하는데 상기 칩셀렉터신호(CS3)를 입력하는 메모리(13)은 상기 칩셀렉터신호에 의해 인에이블되어 이때 다수의 라인(2)을 통해 인가되는 어드레스에 해당하는 번지에 저장되어진 데이터를 래치회로(20)로 출력한다.Secondly, when reading data stored in the memory, the chip selector signal CS3 of the arbitrary memory 13 in which the data to be read from the CPU is stored is applied to the arbitrary memory 13, and the chip selector signal CS3 is applied. The memory 13 for inputting the memory 13 is enabled by the chip selector signal and outputs data stored at a address corresponding to an address applied through the plurality of
그러면 래치회로(20)은 CPU로부터 인가되는 래치신호에 의해 상기 메모리(13)으로부터 인가되는 0 또는 1의 데이터와 디스에이블 상태에 있는 나머지 메모리(11, 12, 14-18)로부터 데이터가 없는 0상태를 멀티플렉서(30)로 병렬래치한다.Then, the
이때 멀티플렉서(30)은 상기 소정수의 라인(3)을 통해 인가되는 소정 비트의 어드레스에 의해 0 또는 1상태를 갖는 상기 임의의 메모리(13)의 데이터를 검출하여 라인(l)을 통해 HLS나 CPU로 전송한다.At this time, the
상술한 바와 같이 본 발명은 메모리를 효율적으로 사용하여 메모리의 낭비를 방지할수 있는 이점이 있다.As described above, the present invention has an advantage of preventing the waste of memory by efficiently using the memory.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019880003569A KR900008069B1 (en) | 1988-03-31 | 1988-03-31 | Data memory circuit using bit adressing method in programmable logic controller |
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Application Number | Priority Date | Filing Date | Title |
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KR1019880003569A KR900008069B1 (en) | 1988-03-31 | 1988-03-31 | Data memory circuit using bit adressing method in programmable logic controller |
Publications (2)
Publication Number | Publication Date |
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KR890015128A KR890015128A (en) | 1989-10-28 |
KR900008069B1 true KR900008069B1 (en) | 1990-10-31 |
Family
ID=19273298
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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KR1019880003569A KR900008069B1 (en) | 1988-03-31 | 1988-03-31 | Data memory circuit using bit adressing method in programmable logic controller |
Country Status (1)
Country | Link |
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KR (1) | KR900008069B1 (en) |
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1988
- 1988-03-31 KR KR1019880003569A patent/KR900008069B1/en not_active IP Right Cessation
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Publication number | Publication date |
---|---|
KR890015128A (en) | 1989-10-28 |
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