KR20150079274A - Thin Film Transistor and Method of manufacturing the same - Google Patents
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Abstract
Description
본 개시는 아연을 포함하는 채널층을 지닌 박막 트랜지스터 및 그 제조 방법에 관한 것이다. The present disclosure relates to a thin film transistor having a channel layer containing zinc and a method of manufacturing the same.
현재 박막 트랜지스터(thin film transistor)는 다양한 분야에 이용되고 있으며 전자 기기 분야에서 스위칭 소자 또는 구동 소자로 이용되고 있다. 예를 들어, 액정 표시장치와 같은 디스플레이 분야에서 스위칭 및 구동 소자로 이용되고 있으며, 크로스 포인트형 메모리 소자의 선택 스위치로 사용되고 있다. BACKGROUND ART [0002] Thin film transistors are currently used in various fields and are used as switching devices or driving devices in the field of electronic devices. For example, it is used as a switching and driving device in a display field such as a liquid crystal display device, and is used as a selection switch of a cross-point type memory device.
디스플레이의 구동 및 스위칭 소자로서 사용되는 것으로, 비정질 실리콘을 채널층으로 사용한 박막 트랜지스터(a-Si TFT)가 있다. 비정질 실리콘 박막 트랜지스터는 저가의 비용으로 대형 기판 상에 균일하게 형성될 수 있는 소자로서 현재 가장 널리 쓰이는 소자이다. 그러나, 디스플레이의 대형화 및 고화질화 추세에 따라 소자 성능 역시 고성능이 요구되어, 이동도 0.5 cm2/Vs수준의 기존의 a-Si TFT는 한계에 다다를 것으로 판단된다. 따라서 a-Si TFT보다 높은 이동도를 갖는 고성능 TFT 및 제조 기술이 필요하다. There is a thin film transistor (a-Si TFT) using amorphous silicon as a channel layer, which is used as a driving and switching element of a display. An amorphous silicon thin film transistor is a device that can be uniformly formed on a large substrate at low cost and is the most widely used device at present. However, due to the trend toward larger size and higher quality of display, high performance is required for device performance, and it is considered that the conventional a-Si TFT having a mobility of 0.5 cm 2 / Vs is at the limit. Therefore, there is a need for high-performance TFTs and manufacturing techniques with higher mobility than a-Si TFTs.
다결정 실리콘 박막 트랜지스터(poly-Si TFT)는 수십에서 수백 cm2/Vs의 높은 이동도를 갖기 때문에, 기존 a-Si TFT에서 실현하기 힘들었던 고화질 디스플레이에 적용할 수 있는 성능을 갖는다. 또한, a-Si TFT에 비해 소자 특성 열화 문제가 매우 적다. 그러나, poly-Si TFT를 제작하기 위해서는 a-Si TFT에 비해 복잡한 공정이 필요하고 그에 따른 추가 비용도 증가한다. 따라서, p-Si TFT는 디스플레이의 고화질화나 OLED와 같은 제품에 응용되기 적합하지만, 비용 면에서는 기존 a-Si TFT에 비해 열세이므로 응용이 제한적인 단점이 있다. 그리고 p-Si TFT의 경우, 제조 장비의 한계나 균일도 불량과 같은 기술적인 문제가 있을 수 있다. Since polycrystalline silicon thin film transistors (poly-Si TFT) may have hundreds of cm movement of the high 2 / Vs even tens, has the following realized in the conventional a-Si TFT performance that can be applied to high-definition displays difficult. In addition, the problem of deterioration of the device characteristics is very small as compared with the a-Si TFT. However, in order to fabricate a poly-Si TFT, a complicated process is required compared to an a-Si TFT, and the additional cost is also increased. Therefore, p-Si TFT is suitable for high definition display and products such as OLED, but its cost is inferior to that of conventional a-Si TFT, so its application is limited. In the case of p-Si TFT, there may be technical problems such as limitations of manufacturing equipment and poor uniformity.
실리콘 재료와 달리 산화물 반도체는 비정질 상에서도 고이동도 특성을 나타내는 특징을 가지고 있어 많은 산화물 재료들이 관심을 받고 있다. 특히 고성능 소자 적용을 위한 고이동도 TFT 채널 재료로서 Zn, In 또는 Sn 등의 금속 원자들이 혼합된 다성분계 재료가 주로 연구되고 있다. Unlike silicon materials, oxide semiconductors are characterized by high mobility in amorphous phases, and many oxide materials are of interest. Particularly, multi-component materials in which metal atoms such as Zn, In or Sn are mixed as high-mobility TFT channel materials for high-performance devices are mainly studied.
본 발명의 일측면에서는 도핑 농도 구배를 지닌 채널층을 포함하는 박막 트랜지스터를 제공한다. 고이동도 특성을 지닌 박막 트랜지스터를 제공한다. 우수한 신뢰성을 지닌 박막 트랜지스터를 제공한다. According to an aspect of the present invention, there is provided a thin film transistor including a channel layer having a doping concentration gradient. A thin film transistor having high mobility characteristics is provided. A thin film transistor having excellent reliability is provided.
본 발명의 다른 측면에서는 상기 박막 트랜지스터의 제조 방법을 제공한다. According to another aspect of the present invention, there is provided a method of manufacturing the thin film transistor.
본 발명의 실시예에서는, In the embodiment of the present invention,
게이트 전극; 및A gate electrode; And
상기 게이트 전극과 이격되어 아연(Zn), 질소(N), 산소(O) 및 불소(F)를 포함하하는 채널층;을 포함하며,And a channel layer spaced apart from the gate electrode and containing zinc (Zn), nitrogen (N), oxygen (O), and fluorine (F)
상기 채널층은 상기 게이트 전극과 상대적으로 가까운 제 1영역 및 상기 게이트 전극으로부터 상대적으로 먼 제 2영역을 포함하며, The channel layer including a first region relatively closer to the gate electrode and a second region relatively far from the gate electrode,
상기 제 2영역에서의 불소(F)의 농도는 상기 제 1영역의 불소(F)의 농도보다 큰 박막 트랜지스터를 제공할 수 있다.The concentration of fluorine (F) in the second region may be greater than the concentration of fluorine (F) in the first region.
상기 제 1영역은 상기 게이트 전극과 대향하는 면일 수 있다.The first region may be a surface facing the gate electrode.
상기 제 2영역은 소스 전극 및 드레인 전극에 의해 채널층이 노출된 영역일 수 있다.The second region may be a region where the channel layer is exposed by the source electrode and the drain electrode.
상기 제 1영역은 프런트 채널이며, 상기 제 2영역은 백채널일 수 있다.The first area may be a front channel, and the second area may be a back channel.
상기 게이트 전극은 기판 상에 형성되며,The gate electrode is formed on a substrate,
상기 채널은 소스 전극 및 드레인 전극과 각각 전기적으로 연결될 수 있다.The channel may be electrically connected to the source electrode and the drain electrode, respectively.
또한, 본 발명의 실시예에서는 In addition, in the embodiment of the present invention
게이트 전극층을 형성하는 단계; Forming a gate electrode layer;
상기 게이트 전극 상에 게이트 절연층을 형성하는 단계; 및 Forming a gate insulating layer on the gate electrode; And
상기 게이트 절연층 상에 채널층을 형성하는 단계;를 포함하고, And forming a channel layer on the gate insulating layer,
상기 채널층은 상기 게이트 전극과 상대적으로 가까운 제 1영역 및 상기 게이트 전극으로부터 상대적으로 먼 제 2영역을 포함하며, The channel layer including a first region relatively closer to the gate electrode and a second region relatively far from the gate electrode,
상기 채널층을 구성하는 물질 중 적어도 하나의 물질은 상기 제 1영역보다 제 2영역에서의 큰 농도를 지니도록 형성하는 박막 트랜지스터의 제조 방법을 제공할 수 있다. And at least one of the materials constituting the channel layer is formed to have a larger concentration in the second region than in the first region.
상기 채널층은 아연(Zn) 및 불소(F)를 포함하도록 형성하며, The channel layer is formed to contain zinc (Zn) and fluorine (F)
상기 제 2영역에서의 불소(F)의 농도는 상기 제 1영역의 불소(F)의 농도보다 크도록 형성될 수 있다. The concentration of fluorine (F) in the second region may be greater than the concentration of fluorine (F) in the first region.
상기 채널층은 ZnF2 타겟을 포함하여 스퍼터링 공정에 의해 형성할 수 있다. The channel layer may include a ZnF 2 target and may be formed by a sputtering process.
상기 게이트 전극은 기판의 일영역 상에 형성하며, The gate electrode is formed on one region of the substrate,
상기 채널층은 상기 게이트 전극에 대응되는 상기 게이트 절연층 상의 형성할 수 있다. The channel layer may be formed on the gate insulating layer corresponding to the gate electrode.
상기 게이트 절연층 및 상기 채널층 상에 전도성 물질층을 형성하고 패터닝하여 상기 채널층과 각각 전기적으로 연결된 소스 전극 및 드레인 전극을 형성할 수 있다. A source electrode and a drain electrode electrically connected to the channel layer may be formed by forming and patterning a conductive material layer on the gate insulating layer and the channel layer.
본 발명의 실시예에 따르면 고이동도 특성을 지니며 우수한 신뢰성을 지닌 박막 트랜지스터를 제공할 수 있다. 또한, 채널층이 도핑 농도 구배를 지닌 박막 트랜지스터를 제공할 수 있다. 그리고, 채널층이 도핑 농도 구배를 지니도록 박막 트랜지스터를 용이하게 제조할 수 있다. According to the embodiment of the present invention, a thin film transistor having high mobility characteristics and having excellent reliability can be provided. In addition, the channel layer can provide a thin film transistor having a doping concentration gradient. Then, the thin film transistor can be easily manufactured so that the channel layer has a doping concentration gradient.
도 1은 본 발명의 실시예에 따른 박막 트랜지스터를 개략적으로 나타낸 단면도이다.
도 2는 본 발명의 실시예에 따른 박막 트랜지스터의 채널층을 나타낸 도면이다.
도 3은 본 발명의 실시예에 따른 박막 트랜지스터의 채널층의 농도 구배를 두께에 따라 나타낸 그래프이다.
도 4a 내지 도 4d는 본 발명의 실시예에 따른 박막 트랜지스터의 제조 방법을 나타낸 단면도이다. 1 is a cross-sectional view schematically showing a thin film transistor according to an embodiment of the present invention.
2 is a view illustrating a channel layer of a thin film transistor according to an embodiment of the present invention.
3 is a graph showing a concentration gradient of a channel layer of a thin film transistor according to an exemplary embodiment of the present invention.
4A to 4D are cross-sectional views illustrating a method of manufacturing a thin film transistor according to an embodiment of the present invention.
이하, 본 발명의 실시예에 따른 박막 트랜지스터 및 그 제조 방법에 대해 첨부된 도면을 참조하여 상세하게 설명한다. 참고로 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.Hereinafter, a thin film transistor and a method of manufacturing the same according to embodiments of the present invention will be described in detail with reference to the accompanying drawings. For reference, the widths and thicknesses of layers or regions shown in the accompanying drawings are exaggerated for clarity of the description. Like reference numerals designate like elements throughout the specification.
박막 트랜지스터Thin film transistor
본 발명의 실시예에 따른 박막 트랜지스터는 게이트 전극 및 게이트 전극과 이격하여 형성된 채널층을 포함할 수 있다. 게이트 전극과 채널층 사이에는 게이트 절연층이 형성될 수 있다. 본 발명의 실시예에 따른 박막 트랜지스터를 구성하는 채널층의 형성 물질 중 적어도 하나의 물질은 채널층의 위치에 따른 농도 구배를 지닐 수 있다. 박막 트랜지스터에 있어서 게이트 전극이 채널층 하방에 형성된 경우를 바텀 게이트형 박막 트랜지스터라 할 수 있고, 채널층이 게이트 전극 하방에 형성된 경우, 탑 게이트형 박막 트랜지스터라 할 수 있다. 도 1에서는 바텀 게이트형 박막 트랜지스터를 나타내었으나, 본 발명의 실시예에 따른 박막 트랜지스터는 탑 게이트형 박막 트랜지스터에도 적용될 수 있다. The thin film transistor according to an embodiment of the present invention may include a gate electrode and a channel layer formed apart from the gate electrode. A gate insulating layer may be formed between the gate electrode and the channel layer. At least one material of the channel layer forming material constituting the thin film transistor according to the embodiment of the present invention may have a concentration gradient depending on the position of the channel layer. The case where the gate electrode is formed below the channel layer in the thin film transistor can be referred to as a bottom gate type thin film transistor and the case where the channel layer is formed below the gate electrode can be referred to as a top gate type thin film transistor. Although the bottom gate type thin film transistor is shown in FIG. 1, the thin film transistor according to the embodiment of the present invention can also be applied to the top gate type thin film transistor.
도 1은 본 발명의 실시예에 따른 박막 트랜지스터의 구조를 개략적으로 나타낸 단면도이다. 1 is a cross-sectional view schematically showing a structure of a thin film transistor according to an embodiment of the present invention.
도 1을 참조하면, 본 발명의 실시예에 따른 박막 트랜지스터는 기판(10)의 일영역 상에 형성된 게이트 전극(12), 상기 기판(10) 및 게이트 전극(12) 상에 형성된 게이트 절연층(14), 게이트 절연층(14) 상에 형성된 채널층(16)을 포함할 수 있다. 그리고 채널층(16)은 소스 전극(18a) 및 드레인 전극(18b)과 각각 연결될 수 있다. 1, a thin film transistor according to an embodiment of the present invention includes a
채널층(16)은 반도체 물질로 형성될 수 있으며, 추가적으로 다른 원소를 포함할 수 있다. 채널층(16)은 아연(zinc:Zn)을 포함하는 산화물 반도체로 형성될 수 있으며, 예를 들어 채널층(16)은 아연질산화물 계열의 반도체(ZnON)로 형성될 수 있으며, 여기에 불소(F)를 포함하는 반도체(ZnONF)로 형성될 수 있다. 그리고, 채널층(16)은 추가적으로 다른 물질을 더 포함할 수 있으며, 예를 들어 불소(F), 하프늄(Hf), 갈륨(Ga), 황(S) 또는 염소(Cl)와 같은 물질들을 더 포함할 수 있다. 보다 상세히 설명하면, 채널층(16)은 Ⅰ족 원소, Ⅱ족 원소, Ⅲ족 원소, Ⅳ족 원소, Ⅴ족 원소, Ⅵ족 원소, Ⅶ 족 원소, 전이금속 원소 또는 란탄(Ln) 계열 원소 중 적어도 하나의 원소를 더 포함할 수 있다. 구체적으로 채널층(16)은 Li, K와 같은 Ⅰ족 원소, Mg, Ca, Sr과 같은 Ⅱ족 원소, Ga, Al, In과 같은 Ⅲ족 원소, Si, Sn, Ge와 같은 Ⅳ족 원소, Sb와 같은 Ⅴ족 원소, Y, Ti, Zr, V, Nb, Ta와 같은 전이금속 원소 및 La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu와 같은 란탄(Ln) 계열 원소 중 적어도 하나를 더 포함할 수 있다. 이러한 원소들은 채널층(16)을 형성하는 물질 내에 도핑될 수 있다. 채널층(16)에 추가적으로 포함되는 원소들의 함량은 임의로 선택될 수 있으며, 예를 들어 전체 함량 대비 0.1 내지 10 atomic%의 함량이 될 수 있다. The
채널층(16)은 결정질상(crystalline phase)을 포함할 수 있다. 채널층(16)은 그 전체 또는 일부가 결정질상일 수 있으며, 전체 채널의 적어도 30% 이상의 영역이 결정질상일 수 있으며, 80% 이상의 영역이 결정질상일 수 있다. 채널층(16)은 약 5 내지 100nm의 두께로 형성될 수 있으며, 이에 제한된 것은 아니다. 채널층(16)을 형성하는 물질은 단결정(single crystalline)일 수 있으나, 다수의 결정질상들을 포함하여 형성된 다결정상(poly crystalline phase)을 지닐 수 있다.The
채널층(16)을 구성하는 물질은 채널층(16)의 위치에 따라 농도 구배를 지닐 수 있다. 도 2는 본 발명의 실시예에 따른 박막 트랜지스터의 채널층(16)을 나타낸 도면이다. 도 1 및 도 2를 참조하면, 채널층(16)은 제 1영역(S1)과 제 2영역(S1)을 포함할 수 있다. 여기서, 제 1영역(S1)은 게이트 전극(12)과 상대적으로 가까운 영역으로, 게이트 전극(12)과 대향하는 채널층(16)의 면일 수 있다. 제 1영역(S1)은 게이트 절연층(14)과 직접 접촉하는 영역일 수 있다. 제 2영역(S2)은 소스 전극(18a) 및 드레인 전극(18b) 사이에 노출된 영역일 수 있으며, 면일 수 있다. 게이트 전극(12)과 대향하는 제 1영역(S1)은 프런트 채널(front channel)이라 할 수 있으며, 제 2영역(S2)은 백 채널(back channel)이라 할 수 있다. 제 1영역(S1)은 제 1면으로 표현될 수 있으며, 제 2영역(S2)은 제 2면으로 표현될 수 있다. 채널층(16)은 아연질산화물에 불소를 포함하는 물질(ZnONF)로 형성될 수 있다. 채널층(16)을 ZnONF로 형성하는 경우, Zn, O, N 및 F의 조성비가 1:1:1:1인 것을 의미하는 것이 아니며, Zn, O, N 및 F로 구성된 화합물질을 의미할 수 있다. 이 때, 채널층(16)을 구성하는 물질 중 하나인 불소는 채널층(16)의 제 2영역(S2)에서의 농도가 제 1영역(S1)에서의 농도보다 상대적으로 높을 수 있다. 채널층(16)이 ZnONF로 형성된 경우, 채널층(16)의 불소(F)의 함량이 증가하면 박막 트랜지스터의 신뢰성은 증가할 수 있으나, 이동도는 감소할 수 있다. 따라서, 박막 트랜지스터의 신뢰성을 증가시키기 위해서는 채널층(16)의 불소(F)의 농도는 증가시키는 것이 유리하며, 이동도를 증가시키기 위해서는 채널층(16)의 불소(F)의 농도는 감소시키는 것이 유리하다. 이를 감안하여, 본 발명의 실시예에 따른 박막 트랜지스터의 채널층(16)은 박막 트랜지스터의 이동도에 직접 기여하는 채널층(16)의 프런트 채널인 제 1영역(S1)의 불소(F)의 감소시키고, 박막 트랜지스터의 신뢰성 특성을 향상시키기 위해서 채널층(16)의 백 채널인 제 2영역(S2)은 불소(F)의 농도를 상대적으로 증가시킬 수 있다. The material constituting the
도 3은 본 발명의 실시예에 따른 박막 트랜지스터의 채널층의 농도 구배를 두께에 따라 나타낸 그래프이다. 여기서 가로축은 채널층(16)의 제 1영역(S1)으로부터 제 2영역(S2)까지의 거리를 나타내며, 세로축은 채널층(16)을 형성하는 전체 물질에 대한 하나의 물질의 조성 비를 나타낸 것일 수 있다. 예를 들어 채널층(16)이 ZnONF를 포함하여 형성된 경우, 세로축은 불소(F)의 atomic %를 나타낼 수 있다. 3 is a graph showing a concentration gradient of a channel layer of a thin film transistor according to an exemplary embodiment of the present invention. The horizontal axis represents the distance from the first region S1 to the second region S2 of the
도 3을 참조하면, 채널층(16)의 제 1영역(S1)의 불소(F)의 농도는 D1(atomic %)이며, 채널층(16)의 제 2영역(S2)의 불소(F) 농도는 D2일 수 있다. 채널층(16)의 제 1영역(S1)으로부터 제 2영역(S2)으로 갈수록 채널층(16)의 두께에 따라 불소의 농도는 증가할 수 있으며, 농도의 증가 형태는 선형적으로 증가(L2)하거나 비선형적으로 증가(L2~L4)할 수 있으며 제한은 없다. 이처럼 채널층(16)을 ZnONF로 형성시킨 경우, 채널층(16)의 제 1영역(S1)의 불소(F)의 농도보다 제 2영역(S2) 불소(F)의 농도를 크게함으로써 박막 트랜지스터의 우수한 신뢰성을 유지하면서 이동도를 향상시킬 수 있다. 3, the concentration of fluorine F in the first region S1 of the
박막 트랜지스터의 제조 방법Manufacturing method of thin film transistor
이하, 도면을 참조하여 본 발명의 실시예에 따른 박막 트랜지스터의 제조 방법에 대해 설명하고자 한다. 도 4a 내지 도 4g는 본 발명의 실시예에 따른 박막 트랜지스터의 제조 방법을 나타낸 단면도이다. 본 발명의 실시예에 따른 박막 트랜지스터는 물리기상증착법(physical vapor deposition: PVD), 화학기상증착법(chemical vapor deposition: CVD) 또는 증발법(evaporation) 등을 이용하여 형성할 수 있으며 제한은 없다. Hereinafter, a method of manufacturing a thin film transistor according to an embodiment of the present invention will be described with reference to the drawings. 4A to 4G are cross-sectional views illustrating a method of manufacturing a thin film transistor according to an embodiment of the present invention. The thin film transistor according to an exemplary embodiment of the present invention can be formed using physical vapor deposition (PVD), chemical vapor deposition (CVD), evaporation, or the like, but is not limited thereto.
도 4a를 참조하면, 기판(10) 상에 전도성 물질층을 형성한 뒤 패터닝을 실시하여 기판(10)의 일영역 상에 게이트 전극(12)을 형성한다. 기판(substrate)(10)으로는 전자 소자의 기판에 사용되는 물질이면 제한없이 이용가능하다. 예를 들어 기판(10)은 글래스 기판(glass substrate), 실리콘 기판(silicon substrate), 플라스틱 기판(plastic substrate) 등을 이용하여 형성할 수 있다. 기판(10)은 가요성(flexible)을 지닌 것일 수 있으며, 투명, 반투명 또는 불투명한 기판일 수 있다. 게이트 전극(12)은 전도성 물질로 형성될 수 있으며, 금속, 합금, 전도성 금속 산화물 또는 전도성 금속 질화물 등을 포함할 수 있다. 예를 들어 게이트 전극(12)는 Au, Pt, Ru, Ag, Al, Pt, Ti, Mo, W, Cu, Nd, Cr 또는 Ta 등의 금속이거나 이들을 포함하는 합금으로 형성될 수 있다. 그리고, 게이트 전극(12)은 In-Sn-O(indium tin oxide: ITO), In-Zn-O(indium zinc oxide: IZO), Al-Zn-O(aluminum zinc oxide: AZO), Ga-Zn-O(gallium zinc oxide: GZO) 또는 Zn-Sn-O(zinc tin oxide: ZTO) 등의 전도성 산화물 또는 이들을 포함하는 화합물로 형성될 수 있다. 게이트 전극(12)은 단층 또는 다층 구조로 형성될 수 있다.Referring to FIG. 4A, a conductive material layer is formed on a
도 4b를 참조하면, 기판(10) 및 게이트 전극(12) 상에 게이트 절연층(14)을 형성할 수 있다. Referring to FIG. 4B, a
게이트 절연층(14)은 절연 물질로 형성할 수 있으며, 실리콘 산화물(SiO2) 또는 실리콘 산화물보다 높은 유전 상수를 지닌 high-k 물질로 포함하는 물질로 형성될 수 있다. 예를 들어 게이트 절연층(14)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4층), 하프늄 산화물(HfO2) 또는 알루미늄 산화물(Al2O3) 중 적어도 하나의 물질을 포함하여 형성될 수 있다. 게이트 절연층(14)은 단층 또는 다층 구조로 형성될 수 있다.The
도 4c를 참조하면, 게이트 절연층(14) 상에 채널 물질층을 형성하여 채널층(16)을 형성할 수 있다. 채널층(16)은 게이트 전극(14)에 대응되는 게이트 절연층(14) 상에 형성될 수 있다. Referring to FIG. 4C, a
채널층(16)을 예를 들어 ZnONF로 형성하는 경우, 스퍼터링(sputtering) 공정에 의해 형성하는 방법을 설명한다. 채널층(16)을 형성하고자 하는 경우, 챔버 내부로 분위기 가스로 Ar을 공급할 수 있으며, 반응성 가스로 질소 가스를 공급할 수 있으며, 추가적으로 산소 가스를 공급할 수 있다. 그리고, 타겟으로 아연(Zn) 타겟을 사용할 수 있다. 챔버 내부의 압력은 고진공 상태에서, 증착 공정이 진행되면서 0.05∼15 Pa 범위일 수 있다. 스퍼터링 공정은 상온에서 실시할 수 있으며, 선택적으로 상온보다 높은 온도에서 실시할 수 있다. 반응성 가스인 산소 가스 및 질소 가스는 채널에서의 산소 및 질소 성분의 소스로 작용할 수 있다. 따라서, 반응성 가스인 산소 가스 및 질소 가스의 공급량(sccm)을 각각 조절함으로써 화합물 반도체에서의 산소 및 질소 성분비를 조절할 수 있다. 타겟으로는 아연, 아연 화합물 타겟을 사용할 수 있으며, 예를 들어 ZnOxNy(x≥0, y>0, x+y=1)의 화학식을 지닌 타겟을 사용하는 경우, 분위기 가스를 공급하면서 반응성 가스는 공급하지 않고 화합물 반도체를 형성할 수 있다. 채널층(16)에 불소(F)를 포함시키기 위하여, ZnF2 타겟을 추가적으로 사용할 수 있다. 제조 공정에 사용되는 타겟들은 각각 독립적인 스퍼터링 파워와 연결될 수 있으며, 형성되는 채널층(16)의 성분비가 제어될 수 있다. 예를 들어, Zn 타겟 및 ZnF2 타겟을 사용하고 반응성 가스로 산소 및 질소를 공급하면서 채널층(16)을 형성하면서, 채널층(16)이 형성됨에 따라 ZnF2 타겟의 출력을 증가시킬 수 있다. 이에 따라 채널층(16)의 제 1영역(S1)의 불소(F) 농도보다 제 2영역(S2)의 불소(F)의 농도를 크게 할 수 있다. 그리고, 채널층(16)에 추가적으로 포함시키고자 하는 물질이 있는 경우 해당되는 물질을 포함하는 타겟을 더 사용할 수 있다. A method of forming the
도 4d를 참조하면, 게이트 절연층(14) 및 채널층(16) 상에 전도성 물질층을 형성하고 패터닝 공정을 실시하여 채널층(16)과 각각 전기적으로 연결된 소스 전극(18a) 및 드레인 전극(18b)를 형성할 수 있다. 4D, a conductive material layer is formed on the
소스 전극(18a) 및 드레인 전극(18b)은 전도성 물질로 형성될 수 있으며, 예를 들어 금속, 합금, 전도성 금속 산화물 또는 전도성 금속 질화물로 형성될 수 있다. 소스 전극(18a) 및 드레인 전극(18b)은 단층 또는 다층 구조로 형성될 수 있다. 소스 전극(18a) 및 드레인 전극(18b)은 서로 동일한 물질 또는 서로 다른 물질로 형성될 수 있다. 또한 소스 전극(18a) 및 드레인 전극(18b)은 게이트 전극(12)와 동일한 물질로 형성될 수 있으며, 서로 다른 물질로 형성된 것일 수 있다. The
본 발명의 실시예에 따른 박막 트랜지스터는 디스플레이와 같은 표시장치에 스위칭소자 또는 구동소자로 적용될 수 있다. 본 발명의 실시예에 따른 박막 트랜지스터는 고이동도 특성을 지닐 수 있으며, 높은 신뢰성을 지닐 수 있다. 본 발명의 실시예에 따른 박막 트랜지스터는 차세대 고성능, 고해상도의 대면적 표시장치에 적용될 수 있다. 그리고 본 발명의 실시예에 따른 박막 트랜지스터는 메모리소자 또는 논리소자 등 다른 전자소자 분야에 다양한 용도로 적용될 수 있다. The thin film transistor according to the embodiment of the present invention can be applied as a switching element or a driving element to a display device such as a display. The thin film transistor according to the embodiment of the present invention can have high mobility characteristics and can have high reliability. The thin film transistor according to the embodiment of the present invention can be applied to a next-generation high-performance, high-resolution large-area display device. The thin film transistor according to the embodiment of the present invention can be applied to various fields of electronic devices such as a memory device or a logic device.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도면에 나타낸 박막 트랜지스터의 구성요소 및 구조는 다양하게 변형될 수 있음을 알 수 있을 것이다. 따라서, 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.While many have been described in detail above, they should not be construed as limiting the scope of the invention, but rather as examples of specific embodiments. For example, it will be understood by those skilled in the art that the constituent elements and structures of the thin film transistors shown in the drawings may be variously modified. Accordingly, the scope of the present invention should not be limited by the illustrated embodiments but should be determined by the technical idea described in the claims.
10: 기판 12: 게이트 전극
14: 게이트 절연층 16: 채널층
18a: 소스 전극 18b: 드레인 전극
S1: 제 1영역 S2: 제 2영역10: substrate 12: gate electrode
14: gate insulating layer 16: channel layer
18a:
S1: first region S2: second region
Claims (11)
상기 게이트 전극과 이격되어 아연(Zn), 질소(N), 산소(O) 및 불소(F)를 포함하하는 채널층;을 포함하며,
상기 채널층은 상기 게이트 전극과 상대적으로 가까운 제 1영역 및 상기 게이트 전극으로부터 상대적으로 먼 제 2영역을 포함하며,
상기 제 2영역에서의 불소(F)의 농도는 상기 제 1영역의 불소(F)의 농도보다 큰 박막 트랜지스터.A gate electrode; And
And a channel layer spaced apart from the gate electrode and containing zinc (Zn), nitrogen (N), oxygen (O), and fluorine (F)
The channel layer including a first region relatively closer to the gate electrode and a second region relatively far from the gate electrode,
Wherein a concentration of fluorine (F) in the second region is larger than a concentration of fluorine (F) in the first region.
상기 제 1영역은 상기 게이트 전극과 대향하는 면인 박막 트랜지스터.The method according to claim 1,
Wherein the first region is a surface facing the gate electrode.
상기 제 2영역은 소스 전극 및 드레인 전극에 의해 채널층이 노출된 영역인 박막 트랜지스터.The method according to claim 1,
Wherein the second region is a region in which the channel layer is exposed by the source electrode and the drain electrode.
상기 제 1영역은 프런트 채널이며,
상기 제 2영역은 백채널인 박막 트랜지스터.The method according to claim 1,
Wherein the first area is a front channel,
And the second region is a back channel.
상기 게이트 전극은 기판 상에 형성되며,
상기 채널은 소스 전극 및 드레인 전극과 각각 전기적으로 연결된 박막 트랜지스터. The method according to claim 1,
The gate electrode is formed on a substrate,
Wherein the channel is electrically connected to the source electrode and the drain electrode, respectively.
게이트 전극층을 형성하는 단계;
상기 게이트 전극 상에 게이트 절연층을 형성하는 단계; 및
상기 게이트 절연층 상에 채널층을 형성하는 단계;를 포함하고,
상기 채널층은 상기 게이트 전극과 상대적으로 가까운 제 1영역 및 상기 게이트 전극으로부터 상대적으로 먼 제 2영역을 포함하며,
상기 채널층을 구성하는 물질 중 적어도 하나의 물질은 상기 제 1영역보다 제 2영역에서의 큰 농도를 지니도록 형성하는 박막 트랜지스터의 제조 방법. A method of manufacturing a thin film transistor,
Forming a gate electrode layer;
Forming a gate insulating layer on the gate electrode; And
And forming a channel layer on the gate insulating layer,
The channel layer including a first region relatively closer to the gate electrode and a second region relatively far from the gate electrode,
Wherein at least one of the materials constituting the channel layer is formed to have a larger concentration in the second region than in the first region.
상기 채널층은 아연(Zn) 및 불소(F)를 포함하도록 형성하며,
상기 제 2영역에서의 불소(F)의 농도는 상기 제 1영역의 불소(F)의 농도보다 크도록 형성하는 박막 트랜지스터의 제조 방법. The method according to claim 6,
The channel layer is formed to contain zinc (Zn) and fluorine (F)
Wherein a concentration of fluorine (F) in the second region is larger than a concentration of fluorine (F) in the first region.
상기 채널층은 ZnF2 타겟을 포함하여 스퍼터링 공정에 의해 형성하는 박막 트랜지스터의 제조 방법. 8. The method of claim 7,
Wherein the channel layer includes a ZnF 2 target and is formed by a sputtering process.
상기 채널층은 산소 및 질소를 더 포함하도록 형성하는 박막 트랜지스터의 제조 방법.8. The method of claim 7,
Wherein the channel layer further includes oxygen and nitrogen.
상기 게이트 전극은 기판의 일영역 상에 형성하며,
상기 채널층은 상기 게이트 전극에 대응되는 상기 게이트 절연층 상의 형성하는 박막 트랜지스터의 제조 방법.The method according to claim 6,
The gate electrode is formed on one region of the substrate,
Wherein the channel layer is formed on the gate insulating layer corresponding to the gate electrode.
상기 게이트 절연층 및 상기 채널층 상에 전도성 물질층을 형성하고 패터닝하여 상기 채널층과 각각 전기적으로 연결된 소스 전극 및 드레인 전극을 형성하는 박막 트랜지스터의 제조 방법. The method according to claim 6,
And forming a source electrode and a drain electrode electrically connected to the channel layer by patterning and forming a conductive material layer on the gate insulating layer and the channel layer, respectively.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| X091 | Application refused [patent] | ||
| AMND | Amendment | ||
| X701 | Decision to grant (after re-examination) | ||
| GRNT | Written decision to grant |