KR20080080796A - Semiconductor module having circuit substrates at both sides of a semiconductor chip and method of fabricating the same - Google Patents

Semiconductor module having circuit substrates at both sides of a semiconductor chip and method of fabricating the same Download PDF

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Abstract

A semiconductor module having a circuit substrate at both sides of a semiconductor chip and a manufacturing method thereof are provided to arrange freely wirings by securing a wiring area of the wirings. A first circuit substrate(110) includes a first body and a first pad. A first semiconductor chip(120) is mounted on the first body. The first pad is formed on one surface of the first body. The first pad is electrically connected to the first semiconductor chip. A second circuit substrate(130) is arranged opposite to the first circuit substrate. The first circuit substrate includes a second body and a ground wiring formed at one surface of the second body. A first conductive line is formed to connect electrically the ground wiring and the first pad with each other.

Description

반도체 칩의 양측에 회로 기판들을 갖는 반도체 모듈 및 이의 제조 방법{Semiconductor module having circuit substrates at both sides of a semiconductor chip and method of fabricating the same}Semiconductor module having circuit substrates at both sides of a semiconductor chip and method of fabricating the same

도 1a 및 도 1b는 각각 본 발명의 일 실시예에 따른 반도체 모듈의 평면도 및 I-I'선을 따라 절단한 단면도이다.1A and 1B are cross-sectional views taken along a plan view and line II ′ of a semiconductor module according to an example embodiment of the inventive concept.

도 2는 본 발명의 다른 실시예에 따른 반도체 모듈의 단면도이다. 2 is a cross-sectional view of a semiconductor module according to another embodiment of the present invention.

도 3은 본 발명의 또 다른 실시예에 따른 반도체 모듈의 단면도이다.3 is a cross-sectional view of a semiconductor module according to still another embodiment of the present invention.

도 4는 본 발명의 또 다른 실시예에 따른 반도체 모듈의 단면도이다.4 is a cross-sectional view of a semiconductor module according to still another embodiment of the present invention.

도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 반도체 모듈의 제조 방법을 설명하기 위한 공정 단면도들이다. 5A through 5D are cross-sectional views illustrating a method of manufacturing a semiconductor module in accordance with an embodiment of the present invention.

본 발명은 반도체 모듈 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 반도체 칩의 양측에 회로 기판들을 갖는 반도체 모듈 및 이의 제조 방법에 관한 것이다.The present invention relates to a semiconductor module and a method of manufacturing the same, and more particularly, to a semiconductor module having circuit boards on both sides of the semiconductor chip and a method of manufacturing the same.

디램(DRAM) 소자 또는 플래쉬 메모리 소자와 같은 반도체 소자는 외부에 노 출된 채로 사용되지 않고, 패키징(packaging)되어 사용된다. 즉, 상기 반도체 소자는 외부의 환경으로부터의 영향을 배제시키기 위하여 어셈블리 공정을 통하여 밀봉된다(encapsulate). 구체적으로, 상기 반도체 소자는 상기 인쇄 회로 기판과 같은 회로 기판에 부착되며, 다수의 와이어들(wires)들을 통하여 상기 회로 기판과 전기적으로 접속된다. 이에 더하여, 상기 반도체 소자와 상기 회로 기판을 외부 환경으로부터 보호하기 위하여 봉지된다. Semiconductor devices, such as DRAM or flash memory devices, are used without being exposed to the outside, rather than being packaged. That is, the semiconductor device is encapsulated through an assembly process to exclude the influence from the external environment. Specifically, the semiconductor device is attached to a circuit board, such as the printed circuit board, and is electrically connected to the circuit board through a plurality of wires. In addition, the semiconductor device and the circuit board are encapsulated to protect the external environment.

상기 반도체 소자의 집적도가 증가됨에 따라, 상기 반도체 소자에서 외부와 연결되기 위한 입/출력 단자들이 증가되나, 이들 간의 피치(pitch)는 감소하는 추세이다. 이로 인해, 상기 반도체 소자와 연결된 회로 기판도 높은 집적화를 요구받는 실정이다. 다시 말하면, 상기 회로 기판에 배치되는 배선들은 상기 회로 기판의 한정된 면적에서 좁은 피치로 배치될 필요가 있다. 그러나, 상기 회로 기판 상에 배치되는 배선들이 증가되고 있어 상기 배선들을 상기 회로 기판의 표면에 배치시키는데 한계가 있다. 또한, 상기 배선들의 피치가 감소됨에 따라 상기 배선들 간의 노이즈(noise)로 인한 상기 반도체 소자의 전기적 특성을 열화시킬 수 있다. As the degree of integration of the semiconductor device increases, input / output terminals for connecting to the outside of the semiconductor device increase, but the pitch between them decreases. For this reason, a circuit board connected to the semiconductor device is also required to have high integration. In other words, the wirings arranged on the circuit board need to be arranged at a narrow pitch in a limited area of the circuit board. However, wires disposed on the circuit board are increasing, and there is a limit to disposing the wires on the surface of the circuit board. In addition, as the pitch of the interconnections decreases, electrical characteristics of the semiconductor device may be degraded due to noise between the interconnections.

최근에 이를 해결하고자, 상기 회로 기판의 몸체 내에 상기 배선들을 내장시키는 다층 회로 기판이 사용되고 있다. 종래에 상기 회로 기판의 양 표면에 상기 배선들이 배치된 반면에, 상기 다층 회로 기판은 상기 배선들을 상기 회로 기판의 양 표면에 배치시키는 것뿐만 아니라, 여러 가지 기능을 하는 다양한 배선들을 상기 회로 기판의 몸체 내에 배치시킨다. 즉, 표면에 배치될 배선들 중 일부를 상기 회로 기판의 몸체 내에 내장시켜 상기 반도체 소자의 입/출력 단자들과 비아(via) 를 통하여 전기적으로 연결될 수 있다. 그러나, 상기 다층 회로 기판은 고비용으로 제작될 뿐만 아니라 제조 과정 또한 복잡한 단점을 갖고 있다. Recently, in order to solve this problem, a multilayer circuit board having embedded the wirings in the body of the circuit board has been used. While the wirings are conventionally disposed on both surfaces of the circuit board, the multilayer circuit board not only arranges the wirings on both surfaces of the circuit board, but also various wirings having various functions of the circuit board. Place it in the body. That is, some of the wires to be disposed on the surface may be embedded in the body of the circuit board to be electrically connected to the input / output terminals of the semiconductor device through vias. However, the multilayer circuit board is not only manufactured at high cost, but also has a complicated disadvantage in the manufacturing process.

본 발명이 이루고자 하는 기술적 과제는 회로 기판에서 배선들의 배치 면적을 확보함과 아울러서 신뢰성을 향상시키는 반도체 모듈을 제공함에 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a semiconductor module that improves reliability while securing an arrangement area of wirings in a circuit board.

본 발명이 이루고자 하는 다른 기술적 과제는 회로 기판에서 배선들의 배치 면적을 확보함과 아울러서 신뢰성을 향상시키기에 적합한 반도체 모듈의 제조 방법을 제공함에 있다.Another object of the present invention is to provide a method of manufacturing a semiconductor module suitable for securing reliability while increasing the arrangement area of wirings in a circuit board.

상기 기술적 과제를 이루기 위한 본 발명의 일 양태에 따르면, 반도체 모듈이 제공된다. 상기 반도체 모듈은 상기 반도체 모듈은 제1 반도체 칩을 구비한다. 한쪽 면에 상기 제1 반도체 칩을 실장하는 제1 몸체 및 상기 제1 몸체의 한쪽 면에 상기 제1 반도체 칩과 전기적으로 접속되는 제1 패드를 구비하는 제1 회로 기판이 제공된다. 상기 반도체 칩을 개재하도록 상기 제1 회로 기판과 대향되게 배치되되, 제2 몸체(body) 및 상기 제2 몸체의 한쪽 면에 접지 배선을 구비하는 제2 회로 기판이 제공된다. 상기 접지 배선과 상기 제1 패드를 전기적으로 접속시키는 제1 도전선이 제공된다.According to an aspect of the present invention for achieving the above technical problem, a semiconductor module is provided. The semiconductor module may include a first semiconductor chip. A first circuit board having a first body for mounting the first semiconductor chip on one side and a first pad electrically connected to the first semiconductor chip on one side of the first body is provided. A second circuit board is disposed to face the first circuit board via the semiconductor chip, and includes a second body and a ground wire on one side of the second body. A first conductive line for electrically connecting the ground line and the first pad is provided.

본 발명의 몇몇 실시예에서, 상기 접지 배선은 상기 제2 회로 기판의 상기 몸체 양쪽 면에 배치될 수 있다. In some embodiments of the present invention, the ground wire may be disposed on both sides of the body of the second circuit board.

다른 실시예들에서, 상기 제2 회로 기판은 상기 제2 몸체의 한쪽 면에 전원 배선을 구비할 수 있다. 상기 제1 회로 기판은 상기 제1 몸체의 한쪽 면에 상기 제1 반도체 칩과 전기적으로 접속되는 제2 패드를 포함할 수 있다. 여기서, 상기 전원 배선과 상기 제2 패드를 전기적으로 연결시키는 제2 도전선이 제공될 수 있다.In other embodiments, the second circuit board may include power wiring on one side of the second body. The first circuit board may include a second pad electrically connected to the first semiconductor chip on one surface of the first body. Here, a second conductive line for electrically connecting the power line and the second pad may be provided.

또 다른 실시예들에서, 상기 제1 및 제2 회로 기판들 사이에 개재되는 몰딩막이 제공될 수 있다. In still other embodiments, a molding film interposed between the first and second circuit boards may be provided.

또 다른 실시예들에서, 상기 제1 회로 기판은 상기 제1 반도체 칩을 실장하는 한쪽 면의 반대면에 도전볼을 구비할 수 있다. In other embodiments, the first circuit board may include a conductive ball on an opposite surface of one surface on which the first semiconductor chip is mounted.

또 다른 실시예들에서, 상기 제2 몸체의 면들 중 상기 제1 몸체와 대향하는 면에 실장되는 제2 반도체 칩이 제공될 수 있다. In still other embodiments, a second semiconductor chip may be provided mounted on a surface of the second body that faces the first body.

또 다른 실시예들에서, 상기 제2 회로 기판 상에 상기 제1 회로 기판과 전기적으로 접속되는 제1 반도체 패키지를 구비할 수 있다. 상기 제1 회로 기판은 상기 제2 몸체보다 넓은 면적을 갖는 상기 제1 몸체 및 상기 제1 몸체의 외곽 영역을 따라 배치되는 제1 랜딩 패드를 구비하고, 상기 제1 반도체 패키지는 제1 도전 펌프를 통하여 상기 제1 랜딩 패드와 전기적으로 접속될 수 있다. In still other embodiments, a first semiconductor package electrically connected to the first circuit board may be provided on the second circuit board. The first circuit board includes a first body having a larger area than the second body and a first landing pad disposed along an outer region of the first body, wherein the first semiconductor package includes a first conductive pump. The first landing pad may be electrically connected to the first landing pad.

또 다른 실시예들에서, 상기 제2 회로 기판 상에 상기 제2 회로 기판과 전기적으로 접속되는 제2 반도체 패키지를 구비할 수 있다. 상기 제2 회로 기판은 상기 제2 몸체의 면들 중 상기 제1 몸체와 대향하는 면의 반대면에 제2 랜딩 패드를 구비하고, 상기 제2 반도체 패키지는 제2 도전 펌프를 통하여 상기 제2 랜딩 패드와 전기적으로 접속될 수 있다. 상기 반도체 패키지들은 단층 패키지 또는 멀티 칩 패키지일 수 있다.In still other embodiments, a second semiconductor package may be provided on the second circuit board to be electrically connected to the second circuit board. The second circuit board includes a second landing pad on a surface opposite to the surface of the second body that faces the first body, and the second semiconductor package is connected to the second landing pad through a second conductive pump. And may be electrically connected. The semiconductor packages may be a single layer package or a multi chip package.

상기 기술적 과제를 이루기 위한 본 발명의 다른 양태에 따르면, 반도체 모듈의 제조 방법이 제공된다. 상기 반도체 모듈의 제조 방법은 반도체 칩을 실장한 제1 회로 기판과 제2 회로 기판 사이에 몰딩막을 충진시켜 상기 제1 및 제2 회로 기판들을 몰딩막에 부착시키는 것을 구비한다. 상기 제1 및 제2 회로 기판들 사이에 상기 반도체 칩을 개재하고, 상기 제1 회로 기판은 상기 반도체 칩과 전기적으로 접속되는 제1 패드를 구비하도록 형성되고, 상기 제2 회로 기판은 한쪽 면에 접지 배선을 구비하도록 형성된다. 상기 제2 회로 기판 및 상기 몰딩막을 관통하여 상기 제1 회로 기판의 상기 제1 패드를 노출시키는 제1 도전선 홀을 형성한다. 상기 제1 도전선 홀은 상기 접지 배선과 인접한 부분의 상기 제2 회로 기판을 관통하도록 형성된다. 상기 제1 도전선 홀을 채우는 제1 도전선을 형성한다.According to another aspect of the present invention for achieving the above technical problem, a method for manufacturing a semiconductor module is provided. The method of manufacturing the semiconductor module includes filling a molding film between the first circuit board on which the semiconductor chip is mounted and the second circuit board to attach the first and second circuit boards to the molding film. The semiconductor circuit is interposed between the first and second circuit boards, and the first circuit board is formed to have a first pad electrically connected to the semiconductor chip, and the second circuit board is disposed on one side thereof. It is formed to have a ground wiring. A first conductive line hole is formed through the second circuit board and the molding layer to expose the first pad of the first circuit board. The first conductive line hole is formed to penetrate the second circuit board in a portion adjacent to the ground line. A first conductive line filling the first conductive line hole is formed.

본 발명의 몇몇 실시예에서, 상기 제1 도전홀은 레이저 또는 드릴(drill)을 이용하여 형성될 수 있다.In some embodiments of the present invention, the first conductive hole may be formed using a laser or a drill.

다른 실시예들에서, 상기 제1 도전선은 전기도금법을 사용하여 형성될 수 있다. In other embodiments, the first conductive line may be formed using an electroplating method.

또 다른 실시예들에서, 상기 접지 배선은 상기 제2 회로 기판의 양쪽 면에 구비되도록 형성될 수 있다. In still other embodiments, the ground wire may be formed on both sides of the second circuit board.

또 다른 실시예들에서, 상기 제2 회로 기판은 상기 한쪽 면에 전원 배선을 구비하고, 상기 제1 회로 기판은 상기 반도체 칩과 전기적으로 접속되는 제2 패드를 구비하도록 형성될 수 있다. 상기 전원 배선과 상기 제2 패드를 전기적으로 연결시키는 제2 도전선을 형성할 수 있다. In still other embodiments, the second circuit board may include a power line on one side thereof, and the first circuit board may include a second pad electrically connected to the semiconductor chip. A second conductive line may be formed to electrically connect the power line and the second pad.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. 또한, 소자(element) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위 뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the scope of the invention to those skilled in the art will fully convey. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. Like numbers refer to like elements throughout. Also, an element or layer is referred to as "on" or "on" of another element or layer by interposing another layer or other element in the middle as well as directly above the other element or layer. Include all cases.

먼저, 도 1a 및 도 1b를 참조하여, 본 발명의 일 실시예에 따른 반도체 모듈에 대하여 설명하기로 한다. 도 1a 및 도 1b는 각각 본 발명의 일 실시예에 따른 반도체 모듈의 평면도 및 I-I'선을 따라 절단한 단면도이다.First, a semiconductor module according to an exemplary embodiment of the present invention will be described with reference to FIGS. 1A and 1B. 1A and 1B are cross-sectional views taken along a plan view and line II ′ of a semiconductor module according to an example embodiment of the inventive concept.

도 1a 및 도 1b를 참조하면, 상기 반도체 모듈(100)은 제1 회로 기판(110)을 구비한다. 상기 제1 회로 기판(110)은 인쇄 회로 기판(Printed Circuit Board; PCB)일 수 있다. 상기 제1 회로 기판(110)은 제1 몸체(111) 및 상기 제1 몸체(111)의 양쪽 면에 다수의 패드들을 구비한다. 상기 패드들은 상기 제1 몸체(111)의 윗면 및 아랫면에 각각 배치되는 제1 상부 패드들(112g, 112p, 112s) 및 제1 하부 패드들(113g, 113s)을 구비할 수 있다. 상기 제1 상부 패드들(112g, 112p, 112s)은 제1 상부 접지 패드(112g), 제1 상부 신호 패드(112s)와 아울러서 제1 상부 전원 패드(112p)로 구성될 수 있다. 이와 마찬가지로, 상기 제1 하부 패드들(113g, 113s)은 제1 하부 접지 패드(113g), 제1 하부 신호 패드(113s)와 아울러서 제1 하부 전원 패드(미도시)로 구성될 수 있다. 상기 제1 상부 패드들(112g, 112p, 112s) 및 상기 제1 하부 패드들(113g, 113s)은 비아들(via, 114)을 통하여 전기적으로 접속될 수 있다. 이에 더하여, 상기 제1 하부 패드들(113g, 113s)의 하부에 외부와 전기적으로 접속하기 위한 도전볼들(115)이 배치될 수 있다. 1A and 1B, the semiconductor module 100 includes a first circuit board 110. The first circuit board 110 may be a printed circuit board (PCB). The first circuit board 110 includes a plurality of pads on both sides of the first body 111 and the first body 111. The pads may include first upper pads 112g, 112p and 112s and first lower pads 113g and 113s respectively disposed on upper and lower surfaces of the first body 111. The first upper pads 112g, 112p and 112s may be configured as a first upper power pad 112p in addition to the first upper ground pad 112g and the first upper signal pad 112s. Similarly, the first lower pads 113g and 113s may be configured as a first lower power pad (not shown) together with the first lower ground pad 113g and the first lower signal pad 113s. The first upper pads 112g, 112p and 112s and the first lower pads 113g and 113s may be electrically connected through vias 114. In addition, conductive balls 115 for electrically connecting to the outside may be disposed under the first lower pads 113g and 113s.

상기 제1 회로 기판(110)의 상기 제1 몸체(111) 윗면에 반도체 칩(120)이 실장된다. 상기 반도체 칩(120)에 제공된 본딩 패드들(122)과 상기 제1 상부 패드들(112g, 112p, 112s) 사이에 와이어들(wires; 123)을 통하여 상기 반도체 칩(120)은 상기 제1 회로 기판(110)에 전기적으로 연결된다. 상기 본딩 패드들(122)은 각각 입/출력 신호을 위한 패드들, 전원 공급을 받기 위한 전원 패드들, 접지 전위를 인가받기 위한 접지 패드들로 구성될 수 있다. 이에 따라, 상기 본딩 패드들(122)은 각각 상기 본딩 패드들(122)의 기능에 따라 상기 제1 상부 접지 패드(112g), 상기 제1 상부 신호 패드(112s) 및 상기 제1 상부 전원 패드(112p)에 전기적으로 접속된다. The semiconductor chip 120 is mounted on an upper surface of the first body 111 of the first circuit board 110. The semiconductor chip 120 is connected to the first circuit through wires 123 between the bonding pads 122 provided on the semiconductor chip 120 and the first upper pads 112g, 112p, and 112s. It is electrically connected to the substrate 110. The bonding pads 122 may include pads for input / output signals, power pads for receiving a power supply, and ground pads for receiving a ground potential. Accordingly, the bonding pads 122 may include the first upper ground pad 112g, the first upper signal pad 112s, and the first upper power pad in accordance with the function of the bonding pads 122, respectively. 112p) electrically.

상기 반도체 칩(120)을 개재되도록 상기 제1 회로 기판(110)과 대향되는 제2 회로 기판(130)이 배치된다. 상기 제2 회로 기판(130)은 제2 몸체(131) 및 상기 제2 몸체(131)의 양쪽 면 중 적어도 한쪽 면에 접지 배선들(132g)을 구비할 수 있다. 아울러, 상기 제2 몸체(131)의 양쪽 면중 적어도 한쪽 면에 전원 배선들(133p)을 구비할 수 있다. 한편, 상기 제1 및 제2 회로 기판들(110, 130) 사이에 몰딩 막(121)이 개재될 수 있다. A second circuit board 130 facing the first circuit board 110 is disposed to interpose the semiconductor chip 120. The second circuit board 130 may include ground wires 132g on at least one of both surfaces of the second body 131 and the second body 131. In addition, power lines 133p may be provided on at least one surface of both surfaces of the second body 131. Meanwhile, a molding film 121 may be interposed between the first and second circuit boards 110 and 130.

도 1a에 도시된 바와 같이, 상기 제1 상부 접지 패드(112g)는 상기 접지 배선들(132g)과 연결되기 위하여 제1 도전선, 즉, 접지 도전선(140g)을 통하여 전기적으로 접속된다. 상기 접지 배선들(132g)은 앞서 언급한 접지 도전선(140g)과 이격된 다른 접지 도전선(140g)과 연결되며, 상기 다른 접지 도전선(140g)은 다른 제1 상부 접지 패드(112g)와 전기적으로 접속된다. 이 경우에, 상기 제1 상부 접지 패드(112g)는 수직 하부의 비아(114)와 접속되지 않고, 상기 제2 회로 기판(130)에 배치되는 상기 접지 배선들(132g)을 통하여 입체적으로 우회하여 상기 제1 하부 접지 패드(113g)와 연결될 수 있다. 아울러, 상기 제2 상부 전원 패드(112p) 또한 상기 제2 회로 기판(130)에 배치되는 상기 전원 배선(133p)들과 전기적으로 연결되어 수직 하부의 제1 하부 전원 패드(미도시)와 이격된 다른 제1 하부 전원 패드(미도시)와 입체적으로 우회하여 연결될 수 있다. 여기서, 상기 제1 상부 전원 패드(112p)와 상기 전원 배선(133p)은 제2 도전선, 즉, 전원 도전선(140p)을 통하여 전기적으로 접속된다. 다만, 신호 지연없이 신호 전송 효율을 향상시키기 위하여, 상기 제1 상부 신호 패드(112s)는 상기 제2 회로 기판(130)을 이용하여 우회하지 않고, 수직 하부의 상기 제1 하부 신호 패드(113s)와 상기 비아(114)를 통하여 전기적으로 접속될 수 있다. As shown in FIG. 1A, the first upper ground pad 112g is electrically connected through a first conductive line, that is, a ground conductive line 140g, to be connected to the ground lines 132g. The ground wires 132g are connected to another ground conductive line 140g spaced apart from the aforementioned ground conductive line 140g, and the other ground conductive line 140g is connected to the other first upper ground pad 112g. Electrically connected. In this case, the first upper ground pad 112g is not connected to the via 114 of the vertical lower portion, and is three-dimensionally bypassed through the ground wires 132g disposed on the second circuit board 130. It may be connected to the first lower ground pad 113g. In addition, the second upper power pad 112p is also electrically connected to the power wires 133p disposed on the second circuit board 130 to be spaced apart from the first lower power pad (not shown) of the vertical lower portion. The first lower power pad (not shown) may be connected in three dimensions by bypass. Here, the first upper power pad 112p and the power wiring 133p are electrically connected to each other through a second conductive line, that is, a power conductive line 140p. However, in order to improve signal transmission efficiency without signal delay, the first upper signal pad 112s is not bypassed using the second circuit board 130, and the first lower signal pad 113s is vertically lowered. And may be electrically connected through the vias 114.

이와 같이, 본 발명의 일 실시예에 의하면, 상기 제1 회로 기판(110) 내에서 상기 제1 상, 하부 접지 패드(112g, 113g) 및 상기 제1 상, 하부 전원 패드(112p)를 직접적으로 연결하지 않음으러써 상기 제1 상부 신호 패드(112s)가 배치되는 면 적을 상기 제1 몸체(111)에서 확보할 수 있다. 다시 말하면, 상기 반도체 칩(120)과 연결되는 제1 상부 패드들(112g, 112p, 112s) 및 상기 제1 회로 기판(110)에 배치되는 배선들(미도시)을 종래에 비하여 자유롭게 배치시킬 수 있다. 이에 더하여, 상기 제1 회로 기판(110)에 배치되는 배선들의 피치(pitch)가 종래에 비하여 증가되어 상기 배선들 간의 전기적 간섭으로 인해 발생되는 노이즈(noise)의 발생을 감소시킬 수 있다. 아울러, 상기 제2 회로 기판(130)에 상기 접지 배선들(132g)을 다수 배치시킴으로 인해 외부의 정전기로 인하여 발생되는 정전기적 방전(electro static discharge; ESD)을 억제할 수 있다. 이에 더하여, 상기 제2 회로 기판(130)이 상기 반도체 칩(120)을 덮고 있어 상기 정전기적 방전을 더 효과적으로 방지할 수 있다. 상기 반도체 모듈(100)의 신뢰성을 향상시킬 수 있다. As described above, according to the exemplary embodiment of the present invention, the first phase and the lower ground pads 112g and 113g and the first phase and the lower power pad 112p are directly in the first circuit board 110. By not connecting, an area in which the first upper signal pad 112s is disposed may be secured in the first body 111. In other words, the first upper pads 112g, 112p and 112s connected to the semiconductor chip 120 and the wirings (not shown) disposed on the first circuit board 110 may be freely arranged as compared with the related art. have. In addition, the pitch of the interconnections disposed on the first circuit board 110 may be increased as compared with the related art, thereby reducing the occurrence of noise caused by the electrical interference between the interconnections. In addition, since the ground lines 132g are disposed on the second circuit board 130, an electrostatic discharge (ESD) generated by external static electricity may be suppressed. In addition, since the second circuit board 130 covers the semiconductor chip 120, the electrostatic discharge may be more effectively prevented. The reliability of the semiconductor module 100 may be improved.

도 2는 본 발명의 다른 실시예에 따른 반도체 모듈의 단면도이다.2 is a cross-sectional view of a semiconductor module according to another embodiment of the present invention.

반도체 모듈(200)은 제1 회로 기판(210)을 구비한다. 상기 제1 회로 기판(210)은 인쇄 회로 기판(Printed Circuit Board; PCB)일 수 있다. 상기 제1 회로 기판(210)은 제1 몸체(211) 및 상기 제1 몸체(211)의 양쪽 면에 다수의 패드들을 구비한다. 상기 패드들은 제1 몸체(211)의 윗면 및 아랫면에 각각 배치되는 제1 상부 패드들(212) 및 제1 하부 패드들(213)을 구비할 수 있다. 상기 제1 상부 패드들(212) 및 상기 제1 하부 패드들(213)은 비아들(via, 214)을 통하여 전기적으로 접속될 수 있다. 여기서, 도 1a 및 도 1b를 참조하여 설명한 것과 같이, 상기 제1 상부 패드들(212)은 접지, 전원 및 신호 패드들로 구성될 수 있다. 이에 더하여, 상기 제1 하부 패드들(214)의 하부에 외부와 전기적으로 접속하기 위한 도전볼 들(215)이 배치될 수 있다. The semiconductor module 200 includes a first circuit board 210. The first circuit board 210 may be a printed circuit board (PCB). The first circuit board 210 includes a plurality of pads on both sides of the first body 211 and the first body 211. The pads may include first upper pads 212 and first lower pads 213 disposed on upper and lower surfaces of the first body 211, respectively. The first upper pads 212 and the first lower pads 213 may be electrically connected through vias 214. Here, as described with reference to FIGS. 1A and 1B, the first upper pads 212 may include ground, power, and signal pads. In addition, conductive balls 215 for electrically connecting to the outside may be disposed under the first lower pads 214.

상기 제1 회로 기판(210)의 상기 제1 몸체(211) 윗면에 제1 반도체 칩(220)이 실장된다. 상기 제1 반도체 칩(220)에 제공된 본딩 패드들(222)과 상기 제1 상부 패드들(212) 사이에 와이어들(wires; 123)을 통하여 상기 제1 반도체 칩(220)은 상기 제1 회로 기판(210)에 전기적으로 연결된다. The first semiconductor chip 220 is mounted on an upper surface of the first body 211 of the first circuit board 210. The first semiconductor chip 220 is connected to the first circuit through wires 123 between the bonding pads 222 provided on the first semiconductor chip 220 and the first upper pads 212. It is electrically connected to the substrate 210.

상기 제1 반도체 칩(220)을 개재되도록 상기 제1 회로 기판(210)과 대향되는 제2 회로 기판(230)이 배치된다. 상기 제2 회로 기판(130)은 제2 몸체(231) 및 상기 제2 몸체(231)의 양쪽 면 중 적어도 한쪽 면에 접지 배선들(232)을 구비할 수 있다. 아울러, 상기 제2 몸체(231)의 양쪽 면중 적어도 한쪽 면에 전원 배선들(233)을 구비할 수 있다. 상기 접지 배선들(232) 및 상기 전원 배선들(233)은 상기 제1 패드들(212)과 각각 도전선들(250)을 통하여 전기적으로 접속될 수 있다. 상기 도전선들(250)은 도 1a 및 도 1b를 참조하여 설명된 도전선들과 동일하게 접지 및 전원 전도선들로 구성될 수 있다. 한편, 상기 제1 및 제2 회로 기판들(210, 230) 사이에 몰딩막(221)이 개재될 수 있다. 본 실시예에서는, 상기 반도체 모듈(200)의 집적도를 증가시키기 위해, 상기 제2 몸체(231)의 면들 중 상기 제1 몸체(211)와 대향하는 면에 제2 반도체 칩(240)이 실장될 수 있다. 상기 제2 반도체 칩(240)은 상기 제2 회로 기판(230)의 패드들(232, 233)과 와이어들(242)에 의해 전기적으로 접속되며, 상기 패드들(232, 233)은 도전선들(250)을 통하여 상기 제1 회로 기판(210)과 전기적으로 연결될 수 있다. A second circuit board 230 facing the first circuit board 210 is disposed to interpose the first semiconductor chip 220. The second circuit board 130 may include ground wires 232 on at least one of both surfaces of the second body 231 and the second body 231. In addition, power wirings 233 may be provided on at least one of both surfaces of the second body 231. The ground lines 232 and the power lines 233 may be electrically connected to the first pads 212 through the conductive lines 250, respectively. The conductive lines 250 may be formed of ground and power conductive lines in the same manner as the conductive lines described with reference to FIGS. 1A and 1B. Meanwhile, a molding film 221 may be interposed between the first and second circuit boards 210 and 230. In the present embodiment, in order to increase the degree of integration of the semiconductor module 200, the second semiconductor chip 240 may be mounted on a surface of the second body 231 that faces the first body 211. Can be. The second semiconductor chip 240 is electrically connected to the pads 232 and 233 of the second circuit board 230 by wires 242, and the pads 232 and 233 are electrically connected to the conductive lines ( It may be electrically connected to the first circuit board 210 through 250.

도 3은 본 발명의 다른 실시예에 따른 반도체 모듈의 단면도이다. 3 is a cross-sectional view of a semiconductor module according to another embodiment of the present invention.

본 실시예에서의 반도체 모듈(300)은 도 1a 및 도 1b를 참조하여 설명된 반도체 모듈(100)과 이에 적층된 제1 반도체 패키지의 조합으로 구성된다. 따라서, 본 실시예에 따른 반도체 모듈(300)은 도 1a 및 도 1b와 동일한 구성을 갖는 반도체 모듈(310, 320, 330, 340)에 대한 부분을 제외하고 차이점에 대하여 설명하기로 한다. The semiconductor module 300 according to the present exemplary embodiment includes a combination of the semiconductor module 100 described with reference to FIGS. 1A and 1B and a first semiconductor package stacked thereon. Therefore, the difference between the semiconductor module 300 according to the present embodiment and the semiconductor module 310, 320, 330, and 340 having the same configuration as those of FIGS. 1A and 1B will be described.

제1 회로 기판(310)은 제2 몸체(331)보다 넓은 면적을 갖는 제1 몸체(311) 및 상기 제1 몸체(311)의 외곽 영역을 따라 배치되는 제1 랜딩 패드들(316)을 구비할 수 있다. 한편, 상기 반도체 모듈(300)의 집적화를 높이기 위해, 상기 제2 회로 기판(330) 상에 상기 제1 회로 기판(310)과 전기적으로 접속되는 제1 반도체 패키지(350)가 배치될 수 있다. 구체적으로, 상기 제1 반도체 패키지(350)는 상기 제1 랜딩 패드들(316)과 제1 도전 범프들(354)을 통하여 전기적으로 연결될 수 있다. 상기 제1 반도체 패키지(350)는 단일 반도체 칩으로 구성되는 단층 패키지이거나 다수의 적층된 반도체 칩들(352, 353)로 구성되는 멀티 칩 패키지(multi chip package; MCP)일 수 있다. The first circuit board 310 includes a first body 311 having a larger area than the second body 331 and first landing pads 316 disposed along an outer region of the first body 311. can do. Meanwhile, in order to increase integration of the semiconductor module 300, a first semiconductor package 350 electrically connected to the first circuit board 310 may be disposed on the second circuit board 330. In detail, the first semiconductor package 350 may be electrically connected to the first landing pads 316 and the first conductive bumps 354. The first semiconductor package 350 may be a single layer package composed of a single semiconductor chip or a multi chip package (MCP) composed of a plurality of stacked semiconductor chips 352 and 353.

도 4는 본 발명의 다른 실시예에 따른 반도체 모듈의 단면도이다. 4 is a cross-sectional view of a semiconductor module according to another embodiment of the present invention.

본 실시예에서의 반도체 모듈(400)은 도 2를 참조하여 설명된 반도체 모듈(200)과 이에 적층된 제2 반도체 패키지의 조합으로 구성된다. 따라서, 본 실시예에 따른 반도 모듈(400)은 도 2와 동일한 구성을 갖는 반도체 모듈(410, 420, 430, 440, 450)에 대한 부분을 제외하고 차이점에 대하여 설명하기로 한다. The semiconductor module 400 according to the present exemplary embodiment includes a combination of the semiconductor module 200 described with reference to FIG. 2 and a second semiconductor package stacked thereon. Therefore, except for the semiconductor module 410, 420, 430, 440, 450 having the same configuration as that of FIG. 2, the semiconductor module 400 according to the present embodiment will be described in the difference.

제2 회로 기판(430)은 제2 몸체(431)의 면들 중 제1 몸체(411)와 대향하는 면의 반대면에 제2 랜딩 패드들(434)을 구비할 수 있다. 한편, 상기 제2 회로 기판(430) 상에 상기 제2 회로 기판(430)과 전기적으로 접속되는 제2 반도체 패키지(460)가 배치될 수 있다. 구체적으로, 상기 제2 반도체 패키지(460)는 상기 제2 랜딩 패드들(434)과 제2 도전 범프들(463)을 통하여 전기적으로 연결될 수 있다. 상기 제2 랜딩 패드들(434)은 도전선들(450)을 통하여 제1 회로 기판(410)과 전기적으로 접속될 수 있다. 그 결과, 상기 제2 반도체 패키지(460)는 상기 제1 회로 기판(410)과 전기적으로 접속될 수 있다. 상기 제2 반도체 패키지(460)는 단일 반도체 칩(462)으로 구성되는 단층 패키지이거나 다수의 적층된 반도체 칩들로 구성되는 멀티 칩 패키지(multi chip package; MCP)일 수 있다. The second circuit board 430 may include second landing pads 434 on opposite surfaces of the surfaces of the second body 431 that face the first body 411. Meanwhile, a second semiconductor package 460 electrically connected to the second circuit board 430 may be disposed on the second circuit board 430. In detail, the second semiconductor package 460 may be electrically connected to the second landing pads 434 and the second conductive bumps 463. The second landing pads 434 may be electrically connected to the first circuit board 410 through the conductive lines 450. As a result, the second semiconductor package 460 may be electrically connected to the first circuit board 410. The second semiconductor package 460 may be a single layer package composed of a single semiconductor chip 462 or a multi chip package (MCP) composed of a plurality of stacked semiconductor chips.

이하, 도 5a 내지 도 5d를 참조하여 본 발명의 일 실시예에 따른 반도체 모듈의 제조 방법에 대하여 설명한다. 도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 반도체 모듈의 제조 방법을 설명하기 위한 공정 단면도들이다. Hereinafter, a method of manufacturing a semiconductor module according to an embodiment of the present invention will be described with reference to FIGS. 5A to 5D. 5A through 5D are cross-sectional views illustrating a method of manufacturing a semiconductor module in accordance with an embodiment of the present invention.

도 5a를 참조하면, 한쪽 면에 반도체 칩(120)을 실장한 제1 회로 기판(110)을 준비한다. 상기 제1 회로 기판(110)은 제1 몸체(111)의 한쪽 면에 상기 반도체 칩(120)과 전기적으로 접속되는 제1 및 제2 패드들(112)을 구비하도록 형성될 수 있다. 상기 제1 및 제2 패드들(112)은 접지 패드들 및 전원 패드들일 수 있다. 아울러, 상기 제1 회로 기판(110)은 상기 제1 몸체(111)의 다른 면에 하부 패드들을 구비하도록 형성될 수 있으며, 상기 접지 및 전원 패드들(112)은 비아들(114)을 통하여 상기 하부 패드들과 전기적으로 접속될 수 있다. Referring to FIG. 5A, a first circuit board 110 having a semiconductor chip 120 mounted on one surface thereof is prepared. The first circuit board 110 may be formed to have first and second pads 112 electrically connected to the semiconductor chip 120 on one surface of the first body 111. The first and second pads 112 may be ground pads and power pads. In addition, the first circuit board 110 may be formed to have lower pads on the other surface of the first body 111, and the ground and power pads 112 may be formed through the vias 114. It may be electrically connected to the lower pads.

한편, 적어도 한쪽 면에 접지 배선들(132) 및 전원 배선들(133)을 배치시킨 제2 회로 기판(130)을 준비한다. Meanwhile, a second circuit board 130 having ground wires 132 and power wires 133 disposed on at least one surface is prepared.

이어서, 상기 제1 및 제2 회로 기판들(110, 130) 사이에 몰딩막(121)을 충진시켜 상기 제1 및 제2 회로 기판들(110, 130)을 상기 몰딩막(121)에 부착시키고, 상기 반도체 칩(120)을 상기 제1 및 제2 회로 기판들(110, 130) 사이에 개재하도록 한다. 상기 몰딩막(121)은 에폭시(epoxy) 수지일 수 있다. Subsequently, the molding film 121 is filled between the first and second circuit boards 110 and 130 to attach the first and second circuit boards 110 and 130 to the molding film 121. The semiconductor chip 120 is interposed between the first and second circuit boards 110 and 130. The molding layer 121 may be an epoxy resin.

도 5b를 참조하면, 상기 제2 회로 기판(130) 및 상기 몰딩막(121)을 관통하여 상기 제1 회로 기판(110)의 한쪽 면에 배치된 상기 접지 및 전원 패드들(112)을 각각 노출시키는 제1 및 제2 도전선 홀들(135)을 형성한다. 이 경우에, 상기 제2 회로 기판(130)에서 상기 도전선 홀들(135)은 상기 접지 및 전원 배선들(132, 133)과 인접한 부분에 위치되도록 형성된다. 상기 도전선 홀들(135)은 레이저 또는 기계적인 드릴(drill) 작업을 이용하여 형성될 수 있다. Referring to FIG. 5B, the ground and power pads 112 disposed on one surface of the first circuit board 110 may be exposed through the second circuit board 130 and the molding layer 121, respectively. First and second conductive line holes 135 are formed. In this case, the conductive line holes 135 in the second circuit board 130 are formed to be adjacent to the ground and power lines 132 and 133. The conductive line holes 135 may be formed using a laser or mechanical drill operation.

도 5c를 참조하면, 상기 제1 및 제2 도전선 홀들(135)을 채우는 제1 및 제2 도전선들(140)을 형성한다. 상기 제1 및 제2 도전선들(140)은 구리를 포함하는 도전막일 수 있으며, 전기도금법을 사용하여 형성될 수 있다. Referring to FIG. 5C, first and second conductive lines 140 may be formed to fill the first and second conductive line holes 135. The first and second conductive lines 140 may be a conductive film including copper, and may be formed using an electroplating method.

도 5d를 참조하면, 상기 제1 회로 기판(110)에서 상기 반도체 칩(120)의 실장면과 반대면 즉, 상기 하부 패드들과 전기적으로 접속하는 도전볼들(115)을 형성한다. Referring to FIG. 5D, conductive balls 115 are formed on the first circuit board 110 to face the mounting surface of the semiconductor chip 120, that is, the lower pads.

상술한 바와 같이 본 발명에 따르면, 반도체 칩을 실장하는 제1 회로 기판에 대향하는 접지 및 전원 배선들을 포함하는 제2 회로 기판을 배치하고, 상기 제1 및 제2 회로 기판들을 전기적으로 접속시킨다. 종래에는 상기 반도체 칩을 실장하는 회로 기판의 면 상에 모든 배선들을 배치하는 것과 달리, 신호 지연을 요구받지 않는 접지 및 전원 배선들은 상기 제2 회로 기판을 사용하여 입체적으로 배치시킬 수 있다. 그 결과, 상기 배선들의 배치 면적을 종래에 비해 더 확보할 수 있다. 따라서, 상기 배선들을 자유롭게 배치할 수 있다. 아울러, 상기 배선들 간의 피치도 증가하여 상기 배선들 간의 노이즈의 발생이 감소될 수 있다. 또한, 상기 제2 회로 기판에 상기 접지 배선들을 다수 배치시킴으로써 외부의 정전기로 인하여 발생되는 정전기적 방전(electro static discharge; ESD)을 억제할 수 있다.As described above, according to the present invention, a second circuit board including ground and power lines facing the first circuit board on which the semiconductor chip is mounted is disposed, and the first and second circuit boards are electrically connected. Conventionally, unlike all wirings on the surface of a circuit board on which the semiconductor chip is mounted, ground and power wirings that do not require a signal delay may be three-dimensionally arranged using the second circuit board. As a result, the arrangement area of the wirings can be more secured than in the related art. Therefore, the wirings can be arranged freely. In addition, the pitch between the wires also increases, so that the generation of noise between the wires can be reduced. In addition, by arranging the plurality of ground wires on the second circuit board, an electrostatic discharge (ESD) generated by external static electricity may be suppressed.

Claims (15)

제1 반도체 칩;A first semiconductor chip; 한쪽 면에 상기 제1 반도체 칩을 실장하는 제1 몸체 및 상기 제1 몸체의 한쪽 면에 상기 제1 반도체 칩과 전기적으로 접속되는 제1 패드를 구비하는 제1 회로 기판;A first circuit board having a first body on which one surface of the first semiconductor chip is mounted and a first pad electrically connected to the first semiconductor chip on one surface of the first body; 상기 반도체 칩을 개재하도록 상기 제1 회로 기판과 대향되게 배치되되, 제2 몸체(body) 및 상기 제2 몸체의 한쪽 면에 접지 배선을 구비하는 제2 회로 기판; 및A second circuit board disposed to face the first circuit board so as to interpose the semiconductor chip, the second circuit board having a second body and a ground wire on one surface of the second body; And 상기 접지 배선과 상기 제1 패드를 전기적으로 접속시키는 제1 도전선을 포함하는 반도체 모듈.And a first conductive line electrically connecting the ground line and the first pad. 제 1 항에 있어서, The method of claim 1, 상기 접지 배선은 상기 제2 회로 기판의 상기 몸체 양쪽 면에 배치되는 반도체 모듈. The ground wiring is disposed on both sides of the body of the second circuit board. 제 1 항에 있어서,The method of claim 1, 상기 제2 회로 기판은 상기 제2 몸체의 한쪽 면에 전원 배선을 구비하고, 상기 제1 회로 기판은 상기 제1 몸체의 한쪽 면에 상기 제1 반도체 칩과 전기적으로 접속되는 제2 패드를 포함하되, 상기 전원 배선과 상기 제2 패드를 전기적으로 연 결시키는 제2 도전선을 더 포함하는 반도체 모듈. The second circuit board includes power wirings on one side of the second body, and the first circuit board includes a second pad electrically connected to the first semiconductor chip on one side of the first body. And a second conductive line electrically connecting the power line and the second pad. 제 1 항에 있어서, The method of claim 1, 상기 제1 및 제2 회로 기판들 사이에 개재되는 몰딩막을 더 포함하는 반도체 모듈.And a molding film interposed between the first and second circuit boards. 제 1 항에 있어서,The method of claim 1, 상기 제1 회로 기판은 상기 제1 반도체 칩을 실장하는 한쪽 면의 반대면에 도전볼을 포함하는 반도체 모듈.The first circuit board includes a conductive ball on a surface opposite to one surface on which the first semiconductor chip is mounted. 제 1 항에 있어서, The method of claim 1, 상기 제2 몸체의 면들 중 상기 제1 몸체와 대향하는 면에 실장되는 제2 반도체 칩을 더 포함하는 반도체 모듈. And a second semiconductor chip mounted on a surface of the second body that faces the first body. 제 1 항에 있어서, The method of claim 1, 상기 제2 회로 기판 상에 상기 제1 회로 기판과 전기적으로 접속되는 제1 반도체 패키지를 더 포함하되, 상기 제1 회로 기판은 상기 제2 몸체보다 넓은 면적을 갖는 상기 제1 몸체 및 상기 제1 몸체의 외곽 영역을 따라 배치되는 제1 랜딩 패드를 구비하고, 상기 제1 반도체 패키지는 제1 도전 펌프를 통하여 상기 제1 랜딩 패드와 전기적으로 접속되는 반도체 모듈, And a first semiconductor package electrically connected to the first circuit board on the second circuit board, wherein the first circuit board has a larger area than the second body and the first body. A semiconductor module having a first landing pad disposed along an outer region of the semiconductor module, wherein the first semiconductor package is electrically connected to the first landing pad through a first conductive pump; 제 1 항에 있어서,The method of claim 1, 상기 제2 회로 기판 상에 상기 제2 회로 기판과 전기적으로 접속되는 제2 반도체 패키지를 더 포함하되, 상기 제2 회로 기판은 상기 제2 몸체의 면들 중 상기 제1 몸체와 대향하는 면의 반대면에 제2 랜딩 패드를 구비하고, 상기 제2 반도체 패키지는 제2 도전 펌프를 통하여 상기 제2 랜딩 패드와 전기적으로 접속되는 반도체 모듈, A second semiconductor package electrically connected to the second circuit board on the second circuit board, wherein the second circuit board is opposite to a surface of the second body that faces the first body; A semiconductor module having a second landing pad, wherein the second semiconductor package is electrically connected to the second landing pad through a second conductive pump; 제 7 항 또는 제 8 항에 있어서, The method according to claim 7 or 8, 상기 반도체 패키지들은 단층 패키지 또는 멀티 칩 패키지인 반도체 모듈. And the semiconductor packages are single layer packages or multi chip packages. 반도체 칩을 실장한 제1 회로 기판과 제2 회로 기판 사이에 몰딩막을 충진시켜 상기 제1 및 제2 회로 기판들을 몰딩막에 부착시키되, 상기 제1 및 제2 회로 기판들 사이에 상기 반도체 칩을 개재하고, 상기 제1 회로 기판은 상기 반도체 칩과 전기적으로 접속되는 제1 패드를 구비하도록 형성되고, 상기 제2 회로 기판은 한쪽 면에 접지 배선을 구비하도록 형성되고, The first and second circuit boards are attached to the molding film by filling a molding film between the first circuit board and the second circuit board on which the semiconductor chip is mounted, and the semiconductor chip is interposed between the first and second circuit boards. The first circuit board is formed to have a first pad electrically connected to the semiconductor chip, and the second circuit board is formed to have a ground wire on one side thereof. 상기 제2 회로 기판 및 상기 몰딩막을 관통하여 상기 제1 회로 기판의 상기 제1 패드를 노출시키는 제1 도전선 홀을 형성하되, 상기 제1 도전선 홀은 상기 접지 배선과 인접한 부분의 상기 제2 회로 기판을 관통하도록 형성되고, A first conductive line hole penetrating the second circuit board and the molding layer to expose the first pad of the first circuit board, wherein the first conductive line hole is in the second portion adjacent to the ground line; Is formed to penetrate the circuit board, 상기 제1 도전선 홀을 채우는 제1 도전선을 형성하는 것을 포함하는 반도체 모듈의 제조 방법.And forming a first conductive line filling the first conductive line hole. 제 10 항에 있어서, The method of claim 10, 상기 제1 도전홀은 레이저 또는 드릴(drill)을 이용하여 형성되는 반도체 모듈의 제조 방법.The first conductive hole is a manufacturing method of a semiconductor module is formed using a laser or a drill. 제 10 항에 있어서,The method of claim 10, 상기 제1 도전선은 전기도금법을 사용하여 형성되는 반도체 모듈의 제조 방법. The first conductive line is a method of manufacturing a semiconductor module is formed using the electroplating method. 제 10 항에 있어서, The method of claim 10, 상기 접지 배선은 상기 제2 회로 기판의 양쪽 면에 구비되도록 형성되는 반도체 모듈의 제조 방법. The ground wire may be formed on both sides of the second circuit board. 제 10 항에 있어서, The method of claim 10, 상기 제2 회로 기판은 상기 한쪽 면에 전원 배선을 구비하고, 상기 제1 회로 기판은 상기 반도체 칩과 전기적으로 접속되는 제2 패드를 구비하도록 형성되되, 상기 전원 배선과 상기 제2 패드를 전기적으로 연결시키는 제2 도전선을 형성하는 것을 더 포함하는 반도체 모듈의 제조 방법. The second circuit board has power wirings on one side thereof, and the first circuit board has a second pad electrically connected to the semiconductor chip, and electrically connects the power wirings and the second pads. The method of manufacturing a semiconductor module further comprising forming a second conductive line to be connected. 제 10 항에 있어서,The method of claim 10, 상기 제1 회로 기판에서 상기 반도체 칩을 실장하는 면의 반대면에 도전볼을 형성하는 것을 더 포함하는 반도체 모듈.And forming a conductive ball on a surface opposite to a surface on which the semiconductor chip is mounted on the first circuit board.
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