KR102603255B1 - Semiconductor device - Google Patents

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Abstract

실시예는 기판; 상기 기판 상에 배치되는 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하고, 상기 제2 도전형 반도체층 및 상기 활성층을 관통하는 리세스를 포함하는 반도체 구조물; 상기 제1 도전형 반도체층 상에 배치되는 제1 전극; 상기 제2 도전형 반도체층 상에 배치된 제2 전극; 상기 제1 전극 상에 배치된 제1 패드; 상기 제2 전극 상에 서로 이격 배치된 복수 개의 제2 패드; 및 상기 제1 전극 및 상기 제2 전극 상에 배치되는 절연층;을 포함하고, 제2 도전형 반도체층은, 제1 방향으로 연장되는 본체부; 및 상기 본체부에서 상기 제1 방향에 수직한 제2 방향으로 연장되는 가지부;를 포함하고, 상기 절연층은 상기 가지부 상에 배치되는 제1 홀을 포함하고, 상기 제2 패드는 상기 제1 홀을 통해 상기 제2 전극과 전기적으로 연결되고, 상기 본체부의 상기 제2 방향으로 길이는 상기 가지부의 제1 방향으로 길이보다 큰 반도체 소자를 개시한다.Examples include a substrate; A first conductivity type semiconductor layer disposed on the substrate, a second conductivity type semiconductor layer, and an active layer disposed between the first conductivity type semiconductor layer and the second conductivity type semiconductor layer, and the second conductivity type semiconductor layer. A semiconductor structure including a semiconductor layer and a recess penetrating the active layer; a first electrode disposed on the first conductive semiconductor layer; a second electrode disposed on the second conductive semiconductor layer; a first pad disposed on the first electrode; a plurality of second pads spaced apart from each other on the second electrode; and an insulating layer disposed on the first electrode and the second electrode, wherein the second conductive semiconductor layer includes a body portion extending in a first direction; and a branch portion extending from the main body in a second direction perpendicular to the first direction, wherein the insulating layer includes a first hole disposed on the branch portion, and the second pad includes the first hole. 1 A semiconductor device is electrically connected to the second electrode through a hole, and the length of the main body portion in the second direction is greater than the length of the branch portion in the first direction.

Description

반도체 소자{SEMICONDUCTOR DEVICE}Semiconductor device {SEMICONDUCTOR DEVICE}

실시예는 반도체 소자에 관한 것이다.The embodiment relates to a semiconductor device.

GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.Semiconductor devices containing compounds such as GaN and AlGaN have many advantages, such as having a wide and easily adjustable band gap energy, and can be used in a variety of ways, such as light emitting devices, light receiving devices, and various diodes.

특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.In particular, light-emitting devices such as light emitting diodes and laser diodes using group 3-5 or group 2-6 compound semiconductor materials have been developed into red, green, and green colors through the development of thin film growth technology and device materials. Various colors such as blue and ultraviolet rays can be realized, and efficient white light can also be realized by using fluorescent materials or combining colors. Compared to existing light sources such as fluorescent lights and incandescent lights, it has low power consumption, semi-permanent lifespan, and fast response speed. , has the advantages of safety and environmental friendliness.

뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.In addition, when light-receiving devices such as photodetectors or solar cells are manufactured using group 3-5 or group 2-6 compound semiconductor materials, the development of device materials absorbs light in various wavelength ranges to generate photocurrent. By doing so, light of various wavelengths, from gamma rays to radio wavelengths, can be used. In addition, it has the advantages of fast response speed, safety, environmental friendliness, and easy control of device materials, so it can be easily used in power control, ultra-high frequency circuits, or communication modules.

따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.Therefore, semiconductor devices can replace the transmission module of optical communication means, the light emitting diode backlight that replaces the cold cathode fluorescence lamp (CCFL) that constitutes the backlight of LCD (Liquid Crystal Display) display devices, and fluorescent lamps or incandescent bulbs. Applications are expanding to include white light-emitting diode lighting devices, automobile headlights and traffic lights, and sensors that detect gas or fire. In addition, the applications of semiconductor devices can be expanded to high-frequency application circuits, other power control devices, and communication modules.

특히, 자외선 파장 영역의 광을 방출하는 발광소자는 경화작용이나 살균 작용을 하여 경화용, 의료용, 및 살균용으로 사용될 수 있다.In particular, light-emitting devices that emit light in the ultraviolet wavelength range have a curing or sterilizing effect and can be used for curing, medical purposes, and sterilization.

최근 자외선 발광소자에 대한 연구가 활발하나, 아직까지 자외선 발광소자는 플립칩으로 구현하기 어려운 문제가 있다.Recently, research on ultraviolet light-emitting devices has been active, but it is still difficult to implement ultraviolet light-emitting devices with flip chips.

실시예는 플립칩 타입의 반도체 소자를 제공한다.The embodiment provides a flip chip type semiconductor device.

또한, 오믹 접촉 면적이 증가하여 전기적 특성이 개선된 반도체 소자를 제공한다.In addition, a semiconductor device with improved electrical characteristics is provided by increasing the ohmic contact area.

또한, 전극 길이의 증가로 광출력이 개선된 반도체 소자를 제공한다.Additionally, a semiconductor device with improved optical output due to an increase in electrode length is provided.

실시예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.The problem to be solved in the embodiment is not limited to this, and also includes purposes and effects that can be understood from the means of solving the problem or the embodiment described below.

실시예에 따른 반도체 소자는 기판; 상기 기판 상에 배치되는 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하고, 상기 제2 도전형 반도체층 및 상기 활성층을 관통하는 리세스를 포함하는 반도체 구조물; 상기 제1 도전형 반도체층 상에 배치되는 제1 전극; 상기 제2 도전형 반도체층 상에 배치된 제2 전극; 상기 제1 전극 상에 배치된 제1 패드; 상기 제2 전극 상에 서로 이격 배치된 복수 개의 제2 패드; 및 상기 제1 전극 및 상기 제2 전극 상에 배치되는 절연층;을 포함하고, 제2 도전형 반도체층은, 제1 방향으로 연장되는 본체부; 및 상기 본체부에서 상기 제1 방향에 수직한 제2 방향으로 연장되는 가지부;를 포함하고, 상기 절연층은 상기 가지부 상에 배치되는 제1 홀을 포함하고, 상기 제2 패드는 상기 제1 홀을 통해 상기 제2 전극과 전기적으로 연결되고, 상기 본체부의 상기 제2 방향으로 길이는 상기 가지부의 제1 방향으로 길이보다 클 수 있다.A semiconductor device according to an embodiment includes a substrate; A first conductivity type semiconductor layer disposed on the substrate, a second conductivity type semiconductor layer, and an active layer disposed between the first conductivity type semiconductor layer and the second conductivity type semiconductor layer, and the second conductivity type semiconductor layer. A semiconductor structure including a semiconductor layer and a recess penetrating the active layer; a first electrode disposed on the first conductive semiconductor layer; a second electrode disposed on the second conductive semiconductor layer; a first pad disposed on the first electrode; a plurality of second pads spaced apart from each other on the second electrode; and an insulating layer disposed on the first electrode and the second electrode, wherein the second conductive semiconductor layer includes a body portion extending in a first direction; and a branch portion extending from the main body in a second direction perpendicular to the first direction, wherein the insulating layer includes a first hole disposed on the branch portion, and the second pad includes the first hole. 1 It is electrically connected to the second electrode through a hole, and the length of the main body portion in the second direction may be greater than the length of the branch portion in the first direction.

상기 제1 방향은 제1-1 방향; 및 상기 제1-1 방향에 반대 방향인 제1-2 방향을 포함하고, 상기 가지부는 상기 제1-1 방향으로 연장되는 제1 서브 가지 또는 상기 제1-2 방향으로 연장되는 제2 서브 가지;를 더 포함할 수 있다.The first direction is a 1-1 direction; and a 1-2 direction opposite to the 1-1 direction, wherein the branch portion includes a first sub-branch extending in the 1-1 direction or a second sub-branch extending in the 1-2 direction. It may further include ;.

상기 가지부는 복수 개이고, 상기 제1 서브 가지는 복수 개의 가지부에서 제2 방향으로 나란히 배치될 수 있다.The branch portions may be plural, and the first sub-branches may be arranged side by side in the second direction in the plurality of branch portions.

상기 가지부는 복수 개이고, 상기 제2 서브 가지는 복수 개의 가지부에서 제2 방향으로 나란히 배치될 수 있다.The branch portions may be plural, and the second sub-branches may be arranged side by side in a second direction in the plurality of branch portions.

상기 제1 서브 가지 및 상기 제2 서브 가지는 상기 제2 방향으로 교차 배치될 수 있다.The first sub-branches and the second sub-branches may be arranged to intersect in the second direction.

상기 제1 홀은 상기 제1 서브 가지 상에 배치되는 제1-1 홀; 및 상기 제2 서브 가지 상에 배치되는 제1-2 홀을 포함하고, 상기 제1-1 홀은 상기 제1-2 홀과 상기 제2 방향으로 중첩되지 않을 수 있다.The first hole is a 1-1 hole disposed on the first sub branch; and a 1-2 hole disposed on the second sub branch, wherein the 1-1 hole may not overlap with the 1-2 hole in the second direction.

상기 제1 홀은 상기 제1 방향으로의 길이가 상기 제2 방향으로의 길이보다 보다 작을 수 있다.The length of the first hole in the first direction may be smaller than the length in the second direction.

실시예에 따르면, 반도체 소자를 플립칩 형태로 구현할 수 있다.According to the embodiment, the semiconductor device may be implemented in a flip chip form.

또한, 전류 스프레딩 등 전기적 특성이 우수한 반도체 소자를 제작할 수 있다.In addition, semiconductor devices with excellent electrical characteristics such as current spreading can be manufactured.

또한, 광출력이 개선된 반도체 소자를 제작할 수 있다.Additionally, semiconductor devices with improved optical output can be manufactured.

본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.The various and beneficial advantages and effects of the present invention are not limited to the above-described content, and may be more easily understood through description of specific embodiments of the present invention.

도 1은 일 실시예에 따른 반도체 소자의 평면도이고,
도 2는 도 1에서 AA'로 절단된 단면도이고,
도 3은 도 1에서 BB'로 절단된 단면도이고,
도 4는 도 1에서 CC'로 절단된 단면도이고,
도 5는 일 실시예에 따른 반도체 소자에서 반도체 구조물까지 도시한 평면도이고,
도 6은 도 5에서 DD'로 절단된 단면도이고,
도 7은 다른 실시예에 따른 반도체 소자의 평면도이고,
도 8은 또 다른 실시예에 따른 반도체 소자의 평면도이고,
도 9는 도 8에서 K부분의 확대도이다.
도 10a 및 도 10b는 식각에 의해 반도체 구조물까지 도시한 평면도 및 단면도이고,
도 11a 및 도 11b는 반도체 구조물 상에 제1 절연층을 형성한 평면도 및 단면도이고,
도 12a 및 도 12b는 제1 오믹전극을 형성한 평면도 및 단면도이고,
도 13a 및 도 13b는 제2 오믹전극을 형성한 평면도 및 단면도이고,
도 14a 및 도 14b는 제1 전극, 제2 전극 및 제2 절연층을 형성한 평면도 및 단면도이고,
도 15a 및 도 15b는 제1 패드 및 제2 패드를 형성한 평면도 및 단면도이다.
1 is a plan view of a semiconductor device according to an embodiment;
Figure 2 is a cross-sectional view taken along line AA' in Figure 1;
Figure 3 is a cross-sectional view taken along line BB' in Figure 1;
Figure 4 is a cross-sectional view taken along line CC' in Figure 1;
5 is a plan view showing a semiconductor device to a semiconductor structure according to an embodiment;
Figure 6 is a cross-sectional view taken along line DD' in Figure 5;
7 is a plan view of a semiconductor device according to another embodiment;
8 is a plan view of a semiconductor device according to another embodiment;
Figure 9 is an enlarged view of portion K in Figure 8.
10A and 10B are plan and cross-sectional views showing a semiconductor structure by etching;
11A and 11B are plan and cross-sectional views of a first insulating layer formed on a semiconductor structure;
Figures 12a and 12b are plan and cross-sectional views showing the first ohmic electrode formed;
Figures 13a and 13b are plan and cross-sectional views showing the second ohmic electrode formed;
14A and 14B are a plan view and a cross-sectional view showing the first electrode, the second electrode, and the second insulating layer;
15A and 15B are a plan view and a cross-sectional view showing the first pad and the second pad.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the attached drawings.

다만, 본 발명의 기술 사상은 설명되는 일부 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.However, the technical idea of the present invention is not limited to some of the described embodiments, but may be implemented in various different forms, and as long as it is within the scope of the technical idea of the present invention, one or more of the components may be optionally used between the embodiments. It can be used by combining and replacing.

또한, 본 발명의 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다.In addition, terms (including technical and scientific terms) used in the embodiments of the present invention, unless explicitly specifically defined and described, are generally understood by those skilled in the art to which the present invention pertains. It can be interpreted as meaning, and the meaning of commonly used terms, such as terms defined in a dictionary, can be interpreted by considering the contextual meaning of the related technology.

또한, 본 발명의 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.Additionally, the terms used in the embodiments of the present invention are for describing the embodiments and are not intended to limit the present invention.

본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C 중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다.In this specification, the singular may also include the plural unless specifically stated in the phrase, and when described as "at least one (or more than one) of A and B and C", it is combined with A, B, and C. It can contain one or more of all possible combinations.

또한, 본 발명의 실시예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.Additionally, when describing the components of an embodiment of the present invention, terms such as first, second, A, B, (a), and (b) may be used.

이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다.These terms are only used to distinguish the component from other components, and are not limited to the essence, sequence, or order of the component.

그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결, 결합 또는 접속되는 경우뿐만 아니라, 그 구성 요소와 그 다른 구성 요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속' 되는 경우도 포함할 수 있다.And, when a component is described as being 'connected', 'coupled' or 'connected' to another component, the component is not only directly connected, coupled or connected to that other component, but also is connected to that component. It can also include cases where other components are 'connected', 'combined', or 'connected' due to another component between them.

또한, 각 구성 요소의 "상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.Additionally, when described as being formed or disposed "above" or "below" each component, "above" or "below" refers not only to cases where two components are in direct contact with each other, but also to one This also includes cases where another component described above is formed or placed between two components. In addition, when expressed as "top (above) or bottom (bottom)", it may include not only the upward direction but also the downward direction based on one component.

도 1은 실시예에 따른 반도체 소자의 평면도이고, 도 2는 도 1에서 AA'로 절단된 단면도이고, 도 3은 도 1에서 BB'로 절단된 단면도이고, 도 4는 도 1에서 CC'로 절단된 단면도이다.FIG. 1 is a plan view of a semiconductor device according to an embodiment, FIG. 2 is a cross-sectional view taken along AA′ in FIG. 1, FIG. 3 is a cross-sectional view taken along BB′ in FIG. 1, and FIG. 4 is a cross-sectional view taken along CC′ in FIG. 1. This is a cut cross-sectional view.

도 1 내지 도 4를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자는, 기판(110), 기판(110) 상에 배치되는 반도체 구조물(120), 반도체 구조물(120) 상에 배치되는 제1 절연층(171), 제1 도전형 반도체층(121) 상에 배치되는 제1 오믹전극(151), 제2 도전형 반도체층(123) 상에 배치되는 제2 오믹전극(161), 제1 오믹전극(151) 상에 배치되는 제1 전극(152), 제2 오믹전극(161) 상에 배치되는 제2 전극(162), 및 제1 전극(152) 및 제2 전극(162) 상에 배치되는 제2 절연층(172), 제1 전극(152)과 전기적으로 연결되는 제1 패드(153), 제2 전극(162)과 전기적으로 연결되는 제2 패드(163)를 포함할 수 있다.1 to 4, a semiconductor device according to an embodiment of the present invention includes a substrate 110, a semiconductor structure 120 disposed on the substrate 110, and a first device disposed on the semiconductor structure 120. 1 insulating layer 171, a first ohmic electrode 151 disposed on the first conductive semiconductor layer 121, a second ohmic electrode 161 disposed on the second conductive semiconductor layer 123, 1 The first electrode 152 disposed on the ohmic electrode 151, the second electrode 162 disposed on the second ohmic electrode 161, and the first electrode 152 and the second electrode 162. It may include a second insulating layer 172 disposed in, a first pad 153 electrically connected to the first electrode 152, and a second pad 163 electrically connected to the second electrode 162. there is.

먼저, 본 발명의 실시예에 따른 반도체 구조물(120)은 자외선 파장대의 광을 출력할 수 있다. 예시적으로 반도체 구조물(120)은 근자외선 파장대의 광(UV-A)을 출력할 수도 있고, 원자외선 파장대의 광(UV-B)을 출력할 수 도 있고, 심자외선 파장대의 광(UV-C)을 출력할 수 있다. 파장범위는 반도체 구조물(120)의 Al의 조성비에 의해 결정될 수 있다.First, the semiconductor structure 120 according to an embodiment of the present invention can output light in the ultraviolet wavelength range. For example, the semiconductor structure 120 may output light in the near-ultraviolet wavelength range (UV-A), light in the far-ultraviolet wavelength range (UV-B), or light in the deep ultraviolet wavelength range (UV- C) can be output. The wavelength range may be determined by the Al composition ratio of the semiconductor structure 120.

예시적으로, 근자외선 파장대의 광(UV-A)은 320nm 내지 420nm 범위의 파장 대역을 중심 파장으로 가질 수 있고, 원자외선 파장대의 광(UV-B)은 280nm 내지 320nm 범위의 파장 대역을 중심 파장으로 가질 수 있으며, 심자외선 파장대의 광(UV-C)은 100nm 내지 280nm 범위의 파장 대역을 중심 파장으로 가질 수 있다.For example, light in the near-ultraviolet wavelength band (UV-A) may have a wavelength band ranging from 320 nm to 420 nm as the center wavelength, and light in the far-ultraviolet wavelength band (UV-B) may have a wavelength band ranging from 280 nm to 320 nm as the center wavelength. It can have a wavelength, and light in the deep ultraviolet wavelength range (UV-C) can have a wavelength range in the range of 100 nm to 280 nm as its central wavelength.

구체적으로, 기판(110)은 사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP 및 Ge 중 선택된 물질로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 예컨대, 기판(110)은 자외선 파장대의 광이 투과할 수 있는 투광기판일 수 있다.Specifically, the substrate 110 may be formed of a material selected from sapphire (Al 2 O 3 ), SiC, GaAs, GaN, ZnO, Si, GaP, InP, and Ge, but is not limited thereto. For example, the substrate 110 may be a light-transmitting substrate that allows light in the ultraviolet wavelength range to pass through.

버퍼층(111)은 기판(110)과 반도체층들 사이의 격자 부정합을 완화할 수 있다. 버퍼층(111)은 Ⅲ족과 Ⅴ족 원소가 결합된 형태이거나 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중에서 어느 하나를 포함할 수 있다. 본 실시예는 버퍼층(111)은 AlN일 수 있으나 이에 한정하지 않는다. 버퍼층(111)은 도펀트를 포함할 수도 있으나 이에 한정하지 않는다.The buffer layer 111 can alleviate lattice mismatch between the substrate 110 and the semiconductor layers. The buffer layer 111 may be a combination of group III and group V elements or may include any one of GaN, InN, AlN, InGaN, AlGaN, InAlGaN, and AlInN. In this embodiment, the buffer layer 111 may be AlN, but is not limited thereto. The buffer layer 111 may include a dopant, but is not limited thereto.

제1 도전형 반도체층(121)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도펀트가 도핑될 수 있다. 제1 도전형 반도체층(121)은 Inx1Aly1Ga1 -x1-y1N(0=x1≤=1, 0<y1≤=1, 0≤=x1+y1≤=1)의 조성식을 갖는 반도체 재료, 예를 들어 AlGaN, AlN, InAlGaN 등에서 선택될 수 있다. 그리고, 제1 도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1 도펀트가 n형 도펀트인 경우, 제1 도펀트가 도핑된 제1 도전형 반도체층(121)은 n형 반도체층일 수 있다.The first conductive semiconductor layer 121 may be implemented as a compound semiconductor such as group III-V or group II-VI, and may be doped with a first dopant. The first conductive semiconductor layer 121 has a composition formula of In x1 Al y1 Ga 1 -x1-y1 N (0=x1≤=1, 0<y1≤=1, 0≤=x1+y1≤=1) It may be selected from semiconductor materials such as AlGaN, AlN, InAlGaN, etc. And, the first dopant may be an n-type dopant such as Si, Ge, Sn, Se, or Te. When the first dopant is an n-type dopant, the first conductive semiconductor layer 121 doped with the first dopant may be an n-type semiconductor layer.

활성층(122)은 제1 도전형 반도체층(121)과 제2 도전형 반도체층(123) 사이에 배치될 수 있다. 활성층(122)은 제1 도전형 반도체층(121)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(123)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(122)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 자외선 파장을 가지는 빛을 생성할 수 있다.The active layer 122 may be disposed between the first conductive semiconductor layer 121 and the second conductive semiconductor layer 123. The active layer 122 is a layer where electrons (or holes) injected through the first conductive semiconductor layer 121 and holes (or electrons) injected through the second conductive semiconductor layer 123 meet. The active layer 122 transitions to a low energy level as electrons and holes recombine, and can generate light having an ultraviolet wavelength.

활성층(122)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(122)의 구조는 이에 한정하지 않는다.The active layer 122 may have any one of a single well structure, a multi-well structure, a single quantum well structure, a multi quantum well (MQW) structure, a quantum dot structure, or a quantum wire structure, and the active layer 122 The structure is not limited to this.

활성층(122)은 복수 개의 우물층(미도시)과 장벽층(미도시)을 포함할 수 있다. 우물층과 장벽층은 Inx2Aly2Ga1 -x2- y2N(0=x2≤=1, 0<y2≤=1, 0≤=x2+y2≤=1)의 조성식을 가질 수 있다. 우물층은 발광하는 파장에 따라 알루미늄 조성이 달라질 수 있다.The active layer 122 may include a plurality of well layers (not shown) and a barrier layer (not shown). The well layer and the barrier layer may have the composition formula In x2 Al y2 Ga 1 -x2- y2 N (0=x2≤=1, 0<y2≤=1, 0≤=x2+y2≤=1). The aluminum composition of the well layer may vary depending on the wavelength of light emission.

제2 도전형 반도체층(123)은 활성층(122) 상에 형성되며, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 반도체층(123)에 제2 도펀트가 도핑될 수 있다. The second conductive semiconductor layer 123 is formed on the active layer 122 and may be implemented with a compound semiconductor such as group III-V or group II-VI. Dopants may be doped.

제2 도전형 반도체층(123)은 Inx5Aly2Ga1 -x5- y2N (0=x5≤=1, 0<y2≤=1, 0≤=x5+y2≤=1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. The second conductive semiconductor layer 123 has a composition formula of In x5 Al y2 Ga 1 -x5- y2 N (0=x5≤=1, 0<y2≤=1, 0≤=x5+y2≤=1) It may be formed of a semiconductor material or a material selected from AlInN, AlGaAs, GaP, GaAs, GaAsP, and AlGaInP.

제2 도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2 도펀트가 도핑된 제2 도전형 반도체층(123)은 p형 반도체층일 수 있다.When the second dopant is a p-type dopant such as Mg, Zn, Ca, Sr, Ba, etc., the second conductive semiconductor layer 123 doped with the second dopant may be a p-type semiconductor layer.

그리고 반도체 구조물(120)은 제2 도전형 반도체층(123) 및 활성층(122)을 관통하는 리세스를 포함할 수 있다. 리세스는 제1 도전형 반도체층(121)의 일부 영역까지 배치될 수 있다. And the semiconductor structure 120 may include a recess penetrating the second conductive semiconductor layer 123 and the active layer 122. The recess may be disposed up to a partial area of the first conductive semiconductor layer 121.

제1 절연층(171)은 제1 오믹전극(151)과 제2 오믹전극(161) 사이에 배치될 수 있다. 또한, 제1 절연층(171)은 일부가 리세스 내에 배치될 수 있다. 그리고 제1 절연층(171)은 제1 오믹전극(151)이 배치되는 제1 홀(171a) 및 제2 오믹전극(161)이 배치되는 제2 홀(171b)을 포함할 수 있다.The first insulating layer 171 may be disposed between the first ohmic electrode 151 and the second ohmic electrode 161. Additionally, a portion of the first insulating layer 171 may be disposed within the recess. And the first insulating layer 171 may include a first hole 171a where the first ohmic electrode 151 is disposed and a second hole 171b where the second ohmic electrode 161 is disposed.

제1 오믹전극(151)은 제1 도전형 반도체층(121) 상에 배치되고, 제2 오믹전극(161)은 제2 도전형 반도체층(123)상에 배치될 수 있다.The first ohmic electrode 151 may be disposed on the first conductive semiconductor layer 121, and the second ohmic electrode 161 may be disposed on the second conductive semiconductor layer 123.

제1 오믹전극(151)과 제2 오믹전극(161)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다. 예시적으로, 제1 오믹전극(151)은 복수의 금속층(예: Cr/Al/Ni)을 갖고, 제2 오믹전극(161)은 ITO일 수 있다.The first ohmic electrode 151 and the second ohmic electrode 161 are made of indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IAZO), and indium gallium (IGZO). zinc oxide), IGTO (indium gallium tin oxide), AZO (aluminum zinc oxide), ATO (antimony tin oxide), GZO (gallium zinc oxide), IZON (IZO Nitride), AGZO (Al-Ga ZnO), IGZO (In -Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, or Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, It may be formed including at least one of In, Ru, Mg, Zn, Pt, Au, and Hf, but is not limited to these materials. Illustratively, the first ohmic electrode 151 may have a plurality of metal layers (eg, Cr/Al/Ni), and the second ohmic electrode 161 may be ITO.

제1 전극(152)은 제1 오믹전극(151) 상부에 배치되어 제1 오믹전극(151)을 덮을 수 있다. 즉, 제1 전극(152)은 제1 오믹전극(151)의 측면을 커버할 수 있으나, 이러한 구성에 한정되는 것은 아니다.The first electrode 152 may be disposed on the first ohmic electrode 151 and cover the first ohmic electrode 151. That is, the first electrode 152 may cover the side surface of the first ohmic electrode 151, but is not limited to this configuration.

또한, 제1 전극(152)은 제1 홀(171a)을 통해 제1 오믹전극(151)과 전기적으로 연결되어 제1 도전형 반도체층(121)과 전기적 채널을 이룰 수 있다. 그리고 제1 전극(152)은 제1 절연층(171)의 상부로 연장될 수 있다. 이에, 제1 전극(152)은 일부 제1 절연층(171) 상에 위치할 수 있다. 이러한 구성에 의하여, 제1 전극(152)의 전체 면적이 증가하므로 실시예에 따른 반도체 소자의 동작 전압이 낮아질 수 있다.Additionally, the first electrode 152 may be electrically connected to the first ohmic electrode 151 through the first hole 171a to form an electrical channel with the first conductive semiconductor layer 121. And the first electrode 152 may extend to the top of the first insulating layer 171. Accordingly, the first electrode 152 may be partially located on the first insulating layer 171. Due to this configuration, the total area of the first electrode 152 increases, so the operating voltage of the semiconductor device according to the embodiment can be lowered.

제2 전극(162)은 제2 오믹전극(161)상에 배치되어 제2 오믹전극(161)을 덮을 수 있다. 또한, 제2 전극(162)은 제2 오믹전극(161)의 측면까지 커버할 수 있으나 반드시 이에 한정하지 않는다. The second electrode 162 may be disposed on the second ohmic electrode 161 and cover the second ohmic electrode 161. Additionally, the second electrode 162 may cover the side surface of the second ohmic electrode 161, but is not necessarily limited to this.

그리고 제2 전극(162)은 제2 홀(171b)을 통해 제2 전극(162)과 전기적으로 연결될 수 있다. 이에, 제2 전극(162)은 제2 오믹전극(161)과 전기적으로 제2 도전형 반도체층(123)과 전기적 채널을 이룰 수 있다. 그리고 예시적으로 제2 전극(162)은 제2 오믹전극(161)의 상부에만 배치될 수도 있다.And the second electrode 162 may be electrically connected to the second electrode 162 through the second hole 171b. Accordingly, the second electrode 162 may form an electrical channel with the second ohmic electrode 161 and the second conductive semiconductor layer 123. And as an example, the second electrode 162 may be disposed only on the top of the second ohmic electrode 161.

제1 전극(152)과 제2 전극(162)은 Ni/Al/Au, 또는 Ni/IrOx/Au, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나 특별히 한정하지 않는다. 다만, 제1 전극(152)과 제2 전극(162)은 외부로 노출되는 최외곽층이 금(Au)을 포함할 수 있다. 금(Au)은 전극의 부식을 방지하며 전기 전도성을 향상시켜 패드와의 전기적 연결을 원활하게 할 수 있다.The first electrode 152 and the second electrode 162 are Ni/Al/Au, or Ni/IrOx/Au, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg , Zn, Pt, Au, and Hf, but is not particularly limited. However, the outermost layer of the first electrode 152 and the second electrode 162 that is exposed to the outside may include gold (Au). Gold (Au) prevents corrosion of electrodes and improves electrical conductivity to facilitate electrical connection with the pad.

제2 절연층(172)은 제1 전극(152), 제2 전극(162), 및 제1 절연층(171) 상에 배치될 수 있다. 제2 절연층(172)은 제1 전극(152)을 노출시키는 제3 홀(172a) 및 제2 전극(162)을 노출시키는 제4 홀(172b)을 포함할 수 있다. 제3 홀(172a) 및 제4 홀(172b)은 서로 이격 배치될 수 있다.The second insulating layer 172 may be disposed on the first electrode 152, the second electrode 162, and the first insulating layer 171. The second insulating layer 172 may include a third hole 172a exposing the first electrode 152 and a fourth hole 172b exposing the second electrode 162. The third hole 172a and the fourth hole 172b may be spaced apart from each other.

제1 절연층(171)과 제2 절연층(172)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있다. 또한, 제1 절연층(171)과 제2 절연층(172)은 제2 절연층(172)이 형성되는 과정에서 부분적으로 제1 절연층(171)과 제2 절연층(172) 사이의 경계가 제거되어 일체로 존재할 수도 있다.The first insulating layer 171 and the second insulating layer 172 are formed by at least one selected from the group consisting of SiO 2 , SixOy, Si 3 N 4 , SixNy, SiOxNy, Al 2 O 3 , TiO 2 , AlN, etc. It can be. In addition, the first insulating layer 171 and the second insulating layer 172 are partially formed at the boundary between the first insulating layer 171 and the second insulating layer 172 during the process of forming the second insulating layer 172. may be removed and exist as a whole.

또한, 제1 패드(153)는 제1 전극(152) 상에 배치되어 제1 전극(152)과 전기적으로 연결될 수 있다. 그리고 제2 패드(163)는 제2 전극(162) 상에 배치되어 제2 전극(162)과 전기적으로 연결될 수 있다. 이 때, 제1 패드(153)와 제2 패드(163)는 유테틱 본딩(eutectic bonding) 될 수 있으나 반드시 이에 한정하지 않는다.Additionally, the first pad 153 may be disposed on the first electrode 152 and electrically connected to the first electrode 152. And the second pad 163 may be disposed on the second electrode 162 and electrically connected to the second electrode 162. At this time, the first pad 153 and the second pad 163 may be eutectic bonded, but this is not necessarily limited.

그리고 제1 패드(153)와 제2 패드(163)는 반도체 구조물(120) 상에서 서로 마주보도록 배치될 수 있다. 실시예로, 제1 패드(153)는 제2 패드(163)와 평면 상에서 제2 방향(Y축 방향)으로 이격 배치될 수 있다. 본 명세서에서 제1 방향(X축 방향)은 제2 방향(Y축 방향)에 수직한 방향이고, 제3 방향(Z축 방향)은 제1 방향 및 제2 방향에 모두 수직하며 반도체 구조물(120)에서 제1 도전형 반도체층(121), 활성층(122) 및 제2 도전형 반도체층(123)의 적층 방향과 동일할 수 있다. Additionally, the first pad 153 and the second pad 163 may be arranged to face each other on the semiconductor structure 120 . In an embodiment, the first pad 153 may be spaced apart from the second pad 163 in a second direction (Y-axis direction) on a plane. In this specification, the first direction (X-axis direction) is a direction perpendicular to the second direction (Y-axis direction), and the third direction (Z-axis direction) is perpendicular to both the first and second directions and the semiconductor structure 120 ) may be the same as the stacking direction of the first conductive semiconductor layer 121, the active layer 122, and the second conductive semiconductor layer 123.

또한, 제1 패드(153)는 제2 절연층(172)의 제3 홀(172a)을 통해 제1 전극(152)과 전기적으로 연결되고, 제2 패드(163)는 제2 절연층(172)의 제4 홀(162a)을 통해 제2 전극(162)과 전기적으로 연결될 수 있다. 제3 홀(172a)은 제1 전극(152)의 형상을 따라 형성된 하나의 홀일 수 있고, 제4 홀(162a)은 복수 개일 수 있으며 이러한 홀의 개수는 다양하게 변경될 수 있다.In addition, the first pad 153 is electrically connected to the first electrode 152 through the third hole 172a of the second insulating layer 172, and the second pad 163 is connected to the second insulating layer 172. ) can be electrically connected to the second electrode 162 through the fourth hole 162a. The third hole 172a may be a single hole formed along the shape of the first electrode 152, and the fourth hole 162a may be plural, and the number of these holes may vary.

또한, 제1 패드(153)는 제3 홀(172a) 상부인 일측에 배치되고, 제2 패드(163)는 제4 홀(172b) 상부인 타측에 배치될 수 있다. 또한, 제1 패드(153)와 제2 패드(163)는 반도체 구조물(120) 상에서 이격 배치되어 전기적으로 분리될 수 있다. Additionally, the first pad 153 may be placed on one side above the third hole 172a, and the second pad 163 may be placed on the other side above the fourth hole 172b. Additionally, the first pad 153 and the second pad 163 may be spaced apart on the semiconductor structure 120 and electrically separated.

도 5는 일 실시예에 따른 반도체 소자에서 반도체 구조물까지 도시한 평면도이고, 도 6은 도 5에서 DD'로 절단된 단면도이다.FIG. 5 is a plan view showing a semiconductor device to a semiconductor structure according to an embodiment, and FIG. 6 is a cross-sectional view taken along line DD' in FIG. 5.

도 5 및 도 6을 참조하면, 반도체 구조물(120)은 식각에 의해 돌출된 발광부(M1) 및 식각에 의해 제1 도전형 반도체층(121)이 노출된 비발광부(M2)를 포함할 수 있다. 발광부(M1)는 활성층(122) 및 제2 도전형 반도체층(123)을 포함할 수 있다. 그리고 비발광부(M2)는 제1 도전형 반도체층(121)을 포함할 수 있다.Referring to FIGS. 5 and 6 , the semiconductor structure 120 may include a light-emitting portion (M1) protruding by etching and a non-emission portion (M2) in which the first conductivity type semiconductor layer 121 is exposed by etching. there is. The light emitting part M1 may include an active layer 122 and a second conductive semiconductor layer 123. And the non-emission part M2 may include a first conductivity type semiconductor layer 121.

이때, 발광부(M1)의 최대 둘레(P11)와 발광부의 최대 면적(P12)의 비(P11/P12)는 0.05 [1/um] 이상 0.10 [1/um]이하일 수 있다. 여기서 발광부(M1)의 최대 둘레 및 최대 면적은 제2 도전형 반도체층(또는 활성층)의 최대 둘레 및 면적일 수 있다. 이하에서는 발광부(M1)를 제2 도전형 반도체층을 기준으로 설명하고, 비발광부(M2)를 제1 도전형 반도체층(121)을 기준으로 설명한다.At this time, the ratio (P11/P12) between the maximum perimeter (P11) of the light emitting part (M1) and the maximum area (P12) of the light emitting part (P12) may be 0.05 [1/um] or more and 0.10 [1/um] or less. Here, the maximum circumference and maximum area of the light emitting unit M1 may be the maximum circumference and area of the second conductive semiconductor layer (or active layer). Hereinafter, the light-emitting portion (M1) will be described based on the second conductive semiconductor layer, and the non-emitting portion (M2) will be described based on the first conductive semiconductor layer 121.

비(P11/P12)가 0.05 이상인 경우 면적 대비 제2 도전형 반도체층의 둘레가 길어져 광 출력이 향상될 수 있다. 예시적으로, 측면에서 광이 출사될 수 있는 확률이 높아져 광 출력이 향상될 수 있다. 또한, 비(P11/P12)가 0.10 이하인 경우 면적 대비 제2 도전형 반도체층의 둘레가 너무 길어져 오히려 광 출력이 저하되는 문제를 방지할 수 있다.When the ratio (P11/P12) is 0.05 or more, the perimeter of the second conductive semiconductor layer becomes longer compared to the area, thereby improving light output. As an example, the probability that light can be emitted from the side increases, thereby improving light output. In addition, when the ratio (P11/P12) is 0.10 or less, the problem of the light output being reduced due to the perimeter of the second conductive semiconductor layer becoming too long compared to the area can be prevented.

다시 말해, 동일 면적 내에서 제2 도전형 반도체층의 둘레가 과도하게 길어지는 경우 매우 얇은(제1 방향으로 길이) 제2 도전형 반도체층(123)이 연속 배치될 수 있다 그러나, 이 경우 제2 도전형 반도체층(123) 위에 배치되는 제2 오믹전극 역시 매우 얇아져 저항이 높아질 수 있다. 따라서, 동작 전압이 상승할 수 있다 또한, 동일 면적 내에서 제2 도전형 반도체층(123)의 둘레가 매우 작아지는 경우 외측면의 면적이 감소하여 광출력이 저하될 수 있다. In other words, if the perimeter of the second conductive semiconductor layer is excessively long within the same area, the very thin (length in the first direction) second conductive semiconductor layer 123 may be continuously disposed. However, in this case, The second ohmic electrode disposed on the conductive semiconductor layer 123 may also become very thin and have high resistance. Accordingly, the operating voltage may increase. Additionally, if the perimeter of the second conductive semiconductor layer 123 becomes very small within the same area, the area of the outer surface may decrease and the light output may decrease.

이에, 제2 도전형 반도체층(123)은 적정 둘레와 면적의 비를 갖기 위해 제1 방향(X축 방향)으로 연장되는 제1 본체부(123a) 및 제1 본체부(123a)에서 제2 방향(Y축 방향)으로 연장되는 제1 가지부(123b)를 포함할 수 있다. 또한, 제1 가지부(123b)는 복수 개로 각각이 제1 방향(X축 방향)으로 이격 배치될 수 있다. 그리고, 복수 개의 제1 가지부(123b)는 일단에서 제1 본체부(123a)와 연결될 수 있다. 다만, 상술한 바와 같이, 발광부(M1)가 제1 본체부 및 제1 가지부를 가지는 것으로도 해석될 수 있다. Accordingly, the second conductive semiconductor layer 123 is formed in the first body portion 123a extending in the first direction (X-axis direction) and the second body portion 123a in the first body portion 123a to have an appropriate ratio of perimeter and area. It may include a first branch 123b extending in a direction (Y-axis direction). Additionally, a plurality of first branch portions 123b may be arranged to be spaced apart from each other in the first direction (X-axis direction). Additionally, the plurality of first branch parts 123b may be connected to the first main body part 123a at one end. However, as described above, the light emitting portion M1 may be interpreted as having a first main body portion and a first branch portion.

보다 구체적으로, 제1 본체부(123a)는 제1 도전형 반도체층(123)의 일 측면에 인접하게 배치될 수 있다. 그리고 제1 본체부(123a)는 제1 방향(X축 방향)으로 연장 배치될 수 있다. 이 때, 제1 본체부(123a)가 연장되는 방향은 제1 방향으로 길이 및 제2 방향으로 길이 중 길이가 큰 방향으로 설명한다. 즉, 실시예에서 제1 본체부(123a)는 제1 방향(X축 방향)으로 길이(La)가 제2 방향(Y축 방향)으로 길이(L1)보다 크므로, 제1 본체부(123a)는 제1 방향으로 연장될 수 있다. 이에 대한 설명은, 이하 가지부에서도 동일하게 적용될 수 있다.More specifically, the first body portion 123a may be disposed adjacent to one side of the first conductive semiconductor layer 123. And the first body portion 123a may be arranged to extend in the first direction (X-axis direction). At this time, the direction in which the first body portion 123a extends is described as the direction in which the length is greater among the length in the first direction and the length in the second direction. That is, in the embodiment, the length La of the first body 123a in the first direction (X-axis direction) is greater than the length L1 in the second direction (Y-axis direction), so the first body 123a ) may extend in the first direction. The explanation for this may be equally applied to the branch parts below.

또한, 제1 본체부(123a)은 제1 방향(X축 방향)과 평행하게 배치되는 제1 외측면(123a-1) 및 제2 외측면(123a-2), 그리고 제2 방향(Y축 방향)과 평행하게 배치되는 제3 외측면(123a-3) 및 제4 외측면(123a-4)를 포함할 수 있다. 이 때, 앞서 설명한 바와 같이 제1 외측면(123a-1) 및 제2 외측면(123a-2)는 제1 방향(X축 방향)으로 길이(L1)가 제3 외측면(123a-3) 및 제4 외측면(123a-4)의 제2 방향(Y축 방향)으로 길이(La)보다 클 수 있다. 그리고 제1 외측면(123a-1) 및 제2 외측면(123a-2)는 서로 마주보게 위치하고, 제3 외측면(123a-3) 및 제4 외측면(123a-4)는 서로 마주보게 위치할 수 있다. 그리고 반도체 구조물의 적층 방향인 제3 방향(Z축 방향)으로의 길이를 제외하고 설명한다.In addition, the first body portion 123a has a first outer surface 123a-1 and a second outer surface 123a-2 disposed parallel to the first direction (X-axis direction), and a second outer surface 123a-2 disposed parallel to the first direction (X-axis direction). direction) and may include a third outer surface 123a-3 and a fourth outer surface 123a-4 arranged in parallel. At this time, as described above, the first outer surface 123a-1 and the second outer surface 123a-2 have a length L1 in the first direction (X-axis direction) of the third outer surface 123a-3. and may be greater than the length La in the second direction (Y-axis direction) of the fourth outer surface 123a-4. And the first outer surface (123a-1) and the second outer surface (123a-2) are positioned to face each other, and the third outer surface (123a-3) and the fourth outer surface (123a-4) are positioned to face each other. can do. The description will be made excluding the length in the third direction (Z-axis direction), which is the stacking direction of the semiconductor structure.

제1 가지부(123b)는 제1 본체부(123a)의 제2 외측면(123a-2) 상에서 제2 방향(Y축 방향)으로 연장 배치될 수 있다. 다시 말해, 제1 가지부(123b)는 앞서 설명한 바와 같이 제2 방향(Y축 방향)으로 길이(Lb)가 제1 방향(X축 방향)으로 길이(L2)보다 클 수 있다. 또한, 각 제1 가지부(123b)는 제1 본체부(123a)의 일 외측면(예컨대, 제2 외측면(123a-2)) 상에서 제1 방향(X축 방향)으로 이격하여 배치될 수 있다. 뿐만 아니라, 제1 가지부(123b)는 제1 본체부(123a)와 일체로 이루어질 수 있으며 제1 본체부(123a)와 접하는 부분에서 경계면이 존재하지 않을 수 있다.The first branch portion 123b may be arranged to extend in the second direction (Y-axis direction) on the second outer surface 123a-2 of the first body portion 123a. In other words, as described above, the length Lb of the first branch 123b in the second direction (Y-axis direction) may be greater than the length L2 in the first direction (X-axis direction). Additionally, each first branch 123b may be arranged to be spaced apart in the first direction (X-axis direction) on one outer surface (e.g., second outer surface 123a-2) of the first main body 123a. there is. In addition, the first branch portion 123b may be formed integrally with the first body portion 123a and there may be no boundary surface at a portion in contact with the first body portion 123a.

또한, 제1 가지부(123b)는 제1 본체부(123a)와 접하는 제5 외측면(123b-1), 제5 외측면(123b-1)과 마주보게 위치하고 제1 방향(X축 방향)과 평행한 제6 외측면(123b-2)를 포함할 수 있다. 그리고 제1 가지부(123b)는 제5 외측면(123b-1)과 제6 외측면(123b-2) 사이에 배치되는 제7 외측면(123b-3)과 제8 외측면(123b-4)를 포함할 수 있다.In addition, the first branch portion 123b is positioned to face the fifth outer surface 123b-1, which is in contact with the first main body portion 123a, and the fifth outer surface 123b-1 in the first direction (X-axis direction). It may include a sixth outer surface 123b-2 parallel to . And the first branch 123b has a seventh outer surface 123b-3 and an eighth outer surface 123b-4 disposed between the fifth outer surface 123b-1 and the sixth outer surface 123b-2. ) may include.

제5 외측면(123b-1)은 제2 외측면(123a-2)의 일부와 접하기에 제1 방향(X축 방향)과 평행하게 배치될 수 있으며, 제7 외측면(123-3)과 제8 외측면(123b-4)는 서로 마주보고 일부가 제2 방향(Y축 방향)과 평행하게 배치될 수 있다. The fifth outer surface 123b-1 is in contact with a portion of the second outer surface 123a-2 and may be disposed parallel to the first direction (X-axis direction), and the seventh outer surface 123-3 and the eighth outer surface 123b-4 face each other and may be partially arranged parallel to the second direction (Y-axis direction).

또한, 후술하는 바와 같이 본 발명의 다른 실시예에서 제7 외측면(123b-3) 및 제8 외측면(123b-4)는 제1 방향(X축 방향)으로 연장되는 서브 가지를 더 포함할 수 있다. 다만, 본 명세서의 다양한 실시예에서 제7 외측면(123b-3) 및 제8 외측면(123b-4)의 제2 방향(Y축 방향)으로 길이(Lb)가 제5 외측면(123b-1) 및 제6 외측면(123b-2)의 제1 방향(X축 방향)으로 길이(L2)보다 크게 유지될 수 있다.이 때, 제1 본체부(123a)의 제2 방향(Y축 방향)으로 길이(L1)는 제1 가지부(123b)의 제1 방향(X축 방향)으로 길이(L2)보다 클 수 있다. 이에 따라, 제2 도전형 반도체층(123)의 둘레 증가로 복수 개의 제1 가지부(123b) 및 제1 본체부(123a)가 얇아지더라도 제1 본체부(123a)가 제1 본체부(123a)에 연결된 복수 개의 제1 가지부(123b)를 용이하게 지지할 수 있다. 이에 따라, 실시예에 따른 반도체 구조물의 신뢰성이 개선될 수 있다.In addition, as will be described later, in another embodiment of the present invention, the seventh outer surface 123b-3 and the eighth outer surface 123b-4 may further include sub-branches extending in the first direction (X-axis direction). You can. However, in various embodiments of the present specification, the length Lb in the second direction (Y-axis direction) of the seventh outer surface 123b-3 and the eighth outer surface 123b-4 is greater than the fifth outer surface 123b-4. 1) and the sixth outer surface 123b-2 may be maintained larger than the length L2 in the first direction (X-axis direction). At this time, the second direction (Y-axis direction) of the first body portion 123a The length L1 in the first direction (X-axis direction) of the first branch 123b may be greater than the length L2 in the first direction (X-axis direction). Accordingly, even if the plurality of first branch portions 123b and the first body portion 123a become thinner due to an increase in the circumference of the second conductive semiconductor layer 123, the first body portion 123a is the first body portion (123a). The plurality of first branches 123b connected to 123a) can be easily supported. Accordingly, the reliability of the semiconductor structure according to the embodiment may be improved.

뿐만 아니라, 제1 가지부(123b)의 제1 방향(X축 방향)으로 길이(L2)는 제1 본체부(123a)의 제2 방향(Y축 방향)으로 길이(L1)와 길이 비가 1:1.1 내지 1:2.6일 수 있다.In addition, the length L2 in the first direction (X-axis direction) of the first branch portion 123b has a length ratio of 1 with the length L1 in the second direction (Y-axis direction) of the first body portion 123a. :1.1 to 1:2.6.

상기 길이 비가 1:1.1이상인 경우 제1 본체부가 제1 가지부를 용이하게 지지하고, 제2 도전형 반도체층의 제1 본체부 상의 제2 오믹전극 및 제2 전극도 지지대 역할을 수행하여 신뢰성이 개선될 수 있다. 그리고 상기 길이 비가 1:2.6이하인 경우에 제2 도전형 반도체층의 둘레를 향상시켜 광 출력을 향상시킬 수 있다.When the length ratio is 1:1.1 or more, the first main body easily supports the first branch part, and the second ohmic electrode and the second electrode on the first main body of the second conductive semiconductor layer also serve as a support, improving reliability. It can be. And when the length ratio is 1:2.6 or less, light output can be improved by improving the perimeter of the second conductivity type semiconductor layer.

또한, 노출된 제1 도전형 반도체층(121)은 상술한 바와 같이 제2 도전형 반도체층(123)을 평면(XY) 상으로 둘러싸는 형상을 가질 수 있다.Additionally, the exposed first conductive semiconductor layer 121 may have a shape that surrounds the second conductive semiconductor layer 123 in the plane (XY), as described above.

구체적으로, 노출된 제1 도전형 반도체층(121)은 제1 방향(X축 방향)으로 연장되는 제2 본체부(121a) 및 제2 방향(Y축 방향)으로 연장되는 제2 가지부(121b)를 포함할 수 있다. 제2 본체부(121a)는 복수 개로 제2 방향(Y축 방향)으로 양측에 위치할 수 있다. 즉, 제2 본체부(121a)는 평면(XY) 상으로 제1 본체부(123a)와 제1 가지부(123b)를 감싸도록 위치할 수 있다.Specifically, the exposed first conductive semiconductor layer 121 includes a second body portion 121a extending in the first direction (X-axis direction) and a second branch portion extending in the second direction (Y-axis direction) ( 121b) may be included. A plurality of second body portions 121a may be located on both sides in the second direction (Y-axis direction). That is, the second body portion 121a may be positioned to surround the first body portion 123a and the first branch portion 123b on the plane (XY).

그리고 제2 가지부(121b)는 제1 가지부(123b) 사이에 위치할 수 있다. 또는, 복수 개의 제1 가지부(123b) 각각은 복수 개의 제2 가지부(121b) 사이에 위치할 수 있다. 이러한 구성에 의하여, 노출된 제1 도전형 반도체층(121) 상에 배치되는 제1 전극을 통해 주입된 전류가 균일하게 분산될 수 있다. And the second branch 121b may be located between the first branch 123b. Alternatively, each of the plurality of first branches 123b may be located between the plurality of second branches 121b. By this configuration, the current injected through the first electrode disposed on the exposed first conductive semiconductor layer 121 can be uniformly distributed.

제2 본체부(121a)는 제2 방향(Y축 방향)으로 길이(L3)가 제1 본체부(123a)의 제2 방향(Y축 방향)으로 길이(L1)보다 작을 수 있다. 제2 본체부(121a)의 제2 방향으로 길이와 제1 본체부(123a)의 제2 방향으로 길이의 길이 비(L3:L1)는 1:3 내지 1:5일 수 있다. 길이 비가 1:3이상인 경우 제2 전극의 면적이 커져 정공 주입 효율이 개선될 수 있으며, 폭의 비가 1:5 이하인 경우 제2 본체부(121a)의 면적이 확보되어 전자 주입 효율이 개선될 수 있다.The length L3 of the second body 121a in the second direction (Y-axis direction) may be smaller than the length L1 of the first body 123a in the second direction (Y-axis direction). The length ratio (L3:L1) of the length of the second body 121a in the second direction and the length of the first body 123a in the second direction may be 1:3 to 1:5. If the length ratio is 1:3 or more, the area of the second electrode can be increased to improve hole injection efficiency, and if the width ratio is 1:5 or less, the area of the second body portion 121a can be secured and electron injection efficiency can be improved. there is.

또한, 제2 가지부(121b)는 이웃한 제1 가지부(123b) 사이에 배치되고, 제2 가지부(121b)의 제1 방향으로 길이(L4)는 제1 가지부(123b)의 제1 방향으로 길이(L2)보다 작을 수 있다. 제2 가지부(121b)의 제1 방향으로 길이(L4)와 제1 가지부(123b)의 제1 방향으로 길이(L2)의 길이 비는 1:2 내지 1:4일 수 있다. 길이 비가 1:2 이상인 경우 제2 전극의 면적이 증가하여 정공 주입 효율이 개선될 수 있다. 그리고 길이 비가 1:4이하인 경우 제1 전극의 면적을 확보할 수 있어 전자 주입 효율이 개선될 수 있다.In addition, the second branch 121b is disposed between adjacent first branches 123b, and the length L4 in the first direction of the second branch 121b is the second branch of the first branch 123b. It may be smaller than the length (L2) in one direction. A length ratio between the length L4 in the first direction of the second branch 121b and the length L2 in the first direction of the first branch 123b may be 1:2 to 1:4. When the length ratio is 1:2 or more, the area of the second electrode increases and hole injection efficiency can be improved. And when the length ratio is 1:4 or less, the area of the first electrode can be secured and electron injection efficiency can be improved.

또한, 제2 도전형 반도체층(123)의 면적은 노출된 제1 도전형 반도체층(121)의 면적보다 클 수 있다. 제2 도전형 반도체층(123)의 면적(R1)은 노출된 제1 도전형 반도체층의 면적(R2)과 면적 비가 1:0.5 내지 1:0.8일 수 있다. 면적비가 1:0.5 이상인 경우 제1 전극의 면적이 확보되어 전자 주입 효율이 개선될 수 있으며, 제1 전극의 제2 전극을 둘러싸도록 배치될 수 있다. 따라서, 전류 분산 효율도 개선될 수 있다. 그리고 면적비가 1:0.8이하인 경우 제2 전극의 면적이 확보되어 정공 주입 효율이 개선될 수 있으며, 광 출력이 향상될 수 있다.Additionally, the area of the second conductive semiconductor layer 123 may be larger than the exposed area of the first conductive semiconductor layer 121. The area (R1) of the second conductive semiconductor layer 123 may have an area ratio of 1:0.5 to 1:0.8 with the area (R2) of the exposed first conductive semiconductor layer. If the area ratio is 1:0.5 or more, the area of the first electrode can be secured to improve electron injection efficiency, and the first electrode can be arranged to surround the second electrode. Accordingly, current dissipation efficiency can also be improved. And when the area ratio is 1:0.8 or less, the area of the second electrode can be secured, hole injection efficiency can be improved, and light output can be improved.

그리고 제1 본체부(123a)는 제2 패드(163)와 제3 방향(Z축 방향)으로 중첩되도록 위치할 수 있다. 즉, 제1 본체부(123a)는 제2 패드(163) 하부에 위치할 수 있다.Additionally, the first body portion 123a may be positioned to overlap the second pad 163 in the third direction (Z-axis direction). That is, the first body portion 123a may be located below the second pad 163.

또한, 제1 가지부(123b)는 일부 영역이 제1 패드(153) 및 제2 패드(163) 각각의 하부에 위치할 수 있다. 다시 말해, 제1 가지부(123b)는 끝단(123b-1)이 제1 패드 하부에 위치할 수 있다. 이와 달리, 제2 가지부(121b)는 끝단(121b-1)이 제2 패드(163)의 하부에 위치할 수 있다. Additionally, a portion of the first branch 123b may be located below each of the first pad 153 and the second pad 163. In other words, the end 123b-1 of the first branch 123b may be located below the first pad. In contrast, the end 121b-1 of the second branch 121b may be located below the second pad 163.

그리고 제1 패드(153)는 제1 방향으로 평행한 제1 측면(153b) 및 제2 측면(153a)을 포함하고, 제2 패드(163)는 제1 방향과 평행하고 제2 측면(153a)에 가까운 제3 측면(163a), 및 제3 측면(163a)과 평행한 제4 측면(163b)을 포함할 수 있다.And the first pad 153 includes a first side 153b and a second side 153a parallel to the first direction, and the second pad 163 is parallel to the first direction and has a second side 153a. It may include a third side 163a close to and a fourth side 163b parallel to the third side 163a.

이때, 제2 가지부(121b)의 끝단(121b-1)에서 제2 패드(163)의 제4 측면(163b)까지 제2 방향의 거리(L5)는 제1 가지부(123b)의 끝단(123b-1) 에서 제1 패드(153)의 제1 측면(153b)까지 제2 방향의 거리(L6)보다 길 수 있다. 이에 따라, 제1 가지부(123b)와 제1 패드(153)의 중첩 면적은 제2 가지부(121b)와 제2 패드(163)의 중첩 면적보다 클 수 있다. At this time, the distance L5 in the second direction from the end 121b-1 of the second branch 121b to the fourth side 163b of the second pad 163 is the end of the first branch 123b ( It may be longer than the distance L6 in the second direction from 123b-1) to the first side 153b of the first pad 153. Accordingly, the overlapping area of the first branch 123b and the first pad 153 may be larger than the overlapping area of the second branch 121b and the second pad 163.

이에 따라, 제1 가지부(123b)와 제1 패드(153)의 중첩 면적을 면적은 제2 가지부(121b)와 제2 패드(163)의 중첩 면적보다 크게 가져감으로써, 제2 패드(163)와 제2 가지부(121b) 사이에 위치하는 제2 절연층(172)이 제2 패드(163)와 제2 가지부(121b) 사이에서 습기에 약해져 신뢰성이 저하되는 문제를 방지할 수 있다. Accordingly, by making the overlapping area of the first branch 123b and the first pad 153 larger than the overlapping area of the second branch 121b and the second pad 163, the second pad ( It is possible to prevent the problem that the second insulating layer 172 located between 163) and the second branch 121b is weakened by moisture between the second pad 163 and the second branch 121b, thereby reducing reliability. there is.

또한, 노출된 제1 도전형 반도체층(121)은 평면(XY 평면) 상으로 제2 도전형 반도체층(123)을 둘러싸도록 배치될 수 있다. 그리고 노출된 제1 도전형 반도체층(121) 상에 제1 전극이 배치될 수 있다. 제1 전극은 노출된 제1 도전형 반도체층(121)의 형상에 대응되는 형상을 가질 수 있다. 그리고 제1 전극이 노출된 제1 도전형 반도체층(121)의 형상에 대응하고, 제2 전극이 제2 도전형 반도체층(123)의 형상에 대응하기에, 제1 전극은 평면상 제2 전극을 둘러싸는 형태로 배치될 수 있다.Additionally, the exposed first conductive semiconductor layer 121 may be arranged to surround the second conductive semiconductor layer 123 on a plane (XY plane). And a first electrode may be disposed on the exposed first conductive semiconductor layer 121. The first electrode may have a shape corresponding to the shape of the exposed first conductive semiconductor layer 121. And since the first electrode corresponds to the shape of the exposed first conductive semiconductor layer 121 and the second electrode corresponds to the shape of the second conductive semiconductor layer 123, the first electrode corresponds to the shape of the second conductive semiconductor layer 123 on the plane. It may be arranged to surround the electrode.

또한, 실시예에 따르면 제4 홀(172b)은 제1 본체부(123a) 및 제1 가지부(123b)와 제3 방향(Z축 방향)으로 중첩되도록 위치할 수 있다. Additionally, according to the embodiment, the fourth hole 172b may be positioned to overlap the first body portion 123a and the first branch portion 123b in the third direction (Z-axis direction).

보다 구체적으로, 실시예에서 제4 홀(172b)은 제1 본체부(123a) 상에 배치되는 본체 홀(172b-1) 및 제1 가지부(123b) 상에 배치되는 가지 홀(172b-2)을 포함할 수 있다. 이 때, 본체 홀(172b-1)은 제1 본체부(123a)와 제3 방향으로 중첩되고, 가지 홀(172b-2)은 제1 가지부(123b)와 제3 방향으로 중첩될 수 있다.More specifically, in the embodiment, the fourth hole 172b is a main body hole 172b-1 disposed on the first body portion 123a and a branch hole 172b-2 disposed on the first branch portion 123b. ) may include. At this time, the body hole 172b-1 may overlap the first body portion 123a in the third direction, and the branch hole 172b-2 may overlap the first branch portion 123b in the third direction. .

이에 따라, 제4 홀(172b)이 제1 본체부(123a) 및 제1 가지부(123b) 상에 모두 배치함으로써, 제2 도전형 반도체층(123)의 면적 대비 둘레를 상술한 범위로 가져감으로써 신뢰성 및 광출력을 개선할 수 있다. Accordingly, the fourth hole 172b is disposed on both the first body portion 123a and the first branch portion 123b, so that the perimeter compared to the area of the second conductive semiconductor layer 123 is within the above-mentioned range. By doing so, reliability and optical output can be improved.

또한, 이에 추가하여 본체 홀(172b-1)과 가지 홀(172b-2)이 제1 본체부(123a) 및 제1 가지부(123b)를 따라 반도체 구조물(120)의 일측에 전체적으로 위치하여 제2 전극(162)을 통해 제1 본체부(123a) 및 제1 가지부(123b)로 전류 스프레딩이 원할히 일어나게 할 수 있다.In addition, the main body hole 172b-1 and the branch hole 172b-2 are located entirely on one side of the semiconductor structure 120 along the first main body 123a and the first branch 123b. Current spreading can occur smoothly to the first body portion 123a and the first branch portion 123b through the two electrodes 162.

또한, 제2 도전형 반도체층(123)이 예를 들어 AlGaN으로 이루어진 경우(다만, 이러한 재질에 한정되는 것은 아니다), 제2 오믹전극(161)이 제2 도전형 반도체층(123)에 접촉하면 높은 저항에 의해 열이 다량 발생할 수 있다. 이 때, 발생한 열에 의해 제2 오믹전극(161)의 박리가 발생할 수 있으나, 실시예에 따르면 제1 본체부(123a)의 제2 방향(Y축 방향)으로 길이가 제1 가지부(123b)의 제1 방향(X축 방향)으로 길이보다 크게 가져감으로써 상술한 열을 고르게 분포함으로써 박리 현상을 방지하며 신뢰성을 개선할 수 있다.나아가, 제4 홀(172b)이 반도체 구조물(120) 상부에서 제1 본체부(123a)에 보다 인접하게 배치될 수 있다. 다시 말해, 제4 홀(172b)은 제2 도전형 반도체층(123) 상에서 제1 가지부(123b)와 제1 본체부(123a)가 접하는 일측에 집중하여 배치될 수 있다. 그리고 제4 홀(172b)이 다수 배치된 영역에 상술한 열이 더욱 크게 발생하여 전극의 박리 현상이 일어날 수 있으나, 실시예와 같이 제1 본체부(123a)의 제2 방향(Y축 방향)으로 길이가 제1 가지부(123b)의 제1 방향(X축 방향)으로 길이보다 크므로 열 분포도를 더욱 고르게 가져가 상기 박리 현상 억제를 더욱 효과적으로 제공할 수 있다.In addition, when the second conductive semiconductor layer 123 is made of, for example, AlGaN (however, it is not limited to this material), the second ohmic electrode 161 contacts the second conductive semiconductor layer 123. If you do so, a large amount of heat may be generated due to high resistance. At this time, peeling of the second ohmic electrode 161 may occur due to the generated heat, but according to the embodiment, the first branch portion 123b has a length in the second direction (Y-axis direction) of the first body portion 123a. By making it larger than the length in the first direction (X-axis direction), it is possible to evenly distribute the above-mentioned heat, thereby preventing peeling and improving reliability. Furthermore, the fourth hole 172b is formed in the upper part of the semiconductor structure 120. It may be disposed closer to the first body portion 123a. In other words, the fourth hole 172b may be centrally disposed on one side of the second conductive semiconductor layer 123 where the first branch portion 123b and the first body portion 123a are in contact. In addition, the above-mentioned heat may be generated more significantly in the area where a large number of the fourth holes 172b are arranged, and peeling of the electrode may occur. However, as in the embodiment, the second direction (Y-axis direction) of the first body portion 123a Since the length is greater than the length of the first branch 123b in the first direction (X-axis direction), the heat distribution can be more evenly distributed and the peeling phenomenon can be more effectively suppressed.

또한, 추가적으로 제1 가지부(123b)의 제1 방향(X축 방향)으로 길이가 제1 본체부(123a)에서 멀어질수록 커질 수 있다. 다시 말해, 제1 가지부(123b)의 제1 방향(X축 방향)으로 길이가 제2 방향(Y축 방향)을 향해 점차 증가할 수 있다. 이러한 구성에 의하여, 제2 가지부(121b)는 제2 본체부(121a)로부터 멀어질수록 제1 방향(X축 방향)으로 폭이 감소할 수 있다. 이러한 구성에 의하여, 제2 도전형 반도체층(123)으로의 정공 주입이 제1 가지부(123b)에서 제1 본체부(123a)와 접하는 일측뿐만 아니라 반대편의 타측에서도 원할하게 일어날 수 있다.Additionally, the length of the first branch portion 123b in the first direction (X-axis direction) may increase as the distance from the first main body portion 123a increases. In other words, the length of the first branch 123b in the first direction (X-axis direction) may gradually increase toward the second direction (Y-axis direction). Due to this configuration, the width of the second branch portion 121b may decrease in the first direction (X-axis direction) as it moves away from the second main body portion 121a. Due to this configuration, hole injection into the second conductive semiconductor layer 123 can occur smoothly not only on one side of the first branch portion 123b contacting the first body portion 123a but also on the other side opposite to the first branch portion 123b.

뿐만 아니라, 복수 개의 가지 홀(172b-2)은 제1 가지부(123b) 상에 위치할 수 있다. 특히, 복수 개의 가지 홀(172b-2)은 하나의 제1 가지부(123b) 상에서 제2 방향으로 중첩되도록 위치할 수 있다. 이러한 구성에 의하여, 가지 홀(172b-2)을 통해 제1 가지부(123b)로 주입된 전류가 균일하게 스프레딩되어 반도체 소자의 광 출력이 개선될 수 있다.In addition, a plurality of branch holes 172b-2 may be located on the first branch 123b. In particular, a plurality of branch holes 172b-2 may be positioned to overlap in the second direction on one first branch 123b. With this configuration, the current injected into the first branch 123b through the branch hole 172b-2 is spread uniformly, so that the light output of the semiconductor device can be improved.

또한, 복수 개의 가지 홀(172b-2)은 복수 개의 제1 가지부(123b) 및 제1 본체부(123a) 상에서 제1 방향으로 중첩되도록 배치될 수 있다. 즉, 복수 개의 가지 홀(172b-2)은 복수 개의 제1 가지부(123b) 및 제1 본체부(123a) 상에서 나란히 배치될 수 있다. 이로서, 실시예에 따른 반도체 소자는 가지 홀(172b-2)을 통해 제1 주입된 전류가 가지부(123b) 및 제1 본체부(123a)로 균일하게 스프레딩되어 반도체 소자의 광 출력이 개선될 수 있다.Additionally, the plurality of branch holes 172b-2 may be arranged to overlap in the first direction on the plurality of first branch parts 123b and the first body part 123a. That is, the plurality of branch holes 172b-2 may be arranged side by side on the plurality of first branch parts 123b and the first body part 123a. As a result, in the semiconductor device according to the embodiment, the first injected current through the branch hole 172b-2 is spread uniformly to the branch portion 123b and the first body portion 123a, thereby improving the optical output of the semiconductor device. It can be.

또한, 복수 개의 본체 홀(172b-1) 중 적어도 하나는 제1 가지부(123b) 상의 가지 홀(172b-2)과 제2 방향으로 중첩될 수 있다. 이에, 실시예에 따른 반도체 소자에서는 각각의 제1 가지부(123b) 상에 위치하는 가지 홀(172b-2)에 대응하여 제1 본체부(123a)에 본체 홀(172b-1)을 배치함으로써 전류 스프레딩을 더욱 개선할 수 있다.Additionally, at least one of the plurality of body holes 172b-1 may overlap the branch hole 172b-2 on the first branch 123b in the second direction. Accordingly, in the semiconductor device according to the embodiment, the body hole 172b-1 is disposed in the first body portion 123a to correspond to the branch hole 172b-2 located on each first branch portion 123b. Current spreading can be further improved.

또한, 제1 패드(153)의 면적은 제2 패드(163)의 면적보다 클 수 있다. 실시예로, 제1 패드(153)는 제1 방향(X축 방향)으로 길이가 복수 개의 제2 가지부(121b)의 제1 방향(X축 방향)으로 최대 길이보다 클 수 있다. 이에, 제2 가지부(121b) 각각은 제1 패드(153)와 제3 방향으로 적어도 일부 중첩될 수 있다. 그리고 이러한 구성에 의하여, 제1 패드(153)에서 제2 가지부(121b)로의 전자 주입이 용이하게 이루어질 수 있다.Additionally, the area of the first pad 153 may be larger than the area of the second pad 163. In an embodiment, the length of the first pad 153 in the first direction (X-axis direction) may be greater than the maximum length of the plurality of second branches 121b in the first direction (X-axis direction). Accordingly, each of the second branches 121b may overlap the first pad 153 at least partially in the third direction. And with this configuration, electron injection from the first pad 153 to the second branch 121b can be easily performed.

그리고 제2 패드(163)는 제1 방향(X축 방향)으로 길이가 복수 개의 제1 가지부(123b)의 제1 방향(X축 방향)으로 길이보다 클 수 있다. 또한, 제2 패드(163)는 제1 방향(X축 방향)으로 길이가 제1 본체부(123a)의 제1 방향(X축 방향)으로 길이보다 클 수 있다. 즉, 제2 가지부(123b) 각각은 제2 패드(163)와 제3 방향(Z축 방향)으로 적어도 일부 중첩될 수 있다. 이로써, 제2 패드(163)에서 제1 가지부(123b)로의 정공 주입이 용이하게 이루어질 수 있다.Additionally, the length of the second pad 163 in the first direction (X-axis direction) may be greater than the length of the plurality of first branches 123b in the first direction (X-axis direction). Additionally, the length of the second pad 163 in the first direction (X-axis direction) may be greater than the length of the first body portion 123a in the first direction (X-axis direction). That is, each of the second branches 123b may overlap at least partially with the second pad 163 in the third direction (Z-axis direction). Accordingly, hole injection from the second pad 163 to the first branch 123b can be easily performed.

또한, 제2 패드(163)는 제1 방향(X축 방향)으로 길이가 복수 개의 제2 가지부(121b)의 제1 방향(X축 방향)으로 최대 길이보다 작을 수도 있다. 즉, 제1 방향(X축 방향)으로 최외측에 위치하는 제2 가지부(121b)는 제2 패드(163)와 제3 방향(Z축 방향)으로 중첩되지 않을 수 있다. 이로써, 제2 패드(163)와 제2 가지부(121b)와의 제3 방향(Z축 방향)으로 중첩 영역을 줄여 제2 패드(163)와 제2 가지부(121b) 간의 반대 극성에 따른 신뢰성 저하를 방지할 수 있다.Additionally, the length of the second pad 163 in the first direction (X-axis direction) may be smaller than the maximum length in the first direction (X-axis direction) of the plurality of second branches 121b. That is, the second branch 121b located outermost in the first direction (X-axis direction) may not overlap the second pad 163 in the third direction (Z-axis direction). As a result, the overlap area between the second pad 163 and the second branch 121b is reduced in the third direction (Z-axis direction), thereby reducing the reliability according to the opposite polarity between the second pad 163 and the second branch 121b. Deterioration can be prevented.

또한, 변형예로 제2 패드(163)는 제2 도전형 반도체층(123)의 형상과 대응되는 형상을 가질 수 있다. 예컨대, 제2 패드(163)는 제2 도전형 반도체층(123)의 제1 본체부(123a) 상에 위치하는 본체 패드(미도시됨) 및 제1 가지부(123b) 상에 위치하는 가지 패드(미도시됨)를 포함할 수 있다. 이에 따라, 제2 패드(163)는 제2 가지부(121b), 제1 오믹전극, 제1 전극과 제3 방향으로 중첩되지 않을 수 있다. 이에, 제2 가지부(121b), 제1 오믹전극 및 제1 전극은 제2 패드(163)로 인한 신뢰성 저하를 용이하게 방지할 수 있다.Additionally, as a modified example, the second pad 163 may have a shape corresponding to the shape of the second conductive semiconductor layer 123. For example, the second pad 163 includes a body pad (not shown) located on the first body portion 123a of the second conductive semiconductor layer 123 and a branch located on the first branch portion 123b. It may include a pad (not shown). Accordingly, the second pad 163 may not overlap the second branch 121b, the first ohmic electrode, and the first electrode in the third direction. Accordingly, the second branch 121b, the first ohmic electrode, and the first electrode can easily prevent reliability degradation due to the second pad 163.

도 7은 다른 실시예에 따른 반도체 소자의 평면도이다.7 is a plan view of a semiconductor device according to another embodiment.

도 7을 참조하면, 다른 실시예에 따른 반도체 소자는 제4 홀(172b)의 형상이 상술한 일 실시예에 따른 반도체 소자와 상이할 수 있다.Referring to FIG. 7 , the semiconductor device according to another embodiment may have a shape of the fourth hole 172b that is different from the semiconductor device according to the above-described embodiment.

구체적으로, 제4 홀(172b)은 제1 방향(X축 방향)으로의 폭(Wa)이 제2 방향(Y축 방향)으로의 폭(Wb)보다 작을 수 있다. 이에, 제4 홀(172b)은 제1 방향(X축 방향)보다 제2 방향(Y축 방향)으로 보다 연장된 형상을 가질 수 있다.Specifically, the width (Wa) of the fourth hole 172b in the first direction (X-axis direction) may be smaller than the width (Wb) in the second direction (Y-axis direction). Accordingly, the fourth hole 172b may have a shape that extends further in the second direction (Y-axis direction) than in the first direction (X-axis direction).

이러한 구성에 의하여, 반도체 소자에서 제4 홀(172b)을 통해 제2 도전형 반도체층으로 주입되는 전류가 제2 방향(Y축 방향)으로 효율적으로 퍼질 수 있다. 또한, 복수 개의 제1 가지부(123b)가 제1 방향(X축 방향)으로 평행하게 배치되고 각 제1 가지부(123b)가 제4 홀(172b)을 가짐으로써 제1 방향(X축 방향)으로 전류 스프레딩이 원활히 이루어질 수 있다. 또한, 실시예에 따른 반도체 소자는 전류 스프레딩이 전 영역으로 효율적으로 이루어질 수 있다.With this configuration, the current injected from the semiconductor device into the second conductivity type semiconductor layer through the fourth hole 172b can be efficiently spread in the second direction (Y-axis direction). In addition, a plurality of first branches 123b are arranged in parallel in the first direction (X-axis direction) and each first branch 123b has a fourth hole 172b, thereby forming a plurality of first branches 123b in the first direction (X-axis direction). ), current spreading can be performed smoothly. Additionally, the semiconductor device according to the embodiment can efficiently spread current over the entire area.

또한, 다른 실시예에 따른 반도체 소자는 상술한 실시예에 따른 반도체 소자 대비 동일 면적에서 제1 가지부(123b)의 개수가 더 클 수 있다.Additionally, the semiconductor device according to another embodiment may have a larger number of first branches 123b in the same area compared to the semiconductor device according to the above-described embodiment.

다시 말해, 제4 홀(127b)이 제1 방향 대비 제2 방향으로 폭이 길어짐으로써, 이에 대응하여 제1 가지부(123b)의 제1 방향(X축 방향)으로 길이가 감소할 수 있다. 이로써, 다른 실시예에 따른 반도체 소자는 제2 도전형 반도체층의 둘레가 증가하여 광 출력을 개선할 수 있다. 뿐만 아니라, 둘레의 증가에 따라 제2 전극이 얇아지더라도 전류 스프레딩을 개선하여 원활한 전류 스프레딩을 유지할 수 있다.In other words, as the width of the fourth hole 127b increases in the second direction compared to the first direction, the length of the first branch 123b may correspondingly decrease in the first direction (X-axis direction). As a result, the semiconductor device according to another embodiment can improve light output by increasing the perimeter of the second conductivity type semiconductor layer. In addition, even if the second electrode becomes thinner as the circumference increases, current spreading can be improved and smooth current spreading can be maintained.

또한, 상술한 바와 같이 또한, 실시예에 따르면 제4 홀(172b)은 제1 본체부(123a) 및 제1 가지부(123b)와 제3 방향(Z축 방향)으로 중첩되도록 위치할 수 있다. In addition, as described above, according to the embodiment, the fourth hole 172b may be positioned to overlap the first body portion 123a and the first branch portion 123b in the third direction (Z-axis direction). .

또한, 제4 홀(172b)은 제1 본체부(123a) 상에 배치되는 본체 홀(172b-1) 및 제1 가지부(123b) 상에 배치되는 가지 홀(172b-2)을 포함할 수 있다. Additionally, the fourth hole 172b may include a main body hole 172b-1 disposed on the first body portion 123a and a branch hole 172b-2 disposed on the first branch portion 123b. there is.

뿐만 아니라, 복수 개의 가지 홀(172b-2)은 제1 가지부(123b) 상에 위치할 수 있다. 특히, 복수 개의 가지 홀(172b-2)은 하나의 제1 가지부(123b) 상에서 제2 방향으로 중첩되도록 배치될 수 있다. 이러한 구성에 의하여, 가지 홀(172b-2)을 통해 제1 가지부(123b)로 주입된 전류가 반도체 구조물에서 균일하게 스프레딩되어 반도체 소자의 광 출력이 개선될 수 있다.In addition, a plurality of branch holes 172b-2 may be located on the first branch 123b. In particular, a plurality of branch holes 172b-2 may be arranged to overlap in the second direction on one first branch 123b. By this configuration, the current injected into the first branch 123b through the branch hole 172b-2 is spread uniformly in the semiconductor structure, so that the light output of the semiconductor device can be improved.

또한, 복수 개의 가지 홀(172b-2)은 복수 개의 제1 가지부(123b) 및 제1 본체부(123a) 상에서 제1 방향으로 중첩되도록 배치될 수 있다. 즉, 복수 개의 가지 홀(172b-2)은 복수 개의 제1 가지부(123b) 및 제1 본체부(123a) 상에서 나란히 배치될 수 있다. 이로서, 실시예에 따른 반도체 소자는 가지 홀(172b-2)을 통해 제1 가지부(123b) 및 제1 본체부(123a)로 주입된 전류가 균일하게 스프레딩되어 반도체 소자의 광 출력이 개선될 수 있다.Additionally, the plurality of branch holes 172b-2 may be arranged to overlap in the first direction on the plurality of first branch parts 123b and the first body part 123a. That is, the plurality of branch holes 172b-2 may be arranged side by side on the plurality of first branch parts 123b and the first body part 123a. As a result, in the semiconductor device according to the embodiment, the current injected into the first branch portion 123b and the first body portion 123a through the branch hole 172b-2 is spread uniformly, thereby improving the optical output of the semiconductor device. It can be.

또한, 복수 개의 본체 홀(172b-1) 중 적어도 하나는 제1 가지부(123b) 상의 가지 홀(172b-2)과 제2 방향으로 중첩될 수 있다. 이에, 실시예에 따른 반도체 소자에서는 각각의 제1 가지부(123b) 상에 위치하는 가지 홀(172b-2)에 대응하여 제1 본체부(123a)에 본체 홀(172b-1)을 배치함으로써 전류 스프레딩을 더욱 개선할 수 있다.Additionally, at least one of the plurality of body holes 172b-1 may overlap the branch hole 172b-2 on the first branch 123b in the second direction. Accordingly, in the semiconductor device according to the embodiment, the body hole 172b-1 is disposed in the first body portion 123a to correspond to the branch hole 172b-2 located on each first branch portion 123b. Current spreading can be further improved.

그리고 다른 실시예에 따른 반도체 소자는 상술한 제4 홀(172b)의 형상과 제1 가지부(123b) 이외의 구성(기판, 기판 상에 배치되는 반도체 구조물, 반도체 구조물 상에 배치되는 제1 절연층, 제1 도전형 반도체층 상에 배치되는 제1 오믹전극, 제2 도전형 반도체층 상에 배치되는 제2 오믹전극, 제1 오믹전극 상에 배치되는 제1 전극, 제2 오믹전극 상에 배치되는 제2 전극, 및 제1 전극 및 제2 전극 상에 배치되는 제2 절연층, 제1 전극과 전기적으로 연결되는 제1 패드, 제2 전극과 전기적으로 연결되는 제2 패드)을 더 포함할 수 있다. 또한, 상술한 제4 홀(172b)의 형상과 제1 가지부(123b) 이외의 구성은 상기 기재한 내용이 동일하게 적용될 수 있다.And the semiconductor device according to another embodiment has a configuration other than the shape of the fourth hole 172b and the first branch 123b (a substrate, a semiconductor structure disposed on the substrate, and a first insulator disposed on the semiconductor structure). layer, a first ohmic electrode disposed on the first conductivity type semiconductor layer, a second ohmic electrode disposed on the second conductivity type semiconductor layer, a first electrode disposed on the first ohmic electrode, and a first ohmic electrode disposed on the second ohmic electrode. It further includes a second electrode disposed, a second insulating layer disposed on the first electrode and the second electrode, a first pad electrically connected to the first electrode, and a second pad electrically connected to the second electrode. can do. In addition, the contents described above may be equally applied to the configuration other than the shape of the above-described fourth hole 172b and the first branch portion 123b.

도 8은 또 다른 실시예에 따른 반도체 소자의 평면도이고, 도 9는 도 8에서 K부분의 확대도이다.FIG. 8 is a plan view of a semiconductor device according to another embodiment, and FIG. 9 is an enlarged view of portion K in FIG. 8.

도 8 및 도 9를 참조하면, 또 다른 실시예에 따른 반도체 소자는 제1 가지부가 복수 개의 서브 가지를 더 포함할 수 있다.Referring to FIGS. 8 and 9 , in a semiconductor device according to another embodiment, the first branch may further include a plurality of sub-branches.

구체적으로, 또 다른 실시예에 따른 반도체 소자에서 제2 도전형 반도체층(123) 상술한 바와 마찬가지로 제1 본체부(123a) 및 제1 가지부(123b)를 포함할 수 있다. 또한, 제1 본체부(123a)는 제1 방향으로 연장될 수 있고, 제1 가지부(123b)는 제2 방향으로 연장될 수 있다. Specifically, in a semiconductor device according to another embodiment, the second conductive semiconductor layer 123 may include a first body portion 123a and a first branch portion 123b as described above. Additionally, the first body portion 123a may extend in a first direction, and the first branch portion 123b may extend in a second direction.

앞서 설명한 바와 마찬가지로, 제1 본체부(123a)는 제1 도전형 반도체층(123)의 일 측면에 인접하게 배치될 수 있다. 그리고 제1 본체부(123a)는 제1 방향(X축 방향)으로 연장 배치될 수 있다. 즉, 실시예에서 제1 본체부(123a)는 제1 방향(X축 방향)으로 길이가 제2 방향(Y축 방향)으로 길이보다 클 수 있다.As described above, the first body portion 123a may be disposed adjacent to one side of the first conductivity type semiconductor layer 123. And the first body portion 123a may be arranged to extend in the first direction (X-axis direction). That is, in the embodiment, the length of the first body 123a in the first direction (X-axis direction) may be greater than the length in the second direction (Y-axis direction).

또한, 제1 가지부(123b)는 제1 본체부(123a)의 제2 외측면 상에서 제2 방향(Y축 방향)으로 연장 배치될 수 있다. 다시 말해, 제1 가지부(123b)는 제2 방향(Y축 방향)으로 길이가 제1 방향(X축 방향)으로 길이보다 클 수 있다. 또한, 각 제1 가지부(123b)는 제1 본체부(123a)의 일 외측면(예컨대, 제2 외측면) 상에서 제1 방향(X축 방향)으로 이격하여 배치될 수 있다.Additionally, the first branch portion 123b may be arranged to extend in the second direction (Y-axis direction) on the second outer surface of the first main body portion 123a. In other words, the length of the first branch 123b in the second direction (Y-axis direction) may be greater than the length in the first direction (X-axis direction). Additionally, each first branch 123b may be arranged to be spaced apart in the first direction (X-axis direction) on one outer surface (eg, second outer surface) of the first main body 123a.

구체적으로, 제1 가지부(123b)는 제1 본체부(123a)와 접하는 제5 외측면, 제5 외측면과 마주보게 위치하고 제1 방향(X축 방향)과 평행한 제6 외측면을 포함할 수 있다. 그리고 제1 가지부(123b)는 제5 외측면과 제6 외측면 사이에 배치되는 제7 외측면과 제8 외측면을 포함할 수 있다. 이에 대한 설명은 상술한 내용이 동일하게 적용될 수 있다. 그리고 제5 외측면은 제2 외측면의 일부와 접하기에 제1 방향(X축 방향)과 평행하게 배치될 수 있으며, 제7 외측면과 제8 외측면은 서로 마주보고 일부가 제2 방향(Y축 방향)과 평행하게 배치될 수 있다. Specifically, the first branch portion 123b includes a fifth outer surface in contact with the first main body portion 123a, a sixth outer surface located facing the fifth outer surface and parallel to the first direction (X-axis direction). can do. And the first branch 123b may include a seventh outer surface and an eighth outer surface disposed between the fifth outer surface and the sixth outer surface. The explanation for this may be the same as the above. And the fifth outer surface is in contact with a part of the second outer surface, so it can be arranged parallel to the first direction (X-axis direction), and the seventh outer surface and the eighth outer surface face each other and some of them are in the second direction. It can be arranged parallel to (Y-axis direction).

이 때, 제1 가지부(123b)는 제2 방향으로 연장되는 제1 본체 가지(123ba)에 제1-1 방향(X1축 방향)으로 연장되는 제1 서브 가지(123bb) 및 제1-2 방향(X2축 방향)으로 연장되는 제2 서브 가지(123bc)를 더 포함할 수 있다. 여기서, 제1 방향(X축 방향)은 제1-1 방향(X1 축 방향) 및 제1-2 방향(X2축 방향)을 포함하고, 제1-1 방향(X1축 방향)은 제1-2 방향(X2축 방향)에 반대 방향이다. 그리고 제2 방향(Y축 방향)은 제2-1 방향(Y1축 방향) 및 제2-2 방향(Y2축 방향)을 포함하고, 제2-1 방향(Y1축 방향)은 제2-2 방향(Y2축 방향)에 반대 방향이다.At this time, the first branch 123b includes a first sub-branch 123bb and a 1-2 branch extending in the 1-1 direction (X1 axis direction) to the first body branch 123ba extending in the second direction. It may further include a second sub-branch 123bc extending in the direction (X2-axis direction). Here, the first direction (X-axis direction) includes the 1-1 direction (X1-axis direction) and the 1-2 direction (X2-axis direction), and the 1-1 direction (X1-axis direction) includes the 1-1 direction (X1-axis direction). It is opposite to direction 2 (X2 axis direction). And the second direction (Y-axis direction) includes the 2-1 direction (Y1-axis direction) and the 2-2 direction (Y2-axis direction), and the 2-1 direction (Y1-axis direction) includes the 2-2 direction. It is opposite to the direction (Y2 axis direction).

또한, 제1 가지부(123b)가 제1 본체 가지(123ba), 제1 서브 가지(123bb) 및 제2 서브 가지(123bc)를 더 포함하더라도, 제1 가지부(123b)의 제1 방향(X축 방향)으로 길이는 제2 방향(Y축 방향)으로 길이보다 작을 수 있다.In addition, even if the first branch 123b further includes a first body branch 123ba, a first sub-branch 123bb, and a second sub-branch 123bc, the first direction of the first branch 123b ( The length in the X-axis direction) may be smaller than the length in the second direction (Y-axis direction).

그리고 제1 서브 가지(123bb)는 일단이 제1 본체 가지(123ba)와 연결될 수 있다. 또한, 제1 서브 가지(123bb)는 복수 개일 수 있다. 즉, 하나의 제1 본체 가지(123a)는 복수 개의 제1 서브 가지(123bb)와 연결될 수 있다. 그리고 복수 개의 제1 서브 가지(123bb)는 제2 방향으로 이격 배치되어 제2 방향으로 중첩될 수 있다.And one end of the first sub branch 123bb may be connected to the first main branch 123ba. Additionally, there may be a plurality of first sub-branches 123bb. That is, one first body branch 123a may be connected to a plurality of first sub branches 123bb. Additionally, the plurality of first sub-branches 123bb may be spaced apart in the second direction and overlap in the second direction.

또한, 제1 서브 가지(123bb)는 복수 개의 제1 본체 가지(123ba) 각각에 연결될 수 있다. 이러한 복수 개의 제1 서브 가지(123bb)는 복수 개의 제1 가지부(123b)에서 제2 방향으로 나란히 배치될 수 있다. 즉, 복수 개의 제1 서브 가지(123bb)는 복수 개의 제1 가지부(123b)에서 제2 방향으로 중첩하게 배치될 수 있다.Additionally, the first sub branch 123bb may be connected to each of the plurality of first body branches 123ba. The plurality of first sub-branches 123bb may be arranged side by side in the second direction on the plurality of first branch portions 123b. That is, the plurality of first sub-branches 123bb may be arranged to overlap in the second direction on the plurality of first branch portions 123b.

그리고 제1 서브 가지(123bb) 상에 제4 홀(172b)이 배치될 수 있다. 이에 따라, 복수 개의 제4 홀(172b)은 하나의 제1 가지부(123b)에서 제2 방향으로 나란히 배치될 수 있다. 즉, 복수 개의 제4 홀(172b)은 하나의 제1 가지부(123b)에서 제2 방향으로 중첩하게 배치될 수 있다. And a fourth hole 172b may be disposed on the first sub branch 123bb. Accordingly, a plurality of fourth holes 172b may be arranged side by side in one first branch 123b in the second direction. That is, the plurality of fourth holes 172b may be arranged to overlap in the second direction in one first branch 123b.

반면, 복수 개의 제4 홀(172b)은 복수 개의 제1 가지부(123b)(제1 서브 가지)에서 제1 방향으로 나란히 배치될 수 있다. 즉, 복수 개의 제4 홀(172b)은 복수 개의 제1 가지부(123b)에서 제1 방향으로 중첩하게 배치될 수 있다. 이러한 구성에 의하여, 제2 도전형 반도체층의 둘레가 커져 광 출력을 상승할 수 있으며, 제4 홀(172b)을 통해 원할한 전류 스프레딩도 제공할 수 있다.On the other hand, the plurality of fourth holes 172b may be arranged side by side in the first direction in the plurality of first branches 123b (first sub-branches). That is, the plurality of fourth holes 172b may be arranged to overlap in the first direction in the plurality of first branches 123b. With this configuration, the circumference of the second conductive semiconductor layer can be increased to increase light output, and smooth current spreading can also be provided through the fourth hole 172b.

마찬가지로, 제2 서브 가지(123bc)는 일단이 제1 본체 가지(123ba)와 연결될 수 있다. 또한, 제2 서브 가지(123bc)는 복수 개일 수 있다. 즉, 하나의 제1 본체 가지(123a)는 복수 개의 제2 서브 가지(123bc)와 연결될 수 있다. 그리고 복수 개의 제2 서브 가지(123bc)는 제2 방향으로 이격 배치되어 제2 방향으로 중첩될 수 있다.Likewise, one end of the second sub branch 123bc may be connected to the first main branch 123ba. Additionally, there may be a plurality of second sub branches 123bc. That is, one first body branch 123a may be connected to a plurality of second sub branches 123bc. Additionally, the plurality of second sub-branches 123bc may be spaced apart in the second direction and overlap in the second direction.

또한, 제2 서브 가지(123bc)는 복수 개의 제1 본체 가지(123ba) 각각에 연결될 수 있다. 이러한 복수 개의 제2 서브 가지(123bc)는 복수 개의 제1 가지부(123b)에서 제2 방향으로 나란히 배치될 수 있다. 즉, 복수 개의 제2 서브 가지(123bc)는 복수 개의 제1 가지부(123b)에서 제2 방향으로 중첩하게 배치될 수 있다.Additionally, the second sub branch 123bc may be connected to each of the plurality of first body branches 123ba. These plurality of second sub-branches 123bc may be arranged side by side in the second direction on the plurality of first branches 123b. That is, the plurality of second sub-branches 123bc may be arranged to overlap in the second direction on the plurality of first branch portions 123b.

그리고 제2 서브 가지(123bc) 상에 제4 홀(172b)이 배치될 수 있다. 이에 따라, 복수 개의 제4 홀(172b)은 하나의 제1 가지부(123b)에서 제2 방향으로 나란히 배치될 수 있다. 즉, 복수 개의 제4 홀(172b)은 하나의 제1 가지부(123b)에서 제2 방향으로 중첩하게 배치될 수 있다. And a fourth hole 172b may be disposed on the second sub branch 123bc. Accordingly, a plurality of fourth holes 172b may be arranged side by side in one first branch 123b in the second direction. That is, the plurality of fourth holes 172b may be arranged to overlap in the second direction in one first branch 123b.

반면, 복수 개의 제4 홀(172b)은 복수 개의 제1 가지부(123b)(제1 서브 가지)에서 제1 방향으로 나란히 배치될 수 있다. 즉, 복수 개의 제4 홀(172b)은 복수 개의 제1 가지부(123b)에서 제1 방향으로 중첩하게 배치될 수 있다. 이러한 구성에 의하여, 제2 도전형 반도체층의 둘레가 커져 광 출력을 상승할 수 있으며, 제4 홀(172b)을 통해 원할한 전류 스프레딩도 제공할 수 있다.On the other hand, the plurality of fourth holes 172b may be arranged side by side in the first direction in the plurality of first branches 123b (first sub-branches). That is, the plurality of fourth holes 172b may be arranged to overlap in the first direction in the plurality of first branches 123b. With this configuration, the circumference of the second conductive semiconductor layer can be increased to increase light output, and smooth current spreading can also be provided through the fourth hole 172b.

이 때, 제4 홀(172b)은 제1 서브 가지(123bb) 상에 배치되는 제4-1 홀(172ba) 및 제4-2 홀(172bb)을 포함할 수 있다. 이 때, 제4-1 홀(172ba) 및 제4-2 홀(172bb)은 이격 배치되며, 제1 방향 및 제2 방향으로 중첩되도록 배치되지 않을 수 있다. At this time, the fourth hole 172b may include a 4-1 hole 172ba and a 4-2 hole 172bb disposed on the first sub branch 123bb. At this time, the 4-1 hole 172ba and the 4-2 hole 172bb are spaced apart and may not be arranged to overlap in the first direction and the second direction.

이러한 구성에 의하여, 제2 도전형 반도체층의 둘레를 증가하면서 제1 오믹전극 또는 제1 전극의 넓이를 증가할 수 있다. 이에 따라, 광 출력을 증가하면서 동작 전압을 낮춰 전기적 특성을 개선할 수 있다.With this configuration, the area of the first ohmic electrode or the first electrode can be increased while increasing the perimeter of the second conductive semiconductor layer. Accordingly, electrical characteristics can be improved by lowering the operating voltage while increasing optical output.

뿐만 아니라, 제2 서브 가지(123bc)와 제1 서브 가지(123bb)는 동일한 제1 본체 가지(123ba)와 연결될 수 있다. 이 때, 제1 서브 가지(123bb)와 제2 서브 가지(123bc)는 제2 방향으로 서로 이격 배치될 수 있다. 예컨대, 제1 서브 가지(123bb)와 제2 서브 가지(123bc)는 제2 방향으로 교차 배치될 수 있다. In addition, the second sub-branch 123bc and the first sub-branch 123bb may be connected to the same first main body branch 123ba. At this time, the first sub branch 123bb and the second sub branch 123bc may be arranged to be spaced apart from each other in the second direction. For example, the first sub-branches 123bb and the second sub-branches 123bc may be arranged to intersect in the second direction.

다시 말해, 또 다른 실시예에 따른 반도체 소자에서 제1 가지부(123b)는 제1 서브 가지(123bb) 및 제2 서브 가지(123bc) 중 적어도 하나를 포함할 수 있다. 예컨대, 제1 가지부(123b)는 제1 서브 가지(123bb)만을 포함할 수도 있고, 제2 서브 가지(123bc)만을 포함할 수도 있다.In other words, in a semiconductor device according to another embodiment, the first branch 123b may include at least one of the first sub-branch 123bb and the second sub-branch 123bc. For example, the first branch 123b may include only the first sub-branch 123bb or only the second sub-branch 123bc.

또한, 제4-1 홀(172ba)은 제1 중심(Ca)을 가질 수 있으며, 하나의 제1 가지부(123b)에서 제1 중심(Ca)은 제2 방향으로 중첩될 수 있다. 여기서, 제4-1 홀(172ba)의 제1 중심(Ca)은 제4-1 홀(172ba)이 원인 경우 원의 중심일 수 있으며, 제4-1 홀(172ba)이 원이 아닌 형상을 갖는 경우 무게중심일 수 있다.Additionally, the 4-1 hole 172ba may have a first center Ca, and the first center Ca may overlap in the second direction in one first branch 123b. Here, the first center (Ca) of the 4-1 hole (172ba) may be the center of a circle if the 4-1 hole (172ba) is a circle, and the 4-1 hole (172ba) may have a shape other than a circle. If it has it, it may be the center of gravity.

또한, 제4-2 홀(172bb)은 제2 중심(Cb)을 가질 수 있으며, 하나의 제1 가지부(123b)에서 제2 중심(Cb)은 제2 방향으로 중첩될 수 있다. 여기서, 제4-1 홀(172ba)의 제2 중심(Ca)은 제4-1 홀(172ba)이 원인 경우 원의 중심일 수 있으며, 제4-1 홀(172ba)이 원이 아닌 형상을 갖는 경우 무게중심일 수 있다.Additionally, the 4-2 hole 172bb may have a second center Cb, and the second center Cb may overlap in one first branch 123b in the second direction. Here, the second center (Ca) of the 4-1 hole (172ba) may be the center of a circle if the 4-1 hole (172ba) is a circle, and the 4-1 hole (172ba) may have a shape other than a circle. If it has it, it may be the center of gravity.

또한, 제1 중심(Ca)과 제2 중심(Cb)은 하나의 제1 가지부(123b)에서 제2 방향으로 중첩되지 않을 수 있다.Additionally, the first center Ca and the second center Cb may not overlap in the second direction in one first branch 123b.

다만, 복수 개의 제1 가지부(123b)에서 제1 중심(Ca)은 서로 제1 방향으로 중첩될 수 있다. 예컨대, 제1 방향으로 이격된 복수 개의 제1 중심(Ca)을 서로 연결한 제1 가상선(V1)은 제1 방향에 평행할 수 있다.However, the first centers Ca of the plurality of first branches 123b may overlap each other in the first direction. For example, the first virtual line V1 connecting the plurality of first centers Ca spaced apart in the first direction may be parallel to the first direction.

또한, 복수 개의 제1 가지부(123b)에서 제2 중심(Cb)은 서로 제1 방향으로 중첩될 수 있다. 예컨대, 제1 방향으로 이격된 복수 개의 제2 중심(Cb)을 서로 연결한 제2 가상선(V2)은 제1 방향에 평행할 수 있다.Additionally, the second centers Cb of the plurality of first branches 123b may overlap each other in the first direction. For example, the second virtual line V2 connecting the plurality of second centers Cb spaced apart in the first direction may be parallel to the first direction.

그리고 제1 가상선(V1)과 제2 가상선(V2)은 서로 평행하며, 제2 방향으로 이격 배치될 수 있다. 이러한 구성에 의하여, 제4-1 홀(172ba) 및 제4-2 홀(172bb)을 통해 정공 주입이 균일하게 이루어질 수 있다. And the first virtual line (V1) and the second virtual line (V2) are parallel to each other and may be spaced apart in the second direction. With this configuration, hole injection can be performed uniformly through the 4-1 hole 172ba and the 4-2 hole 172bb.

또한, 또 다른 실시예에 따른 반도체 소자는 상술한 제4 홀(172b)과 제1 가지부(123b) 이외에 다른 구성(기판, 기판 상에 배치되는 반도체 구조물, 반도체 구조물 상에 배치되는 제1 절연층, 제1 도전형 반도체층 상에 배치되는 제1 오믹전극, 제2 도전형 반도체층 상에 배치되는 제2 오믹전극, 제1 오믹전극 상에 배치되는 제1 전극, 제2 오믹전극 상에 배치되는 제2 전극, 및 제1 전극 및 제2 전극 상에 배치되는 제2 절연층, 제1 전극과 전기적으로 연결되는 제1 패드, 제2 전극과 전기적으로 연결되는 제2 패드)을 더 포함할 수 있다. 또한, 상술한 제4 홀(172b)의 형상과 제1 가지부(123b) 이외의 구성은 상기 기재한 내용이 동일하게 적용될 수 있다.In addition, the semiconductor device according to another embodiment has other configurations (a substrate, a semiconductor structure disposed on the substrate, and a first insulator disposed on the semiconductor structure) in addition to the fourth hole 172b and the first branch 123b described above. layer, a first ohmic electrode disposed on the first conductivity type semiconductor layer, a second ohmic electrode disposed on the second conductivity type semiconductor layer, a first electrode disposed on the first ohmic electrode, and a first ohmic electrode disposed on the second ohmic electrode. It further includes a second electrode disposed, a second insulating layer disposed on the first electrode and the second electrode, a first pad electrically connected to the first electrode, and a second pad electrically connected to the second electrode. can do. In addition, the contents described above may be equally applied to the configuration other than the shape of the above-described fourth hole 172b and the first branch portion 123b.

도 10a 및 도 10b는 식각에 의해 반도체 구조물까지 도시한 평면도 및 단면도이다.Figures 10a and 10b are plan and cross-sectional views showing a semiconductor structure by etching.

도 10a 및 도 10b를 참조하면, 기판(110)상에 버퍼층(111)과 제1 도전형 반도체층(121), 활성층(122), 및 제2 도전형 반도체층(123)을 포함하는 반도체 구조물(120)을 배치할 수 있다. 10A and 10B, a semiconductor structure including a buffer layer 111, a first conductive semiconductor layer 121, an active layer 122, and a second conductive semiconductor layer 123 on a substrate 110. (120) can be placed.

실시 예에 따르면, 상술한 바와 같이 반도체 구조물(120)은 식각에 의해 제1 도전형 반도체층(121)이 노출된 비발광부(M2) 및 비발광부(M2)보다 돌출된 발광부(M1)를 포함할 수 있다. 발광부(M1)는 활성층(122) 및 제2 도전형 반도체층(123)을 포함할 수 있다.According to the embodiment, as described above, the semiconductor structure 120 includes a non-emission portion (M2) in which the first conductive semiconductor layer 121 is exposed by etching and a light emitting portion (M1) protruding from the non-emission portion (M2). It can be included. The light emitting part M1 may include an active layer 122 and a second conductive semiconductor layer 123.

발광부(M1)의 제2 도전형 반도체층(123)은 적정 둘레와 면적의 비를 갖기 위해 제1 방향(X축 방향)으로 연장된 제1 본체부와 제2 방향(Y축 방향)으로 연장된 복수 개의 제1 가지부를 포함할 수 있다. The second conductive semiconductor layer 123 of the light emitting portion (M1) is aligned with the first body portion extending in the first direction (X-axis direction) and the second direction (Y-axis direction) to have an appropriate ratio of perimeter and area. It may include a plurality of extended first branches.

도 11a 및 도 11b는 반도체 구조물 상에 제1 절연층을 형성한 평면도 및 단면도이다.11A and 11B are a plan view and a cross-sectional view of a first insulating layer formed on a semiconductor structure.

도 11a 및 도 11b를 참조하면, 반도체 구조물(120) 상에 제1 절연층(171)을 형성하고 제1 홀(171a)과 제2 홀(171b)을 형성할 수 있다. 제1 절연층(171)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있다.Referring to FIGS. 11A and 11B , a first insulating layer 171 may be formed on the semiconductor structure 120 and a first hole 171a and a second hole 171b may be formed. The first insulating layer 171 may be formed by selecting at least one from the group consisting of SiO 2 , SixOy, Si 3 N 4 , SixNy, SiOxNy, Al 2 O 3 , TiO 2 , AlN, etc.

도 12a 및 도 12b는 제1 오믹전극을 형성한 평면도 및 단면도이고, 도 13a 및 도 13b는 제2 오믹전극을 형성한 평면도 및 단면도이다.FIGS. 12A and 12B are a plan view and a cross-sectional view showing the first ohmic electrode, and FIGS. 13A and 13B are a plan view and a cross-sectional view showing the second ohmic electrode.

도 12a 및 도 12b를 참조하면, 노출된 제1 도전형 반도체층(121)상에 제1 오믹전극(151)을 형성할 수 있다. 제1 오믹전극(151)의 두께는 제1 절연층(171)의 두께보다 두꺼울 수 있다. 이후 도 13a 및 도 13b와 같이, 제2 도전형 반도체층(123) 상에 제2 오믹전극(161)을 형성할 수 있다.Referring to FIGS. 12A and 12B, the first ohmic electrode 151 can be formed on the exposed first conductive semiconductor layer 121. The thickness of the first ohmic electrode 151 may be thicker than the thickness of the first insulating layer 171. Thereafter, as shown in FIGS. 13A and 13B, the second ohmic electrode 161 may be formed on the second conductive semiconductor layer 123.

제1 오믹전극(151)과 제2 오믹전극(161)을 형성하는 방법은 일반 오믹전극을 형성하는 방법이 그대로 적용될 수 있다. 제1 오믹전극(151)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다. 예시적으로, 제1 오믹전극(151)은 복수의 금속층(예: Cr/Al/Ni)을 포함하고 제2 오믹전극(161)은 ITO를 포함할 수 있으나 반드시 이에 한정하지 않는다.The method of forming the first ohmic electrode 151 and the second ohmic electrode 161 can be applied as is to form a general ohmic electrode. The first ohmic electrode 151 is made of indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IAZO), indium gallium zinc oxide (IGZO), and indium gallium (IGTO). tin oxide), aluminum zinc oxide (AZO), antimony tin oxide (ATO), gallium zinc oxide (GZO), IZO Nitride (IZON), Al-Ga ZnO (AGZO), In-Ga ZnO (IGZO), ZnO, IrOx , RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, or Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, It may be formed including at least one of Pt, Au, and Hf, but is not limited to these materials. Illustratively, the first ohmic electrode 151 may include a plurality of metal layers (eg, Cr/Al/Ni), and the second ohmic electrode 161 may include ITO, but are not necessarily limited thereto.

도 14a 및 도 14b는 제1 전극, 제2 전극 및 제2 절연층을 형성한 평면도 및 단면도이다.14A and 14B are a plan view and a cross-sectional view showing the first electrode, the second electrode, and the second insulating layer.

도 14a 및 도 14b를 참조하면, 제1 오믹전극(151) 상에 제1 전극(152)이 배치될 수 있다. 제1 전극(152)은 제1 오믹전극(151)상에 배치될 수 있다. Referring to FIGS. 14A and 14B, the first electrode 152 may be disposed on the first ohmic electrode 151. The first electrode 152 may be disposed on the first ohmic electrode 151.

제2 전극(162)은 제2 오믹전극(161)상에 배치될 수 있다. 제1 전극(152)은 제2 오믹전극(161)의 측면까지 커버할 수 있다.The second electrode 162 may be disposed on the second ohmic electrode 161. The first electrode 152 can cover even the side surface of the second ohmic electrode 161.

제1 전극(152)과 제2 전극(162)은 Ni/Al/Au, 또는 Ni/IrOx/Au, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나 특별히 한정하지 않는다. 다만, 제1 전극(152)과 제2 전극(162)은 외부로 노출되는 최외곽층이 Au를 포함할 수 있다.The first electrode 152 and the second electrode 162 are Ni/Al/Au, or Ni/IrOx/Au, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg , Zn, Pt, Au, and Hf, but is not particularly limited. However, the outermost layer of the first electrode 152 and the second electrode 162 that is exposed to the outside may include Au.

또한, 제2 절연층(172)은 제1 전극(152) 제2 전극(162) 및 제1 절연층(171) 상에 배치될 수 있다. 제2 절연층(172)은 제1 전극(152)을 노출시키는 제3 홀(172a) 및 제2 전극(162)을 노출시키는 제4 홀(162a)을 포함할 수 있다.Additionally, the second insulating layer 172 may be disposed on the first electrode 152, the second electrode 162, and the first insulating layer 171. The second insulating layer 172 may include a third hole 172a exposing the first electrode 152 and a fourth hole 162a exposing the second electrode 162.

도 15a 및 도 15b는 제1 패드 및 제2 패드를 형성한 평면도 및 단면도이다.15A and 15B are a plan view and a cross-sectional view showing the first pad and the second pad.

도 15a 및 도 15b를 참조하면, 제1 패드(153)는 제3 홀(172a)을 통해 제1 전극(152)과 전기적으로 연결될 수 있다. 또한, 제2 패드(163)는 제4 홀(162a)을 통해 제2 전극(162)과 전기적으로 연결될 수 있다.Referring to FIGS. 15A and 15B , the first pad 153 may be electrically connected to the first electrode 152 through the third hole 172a. Additionally, the second pad 163 may be electrically connected to the second electrode 162 through the fourth hole 162a.

반도체 소자는 다양한 종류의 광원 장치에 적용될 수 있다. 예시적으로 광원장치는 살균 장치, 경화 장치, 조명 장치, 및 표시 장치 및 차량용 램프 등을 포함하는 개념일 수 있다. 즉, 반도체 소자는 케이스에 배치되어 광을 제공하는 다양한 전자 디바이스에 적용될 수 있다.Semiconductor devices can be applied to various types of light source devices. For example, the light source device may include a sterilizing device, a curing device, a lighting device, a display device, and a vehicle lamp. In other words, the semiconductor device can be applied to various electronic devices that are placed in a case and provide light.

살균 장치는 실시 예에 따른 반도체 소자를 구비하여 원하는 영역을 살균할수 있다. 살균 장치는 정수기, 에어컨, 냉장고 등의 생활 가전에 적용될 수 있으나 반드시 이에 한정하지 않는다. 즉, 살균 장치는 살균이 필요한 다양한 제품(예: 의료 기기)에 모두 적용될 수 있다.The sterilizing device is equipped with a semiconductor device according to the embodiment and can sterilize a desired area. The sterilizing device may be applied to household appliances such as water purifiers, air conditioners, and refrigerators, but is not necessarily limited thereto. In other words, the sterilization device can be applied to a variety of products that require sterilization (e.g., medical devices).

예시적으로 정수기는 순환하는 물을 살균하기 위해 실시 예에 따른 살균 장치를 구비할 수 있다. 살균 장치는 물이 순환하는 노즐 또는 토출구에 배치되어 자외선을 조사할 수 있다. 이때, 살균 장치는 방수 구조를 포함할 수 있다.Exemplarily, a water purifier may be equipped with a sterilizing device according to an embodiment to sterilize circulating water. The sterilizing device may be placed at a nozzle or outlet through which water circulates and irradiate ultraviolet rays. At this time, the sterilizing device may include a waterproof structure.

경화 장치는 실시 예에 따른 반도체 소자를 구비하여 다양한 종류의 액체를 경화시킬 수 있다. 액체는 자외선이 조사되면 경화되는 다양한 물질을 모두 포함하는 최광의 개념일 수 있다. 예시적으로 경화장치는 다양한 종류의 레진을 경화시킬 수 있다. 또는 경화장치는 매니큐어와 같은 미용 제품을 경화시키는 데 적용될 수도 있다.The curing device is equipped with a semiconductor device according to the embodiment and can cure various types of liquids. Liquid may be the broadest concept that includes all various substances that harden when irradiated with ultraviolet rays. For example, the curing device can cure various types of resin. Alternatively, the curing device may be applied to harden beauty products such as nail polish.

조명 장치는 기판과 실시 예의 반도체 소자를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열부 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 또한, 조명 장치는, 램프, 해드 램프, 또는 가로등 등을 포함할 수 있다. The lighting device may include a light source module including a substrate and the semiconductor device of the embodiment, a heat dissipation unit that dissipates heat from the light source module, and a power supply unit that processes or converts an electrical signal provided from the outside and provides the light source module to the light source module. Additionally, the lighting device may include a lamp, head lamp, or street lamp.

표시 장치는 바텀 커버, 반사판, 발광 모듈, 도광판, 광학 시트, 디스플레이 패널, 화상 신호 출력 회로 및 컬러 필터를 포함할 수 있다. 바텀 커버, 반사판, 발광 모듈, 도광판 및 광학 시트는 백라이트 유닛(Backlight Unit)을 구성할 수 있다.The display device may include a bottom cover, a reflector, a light emitting module, a light guide plate, an optical sheet, a display panel, an image signal output circuit, and a color filter. The bottom cover, reflector, light emitting module, light guide plate, and optical sheet may constitute a backlight unit.

반사판은 바텀 커버 상에 배치되고, 발광 모듈은 광을 방출할 수 있다. 도광판은 반사판의 전방에 배치되어 발광 모듈에서 발산되는 빛을 전방으로 안내하고, 광학 시트는 프리즘 시트 등을 포함하여 이루어져 도광판의 전방에 배치될 수 있다. 디스플레이 패널은 광학 시트 전방에 배치되고, 화상 신호 출력 회로는 디스플레이 패널에 화상 신호를 공급하며, 컬러 필터는 디스플레이 패널의 전방에 배치될 수 있다.The reflector is disposed on the bottom cover, and the light emitting module can emit light. The light guide plate is disposed in front of the reflector and guides the light emitted from the light emitting module to the front, and the optical sheet includes a prism sheet, etc. and may be disposed in front of the light guide plate. A display panel may be disposed in front of the optical sheet, an image signal output circuit may supply an image signal to the display panel, and a color filter may be disposed in front of the display panel.

반도체 소자는 표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있다.When used as a backlight unit of a display device, a semiconductor device can be used as an edge-type backlight unit or a direct-type backlight unit.

반도체 소자는 상술한 발광 다이오드 외에 레이저 다이오드일 수도 있다.The semiconductor device may be a laser diode in addition to the light emitting diode described above.

레이저 다이오드는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. 그리고, p-형의 제1 도전형 반도체와 n-형의 제2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-luminescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 위상에서 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.The laser diode, like the light emitting device, may include a first conductivity type semiconductor layer, an active layer, and a second conductivity type semiconductor layer having the above-described structure. In addition, the electro-luminescence phenomenon, in which light is emitted when a p-type first conductivity type semiconductor and an n-type second conductivity type semiconductor are bonded and an electric current flows, is used, but the directionality of the emitted light is different. There is a difference in phase. In other words, a laser diode can use a phenomenon called stimulated emission and constructive interference to emit light with one specific wavelength (monochromatic beam) with the same phase and in the same direction. Therefore, it can be used in optical communications, medical equipment, and semiconductor processing equipment.

수광 소자로는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광 출력전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시 예는 이에 국한되지 않는다.An example of a light receiving element is a photodetector, which is a type of transducer that detects light and converts the intensity into an electrical signal. Such photodetectors include photocells (silicon, selenium), light output devices (cadmium sulfide, cadmium selenide), photodiodes (e.g., PDs with a peak wavelength in the visible blind spectral region or true blind spectral region), and photovoltaic devices (PDs). Examples include transistors, photomultiplier tubes, photoelectron tubes (vacuum, gas-encapsulated), and IR (Infra-Red) detectors, but embodiments are not limited thereto.

또한, 광검출기와 같은 반도체 소자는 일반적으로 광변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광검출기와, MSM(Metal Semiconductor Metal)형 광검출기 등이 있다. Additionally, semiconductor devices such as photodetectors can generally be manufactured using direct bandgap semiconductors, which have excellent light conversion efficiency. Alternatively, photodetectors have various structures, and the most common structures include a pin-type photodetector using a p-n junction, a Schottky-type photodetector using a Schottky junction, and a MSM (Metal Semiconductor Metal) type photodetector. there is.

포토 다이오드(Photodiode)는 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.A photodiode, like a light emitting device, may include a first conductivity type semiconductor layer, an active layer, and a second conductivity type semiconductor layer of the structure described above, and may have a pn junction or pin structure. The photodiode operates by applying a reverse bias or zero bias, and when light is incident on the photodiode, electrons and holes are created and a current flows. At this time, the size of the current may be approximately proportional to the intensity of light incident on the photodiode.

광전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. A photovoltaic cell, or solar cell, is a type of photodiode that can convert light into electric current. The solar cell, like the light emitting device, may include a first conductivity type semiconductor layer, an active layer, and a second conductivity type semiconductor layer having the above-described structure.

또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.In addition, it can be used as a rectifier in electronic circuits through the rectification characteristics of a general diode using a p-n junction, and can be applied to ultra-high frequency circuits and oscillator circuits.

또한, 상술한 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au, In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다.In addition, the above-described semiconductor device is not necessarily implemented only as a semiconductor and may further include a metal material in some cases. For example, a semiconductor device such as a light receiving device may be implemented using at least one of Ag, Al, Au, In, Ga, N, Zn, Se, P, or As, and may be implemented using a p-type or n-type dopant. It may also be implemented using doped semiconductor materials or intrinsic semiconductor materials.

Claims (7)

기판;
상기 기판 상에 배치되는 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하고, 상기 제2 도전형 반도체층 및 상기 활성층을 관통하는 리세스를 포함하는 반도체 구조물;
상기 제1 도전형 반도체층 상에 배치되는 제1 전극;
상기 제2 도전형 반도체층 상에 배치된 제2 전극;
상기 제1 전극 상에 배치된 제1 패드;
상기 제2 전극 상에 서로 이격 배치된 복수 개의 제2 패드; 및
상기 제1 전극 및 상기 제2 전극 상에 배치되는 절연층;을 포함하고,
제2 도전형 반도체층은,
제1 방향으로 연장되는 제1 본체부; 및
상기 제1 본체부에서 상기 제1 방향에 수직한 제2 방향으로 연장되는 제1 가지부;를 포함하고,
상기 절연층은 상기 제1 가지부 상에 배치되는 제2 홀을 포함하고,
상기 제2 패드는 상기 제2 홀을 통해 상기 제2 전극과 전기적으로 연결되고,
상기 제1 본체부의 상기 제2 방향으로 길이는 상기 제1 가지부의 제1 방향으로 길이보다 크고,
노출된 제1 도전형 반도체층은 상기 제1 방향으로 연장되는 제2 본체부, 및 상기 제2 방향으로 연장되는 제2 가지부를 포함하고,
상기 제2 본체부의 상기 제2 방향으로 길이가 상기 제1 본체부의 상기 제2 방향으로 길이보다 작고,
상기 제2 가지부의 상기 제1 방향으로 길이는 상기 제1 가지부의 상기 제1 방향으로 길이보다 작은 반도체 소자.
Board;
A first conductivity type semiconductor layer disposed on the substrate, a second conductivity type semiconductor layer, and an active layer disposed between the first conductivity type semiconductor layer and the second conductivity type semiconductor layer, and the second conductivity type semiconductor layer. A semiconductor structure including a semiconductor layer and a recess penetrating the active layer;
a first electrode disposed on the first conductive semiconductor layer;
a second electrode disposed on the second conductive semiconductor layer;
a first pad disposed on the first electrode;
a plurality of second pads spaced apart from each other on the second electrode; and
It includes; an insulating layer disposed on the first electrode and the second electrode,
The second conductive semiconductor layer is,
a first body extending in a first direction; and
A first branch extending from the first main body in a second direction perpendicular to the first direction,
The insulating layer includes a second hole disposed on the first branch,
The second pad is electrically connected to the second electrode through the second hole,
The length of the first body portion in the second direction is greater than the length of the first branch portion in the first direction,
The exposed first conductive semiconductor layer includes a second body portion extending in the first direction and a second branch portion extending in the second direction,
The length of the second main body in the second direction is smaller than the length of the first main body in the second direction,
A semiconductor device wherein a length of the second branch in the first direction is smaller than a length of the first branch in the first direction.
제1항에 있어서,
상기 제1 방향은 제1-1 방향; 및 상기 제1-1 방향에 반대 방향인 제1-2 방향을 포함하고,
상기 제1 가지부는 상기 제1-1 방향으로 연장되는 제1 서브 가지 또는 상기 제1-2 방향으로 연장되는 제2 서브 가지;를 더 포함하는 반도체 소자.
According to paragraph 1,
The first direction is a 1-1 direction; and a 1-2 direction opposite to the 1-1 direction,
The first branch further includes a first sub-branch extending in the 1-1 direction or a second sub-branch extending in the 1-2 direction.
제2항에 있어서,
상기 제1 가지부는 복수 개이고,
상기 제1 서브 가지는 복수 개의 제1 가지부에서 제2 방향으로 나란히 배치되는 반도체 소자.
According to paragraph 2,
The first branches are plural,
A semiconductor device wherein the first sub-branches are arranged side by side in a second direction in a plurality of first branch portions.
제2항에 있어서,
상기 제1 가지부는 복수 개이고,
상기 제2 서브 가지는 복수 개의 제1 가지부에서 제2 방향으로 나란히 배치되는 반도체 소자.
According to paragraph 2,
The first branches are plural,
A semiconductor device wherein the second sub-branches are arranged side by side in a second direction in a plurality of first branch portions.
제2항에 있어서,
상기 제1 서브 가지 및 상기 제2 서브 가지는 상기 제2 방향으로 교차 배치되는 반도체 소자.
According to paragraph 2,
A semiconductor device wherein the first sub-branches and the second sub-branches are intersected in the second direction.
제5항에 있어서,
상기 제2 홀은 상기 제1 서브 가지 상에 배치되는 제2-1 홀; 및 상기 제2 서브 가지 상에 배치되는 제2-2 홀을 포함하고,
상기 제2-1 홀은 상기 제2-2 홀과 상기 제2 방향으로 중첩되지 않는 반도체 소자.
According to clause 5,
The second hole is a 2-1 hole disposed on the first sub branch; and a 2-2 hole disposed on the second sub branch,
The semiconductor device wherein the 2-1 hole does not overlap the 2-2 hole in the second direction.
제1항에 있어서,
상기 제2 홀은 상기 제1 방향으로의 길이가 상기 제2 방향으로의 길이보다 보다 작은 반도체 소자.
According to paragraph 1,
The second hole is a semiconductor device whose length in the first direction is smaller than the length in the second direction.
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