KR100834287B1 - Ldmos device and method for manufacturing the same - Google Patents

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Abstract

A lateral double diffused MOSFET and a method for manufacturing the same are provided to lower electric field of an edge of a gate and to increase an operational voltage by enlarging a depletion region with a P layer. A second conductive type lower layer(205) is formed on a first conductive type substrate. A first conductive type epitaxial layer(300) having a first region and a second region is formed on the second conductive type lower layer. A second conductive type first drift region(100) is formed on the first conductive type epitaxial layer. A second conductive type second drift region(200) and a first conductive layer(290) are formed on the first conductive type epitaxial layer of the second region. A first conductive type first body region(120) is formed on the first drift region. A first source region(140) is formed on the first body region. A first conductive type second body region(130) is formed on the second drift region of the second region. A second source region(230) is formed on the second body region.

Description

횡형 디모스소자 및 그 제조방법{LDMOS device and Method for Manufacturing the same} Horizontal type MOS device and its manufacturing method {LDMOS device and Method for Manufacturing the same}

도 1은 본 발명의 제1 실시예에 따른 횡형 디모스소자의 단면도.1 is a cross-sectional view of a horizontal MOS device according to a first embodiment of the present invention.

도 2 내지 도 6은 본 발명의 제1 실시예에 따른 횡형 디모스소자의 제조방법의 공정 단면도.2 to 6 are process cross-sectional views of a method of manufacturing a lateral DMOS device according to a first embodiment of the present invention.

도 7은 본 발명의 제2 실시예에 따른 횡형 디모스소자의 단면도.7 is a cross-sectional view of a lateral DMOS device according to a second embodiment of the present invention.

도 8 내지 도 10은 본 발명의 제2 실시예에 따른 횡형 디모스소자의 제조방법의 공정 단면도.8 to 10 are cross-sectional views of a method of manufacturing a lateral DMOS device according to a second embodiment of the present invention.

본 발명은 횡형 디모스소자(Lateral Double Diffused MOSFET) 및 그 제조방법에 관한 것이다.The present invention relates to a Lateral Double Diffused MOSFET and a method of manufacturing the same.

일반적으로 사용되는 전력 모스 전계효과 트랜지스터(MOS Field Effect Transistor; 이하 "MOSFET"이라 칭함)는 바이폴라(bipolar) 트랜지스터에 비해 높은 입력 임피던스(impedance)를 가지기 때문에 전력이득이 크고 게이트 구동 회로가 매우 간단하며, 또한 유니폴라(unipolar) 소자이기 때문에 소자가 턴-오프 (turn-off)되는 동안 소수 캐리어(carrier)에 의한 축적 또는 재결합에 의해 발생 되는 시간지연이 없는 등의 장점을 가지고 있다. The commonly used power MOS Field Effect Transistors (hereinafter referred to as "MOSFETs") have higher input impedance than bipolar transistors, so they have high power gain and very simple gate drive circuitry. In addition, since it is a unipolar device, there is an advantage that there is no time delay caused by accumulation or recombination by a minority carrier while the device is turned off.

따라서, 스위칭 모드 전력 공급장치(switching mode power supply), 램프 안정화(lamp ballast) 및 모터 구동회로에의 응용이 점차 확산되고 있는 추세에 있다. Therefore, applications in switching mode power supplies, lamp ballasts, and motor drive circuits are on the rise.

이와 같은 전력 MOSFET으로는 통상, 플래너 확산(planar diffusion) 기술을 이용한 DMOSFET(Double Diffused MOSFET) 구조가 널리 사용되고 있으며, 대표적인 LDMOS 트랜지스터이다.As such a power MOSFET, a DMOSFET (Double Diffused MOSFET) structure using a planar diffusion technique is commonly used and is a typical LDMOS transistor.

그런데, 종래기술에 의한 LDMOS는 동작전압(Vop) 대략 30~60V 정도이다.By the way, the LDMOS according to the prior art is approximately 30 ~ 60V operating voltage (Vop).

그러나, 약 85V 이상의 동작전압에 요구되는 소자에 종래기술에 의한 LDMOS 구조로 구현할 경우 게이트 에지(Gate Edge) 부분에 강한 전계가 인가되어 서피스 브레이크다운(Surface Breakdown)이 발생할 가능성이 큰 문제가 있다.However, when the LDMOS structure according to the related art is implemented in a device required for an operating voltage of about 85V or more, a strong electric field is applied to the gate edge part, so that surface breakdown may occur.

또한, 종래기술에 의한 LDMOS 구조에 포화전류를 높이기 위해 게이트 바이어스 전압을 높이는 경우 안정동작영역(SOA:Safe Operating Area) 관점의 내압에 현저히 감소하기 때문에 게이트 바이어스 전압을 높이는 것에는 한계가 있는 문제가 있다.In addition, when the gate bias voltage is increased in order to increase the saturation current in the LDMOS structure according to the prior art, there is a limiting problem in increasing the gate bias voltage because it significantly decreases the breakdown voltage in view of the safety operating area (SOA). have.

본 발명은 게이트 에지부분의 전계를 낮추고 동작전압(Vop)을 기존 보다 높일 수 있는 횡형 디모스소자 및 그 제조방법을 제공하고자 한다.The present invention is to provide a horizontal MOS device and a method of manufacturing the same that can lower the electric field of the gate edge portion and increase the operating voltage (Vop).

또한, 본 발명은 종래기술과 달리 전압대비 Ron을 향상시킬 수 있는 횡형 디모스소자 및 그 제조방법을 제공하고자 한다.In addition, the present invention is to provide a lateral type MOS device and a method of manufacturing the same that can improve Ron versus voltage, unlike the prior art.

상기의 목적을 달성하기 위한 본 발명에 따른 횡형 디모스소자는 제1 도전형 기판상에 형성된 제2 도전형 하부층; 상기 하부층 상에 제1 영역과 제2 영역으로 정의되어 형성된 제1 도전형 에피층; 상기 제1 영역의 에피층에 형성된 제2 도전형 제1 드리프트 영역(drift region); 상기 제2 영역의 에피층에 형성된 제2 도전형 제2 드리프트 영역(drift region) 및 제1 도전형층; 상기 제1 드리프트 영역에 형성된 제1 도전형 제1 바디영역과 상기 제1 바디영역에 형성된 제1 소스영역; 및 제2 영역의 상기 제2 드리프트 영역에 형성된 제1 도전형 제2 바디영역과 상기 제2 바디영역에 형성된 제2 소스영역;을 포함하는 것을 특징으로 한다.Horizontal type MOS device according to the present invention for achieving the above object is a second conductivity type lower layer formed on the first conductivity type substrate; A first conductivity type epi layer defined on the lower layer by being defined as a first region and a second region; A second conductivity type first drift region formed in the epi layer of the first region; A second conductivity type second drift region and a first conductivity type layer formed in the epi layer of the second region; A first conductivity type first body region formed in the first drift region and a first source region formed in the first body region; And a first conductivity type second body region formed in the second drift region of the second region and a second source region formed in the second body region.

또한, 상기의 목적을 달성하기 위한 본 발명에 따른 횡형 디모스소자의 제조방법은 제1 도전형 기판상에 제2 도전형 하부층을 형성하는 단계; 상기 하부층 상에 제1 영역과 제2 영역으로 정의된 제1 도전형 에피층을 형성하는 단계; 상기 제1 영역의 에피층에 제2 도전형 제1 드리프트 영역(drift region)을 형성하는 단계; 상기 제2 영역의 에피층에 제2 도전형 제2 드리프트 영역(drift region)과 제1 도전형층을 형성하는 단계; 상기 제1 드리프트 영역에 제1 도전형 제1 바디영역을 형성하고, 제2 영역의 상기 제2 드리프트 영역에 제1 도전형 제2 바디영역을 형성하는 단계; 및 상기 제1 바디영역에 제1 소스영역을 형성하고, 상기 제2 바디영역에는 제2 소스영역을 형성하는 단계;를 포함하는 것을 특징으로 한다.In addition, a method of manufacturing a lateral DMOS device according to the present invention for achieving the above object comprises the steps of forming a second conductive lower layer on the first conductive substrate; Forming a first conductivity type epi layer on the lower layer, the first conductivity type epi layer being defined as a first region and a second region; Forming a second conductivity type first drift region in the epi layer of the first region; Forming a second conductivity type second drift region and a first conductivity type layer in the epi layer of the second region; Forming a first conductive type first body region in the first drift region, and forming a first conductive type second body region in the second drift region of the second region; And forming a first source region in the first body region and forming a second source region in the second body region.

또한, 상기의 목적을 달성하기 위한 본 발명에 따른 횡형 디모스소자의 제조방법은 제1 도전형 기판상에 제1 영역과 제2 영역으로 정의된 에피층을 형성하는 단계; 상기 에피층의 하측의 제1 영역과 제2 영역의 각각에 상호 분리된 제2 도전형 하부층을 형성하는 단계; 상기 에피층의 상측으로부터 상기 분리된 하부층 상에 각각 별도로 연결되도록 제2 도전형 고농도 이온주입영역을 형성하는 단계; 상기 제1 영역의 에피층에 제2 도전형 제1 드리프트 영역(drift region)을 형성하는 단계; 상기 제2 영역의 에피층에 제2 도전형 제2 드리프트 영역(drift region) 및 제1 도전형층을 형성하는 단계; 상기 제1 드리프트 영역에 제1 도전형 제1 바디영역을 형성하고, 제2 영역의 상기 제2 드리프트 영역에 제1 도전형 제2 바디영역을 형성하는 단계; 및 상기 제1 바디영역에 제1 소스영역을 형성하고, 상기 제2 바디영역에는 제2 소스영역을 형성하는 단계;를 포함하는 것을 특징으로 한다.In addition, a method of manufacturing a lateral DMOS device according to the present invention for achieving the above object comprises the steps of forming an epitaxial layer defined as a first region and a second region on a first conductivity type substrate; Forming a second conductive lower layer separated from each other in the first region and the second region below the epi layer; Forming a second conductivity-type high concentration ion implantation region so as to be separately connected on the separated lower layer from an upper side of the epi layer; Forming a second conductivity type first drift region in the epi layer of the first region; Forming a second conductivity type second drift region and a first conductivity type layer in the epi layer of the second region; Forming a first conductive type first body region in the first drift region, and forming a first conductive type second body region in the second drift region of the second region; And forming a first source region in the first body region and forming a second source region in the second body region.

이와 같은 본 발명에 의하면 플로팅되어 있는 P층(P layer)에 의해 공핍영역이 확장하므로 게이트 에지부분의 전계를 낮추고 동작전압(Vop)을 기존 보다 높일 수 있는 장점이 있다.According to the present invention, since the depletion region is extended by the floating P layer, there is an advantage of lowering the electric field of the gate edge portion and increasing the operating voltage Vop.

이하, 본 발명의 실시예에 따른 횡형 디모스소자 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, a horizontal type DMOS device and a method of manufacturing the same according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

본 발명에 따른 실시 예의 설명에 있어서, 각 층의 "상/위(on/over)"에 형성되는 것으로 기재되는 경우에 있어, 상/위(On/Over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.In the description of the embodiment according to the present invention, when described as being formed on an "on / over" of each layer, the on / over is directly or differently from another layer. It includes all that are formed through (indirectly).

도 1은 본 발명의 제1 실시예에 따른 횡형 디모스소자의 단면도이다.1 is a cross-sectional view of a lateral DMOS device according to a first embodiment of the present invention.

본 발명의 제1 실시예에 따른 횡형 디모스소자는 제1 도전형 기판(미도시)상에 형성된 제2 도전형 하부층(205); 상기 하부층(205) 상에 제1 영역과 제2 영역으 로 정의되어 형성된 제1 도전형 에피층(300); 상기 제1 영역의 에피층에 형성된 제2 도전형 제1 드리프트 영역(drift region)(100); 상기 제2 영역의 에피층에 형성된 제2 도전형 제2 드리프트 영역(drift region)(200) 및 제1 도전형층(290); 상기 제1 드리프트 영역에 형성된 제1 도전형 제1 바디영역(120)과 상기 제1 바디영역에 형성된 제1 소스영역(140); 및 제2 영역의 상기 제2 드리프트 영역에 형성된 제1 도전형 제2 바디영역(130)과 상기 제2 바디영역에 형성된 제2 소스영역(230);을 포함할 수 있다.According to a first embodiment of the present invention, a lateral type DMOS device includes: a second conductivity type lower layer 205 formed on a first conductivity type substrate (not shown); A first conductive epitaxial layer 300 defined on the lower layer 205 as a first region and a second region; A second conductivity type first drift region 100 formed in the epi layer of the first region; A second conductivity type second drift region 200 and a first conductivity type layer 290 formed in the epi layer of the second region; A first conductivity type first body region 120 formed in the first drift region and a first source region 140 formed in the first body region; And a first conductivity type second body region 130 formed in the second drift region of the second region and a second source region 230 formed in the second body region.

도 2 내지 도 6은 본 발명의 제1 실시예에 따른 횡형 디모스소자의 제조방법의 공정 단면도이다. 아래의 실시예는 설명의 용이함을 위하여 N형의 LDMOS 트랜지스터에 한정하여 설명하였으나 반대 도전형, 즉 P형의 LDMOS 트랜지스터에 대해서도 본 발명이 적용될 수 있다.2 to 6 are cross-sectional views illustrating a method of manufacturing a lateral DMOS device according to a first embodiment of the present invention. The following embodiments have been described with limited to N-type LDMOS transistors for ease of description, but the present invention can also be applied to the opposite-conductive type, that is, P-type LDMOS transistors.

우선, 도 2와 같이 비저항이 높은 제1 도전형(P형) 기판(미도시)상에 제2 도전형 하부층(205)을 형성한다. 상기 하부층(205)은 N형으로 형성할 수 있다(N-type bottom layer).First, as shown in FIG. 2, a second conductivity type lower layer 205 is formed on a first conductivity type (P type) substrate (not shown) having a high specific resistance. The bottom layer 205 may be formed in an N-type (N-type bottom layer).

그 후, 상기 하부층(205) 상에 제1 영역과 제2 영역으로 정의된 제1 도전형 에피층(300)을 형성한다. 상기 에피층(300)은 P형 에피층으로 형성될 수 있다. 상기 제1 영역은 저전압 LDMOS 영역이며, 상기 제2 영역은 고전압 LDMOS 영역일 수 있다.Thereafter, a first conductive epitaxial layer 300 defined as a first region and a second region is formed on the lower layer 205. The epi layer 300 may be formed of a P-type epi layer. The first region may be a low voltage LDMOS region, and the second region may be a high voltage LDMOS region.

이때, 상기 에피층(300)의 표면상에는 열산화막을 성장시켜 패드산화막(미도시)을 형성할 수 있다.At this time, a thermal oxide film may be grown on the surface of the epi layer 300 to form a pad oxide film (not shown).

다음으로, 도 3과 같이 상기 제1 영역의 에피층(300)에 제2 도전형 제1 드리프트 영역(drift region)(100)을 형성한다. 상기 제1 드리프트 영역(100)은 N형 드리프트 영역으로 형성할 수 있다.Next, as shown in FIG. 3, a second conductivity type first drift region 100 is formed in the epi layer 300 of the first region. The first drift region 100 may be formed as an N-type drift region.

상기 제1 드리프트 영역(100)은 사진공정을 이용하여 제1 드리프트 영역(100)이 형성될 영역을 한정한 다음, 상기 한정된 영역에 N형 불순물을 고농도로 이온주입한 후 소정의 열처리를 통해 상기 불순물을 확산시켜 N형 제1 드리프트 영역(100)을 형성할 수 있다.The first drift region 100 defines a region in which the first drift region 100 is to be formed by using a photo process, and then implants N-type impurities at a high concentration into the limited region, and then performs a predetermined heat treatment. The n-type first drift region 100 may be formed by diffusing impurities.

상기 제1 드리프트 영역(100)은 인(P:phosphorus)이 약 3E12~4E12/cm2의 농도, 약 800~1000 KeV의 파워로 고에너지(MEV) 이온주입될 수 있다. 이후, 약 1100~1200℃의 온도 및 질소 또는 산소 분위기에서 약 300~400분 동안 열처리하여 확산시킴으로써 형성될 수 있다.In the first drift region 100, phosphorus (P: phosphorus) may be implanted with high energy (MEV) ions at a concentration of about 3E12 to 4E12 / cm 2 and a power of about 800 to 1000 KeV. Thereafter, it may be formed by heat treatment by diffusion for about 300 to 400 minutes at a temperature of about 1100 ~ 1200 ℃ and nitrogen or oxygen atmosphere.

예를 들어, 상기 제1 드리프트 영역(100)은 인(P:phosphorus)이 약 3.6E12/cm2의 농도, 약 900 KeV의 파워로 고에너지(MEV) 이온주입될 수 있다. 이후, 약 1150℃의 온도 및 질소 또는 산소 분위기에서 약 350분 동안 열처리하여 확산시킴으로써 형성될 수 있다.For example, the first drift region 100 may have high energy (MEV) ions implanted with phosphorus (P) at a concentration of about 3.6E12 / cm 2 and a power of about 900 KeV. Then, it may be formed by heat treatment by diffusion for about 350 minutes at a temperature of about 1150 ℃ and nitrogen or oxygen atmosphere.

다음으로, 도 4 및 도 5와 같이 상기 제2 영역의 에피층(300)에 제2 도전형 제2 드리프트 영역(drift region)(200) 및 제1 도전형층(290)을 형성한다. 상기 제2 드리프트 영역(200)은 N형 드리프트 영역, 상기 제1 도전형층(290)은 P형 층으로 형성할 수 있다.Next, as shown in FIGS. 4 and 5, the second conductive second drift region 200 and the first conductive type layer 290 are formed in the epi layer 300 of the second region. The second drift region 200 may be an N-type drift region, and the first conductivity type layer 290 may be a P-type layer.

본 발명의 제1 실시예는 상기 제1 도전형층(290)에 의해, 예를 들어 P형층(P-layer)에 의해 제2 도전형 제2 드리프트 영역(drift region)(200)이 더블(double) RESURF(reduced surface field) 가 가능하도록 하여 BVdss를 100V이상 되도록 할 수 있는 효과가 있다.According to the first embodiment of the present invention, the second conductive second drift region 200 is doubled by the first conductive type layer 290, for example, by a P-layer. ) It is possible to make BVdss more than 100V by enabling RESURF (reduced surface field).

또한, 본 발명은 상기 제1 도전형층(290)에 의해, 예를 들어 P형층(P-layer)에 의해 상기 제2 도전형 제2 드리프트 영역(drift region)(200)의 공핍 영역이 확장 하도록 하여 게이트 에지(Gate Edge) 부분 전계를 줄일 수 있는 효과가 있다.In addition, the present invention is such that the depletion region of the second conductivity type second drift region 200 is extended by the first conductivity type layer 290, for example, a P type layer. Therefore, there is an effect to reduce the gate edge partial electric field.

상기 제2 드리프트 영역(200)은 제2 영역의 에피층(300)에 고농도의 인(P:phosphorus)을 이온주입하고 확산하여 형성할 수 있다. The second drift region 200 may be formed by ion implanting and diffusing phosphorus (P: phosphorus) having a high concentration into the epitaxial layer 300 of the second region.

또한. 상기 제1 도전형층(290)은 제2 영역의 에피층(300)에 보론(B)을 이온주입하고 확산하여 형성할 수 있다.Also. The first conductivity type layer 290 may be formed by ion implanting and diffusing boron B into the epitaxial layer 300 of the second region.

이때, 상기 제2 드리프트 영역(200) 및 제1 도전형층(290)을 형성하기 위한 이온주입 및 열처리는 순차적으로, 또는 동시에 진행될 수 있다.In this case, ion implantation and heat treatment for forming the second drift region 200 and the first conductivity type layer 290 may be performed sequentially or simultaneously.

예를들어, 상기 제2 드리프트 영역(200)을 먼저 형성하고 그 후 제1 도전형층(290)을 형성하거나, 제1 도전형층(290)을 먼저 형성하고 그 후 제2 드리프트 영역(200)을 형성하거나 또는 제2 드리프트 영역(200)과 제1 도전형층(290)을 동시에 형성할 수도 있다.For example, the second drift region 200 is formed first and then the first conductive type layer 290 is formed, or the first conductive type layer 290 is formed first, and then the second drift region 200 is formed. Alternatively, the second drift region 200 and the first conductivity type layer 290 may be simultaneously formed.

예를 들어, 상기 제2 드리프트 영역(200)에는 인(P:phosphorus)을, 상기 제1 도전형층(290)에는 보론(B)을 각각 약 3E12~4E12/cm2의 농도, 약 800~1000 KeV의 파워로 고에너지(MEV) 이온주입하고, 이후 약 1100~1200℃의 온도 및 질소 또는 산소 분위기에서 약 60~80분 동안 열처리하여 확산시킴으로써 형성될 수 있다.For example, phosphorus (P: phosphorus) in the second drift region 200 and boron (B) in the first conductivity type layer 290 are about 3E12 to 4E12 / cm 2 , respectively, about 800 to 1000. It can be formed by implanting high energy (MEV) ions with the power of KeV and then heat treatment for about 60 to 80 minutes at a temperature of about 1100 ~ 1200 ℃ and nitrogen or oxygen atmosphere.

이때, 상기 제2 드리프트 영역(200) 및 제1 도전형층(290)을 형성하기 위한 열처리는 약 1100~1200℃의 온도 및 질소 또는 산소 분위기에서 약 60~80분 동안 열처리함으로써 상기 제1 영역의 제2 도전형 제1 드리프트 영역(100)의 도핑 농도에 영향이 없도록 할 수 있다.At this time, the heat treatment for forming the second drift region 200 and the first conductive type layer 290 is performed by heat treatment for about 60 to 80 minutes at a temperature of about 1100 ~ 1200 ℃ and nitrogen or oxygen atmosphere of the first region The doping concentration of the second conductivity type first drift region 100 may not be affected.

다음으로, 도 6과 같이 제1 영역의 상기 제1 드리프트 영역(100)에는 제1 도전형 제1 바디영역(120)이 형성되고, 제2 영역의 상기 제2 드리프트 영역(200)에는 제1 도전형 제2 바디영역(220)이 형성된다.Next, as illustrated in FIG. 6, a first conductive first body region 120 is formed in the first drift region 100 of the first region, and a first region is formed in the second drift region 200 of the second region. The conductive second body region 220 is formed.

다음으로, 상기 제1 바디영역(120)에는 제1 소스영역(140)이, 상기 제2 바디영역(220)에는 제2 소스영역(240)이 형성된다. 이때, 상기 제1 소스영역(140) 및 제2 소스영역(240)은 각각 N형 불순물이 고농도로 도핑된 N 소스(미도시)와 P형 불순물이 고농도로 도핑된 P 소스(미도시)를 포함할 수 있다.Next, a first source region 140 is formed in the first body region 120, and a second source region 240 is formed in the second body region 220. In this case, the first source region 140 and the second source region 240 each represent an N source (not shown) that is heavily doped with N-type impurities and a P source (not shown) that is heavily doped with P-type impurities. It may include.

또한, 드레인이 형성될 영역의 제1 영역에 제1 N형 웰(130)을, 제2 영역에 제2 N형 웰(230)을 형성할 수 있다. 상기 제1 N형 웰(130) 및 제2 N형 웰(230)에 고농도 N형 이온을 주입하여 드레인 영역을 형성할 수 있다.In addition, the first N-type well 130 may be formed in the first region of the region where the drain is to be formed, and the second N-type well 230 may be formed in the second region. High concentration N-type ions may be implanted into the first N-type well 130 and the second N-type well 230 to form a drain region.

다음으로, 상기 패드산화막(미도시) 위에 산화막을 증착하거나 열산화막을 성장시켜 약 5,000~7,000Å 정도 두께의 절연막을 형성한 다음, 상기 절연막을 패 터닝하여 절연막 패턴(110)을 형성한다. 상기 절연막 패턴(110)은 도 1과 같이 제1 소스영역(140)과 제2 소스영역(240) 사이에 이격되어 4개로 형성될 수 있으나 이에 한정되는 것은 아니다.Next, an oxide film is deposited on the pad oxide film (not shown) or a thermal oxide film is grown to form an insulating film having a thickness of about 5,000 to 7,000 Å. Then, the insulating film is patterned to form an insulating film pattern 110. As illustrated in FIG. 1, four insulating layer patterns 110 may be formed to be spaced apart from the first source region 140 and the second source region 240.

다음으로, 상기 절연막 패턴(110)이 형성된 상기 기판 상에 약 3,000~5000Å 정도 두께의 폴리실리콘막을 형성한 후 포클(POCl3)을 이용하여 상기 폴리실리콘막을 도우프시킨다. 이어서, 도우프된 상기 폴리실리콘막을 패터닝하여 제1 게이트전극(170) 및 제2 게이트전극(270)을 형성한다. Next, after forming the polysilicon film having a thickness of about 3,000 ~ 5000Å on the substrate on which the insulating film pattern 110 is formed, the polysilicon film is doped by using POCl 3 . Subsequently, the doped polysilicon layer is patterned to form a first gate electrode 170 and a second gate electrode 270.

이때, 게이트절연막(160)은 별도로 형성하여 패터닝하거나 상기 패드 산화막을 이용할 수도 있다.In this case, the gate insulating layer 160 may be formed and patterned separately, or the pad oxide layer may be used.

이후, 상기 제1 게이트전극(170) 및 제2 게이트전극(270)에 각각 제1 스페이서(180) 및 제2 스페이서(290)을 형성할 수 있다. 그 후, 상기 결과물의 전면에 산화막(미도시)을 침적하여 층간절연막(미도시)을 형성할 수 있다.Thereafter, a first spacer 180 and a second spacer 290 may be formed on the first gate electrode 170 and the second gate electrode 270, respectively. Thereafter, an oxide film (not shown) may be deposited on the entire surface of the resultant to form an interlayer insulating film (not shown).

그 다음으로, 통상의 사진식각 공정으로 상기 층간절연막을 부분적으로 식각하여 소오스, 드레인, 및 게이트의 일부를 노출시키는 콘택홀을 형성한다. 다음에, 결과물의 전면에 금속막을 증착한 다음, 이 금속막을 패터닝함으로써 소오스전극(S), 드레인전극(D) 및 게이트전극(G)을 형성할 수 있다.Next, the interlayer insulating layer is partially etched by a conventional photolithography process to form contact holes exposing portions of the source, drain, and gate. Next, a metal film is deposited on the entire surface of the resultant, and then the metal film is patterned to form the source electrode S, the drain electrode D, and the gate electrode G. FIG.

본 발명의 제1 실시예에 따른 횡형 디모스소자 및 그 제조방법에 의하면 플로팅되어 있는 P층(P layer)에 의해 공핍영역이 확장하므로 게이트 에지부분의 전계를 낮추고 동작전압(Vop)을 기존 보다 높일 수 있는 효과가 있다.According to the lateral DMOS device and the method of manufacturing the same according to the first embodiment of the present invention, since the depletion region is extended by the floating P layer, the electric field at the gate edge is lowered and the operating voltage Vop is more than that of the conventional method. It can increase the effect.

또한, 본 발명에 의하면 종래기술과 달리 드리프트 영역의 농도가 높으므로 전압대비 Ron을 향상시킬 수 있는 효과가 있다.In addition, according to the present invention, since the concentration of the drift region is high, unlike the prior art, there is an effect of improving Ron versus voltage.

(제2 실시예)(2nd Example)

도 7은 본 발명의 제2 실시예에 따른 횡형 디모스소자의 단면도이다.7 is a cross-sectional view of a lateral DMOS device according to a second embodiment of the present invention.

본 발명의 제2 실시예에 따른 횡형 디모스소자는 제1 영역과 제2 영역으로 정의되어 형성된 제1 도전형 기판(미도시); 상기 기판상에 형성된 제1 도전형 에피층; 상기 제1 영역과 제2 영역의 에피층에 각각 상호분리되어 형성되는 제2 도전형 하부층; 상기 에피층의 상측으로부터 상기 분리된 하부층 상에 각각 별도로 연결되도록 형성된 제2 도전형 고농도 이온주입영역; 상기 제1 영역의 에피층에 형성된 제2 도전형 제1 드리프트 영역(drift region)(100); 상기 제2 영역의 에피층에 형성된 제2 도전형 제2 드리프트 영역(drift region)(200) 및 제1 도전형층(290); 상기 제1 드리프트 영역에 형성된 제1 도전형 제1 바디영역(120)과 상기 제1 바디영역에 형성된 제1 소스영역(140); 및 제2 영역의 상기 제2 드리프트 영역에 형성된 제1 도전형 제2 바디영역(130)과 상기 제2 바디영역에 형성된 제2 소스영역(230);을 포함할 수 있다.According to a second embodiment of the present invention, there is provided a lateral type DMOS device comprising: a first conductive type substrate (not shown) defined and defined by a first region and a second region; A first conductivity type epi layer formed on the substrate; A second conductive lower layer formed on the epi layer of the first region and the second region, respectively; A second conductivity type high ion implantation region formed to be separately connected to the lower layer separated from the upper side of the epi layer; A second conductivity type first drift region 100 formed in the epi layer of the first region; A second conductivity type second drift region 200 and a first conductivity type layer 290 formed in the epi layer of the second region; A first conductivity type first body region 120 formed in the first drift region and a first source region 140 formed in the first body region; And a first conductivity type second body region 130 formed in the second drift region of the second region and a second source region 230 formed in the second body region.

도 8 내지 도 10은 본 발명의 제2 실시예에 따른 횡형 디모스소자의 제조방법의 공정 단면도이다. 아래의 실시예는 설명의 용이함을 위하여 N형의 LDMOS 트랜지스터에 한정하여 설명하였으나 반대 도전형, 즉 P형의 LDMOS 트랜지스터에 대해서도 본 발명이 적용될 수 있다.8 to 10 are cross-sectional views illustrating a method of manufacturing a lateral DMOS device according to a second embodiment of the present invention. The following embodiments have been described with limited to N-type LDMOS transistors for ease of description, but the present invention can also be applied to the opposite-conductive type, that is, P-type LDMOS transistors.

우선, 도 8과 같이 비저항이 높은 제1 도전형(P형) 기판(미도시)상에 제1 영역과 제2 영역으로 정의된 에피층(300)을 형성한다. 상기 제1 영역은 저전압 LDMOS 영역이며, 상기 제2 영역은 고전압 LDMOS 영역일 수 있다.First, an epitaxial layer 300 defined as a first region and a second region is formed on a first conductive type (P-type) substrate (not shown) having a high specific resistance as shown in FIG. 8. The first region may be a low voltage LDMOS region, and the second region may be a high voltage LDMOS region.

다음으로, 상기 에피층(300)의 하측에 제2 도전형 하부층(205)을 형성한다. 상기 하부층(205)은 N형으로 형성할 수 있다(N-type bottom layer). 또한, 상기 제2 도전형 하부층(205)은 제1 영역과 제2 영역으로 분리되어 형성될 수 있다.Next, a second conductivity type lower layer 205 is formed below the epi layer 300. The bottom layer 205 may be formed in an N-type (N-type bottom layer). In addition, the second conductivity type lower layer 205 may be formed by being separated into a first region and a second region.

그 후, 상기 에피층(300)의 상측으로부터 상기 분리된 하부층(205) 상에 각각 별도로 전기적으로 연결되도록 제2 도전형 고농도 이온주입영역(207)이 형성될 수 있다.Thereafter, a second conductivity type high concentration ion implantation region 207 may be formed on the lower layer 205 separated from the upper side of the epi layer 300 so as to be electrically connected to each other separately.

이때, 상기 에피층(300)의 표면상에는 열산화막을 성장시켜 패드산화막(미도시)을 형성할 수 있다.At this time, a thermal oxide film may be grown on the surface of the epi layer 300 to form a pad oxide film (not shown).

다음으로, 도 9와 같이 상기 제1 영역의 에피층(300)에 제2 도전형 제1 드리프트 영역(drift region)(100)을 형성한다. 상기 제1 드리프트 영역(100)은 N형 드리프트 영역으로 형성할 수 있다.Next, as shown in FIG. 9, a second conductivity type first drift region 100 is formed in the epi layer 300 of the first region. The first drift region 100 may be formed as an N-type drift region.

상기 제1 드리프트 영역(100)은 사진공정을 이용하여 제1 드리프트 영역(100)이 형성될 영역을 한정한 다음, 상기 한정된 영역에 N형 불순물을 고농도로 이온주입한 후 소정의 열처리를 통해 상기 불순물을 확산시켜 N형 제1 드리프트 영역(100)을 형성할 수 있다.The first drift region 100 defines a region in which the first drift region 100 is to be formed by using a photo process, and then implants N-type impurities at a high concentration into the limited region, and then performs a predetermined heat treatment. The n-type first drift region 100 may be formed by diffusing impurities.

상기 제1 드리프트 영역(100)은 인(P:phosphorus)이 약 3E12~4E12/cm2의 농도, 약 800~1000 KeV의 파워로 고에너지(MEV) 이온주입될 수 있다. 이후, 약 1100~1200℃의 온도 및 질소 또는 산소 분위기에서 약 300~400분 동안 열처리하여 확산시킴으로써 형성될 수 있다.In the first drift region 100, phosphorus (P: phosphorus) may be implanted with high energy (MEV) ions at a concentration of about 3E12 to 4E12 / cm 2 and a power of about 800 to 1000 KeV. Thereafter, it may be formed by heat treatment by diffusion for about 300 to 400 minutes at a temperature of about 1100 ~ 1200 ℃ and nitrogen or oxygen atmosphere.

예를 들어, 상기 제1 드리프트 영역(100)은 인(P:phosphorus)이 약 3.6E12/cm2의 농도, 약 900 KeV의 파워로 고에너지(MEV) 이온주입될 수 있다. 이후, 약 1150℃의 온도 및 질소 또는 산소 분위기에서 약 350분 동안 열처리하여 확산시킴으로써 형성될 수 있다.For example, the first drift region 100 may have high energy (MEV) ions implanted with phosphorus (P) at a concentration of about 3.6E12 / cm 2 and a power of about 900 KeV. Then, it may be formed by heat treatment by diffusion for about 350 minutes at a temperature of about 1150 ℃ and nitrogen or oxygen atmosphere.

다음으로, 도 10과 같이 상기 제2 영역의 에피층(300)에 제2 도전형 제2 드리프트 영역(drift region)(200) 및 제1 도전형층(290)을 형성한다. 상기 제2 드리프트 영역(200)은 N형 드리프트 영역, 상기 제1 도전형층(290)은 P형 층으로 형성할 수 있다.Next, as shown in FIG. 10, a second conductivity type second drift region 200 and a first conductivity type layer 290 are formed in the epi layer 300 of the second region. The second drift region 200 may be an N-type drift region, and the first conductivity type layer 290 may be a P-type layer.

본 발명의 제2 실시예는 상기 제1 도전형층(290)에 의해, 예를 들어 P형층(P-layer)에 의해 제2 도전형 제2 드리프트 영역(drift region)(200)이 더블(double) RESURF(reduced surface field) 가 가능하도록 하여 BVdss를 100V이상 되도록 할 수 있는 효과가 있다.According to the second embodiment of the present invention, the second conductivity type second drift region 200 is doubled by the first conductivity type layer 290, for example, by a P type layer. ) It is possible to make BVdss more than 100V by enabling RESURF (reduced surface field).

또한, 본 발명은 상기 제1 도전형층(290)에 의해, 예를 들어 P형층(P-layer)에 의해 상기 제2 도전형 제2 드리프트 영역(drift region)(200)의 공핍 영역이 확장 하도록 하여 게이트 에지(Gate Edge) 부분 전계를 줄일 수 있는 효과가 있다..In addition, the present invention is such that the depletion region of the second conductivity type second drift region 200 is extended by the first conductivity type layer 290, for example, a P type layer. Therefore, it is possible to reduce the gate edge partial electric field.

상기 제2 드리프트 영역(200)은 제2 영역의 에피층(300)에 고농도의 인(P:phosphorus)을 이온주입하고 확산하여 형성할 수 있다. The second drift region 200 may be formed by ion implanting and diffusing phosphorus (P: phosphorus) having a high concentration into the epitaxial layer 300 of the second region.

또한. 상기 제1 도전형층(290)은 제2 영역의 에피층(300)에 보론(B)을 이온주입하고 확산하여 형성할 수 있다.Also. The first conductivity type layer 290 may be formed by ion implanting and diffusing boron B into the epitaxial layer 300 of the second region.

이때, 상기 제2 드리프트 영역(200) 및 제1 도전형층(290)을 형성하기 위한 이온주입 및 열처리는 순차적으로, 또는 동시에 진행될 수 있다.In this case, ion implantation and heat treatment for forming the second drift region 200 and the first conductivity type layer 290 may be performed sequentially or simultaneously.

예를들어, 상기 제2 드리프트 영역(200)을 먼저 형성하고 그 후 제1 도전형층(290)을 형성하거나, 제1 도전형층(290)을 먼저 형성하고 그 후 제2 드리프트 영역(200)을 형성하거나 또는 제2 드리프트 영역(200)과 제1 도전형층(290)을 동시에 형성할 수도 있다.For example, the second drift region 200 is formed first and then the first conductive type layer 290 is formed, or the first conductive type layer 290 is formed first, and then the second drift region 200 is formed. Alternatively, the second drift region 200 and the first conductivity type layer 290 may be simultaneously formed.

예를 들어, 상기 제2 드리프트 영역(200)에는 인(P:phosphorus)을, 상기 제1 도전형층(290)에는 보론(B)을 각각 약 3E12~4E12/cm2의 농도, 약 800~1000 KeV의 파워로 고에너지(MEV) 이온주입하고, 이후 약 1100~1200℃의 온도 및 질소 또는 산소 분위기에서 약 60~80분 동안 열처리하여 확산시킴으로써 형성될 수 있다.For example, phosphorus (P: phosphorus) in the second drift region 200 and boron (B) in the first conductivity type layer 290 are about 3E12 to 4E12 / cm 2 , respectively, about 800 to 1000. It can be formed by implanting high energy (MEV) ions with the power of KeV and then heat treatment for about 60 to 80 minutes at a temperature of about 1100 ~ 1200 ℃ and nitrogen or oxygen atmosphere.

이때, 상기 제2 드리프트 영역(200) 및 제1 도전형층(290)을 형성하기 위한 열처리는 약 1100~1200℃의 온도 및 질소 또는 산소 분위기에서 약 60~80분 동안 열처리함으로써 상기 제1 영역의 제2 도전형 제1 드리프트 영역(100)의 도핑 농도에 영향이 없도록 할 수 있다.At this time, the heat treatment for forming the second drift region 200 and the first conductive type layer 290 is performed by heat treatment for about 60 to 80 minutes at a temperature of about 1100 ~ 1200 ℃ and nitrogen or oxygen atmosphere of the first region The doping concentration of the second conductivity type first drift region 100 may not be affected.

다음으로, 제1 영역의 상기 제1 드리프트 영역(100)에는 제1 도전형 제1 바디영역(120)이 형성되고, 제2 영역의 상기 제2 드리프트 영역(200)에는 제1 도전형 제2 바디영역(220)이 형성된다.Next, a first conductivity type first body region 120 is formed in the first drift region 100 of the first region, and a first conductivity type second is formed in the second drift region 200 of the second region. Body region 220 is formed.

다음으로, 상기 제1 바디영역(120)에는 제1 소스영역(140)이, 상기 제2 바디영역(220)에는 제2 소스영역(240)이 형성된다. 이때, 상기 제1 소스영역(140) 및 제2 소스영역(240)은 각각 N형 불순물이 고농도로 도핑된 N 소스(미도시)와 P형 불순물이 고농도로 도핑된 P 소스(미도시)를 포함할 수 있다.Next, a first source region 140 is formed in the first body region 120, and a second source region 240 is formed in the second body region 220. In this case, the first source region 140 and the second source region 240 each represent an N source (not shown) that is heavily doped with N-type impurities and a P source (not shown) that is heavily doped with P-type impurities. It may include.

또한, 드레인이 형성될 영역의 제1 영역에 제1 N형 웰(130)을, 제2 영역에 제2 N형 웰(230)을 형성할 수 있다. 상기 제1 N형 웰(130) 및 제2 N형 웰(230)에 고농도 N형 이온을 주입하여 드레인 영역을 형성할 수 있다.In addition, the first N-type well 130 may be formed in the first region of the region where the drain is to be formed, and the second N-type well 230 may be formed in the second region. High concentration N-type ions may be implanted into the first N-type well 130 and the second N-type well 230 to form a drain region.

다음으로, 상기 패드산화막(미도시) 위에 산화막을 증착하거나 열산화막을 성장시켜 약 5,000~7,000Å 정도 두께의 절연막을 형성한 다음, 상기 절연막을 패터닝하여 절연막 패턴(110)을 형성한다. 상기 절연막 패턴(110)은 도 1과 같이 제1 소스영역(140)과 제2 소스영역(240) 사이에 이격되어 6개로 형성될 수 있으나 이에 한정되는 것은 아니다.Next, an oxide film is deposited on the pad oxide film (not shown) or a thermal oxide film is grown to form an insulating film having a thickness of about 5,000 to 7,000 Å. Then, the insulating film is patterned to form an insulating film pattern 110. As illustrated in FIG. 1, six insulating layer patterns 110 may be spaced apart from each other between the first source region 140 and the second source region 240.

다음으로, 상기 절연막 패턴(110)이 형성된 상기 기판상에 약 3,000~5000Å 정도 두께의 폴리실리콘막을 형성한 후 포클(POCl3)을 이용하여 상기 폴리실리콘막을 도우프시킨다. 이어서, 도우프된 상기 폴리실리콘막을 패터닝하여 제1 게이트전극(170) 및 제2 게이트전극(270)을 형성한다. Next, after forming the polysilicon film having a thickness of about 3,000 ~ 5000Å on the substrate on which the insulating film pattern 110 is formed, the polysilicon film is doped by using POCl 3 . Subsequently, the doped polysilicon layer is patterned to form a first gate electrode 170 and a second gate electrode 270.

이때, 게이트절연막(160)은 별도로 형성하여 패터닝하거나 상기 패드 산화막을 이용할 수도 있다.In this case, the gate insulating layer 160 may be formed and patterned separately, or the pad oxide layer may be used.

이후, 상기 제1 게이트전극(170) 및 제2 게이트전극(270)에 각각 제1 스페이서(180) 및 제2 스페이서(290)을 형성할 수 있다. 그 후, 상기 결과물의 전면에 산화막(미도시)을 침적하여 층간절연막(미도시)을 형성할 수 있다.Thereafter, a first spacer 180 and a second spacer 290 may be formed on the first gate electrode 170 and the second gate electrode 270, respectively. Thereafter, an oxide film (not shown) may be deposited on the entire surface of the resultant to form an interlayer insulating film (not shown).

그 다음으로, 통상의 사진식각 공정으로 상기 층간절연막을 부분적으로 식각하여 소오스, 드레인, 및 게이트의 일부를 노출시키는 콘택홀을 형성한다. 다음에, 결과물의 전면에 금속막을 증착한 다음, 이 금속막을 패터닝함으로써 소오스전극(S), 드레인전극(D) 및 게이트전극(G)을 형성할 수 있다.Next, the interlayer insulating layer is partially etched by a conventional photolithography process to form contact holes exposing portions of the source, drain, and gate. Next, a metal film is deposited on the entire surface of the resultant, and then the metal film is patterned to form the source electrode S, the drain electrode D, and the gate electrode G. FIG.

본 발명의 제2 실시예에 따른 횡형 디모스소자 및 그 제조방법에 의하면 플로팅되어 있는 P층(P layer)에 의해 공핍영역이 확장하므로 게이트 에지부분의 전계를 낮추고 동작전압(Vop)을 기존 보다 높일 수 있는 효과가 있다.According to the lateral DMOS device and the manufacturing method thereof according to the second embodiment of the present invention, since the depletion region is extended by the floating P layer, the electric field at the gate edge is lowered and the operating voltage Vop is more than that of the conventional PMOS device. It can increase the effect.

또한, 본 발명에 의하면 종래기술과 달리 드리프트 영역의 농도가 높으므로 전압대비 Ron을 향상시킬 수 있는 효과가 있다.In addition, according to the present invention, since the concentration of the drift region is high, unlike the prior art, there is an effect of improving Ron versus voltage.

이상에서 설명한 본 발명은 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and drawings, and it is common knowledge in the art that various substitutions, modifications, and changes can be made without departing from the technical spirit of the present invention. It will be apparent to those who have

이상에서 설명한 바와 같이 본 발명에 따른 횡형 디모스소자 및 그 제조방법에 의하면 플로팅되어 있는 P층(P layer)에 의해 공핍영역이 확장하므로 게이트 에지부분의 전계를 낮추고 동작전압(Vop)을 기존 보다 높일 수 있는 효과가 있다.As described above, according to the lateral DMOS device and a method of manufacturing the same according to the present invention, since the depletion region is extended by the floating P layer, the electric field at the gate edge portion is lowered and the operating voltage Vop is more than that of the conventional method. It can increase the effect.

또한, 본 발명은 종래기술과 달리 드리프트 영역의 농도가 높으므로 전압대비 Ron을 향상시킬 수 있는 효과가 있다.In addition, the present invention has a high concentration of the drift region, unlike the prior art, there is an effect that can improve the Ron vs. the voltage.

Claims (20)

제1 도전형 기판상에 형성된 제2 도전형 하부층;A second conductive lower layer formed on the first conductive substrate; 상기 하부층 상에 제1 영역과 제2 영역으로 정의되어 형성된 제1 도전형 에피층;A first conductivity type epi layer defined on the lower layer by being defined as a first region and a second region; 상기 제1 영역의 에피층에 형성된 제2 도전형 제1 드리프트 영역(drift region);A second conductivity type first drift region formed in the epi layer of the first region; 상기 제2 영역의 에피층에 형성된 제2 도전형 제2 드리프트 영역(drift region) 및 제1 도전형층;A second conductivity type second drift region and a first conductivity type layer formed in the epi layer of the second region; 상기 제1 드리프트 영역에 형성된 제1 도전형 제1 바디영역과 상기 제1 바디영역에 형성된 제1 소스영역; 및A first conductivity type first body region formed in the first drift region and a first source region formed in the first body region; And 제2 영역의 상기 제2 드리프트 영역에 형성된 제1 도전형 제2 바디영역과 상기 제2 바디영역에 형성된 제2 소스영역;을 포함하는 것을 특징으로 하는 횡형 디모스소자.And a first conductive type second body region formed in the second drift region of the second region and a second source region formed in the second body region. 제1 항에 있어서,According to claim 1, 상기 제1 영역은 저전압 LDMOS 영역이며, The first region is a low voltage LDMOS region, 상기 제2 영역은 고전압 LDMOS 영역인 것을 특징으로 하는 횡형 디모스소자.And the second region is a high voltage LDMOS region. 제1 항에 있어서,According to claim 1, 상기 제2 도전형 하부층은The second conductivity type lower layer 제1 영역과 제2 영역의 제2 도전형 하부층이 서로 분리되지 않은 것을 특징으로 하는 횡형 디모스소자.The lateral type MOS device according to claim 1, wherein the second conductive lower layer of the first region and the second region are not separated from each other. 제1 항에 있어서,According to claim 1, 상기 제2 도전형 하부층은The second conductivity type lower layer 제1 영역과 제2 영역의 제2 도전형 하부층이 각각 상호 분리되어 형성된 것을 특징으로 하는 횡형 디모스소자.And a second conductive lower layer of each of the first region and the second region is formed to be separated from each other. 제4 항에 있어서,The method of claim 4, wherein 상기 제2 도전형 하부층은The second conductivity type lower layer 상기 에피층의 상측으로부터 상기 분리된 하부층 상에 각각 별도로 연결되도록 형성된 제2 도전형 고농도 이온주입영역을 더 포함하는 것을 특징으로 하는 횡형 디모스소자.And a second conductivity type high concentration ion implantation region formed to be separately connected to the lower layer separated from the upper side of the epi layer. 제1 항에 있어서,According to claim 1, 상기 기판은 P-형이고, 상기 하부층은 N형인 것을 특징으로 하는 횡형 디모스소자.And said substrate is P-type and said lower layer is N-type. 제1 도전형 기판상에 제2 도전형 하부층을 형성하는 단계;Forming a second conductivity type underlayer on the first conductivity type substrate; 상기 하부층 상에 제1 영역과 제2 영역으로 정의된 제1 도전형 에피층을 형성하는 단계;Forming a first conductivity type epi layer on the lower layer, the first conductivity type epi layer defined as a first region and a second region; 상기 제1 영역의 에피층에 제2 도전형 제1 드리프트 영역(drift region)을 형성하는 단계;Forming a second conductivity type first drift region in the epi layer of the first region; 상기 제2 영역의 에피층에 제2 도전형 제2 드리프트 영역(drift region)과 제1 도전형층을 형성하는 단계;Forming a second conductivity type second drift region and a first conductivity type layer in the epi layer of the second region; 상기 제1 드리프트 영역에 제1 도전형 제1 바디영역을 형성하고, 제2 영역의 상기 제2 드리프트 영역에 제1 도전형 제2 바디영역을 형성하는 단계; 및 Forming a first conductive type first body region in the first drift region, and forming a first conductive type second body region in the second drift region of the second region; And 상기 제1 바디영역에 제1 소스영역을 형성하고, 상기 제2 바디영역에는 제2 소스영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 횡형 디모스소자의 제조방법.And forming a first source region in the first body region, and forming a second source region in the second body region. 제7 항에 있어서,The method of claim 7, wherein 상기 제1 영역은 저전압 LDMOS 영역이며, The first region is a low voltage LDMOS region, 상기 제2 영역은 고전압 LDMOS 영역인 것을 특징으로 하는 횡형 디모스소자의 제조방법.And the second region is a high voltage LDMOS region. 제7 항에 있어서,The method of claim 7, wherein 상기 에피층의 표면상에 열산화막을 성장시켜 패드산화막을 형성하는 단계 를 더 포함하는 것을 특징으로 하는 횡형 디모스소자 제조방법.And growing a thermal oxide film on the surface of the epitaxial layer to form a pad oxide film. 제7 항에 있어서,The method of claim 7, wherein 상기 제1 드리프트 영역을 형성하는 단계는Forming the first drift region 인(P:phosphorus)이 3E12~4E12/cm2의 농도, 800~1000 KeV의 파워로 고에너지(MEV) 이온주입하는 단계; 및 Phosphorus (P: phosphorus) high energy (MEV) ion implantation at a concentration of 3E12-4E12 / cm 2 and a power of 800-1000 KeV; And 1100~1200℃의 온도, 질소 또는 산소 분위기에서 300~400분 동안 열처리하여 확산시키는 단계;를 포함하는 것을 특징으로 하는 횡형 디모스소자 제조방법.And heat-treating and diffusing for 300 to 400 minutes in a nitrogen or oxygen atmosphere at a temperature of 1100 to 1200 ° C. 제7 항에 있어서,The method of claim 7, wherein 상기 제2 드리프트 영역 및 제1 도전형층을 형성하는 단계는Forming the second drift region and the first conductivity type layer 상기 제2 드리프트 영역 및 제1 도전형층을 형성하는 단계를 순차적으로 진행하는 것을 특징으로 하는 횡형 디모스소자 제조방법.And sequentially forming the second drift region and the first conductive type layer. 제7 항에 있어서,The method of claim 7, wherein 상기 제2 드리프트 영역 및 제1 도전형층을 형성하는 단계는Forming the second drift region and the first conductivity type layer 상기 제2 드리프트 영역 및 제1 도전형층을 형성하는 단계를 동시에 진행하는 것을 특징으로 하는 횡형 디모스소자 제조방법.And forming the second drift region and the first conductive type layer at the same time. 제7 항에 있어서,The method of claim 7, wherein 상기 제2 드리프트 영역 및 제1 도전층을 형성하는 단계는Forming the second drift region and the first conductive layer 상기 제2 드리프트 영역에는 인(P:phosphorus)을, 상기 제1 도전형층영역에는 보론(B)을 각각 3E12~4E12/cm2의 농도, 800~1000 KeV의 파워로 고에너지(MEV) 이온주입하는 단계; 및 Phosphorus (P) in the second drift region and boron (B) in the first conductive layer region, respectively, at a concentration of 3E12 to 4E12 / cm 2 and a power of 800 to 1000 KeV Doing; And 1100~1200℃의 온도 및 질소 또는 산소 분위기에서 60~80분 동안 열처리하여 확산시키는 단계;를 포함하는 것을 특징으로 하는 횡형 디모스소자 제조방법.And heat-treating for 60 to 80 minutes in a temperature of 1100 ~ 1200 ℃ and nitrogen or oxygen atmosphere; diffusion method of the horizontal type MOS device comprising a. 제1 도전형 기판상에 제1 영역과 제2 영역으로 정의된 에피층을 형성하는 단계;Forming an epitaxial layer defined on the first conductivity type substrate as first and second regions; 상기 에피층의 하측의 제1 영역과 제2 영역의 각각에 상호 분리된 제2 도전형 하부층을 형성하는 단계;Forming a second conductive lower layer separated from each other in the first region and the second region below the epi layer; 상기 에피층의 상측으로부터 상기 분리된 하부층 상에 각각 별도로 연결되도록 제2 도전형 고농도 이온주입영역을 형성하는 단계;Forming a second conductivity type high concentration ion implantation region so as to be separately connected to the separated lower layer from an upper side of the epi layer; 상기 제1 영역의 에피층에 제2 도전형 제1 드리프트 영역(drift region)을 형성하는 단계;Forming a second conductivity type first drift region in the epi layer of the first region; 상기 제2 영역의 에피층에 제2 도전형 제2 드리프트 영역(drift region) 및 제1 도전형층을 형성하는 단계;Forming a second conductivity type second drift region and a first conductivity type layer in the epi layer of the second region; 상기 제1 드리프트 영역에 제1 도전형 제1 바디영역을 형성하고, 제2 영역의 상기 제2 드리프트 영역에 제1 도전형 제2 바디영역을 형성하는 단계; 및 Forming a first conductive type first body region in the first drift region, and forming a first conductive type second body region in the second drift region of the second region; And 상기 제1 바디영역에 제1 소스영역을 형성하고, 상기 제2 바디영역에는 제2 소스영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 횡형 디모스소자의 제조방법.And forming a first source region in the first body region, and forming a second source region in the second body region. 제14 항에 있어서,The method of claim 14, 상기 제1 영역은 저전압 LDMOS 영역이며, The first region is a low voltage LDMOS region, 상기 제2 영역은 고전압 LDMOS 영역인 것을 특징으로 하는 횡형 디모스소자의 제조방법.And the second region is a high voltage LDMOS region. 제14 항에 있어서,The method of claim 14, 상기 에피층의 표면상에 열산화막을 성장시켜 패드산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 횡형 디모스소자 제조방법.And growing a thermal oxide film on the surface of the epitaxial layer to form a pad oxide film. 제14 항에 있어서,The method of claim 14, 상기 제1 드리프트 영역을 형성하는 단계는Forming the first drift region 인(P:phosphorus)이 3E12~4E12/cm2의 농도, 800~1000 KeV의 파워로 고에너지(MEV) 이온주입하는 단계; 및 Phosphorus (P: phosphorus) high energy (MEV) ion implantation at a concentration of 3E12-4E12 / cm 2 and a power of 800-1000 KeV; And 1100~1200℃의 온도, 질소 또는 산소 분위기에서 300~400분 동안 열처리하여 확산시키는 단계;를 포함하는 것을 특징으로 하는 횡형 디모스소자 제조방법.And heat-treating and diffusing for 300 to 400 minutes in a nitrogen or oxygen atmosphere at a temperature of 1100 to 1200 ° C. 제14 항에 있어서,The method of claim 14, 상기 제2 드리프트 영역 및 제1 도전형층을 형성하는 단계는Forming the second drift region and the first conductivity type layer 상기 제2 드리프트 영역 및 제1 도전형층을 형성하는 단계를 순차적으로 진행하는 것을 특징으로 하는 횡형 디모스소자 제조방법.And sequentially forming the second drift region and the first conductive type layer. 제14 항에 있어서,The method of claim 14, 상기 제2 드리프트 영역 및 제1 도전형층을 형성하는 단계는Forming the second drift region and the first conductivity type layer 상기 제2 드리프트 영역 및 제1 도전형층을 형성하는 단계를 동시에 진행하는 것을 특징으로 하는 횡형 디모스소자 제조방법.And forming the second drift region and the first conductive type layer at the same time. 제14 항에 있어서,The method of claim 14, 상기 제2 드리프트 영역 및 제1 도전층을 형성하는 단계는Forming the second drift region and the first conductive layer 상기 제2 드리프트 영역에는 인(P:phosphorus)을, 상기 제1 도전형층영역에는 보론(B)을 각각 3E12~4E12/cm2의 농도, 800~1000 KeV의 파워로 고에너지(MEV) 이온주입하는 단계; 및 Phosphorus (P) in the second drift region and boron (B) in the first conductive layer region, respectively, at a concentration of 3E12 to 4E12 / cm 2 and a power of 800 to 1000 KeV Doing; And 1100~1200℃의 온도 및 질소 또는 산소 분위기에서 60~80분 동안 열처리하여 확산시키는 단계;를 포함하는 것을 특징으로 하는 횡형 디모스소자 제조방법.And heat-treating for 60 to 80 minutes in a temperature of 1100 ~ 1200 ℃ and nitrogen or oxygen atmosphere; diffusion method of the horizontal type MOS device comprising a.
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