KR100600176B1 - Semiconductor package - Google Patents

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Abstract

이 발명은 반도체패키지에 관한 것으로, 다양한 크기의 반도체칩을 스택할 수 있도록, 대략 평면인 제1면과 제2면을 가지고, 상기 제2면에는 다수의 입출력패드가 형성된 제1반도체칩과; 대략 평면인 제1면과 제2면을 가지고, 상기 제1면과 제2면 사이에는 또다른 제3면이 형성된 수지층을 중심으로, 상기 수지층의 제1면과 제2면에는 볼랜드 및 본드핑거를 갖는 회로패턴이 형성되어 있으며, 상기 수지층의 제3면에는 제1반도체칩의 제1면이 접착수단으로 접착된 동시에 전기적 접속수단에 의해 상기 입출력패드가 본드핑거에 접속된 섭스트레이트와; 상기 섭스트레이트의 제3면에 충진되어 상기 제1반도체칩을 감싸는 제1봉지재와; 대략 평면인 제1면과 제2면을 가지고, 상기 제2면에는 다수의 입출력패드가 형성되어 있으며, 상기 제1면이 상기 제1봉지재의 표면에 접착수단으로 접착된 동시에, 전기적 접속수단에 의해 상기 입출력패드가 섭스트레이트의 본드핑거에 접속된 제2반도체칩과; 상기 제2반도체칩, 전기적 접속수단 및 섭스트레이트의 일면을 감싸는 제2봉지재와; 상기 섭스트레이트의 각 볼랜드에 융착된 도전성볼을 포함하여 이루어진 것을 특징으로 함.The present invention relates to a semiconductor package, comprising: a first semiconductor chip having a first planar surface and a second surface that are substantially planar, and having a plurality of input / output pads formed thereon so as to stack semiconductor chips of various sizes; It has a first surface and a second surface which is substantially planar, and has a third surface formed between the first surface and the second surface with a third resin layer formed thereon. A circuit pattern having a bond finger is formed, and the first surface of the first semiconductor chip is bonded to the third surface of the resin layer by an adhesive means, and the substrate is connected to the bond finger by electrical connection means. Wow; A first encapsulation material filled in the third surface of the substrate and surrounding the first semiconductor chip; It has a first surface and a second surface that is substantially planar, a plurality of input and output pads are formed on the second surface, the first surface is bonded to the surface of the first encapsulant by an adhesive means, and the electrical connection means A second semiconductor chip connected to the bond finger of the substrate by the input / output pad; A second encapsulation material surrounding one surface of the second semiconductor chip, the electrical connection means and the substrate; It characterized in that it comprises a conductive ball fused to each borland of the substrate.

Description

반도체패키지{Semiconductor package}Semiconductor Package {Semiconductor package}

도1은 종래의 반도체패키지를 도시한 단면도이다.1 is a cross-sectional view showing a conventional semiconductor package.

도2a 및 도2b는 본 발명에 의한 반도체패키지를 도시한 단면도이다.2A and 2B are cross-sectional views showing a semiconductor package according to the present invention.

도3 내지 도5는 본 발명에 의한 반도체패키지를 도시한 단면도이다.3 to 5 are cross-sectional views showing a semiconductor package according to the present invention.

- 도면중 주요 부호에 대한 설명 --Description of the main symbols in the drawings-

100, 101,102,103,104; 본 발명에 의한 반도체패키지100, 101,102,103,104; Semiconductor package according to the present invention

1; 제1반도체칩 1a,2a,11a,70a; 제1면One; First semiconductor chips 1a, 2a, 11a, 70a; Front page

1b,2b,11b,70b; 제2면 1c,2c; 입출력패드1b, 2b, 11b, 70b; Second page 1c, 2c; I / O pad

2; 제2반도체칩 10; 인쇄회로기판2; Second semiconductor chip 10; Printed circuit board

11; 수지층 11c; 제3면11; Resin layer 11c; Page 3

12; 회로패턴 12a,71a; 본드핑거12; Circuit patterns 12a and 71a; Bond Finger

12b; 볼랜드 13; 비아홀12b; Borland 13; Via Hole

14; 커버코트 20; 접착수단14; Covercoat 20; Adhesive means

30; 봉지재, 제1봉지재 40; 접속수단30; Encapsulant, first encapsulant 40; Connection

50; 제2봉지재 60; 도전성볼50; Second encapsulant 60; Conductive ball

70; 리드 71b; 랜드70; Lead 71b; rand

80; 접착기둥 81; 절연성 볼패드80; Adhesive column 81; Insulating ball pad

82,60; 도전성볼82,60; Conductive ball

본 발명은 반도체패키지에 관한 것으로, 더욱 상세하게 설명하면 다수의 반도체칩이 스택된 스택형 반도체패키지에 관한 것이다.The present invention relates to a semiconductor package, and more particularly, to a stack type semiconductor package in which a plurality of semiconductor chips are stacked.

통상 반도체패키지는 반도체칩을 외부 환경으로부터 안전하게 보호함은 물론, 그 반도체칩과 마더보드(Mother Board)와의 전기적 신호가 용이하게 교환되도록 한 것을 말한다.In general, the semiconductor package not only protects the semiconductor chip from the external environment, but also means that the electrical signal between the semiconductor chip and the motherboard is easily exchanged.

최근에는 상기한 반도체패키지 내부에 다수의 반도체칩을 스택함으로써 고기능화를 구현한 스택형 반도체패키지가 출시되고 있으며, 이러한 종래의 통상적인 스택형 반도체패키지(100')를 도1에 도시하였다.Recently, a stack type semiconductor package having high functionality by stacking a plurality of semiconductor chips inside the semiconductor package has been released, and such a conventional stack type semiconductor package 100 'is shown in FIG.

도시된 바와 같이 통상 수지층(18')을 중심으로 상,하면에 본드핑거(20a') 및 볼랜드(20b')를 갖는 회로패턴(20')이 형성되어 있고, 상기 회로패턴(20')의 표면은 커버코트(23')로 코팅된 회로기판(16')이 구비되어 있다. 또한, 상기 회로기판(16')의 상면 중앙부에는 제1반도체칩(2')이 접착층에 의해 접착되어 있고, 상기 제1반도체칩(2')의 상면에는 제2반도체칩(6')이 접착층으로 접착되어 있다. 물론, 상기 제1반도체칩(2') 및 제2반도체칩(6')의 상면에는 다수의 입출력패드(4',8')가 형성되어 있다. 상기 제1반도체칩(2') 및 제2반도체칩(6')의 입출력패드(4',8')는 각각 회로기판(16')에 형성된 회로패턴(20')중 본드핑거(20a')에 도전성와이어(60')로 본딩되어 있다. 또한, 제1반도체칩(2'), 제2반도체칩(6'), 도전성와이어(60') 및 회로기판(16')의 상면은 봉지재(40')로 봉지되어 있다. 상기 회로기판(16')의 하면에 형성된 회로패턴(20')중 볼랜드(20b')에는 다수의 도전성볼(50')이 융착되어 있으며, 이 도전성볼(50')이 차후 마더보드의 소정 패턴에 본딩된다. 도면중 미설명 부호 20c'는 도전성 비아홀이다.As shown, a circuit pattern 20 'having a bond finger 20a' and a borland 20b 'is formed on the upper and lower surfaces of the resin layer 18', and the circuit pattern 20 'is formed. The surface of the circuit board 16 'is coated with a cover coat 23'. In addition, the first semiconductor chip 2 'is bonded to the center of the upper surface of the circuit board 16' by an adhesive layer, and the second semiconductor chip 6 'is attached to the upper surface of the first semiconductor chip 2'. It is bonded by an adhesive layer. Of course, a plurality of input / output pads 4 'and 8' are formed on the upper surfaces of the first semiconductor chip 2 'and the second semiconductor chip 6'. The I / O pads 4 'and 8' of the first semiconductor chip 2 'and the second semiconductor chip 6' are bonded fingers 20a 'of the circuit patterns 20' formed on the circuit board 16 ', respectively. Is bonded to the conductive wire 60 '. In addition, the upper surface of the first semiconductor chip 2 ', the second semiconductor chip 6', the conductive wire 60 ', and the circuit board 16' is sealed with an encapsulant 40 '. A plurality of conductive balls 50 'are fused to the ball lands 20b' among the circuit patterns 20 'formed on the bottom surface of the circuit board 16', and the conductive balls 50 'are subsequently fixed on the motherboard. Bonded to the pattern. In the figure, reference numeral 20c 'denotes a conductive via hole.

이러한 반도체패키지(100')는 제1반도체칩(2') 및 제2반도체칩(6')의 전기적 신호가 도전성와이어(60'), 회로기판(16')의 본드핑거(20a'), 도전성 비아홀(20c'), 볼랜드 (20b') 및 도전성볼(50')을 통해서 마더보드와 교환되며, 두개의 반도체칩이 스택된 상태이므로 반도체패키지가 고용량, 고기능화되고 또한 실장밀도를 높일 수 있는 장점이 있다.In the semiconductor package 100 ', the electrical signals of the first semiconductor chip 2' and the second semiconductor chip 6 'are transmitted to the conductive wire 60', the bond finger 20a 'of the circuit board 16', It is exchanged with the motherboard through the conductive via hole 20c ', the borland 20b' and the conductive ball 50 ', and since the two semiconductor chips are stacked, the semiconductor package can have high capacity, high functionality, and increase the mounting density. There is an advantage.

그러나, 상기 제1반도체칩의 입출력패드에 본딩되는 도전성와이어와의 접촉을 피하기 위해, 상기 제2반도체칩의 넓이 또는 부피가 상기 제1반도체칩의 넓이 또는 부피보다 반듯이 작아야 하는 단점이 있다. 즉, 상기 제2반도체칩의 부피가 제1반도체칩의 부피와 같거나 클 경우에는 그 제2반도체칩의 저면과 도전성와이어가 상호 쇼트됨으로써 제1반도체칩의 전기적 기능이 마비되는 문제가 있어, 반듯이 그 제2반도체칩의 크기가 제1반도체칩의 크기보다 작아야 한다.However, in order to avoid contact with conductive wires bonded to the input / output pads of the first semiconductor chip, an area or volume of the second semiconductor chip must be smaller than the width or volume of the first semiconductor chip. That is, when the volume of the second semiconductor chip is equal to or larger than the volume of the first semiconductor chip, the bottom surface of the second semiconductor chip and the conductive wire are shorted to each other, thereby causing paralysis of the electrical function of the first semiconductor chip. On the contrary, the size of the second semiconductor chip should be smaller than that of the first semiconductor chip.

이러한 문제는 동일한 크기 또는 다양한 크기의 반도체칩을 다수 스택하여야 하는 메모리 반도체패키지(예를 들면 다수의 DRAM을 스택한 반도체패키지)에 적용할 수 없어, 패키징할 수 있는 반도체칩의 종류를 극히 제한시키고 있다.This problem cannot be applied to a memory semiconductor package (for example, a semiconductor package in which a plurality of DRAMs are stacked) in which a plurality of semiconductor chips of the same size or various sizes must be stacked, thereby limiting the types of semiconductor chips that can be packaged. have.

따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 다양한 크기의 반도체칩을 스택할 수 있는 반도체패키지를 제공하는데 있다. Accordingly, the present invention has been made to solve the above-mentioned conventional problems, to provide a semiconductor package that can stack a semiconductor chip of various sizes.

상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지는 대략 평면인 제1면과 제2면을 가지고, 상기 제2면에는 다수의 입출력패드가 형성된 제1반도체칩과; 대략 평면인 제1면과 제2면을 가지고, 상기 제1면과 제2면 사이에는 또다른 제3면이 형성된 수지층을 중심으로, 상기 수지층의 제1면과 제2면에는 볼랜드 및 본드핑거를 갖는 회로패턴이 형성되어 있으며, 상기 수지층의 제3면에는 제1반도체칩의 제1면이 접착수단으로 접착된 동시에 전기적 접속수단에 의해 상기 입출력패드가 본드핑거에 접속된 섭스트레이트와; 상기 섭스트레이트의 제3면에 충진되어 상기 제1반도체칩을 감싸는 제1봉지재와; 대략 평면인 제1면과 제2면을 가지고, 상기 제2면에는 다수의 입출력패드가 형성되어 있으며, 상기 제1면이 상기 제1봉지재의 표면에 접착수단으로 접착된 동시에, 전기적 접속수단에 의해 상기 입출력패드가 섭스트레이트의 본드핑거에 접속된 제2반도체칩과; 상기 제2반도체칩, 전기적 접속수단 및 섭스트레이트의 일면을 감싸는 제2봉지재와; 상기 섭스트레이트의 각 볼랜드에 융착된 도전성볼을 포함하여 이루어진 것을 특징으로 한다.In order to achieve the above object, the semiconductor package according to the present invention has a first plane and a second surface which are substantially planar, and the second surface comprises: a first semiconductor chip having a plurality of input / output pads; It has a first surface and a second surface which is substantially planar, and has a third surface formed between the first surface and the second surface with a third resin layer formed thereon. A circuit pattern having a bond finger is formed, and the first surface of the first semiconductor chip is bonded to the third surface of the resin layer by an adhesive means, and the substrate is connected to the bond finger by electrical connection means. Wow; A first encapsulation material filled in the third surface of the substrate and surrounding the first semiconductor chip; It has a first surface and a second surface that is substantially planar, a plurality of input and output pads are formed on the second surface, the first surface is bonded to the surface of the first encapsulant by an adhesive means, and the electrical connection means A second semiconductor chip connected to the bond finger of the substrate by the input / output pad; A second encapsulation material surrounding one surface of the second semiconductor chip, the electrical connection means and the substrate; It characterized in that it comprises a conductive ball fused to each borland of the substrate.

상기 제1반도체칩의 입출력패드에 일단이 접속된 접속수단은 타단이 상기 제1봉지재 및 제2봉지재를 통과하여 섭스트레이트의 본드핑거에 접속될 수 있다.The connecting means, one end of which is connected to the input / output pad of the first semiconductor chip, the other end of the connecting means may be connected to the bond finger of the substrate through the first encapsulation material and the second encapsulation material.

상기 접착수단은 에폭시 수지 접착제, 필름 접착제, 양면 접착테이프중 선택된 어느 하나일 수 있다.The adhesive means may be any one selected from an epoxy resin adhesive, a film adhesive, and a double-sided adhesive tape.

상기 섭스트레이트는 제1면과 제3면 사이의 두께가 제1면과 제2면 사이의 두께보다 작을 수 있다.The substrate may have a thickness between the first and third surfaces less than the thickness between the first and second surfaces.

또한, 상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지는 제1면과 제2면을 가지고, 상기 제2면에는 다수의 입출력패드가 형성된 제1반도체칩과; 제1면과 제2면을 가지고, 상기 제2면에는 다수의 입출력패드가 형성되어 있으며, 상기 제1면이 상기 제1반도체칩의 제2면과 마주하여 위치된 제2반도체칩과; 상기 제1반도체칩의 제1면에 접착되어 있으며, 상기 제1반도체칩 및 제2반도체칩의 입출력패드와 도전성와이어로 접속되며, 마더보드에 실장가능한 섭스트레이트와; 상기 제1반도체칩의 제2면과 상기 제2반도체칩의 제1면 사이에 개재(介在)되어 접착되고, 두께는 상기 제1반도체칩의 입출력패드에 연결된 도전성와이어의 루프 하이트보다 두껍게 형성된 완충수단과; 상기 제1반도체칩, 제2반도체칩, 도전성와이어 및 섭스트레이트의 일면을 봉지하는 봉지재를 포함하여 이루어진 것을 특징으로 한다.In addition, in order to achieve the above object, the semiconductor package according to the present invention has a first surface and a second surface, the second surface and the first semiconductor chip is formed with a plurality of input and output pads; A second semiconductor chip having a first surface and a second surface, wherein a plurality of input / output pads are formed on the second surface, the first surface facing the second surface of the first semiconductor chip; A substrate attached to the first surface of the first semiconductor chip, connected to the input / output pads of the first semiconductor chip and the second semiconductor chip with conductive wires, and capable of being mounted on a motherboard; A buffer formed between the second surface of the first semiconductor chip and the first surface of the second semiconductor chip, the thickness of which is thicker than the loop height of the conductive wire connected to the input / output pad of the first semiconductor chip. Means; And an encapsulant for encapsulating one surface of the first semiconductor chip, the second semiconductor chip, the conductive wire, and the substrate.

상기 섭스트레이트는 제1면과 제2면을 갖는 수지층과, 상기 수지층의 제1면에는 다수의 볼랜드를, 제2면에는 다수의 본드핑거를 포함하여 형성된 회로패턴으로 이루어진 인쇄회로기판, 써킷필름 또는 써킷테이프중 어느 하나일 수 있다.The substrate includes a resin layer having a first surface and a second surface, a printed circuit board including a plurality of ball lands on a first surface of the resin layer, and a plurality of bond fingers on a second surface thereof, It may be either a circuit film or a circuit tape.

상기 섭스트레이트는 각 볼랜드에 도전성볼이 융착된다.The substrates are conductive balls fused to each borland.

상기 섭스트레이트는 제1면과 제2면을 갖고, 상기 제1면에는 봉지재 외측으로 노출된 랜드가 형성되며, 제2면에는 상기 제1반도체칩과 도전성와이어로 본딩되는 본드핑거를 포함하여 이루어진 다수의 리드일 수 있다.The substrate has a first surface and a second surface, wherein the land is exposed to the outside of the encapsulant on the first surface, and a bond finger bonded to the first semiconductor chip and the conductive wire on the second surface. There may be multiple leads made.

상기 완충수단은 일정거리 이격된 적어도 2개 이상의 접착기둥일 수 있다.The buffer means may be at least two or more adhesive pillars spaced apart by a predetermined distance.

상기 완충수단은 제1반도체칩의 제2면 및 이와 대응되는 위치의 제2반도체칩의 제1면에 다수의 절연성 볼패드가 형성되고, 상기 대응되는 볼패드 사이에는 도전성볼이 위치되어 이루어질 수 있다.The cushioning means may include a plurality of insulating ball pads formed on a second surface of the first semiconductor chip and a first surface of the second semiconductor chip at a position corresponding thereto, and conductive balls being positioned between the corresponding ball pads. have.

상기와 같이 하여 본 발명에 의한 반도체패키지에 의하면, 제1반도체칩이 제1봉지재로 감싸여져 있고, 상기 제1봉지재 상에 접착수단에 의해 또다른 제2반도체칩이 접착됨으로써 제2반도체칩이 그 하부의 접속수단과 상호 간섭하지 않게 되고, 따라서 그 접속수단의 파손을 방지하게 된다.According to the semiconductor package according to the present invention as described above, the first semiconductor chip is wrapped with the first encapsulation material, and another second semiconductor chip is adhered to the first encapsulation material by an adhesion means to the second semiconductor. The chip does not interfere with the connecting means at the bottom thereof, thus preventing breakage of the connecting means.

또한, 제1반도체칩의 입출력패드 및 그것에 접속된 접속수단의 일부분이 이미 제1봉지재로 감싸여져 있음으로, 상기 제1봉지재 상에는 어떠한 크기의 제2반도체칩이 스택되어도, 상기 접속수단과 간섭되지 않게 됨으로써 다양한 종류의 반도체패키지를 구현할 수 있게 된다.In addition, since the input / output pad of the first semiconductor chip and a part of the connecting means connected to the first semiconductor chip are already wrapped with the first encapsulant, even if the second semiconductor chip of any size is stacked on the first encapsulant, By not interfering, various kinds of semiconductor packages can be realized.

또한, 상기 섭스트레이트에는 두께가 더 얇은 제3면을 형성하고, 상기 제3면에 제1반도체칩 및 제2반도체칩을 순차 스택함으로써, 그 반도체패키지의 전체적인 두께를 감소시킬 수 있게 된다.In addition, by forming a thinner third surface on the substrate and sequentially stacking the first semiconductor chip and the second semiconductor chip on the third surface, the overall thickness of the semiconductor package can be reduced.

또한, 제1반도체칩의 제2면에 일정두께 이상의 완충수단이 접착됨으로써 상기 제1반도체칩의 제2면에 다양한 크기 또는 부피의 제2반도체칩이 더 스택 가능하게 된다.In addition, by bonding a buffer means having a predetermined thickness or more to the second surface of the first semiconductor chip, the second semiconductor chip of various sizes or volumes can be further stacked on the second surface of the first semiconductor chip.

또한, 보다 다양한 구조 및 기능을 갖는 반도체패키지를 제공하게 되고, 더불어 섭스트레이트의 회로패턴 또는 리드의 설계 자유도가 높아지게 된다.In addition, it provides a semiconductor package having a variety of structures and functions, and also increases the degree of freedom of design of the circuit pattern or lead of the substrate.

이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이 하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings such that those skilled in the art may easily implement the present invention.

도2a 및 도2b는 본 발명에 의한 반도체패키지(100,101)를 도시한 단면도이고, 도3 내지 도5는 본 발명에 의한 다른 반도체패키지(102~104)를 도시한 단면도이다.2A and 2B are cross-sectional views showing semiconductor packages 100 and 101 according to the present invention, and FIGS. 3 to 5 are cross-sectional views showing other semiconductor packages 102 to 104 according to the present invention.

먼저 도2a에 도시된 반도체패키지(100)를 참조한다.First, reference is made to the semiconductor package 100 shown in FIG. 2A.

도시된 바와 같이 대략 평면인 제1면(1a)과 제2면(2b)을 가지고, 상기 제2면(2b)에는 다수의 입출력패드(1c)가 형성된 제1반도체칩(1)이 구비되어 있다.As shown, the first semiconductor chip 1 has a first surface 1a and a second surface 2b which are substantially planar, and the second surface 2b is provided with a plurality of input / output pads 1c. have.

또한, 상기 제1반도체칩(1)은 대략 평판상의 섭스트레이트(10)에 접착수단으로 접착되어 있으며, 상기 제1반도체칩(1)이 접착되는 영역에는 요부(凹部)(11d)가 형성되어 있다.In addition, the first semiconductor chip 1 is adhered to the substantially plate-shaped substrate 10 by an adhesive means, and a recessed portion 11d is formed in an area to which the first semiconductor chip 1 is bonded. have.

여기서, 상기 제1반도체칩(1)의 입출력패드(1c)는 섭스트레이트(10)에 전기적 접속수단(40)으로 접속되어 있다.Here, the input / output pad 1c of the first semiconductor chip 1 is connected to the substrate 10 by an electrical connection means 40.

또한, 상기 섭스트레이트(10)의 요부(11d)에는 제1봉지재(30)가 충진되어 상기 제1반도체칩(1)을 감싸고 있다.In addition, a first encapsulant 30 is filled in the recess 11d of the substratum 10 to surround the first semiconductor chip 1.

더불어, 대략 평면인 제1면(2a)과 제2면(2b)을 가지고, 상기 제2면(2b)에는 다수의 입출력패드(2c)가 형성되어 있으며, 상기 제1면(2a)이 상기 제1봉지재(30)의 표면에 접착수단(20)으로 접착된 동시에, 전기적 접속수단(40)에 의해 상기 입출력패드(2c)가 섭스트레이트(10)에 접속된 제2반도체칩(2)이 구비되어 있다.In addition, the first surface 2a and the second surface 2b are substantially planar, and a plurality of input / output pads 2c are formed on the second surface 2b, and the first surface 2a is formed on the second surface 2b. The second semiconductor chip 2, which is bonded to the surface of the first encapsulant 30 by the adhesive means 20 and the input / output pad 2c is connected to the substrate 10 by an electrical connection means 40. It is provided.

상기 제2반도체칩(2), 전기적 접속수단(40) 및 섭스트레이트(10)의 일면은 또한 제2봉지재(50)로 감싸여져 있다.One surface of the second semiconductor chip 2, the electrical connection means 40 and the substrate 10 is also wrapped with a second encapsulant 50.

다음으로 도2b의 반도체패키지(101)를 참조하면, 대략 평면인 제1면(1a)과 제2면(1b)을 가지고, 상기 제2면(1b)의 주연 근처에는 다수의 입출력패드(1c)가 형성된 제1반도체칩(1)이 구비되어 있다.Next, referring to the semiconductor package 101 of FIG. 2B, the semiconductor package 101 includes a first plane 1a and a second plane 1b that are substantially planar, and a plurality of input / output pads 1c near the periphery of the second surface 1b. Has a first semiconductor chip 1 formed thereon.

또한, 상기 제1반도체칩(1)의 제1면(1a)에는 접착수단으로 섭스트레이트가 접착되어 있는데, 상기 섭스트레이트의 구체적 예로서 인쇄회로기판(10)이 도시되어 있다.In addition, a substrate is bonded to the first surface 1a of the first semiconductor chip 1 by an adhesive means, and a printed circuit board 10 is illustrated as a specific example of the substrate.

상기 인쇄회로기판(10)은 대략 평면인 제1면(11a)과 제2면(11b)을 갖는 수지층(11)을 중심으로, 상기 제1면(11a)과 제2면(11b) 사이에는 또다른 제3면(11c)이 형성되어 있다. 상기 수지층(11)의 제1면(11a)에는 볼랜드(12b)가 상기 제3면(11c)의 외주연인 제2면(11b)에는 본드핑거(12a)가 포함된 회로패턴(12)이 형성되어 있다. 상기 회로패턴(12)은 주지된 바와 같이 구리박막(Cu Foil)이며, 이러한 구조는 인쇄회로기판(10)뿐만 아니라, 써킷필름 또는 써킷테이프도 가능하다.The printed circuit board 10 is disposed between the first surface 11a and the second surface 11b with the resin layer 11 having the first surface 11a and the second surface 11b substantially flat. Another third surface 11c is formed on the side. The circuit pattern 12 including the bond finger 12a is formed on the first surface 11a of the resin layer 11 and the second surface 11b, which is the outer circumferential edge of the third surface 11c, on the first surface 11a. Formed. The circuit pattern 12 is a copper foil (Cu Foil), as is well known, this structure may be a circuit film or a circuit tape as well as the printed circuit board 10.

여기서, 상기 섭스트레이트로서 인쇄회로기판, 써킷필름, 또는 써킷테이프 모두 가능하며, 어느 하나로 한정하는 것은 아니다.Here, the substrate may be a printed circuit board, a circuit film, or a circuit tape, but is not limited thereto.

더불어, 상기 인쇄회로기판(10)은 제1면(11a)과 제3면(11c) 사이의 두께가 제1면(11a)과 제2면(11b) 사이의 두께보다 작게 형성되어 있다. 즉, 상기 수지층(11)은 제2면(11b)의 중앙부에 일정깊이의 요부(凹部)가 형성되어 있고, 그 요부의 바닥면은 제3면(11c)이 된다.In addition, the printed circuit board 10 has a thickness between the first surface 11a and the third surface 11c smaller than the thickness between the first surface 11a and the second surface 11b. That is, as for the said resin layer 11, the recessed part of constant depth is formed in the center part of the 2nd surface 11b, and the bottom surface of the recessed part becomes the 3rd surface 11c.

또한, 상기 인쇄회로기판(10)의 제3면(11c)에는 제1반도체칩(1)의 제1면(1a) 이 접착수단에 의해 접착되어 있음으로써, 상기 인쇄회로기판(10) 및 제1반도체칩(1)의 총 두께는 종래에 비해 작아지게된다.In addition, the first surface 1a of the first semiconductor chip 1 is adhered to the third surface 11c of the printed circuit board 10 by the bonding means, thereby providing the printed circuit board 10 and the first surface. The total thickness of the semiconductor chip 1 is smaller than in the prior art.

물론, 상기 인쇄회로기판(10)은 상기 수지층(11)의 제1면(11a)과 제2면(11b)에 형성된 회로패턴(12)이 도전성 비아홀(13)에 의해 상호 연결되어 있으며, 상기 볼랜드(12b) 및 본드핑거(12a)를 제외한 회로패턴(12) 및 수지층(11) 표면은 커버코트(14)로 코팅되어 있다. 상기 커버코트(14)는 통상적인 절연성 고분자 수지이다.Of course, the printed circuit board 10 has the circuit patterns 12 formed on the first and second surfaces 11a and 11b of the resin layer 11 connected to each other by conductive via holes 13. The surface of the circuit pattern 12 and the resin layer 11 except for the borland 12b and the bond finger 12a is coated with a cover coat 14. The cover coat 14 is a conventional insulating polymer resin.

계속해서, 상기 제1반도체칩(1)의 입출력패드(1a)는 전기적 접속수단(40)에 의해 상기 인쇄회로기판(10)의 본드핑거(12a)에 접속되어 있다. 또한, 상기 전기적 접속수단(40)의 일부분 및 제1반도체칩(1) 전체는 제1봉지재(30)로 감싸여져 있다. 여기서, 상기 제1봉지재(30)는 통상적인 액상 봉지재 또는 통상의 절연성 고분자 수지가 바람직하다. 물론, 통상적인 에폭시 몰딩 컴파운드를 배제하는 것은 아니다. 또한 상기 전기적 접속수단(40)은 골드와이어 또는 알루미늄와이어와 같은 도전성와이어가 바람직하다.Subsequently, the input / output pad 1a of the first semiconductor chip 1 is connected to the bond finger 12a of the printed circuit board 10 by electrical connection means 40. In addition, a part of the electrical connection means 40 and the entire first semiconductor chip 1 are wrapped with the first encapsulant 30. Here, the first encapsulant 30 is preferably a conventional liquid encapsulant or a conventional insulating polymer resin. Of course, this does not exclude conventional epoxy molding compounds. In addition, the electrical connection means 40 is preferably a conductive wire such as gold wire or aluminum wire.

이어서, 상기 제1봉지재(30)에는 접착수단(20)에 의해 또다른 제2반도체칩(2)이 접착되어 있다. 상기 제2반도체칩(2)은 대략 평면인 제1면(2a)과 제2면(2b)을 가지고, 상기 제2면(2b)에는 다수의 입출력패드(2c)가 형성되어 있다. 물론, 상기 입출력패드(2c)는 인쇄회로기판(10)의 본드핑거(12a)에 전기적 접속수단(40)으로 접속되어 있다.Subsequently, another second semiconductor chip 2 is adhered to the first encapsulant 30 by an adhesive means 20. The second semiconductor chip 2 has an approximately planar first surface 2a and a second surface 2b, and a plurality of input / output pads 2c are formed on the second surface 2b. Of course, the input / output pad 2c is connected to the bond finger 12a of the printed circuit board 10 by electrical connection means 40.

여기서, 상기 제2반도체칩(2)의 크기 또는 부피는 매우 다양하게 존재할 수 있다. 즉, 제1반도체칩(1) 및 그것에 접속된 접속수단(40)의 일부는 이미 제1봉지재(30)에 의해 완전히 봉지되어 있음으로, 상기 제2반도체칩(2)의 제2면(2b)과 전기적 접속수단(40)이 상호 간섭될 여지가 없고, 이에 따라 상기 접속수단(40)의 파손을 방지할 수 있게 된다.Here, the size or volume of the second semiconductor chip 2 may be present in various ways. That is, since the first semiconductor chip 1 and a part of the connecting means 40 connected thereto are already completely encapsulated by the first encapsulant 30, the second surface of the second semiconductor chip 2 ( 2b) and the electrical connection means 40 has no room to interfere with each other, thereby preventing damage to the connection means 40.

또한, 여기서 상기 제2반도체칩(2)을 제1봉지재(30) 상에 접착시키는 접착수단(20)은 에폭시 수지 접착제, 필름 접착제 또는 양면 접착테이프 등이 가능하다.In addition, the bonding means 20 for bonding the second semiconductor chip 2 on the first encapsulant 30 may be an epoxy resin adhesive, a film adhesive, or a double-sided adhesive tape.

또한, 상기 제2반도체칩(2)의 입출력패드(2c) 역시 전기적 접속수단(40)에 의해 인쇄회로기판(10)의 본드핑거(12a)에 연결되어 있고, 상기 인쇄회로기판(10)의 제2면(11b)에 위치하는 제1반도체칩(1), 제2반도체칩(2), 전기적 접속수단(40)은 모두 제2봉지재(50)로 봉지되어 있다. 여기서, 상기 제2봉지재(50)는 에폭시 몰딩 컴파운드 등이 바람직하다.In addition, the input / output pad 2c of the second semiconductor chip 2 is also connected to the bond finger 12a of the printed circuit board 10 by the electrical connection means 40, and the printed circuit board 10 The first semiconductor chip 1, the second semiconductor chip 2, and the electrical connection means 40 located on the second surface 11b are all encapsulated with the second encapsulant 50. As shown in FIG. Here, the second encapsulant 50 is preferably an epoxy molding compound or the like.

이어서, 상기 인쇄회로기판의 볼랜드(12b)에는 솔더볼과 같은 도전성볼(60)이 각각 융착됨으로써, 마더보드에 실장 가능한 형태로 되어 있다.Subsequently, conductive balls 60 such as solder balls are fused to the ball lands 12b of the printed circuit board, thereby forming a form that can be mounted on a motherboard.

이어서, 도3 및 도4를 참조한다.Next, reference is made to FIGS.

도시된 바와 같이 대략 평면인 제1면(1a)과 제2면(1b)을 갖고, 상기 제2면(1b)의 내주연 근처에는 다수의 입출력패드(1c)가 형성된 제1반도체칩(1)이 구비되어 있다.As illustrated, the first semiconductor chip 1 has a first plane 1a and a second plane 1b that are substantially planar, and a plurality of input / output pads 1c are formed near the inner circumference of the second surface 1b. ) Is provided.

상기 제1반도체칩(1)의 제2면(1b)에는 일정두께의 완충수단이 형성되어 있으며, 상기 완충수단은 하기 설명할 도전성와이어(20)의 루프 하이트(Loop Height, 제1반도체칩(1)의 제2면(1b)에서부터 도전성와이어(20)의 가장 높은 만곡 지점까지 의 높이)보다 두껍게 형성되어 있다.A buffer having a predetermined thickness is formed on the second surface 1b of the first semiconductor chip 1, and the buffer means includes a loop height of the conductive wire 20 to be described below. It is formed thicker than the height from the 2nd surface 1b of 1) to the highest bending point of the conductive wire 20).

상기 완충수단은 도3 및 4에 도시된 바와 같이 다수의 접착기둥(80)일 수 있다. 즉, 제1반도체칩(1)의 입출력패드(1c)와 중첩되지 않는 위치에 다수의 접착기둥(80)을 형성하되, 상기 접착기둥(80)의 높이는 도전성와이어(20)의 루프 하이트보다 크게 되도록 한다. 상기 접착기둥(80)은 통상적인 필름 접착제 또는 양면 접착 테이프 등을 이용한다. The buffer means may be a plurality of adhesive pillars 80 as shown in Figures 3 and 4. That is, a plurality of adhesive pillars 80 are formed at positions not overlapping with the input / output pad 1c of the first semiconductor chip 1, but the height of the adhesive pillars 80 is larger than the loop height of the conductive wire 20. Be sure to The adhesive pillar 80 uses a conventional film adhesive or double-sided adhesive tape.

계속해서, 대략 평면인 제1면(2a)과 제2면(2b)을 가지고, 상기 제2면(2b)의 내주연 근처에는 다수의 입출력패드(2c)가 형성되어 있으며, 상기 제1면(2a)이 상기 완충수단에 접착된 제2반도체칩(2)이 구비되어 있다.Subsequently, the first surface 2a and the second surface 2b are substantially planar, and a plurality of input / output pads 2c are formed near the inner circumference of the second surface 2b, and the first surface The second semiconductor chip 2 is provided with (2a) bonded to the buffer means.

한편, 상기 제2반도체칩(2)의 크기 또는 부피는 제1반도체칩(1)의 크기 또는 부피보다 작거나, 같거나 또는 클 수 있다. 이와 같이 다양한 크기의 제2반도체칩(2)을 제1반도체칩(1)에 스택 가능한 이유는 전술한 바와 같이 완충수단의 두께가 도전성와이어(20)의 루프 하이트보다 크기 때문에, 상기 도전성와이어(20)와 상기 제2반도체칩(2)의 제1면(2a)이 상호 쇼트(Short)될 염려가 없기 때문이다.Meanwhile, the size or volume of the second semiconductor chip 2 may be smaller than, equal to, or larger than the size or volume of the first semiconductor chip 1. The reason for stacking the second semiconductor chip 2 of various sizes on the first semiconductor chip 1 is that the thickness of the buffer means is larger than the loop height of the conductive wire 20 as described above. This is because the first surface 2a of the second semiconductor chip 2 and the second semiconductor chip 2 are not shortened to each other.

또한 상기 제1반도체칩(1)의 제1면(1a)에는, 제1면(11a)과 제2면(11b)을 갖는 수지층(11)을 중심으로 그 양면에는 회로패턴(12)이 형성된 섭스트레이트가 접착되어 있다.In addition, a circuit pattern 12 is formed on the first surface 1a of the first semiconductor chip 1 with the resin layer 11 having the first surface 11a and the second surface 11b on both sides thereof. The formed substrate is bonded.

상기 섭스트레이트는 통상적인 인쇄회로기판(10)(Printed Circuit Board), 써킷필름(Circuit Film), 써킷테이프(Circuit Tape) 또는 리드프레임(Lead Frame) 등이 이용될 수 있으며, 도3에는 상기 섭스트레이트로서 인쇄회로기판(10)이 이용된 반도체패키지가 도시되어 있다.The substrate may be a conventional printed circuit board (10), a circuit film (Circuit Film), a circuit tape (Circuit Tape) or a lead frame (Lead Frame) may be used, Figure 3 A semiconductor package using a printed circuit board 10 as a straight line is shown.

그러나 여기서 상기 섭스트레이트를 상기 인쇄회로기판(10)으로만 한정하는 것은 아니다.However, the substrate is not limited to the printed circuit board 10.

상기 인쇄회로기판(10)은 제1면(11a)과 제2면(11b)을 갖는 수지층(11)을 중심으로 제1면(11a)에는 도전성 볼랜드(12b)를 포함하는 회로패턴(12)이 형성되어 있고, 제2면(11b)에는 본드핑거(12a)를 포함하는 회로패턴(12)이 형성되어 있다. 물론, 상기 본드핑거(12a) 및 볼랜드(12b)를 제외한 전 표면은 절연성 커버코트(14)에 의해 코팅되어 있으며, 상기 본드핑거(12a)와 볼랜드(12b)는 수지층(11)을 관통하는 도전성 비이홀(14)에 의해 상호 접속되어 있다.The printed circuit board 10 includes a circuit pattern 12 including a conductive borland 12b on a first surface 11a with a resin layer 11 having a first surface 11a and a second surface 11b. ) Is formed, and the circuit pattern 12 including the bond finger 12a is formed on the second surface 11b. Of course, all surfaces except for the bond finger 12a and the ball land 12b are coated by an insulating cover coat 14, and the bond finger 12a and the ball land 12b penetrate the resin layer 11. They are connected to each other by the conductive bi-holes 14.

상기 제1반도체칩(1) 및 제2반도체칩(2)의 입출력패드(1c,2c)와 인쇄회로기판(10)의 회로패턴(12)중 본드핑거(12a)는 골드와이어(Au Wire) 또는 알루미늄와이어(Al Wire)와 같은 도전성와이어(20)에 의해 상호 접속되어 있다.Bond fingers 12a of the input / output pads 1c and 2c of the first semiconductor chip 1 and the second semiconductor chip 2 and the circuit pattern 12 of the printed circuit board 10 are formed of gold wires (Au Wire). Or electrically conductive wires 20 such as aluminum wires.

한편, 상기 도전성와이어(20)의 루프 하이트는 각 제1반도체칩(1) 및 제2반도체칩(2)의 제2면(1b,2b)으로부터 매우 가깝게 형성함이 바람직하다.On the other hand, the loop height of the conductive wire 20 is preferably formed very close to the second surface (1b, 2b) of each of the first semiconductor chip (1) and the second semiconductor chip (2).

이와 같이 도전성와이어(20)의 루프 하이트를 작게 형성하는 방법은 통상적인 리버스 와이어 본딩(Reverse Wire Bonding), 엣지 본딩(Wedge Bonding) 방법 등을 사용함으로써 가능하다.Thus, the method of forming the loop height of the conductive wire 20 small can be performed by using a conventional reverse wire bonding method, an edge bonding method, or the like.

상기 리버스 와이어 본딩 방법의 일례를 간단히 설명하면 다음과 같다.An example of the reverse wire bonding method is briefly described as follows.

먼저, 제1반도체칩(1) 또는 제2반도체칩(2)의 입출력패드(1c,2c)상에 먼저 도전성와이어(20)로 스터드범프(3)(Stud Bump, 대략 볼(Ball) 모양)를 형성한 후, 도전성와이어(20)의 단부를 끊는다. 이어서 도전성와이어(20)의 일단을 인쇄회로기판(10)의 본드핑거(12a)에 접속(First Bonding)하고, 그 타단을 제1반도체칩(1) 또는 제2반도체칩(2)의 입출력패드(1c,2c)상에 형성된 스터드범프(3)에 스티치 본딩(Stitch bonding, Second Bonding이라고도 함)한다. 이러한 리버스 와이어 본딩은 종래와 마찬가지로 써모소닉 Au 볼 본딩(Thermosonic Au Ball Bonding, 본딩시 초음파 에너지와 동시에 본딩하고자 하는 영역에 열을 주어 본딩하는 방법)시 사용되는 캐필러리를 이용한다.First, on the input / output pads 1c and 2c of the first semiconductor chip 1 or the second semiconductor chip 2, the stud bump 3 (Stud Bump) is formed with the conductive wires 20 first. After forming, the end of the conductive wire 20 is cut off. Next, one end of the conductive wire 20 is first bonded to the bond finger 12a of the printed circuit board 10, and the other end thereof is an input / output pad of the first semiconductor chip 1 or the second semiconductor chip 2. Stitch bonding (also called Stitch bonding, Second Bonding) is performed on the stud bumps 3 formed on (1c, 2c). The reverse wire bonding uses a capillary used during thermosonic Au ball bonding (a method of bonding heat by bonding heat to an area to be bonded simultaneously with ultrasonic energy during bonding).

또한, 상기 리버스 와이어 본딩 대신에 상기 도전성와이어(20)의 단부를 제1반도체칩(1) 또는 제2반도체칩(2)의 입출력패드(1c,2c)상에 엣지(Wedge) 또는 리본(Ribbon) 본딩하여 접속하는 방법도 있다. 상기 엣지 또는 리본 본딩 방법은 주지된 바와 같이 종래의 울트라소닉 Al 엣지 본딩(Ultrasonic Al Wedge Bonding, 엣지에 초음파 진동 에너지만을 주어 그 마찰열로 본딩하는 방법으로서 제1,2본딩 영역 모두 엣지 형태로 형성됨)에 사용되는 엣지를 이용한다.In addition, instead of the reverse wire bonding, an end of the conductive wire 20 is edged or ribboned on the input / output pads 1c and 2c of the first semiconductor chip 1 or the second semiconductor chip 2. ) There is also a method of bonding and connecting. The edge or ribbon bonding method is conventionally known as Ultrasonic Al Wedge Bonding (Ultrasonic Al Wedge Bonding, a method of bonding only the ultrasonic vibration energy to the edge and bonding the frictional heat to the first and second bonding areas are formed in the edge shape) Use the edge used for.

더불어, 상기 도전성와이어(20)를 탭(TAB; Tape Automated Bonding) 본딩 방법에 의해 상기 제1반도체칩(1) 및 제2반도체칩(2)의 입출력패드(1c,2c)에 본딩하여 그 루프 하이트를 조절할 수도 있다. 상기 탭 본딩 방법은 주지된 바와 같이 다수의 도전성와이어(20), 회로패턴 또는 리드 등이 일체의 필름 또는 테이프 등으로 감싸여진 채 동시에 본딩되는 방법이다.In addition, the conductive wire 20 is bonded to the input / output pads 1c and 2c of the first semiconductor chip 1 and the second semiconductor chip 2 by a tape auto bonding (TAB) bonding method, and then looped. You can also adjust the height. The tab bonding method is a method in which a plurality of conductive wires 20, a circuit pattern or a lead are simultaneously bonded while being enclosed with an integrated film or tape, as is well known.

이러한 본딩 방법에 의해 상기 도전성와이어(20)의 루프 하이트는 최대 5mil에서 최소 1mil(1mil=0.0254mm)까지 형성 가능하다. By this bonding method, the loop height of the conductive wire 20 can be formed from a maximum of 5 mils to a minimum of 1 mil (1 mil = 0.0254 mm).

물론, 상기 리버스 와이어 본딩, 엣지 본딩, 리본 본딩 및 탭 본딩 방법 외에 종래의 노말 와이어 본딩(Normal Wire Bonding) 방법도 사용할 수 있는데, 상기와 같은 노말 와이어 본딩 방법을 이용했을 경우에는 상기 완충수단의 두께를 더욱 두껍게 해야 한다.Of course, in addition to the reverse wire bonding, edge bonding, ribbon bonding, and tab bonding methods, a conventional normal wire bonding method may also be used. When the normal wire bonding method is used, the thickness of the buffer means Should be thicker.

계속해서, 상기 제1반도체칩(1), 제2반도체칩(2), 도전성와이어(20) 및 인쇄회로기판(10)의 제2면(11b) 전체는 에폭시 몰딩 컴파운드(Epoxy Molding Compound) 또는 액상봉지재(Glop Top)와 같은 봉지재(30)로 봉지되어 외부 환경으로부터 보호 가능하게 되어 있다.Subsequently, the entire first surface of the first semiconductor chip 1, the second semiconductor chip 2, the conductive wire 20, and the second surface 11b of the printed circuit board 10 may be formed of an epoxy molding compound or an epoxy molding compound. It is encapsulated with an encapsulant 30 such as a liquid encapsulant (Glop Top) to protect from an external environment.

또한, 상기 인쇄회로기판(10)의 제1면(11a)에 형성된 회로패턴(12)중 볼랜드(12b)에는 솔더볼(Solder Ball)과 같은 도전성볼(60)이 융착되어 마더보드(Mother Board)의 소정 패턴에 실장 가능하게 되어 있다.In addition, a conductive ball 60 such as a solder ball is fused to the ball land 12b of the circuit pattern 12 formed on the first surface 11a of the printed circuit board 10, thereby forming a motherboard. It can be mounted in a predetermined pattern of.

다음으로, 도4에 도시된 반도체패키지(103)를 참조한다. 이는 도3에 도시된 반도체패키지(102)와 유사하므로 차이점만을 설명하기로 한다.Next, reference is made to the semiconductor package 103 shown in FIG. Since this is similar to the semiconductor package 102 shown in FIG. 3, only the differences will be described.

도시된 바와 같이 도4의 반도체패키지(103)은 섭스트레이트로서 리드(70)를 이용한 것이 특징이다.As shown, the semiconductor package 103 of FIG. 4 is characterized in that the lead 70 is used as the substrate.

즉, 대략 평면인 제1면(70a)과 제2면(70b)을 갖고, 상기 제1면(70a)에는 봉지재(30) 외측으로 노출된 랜드(71b)가 형성되고, 제2면(70b)에는 상기 제1반도체칩(1)과 도전성와이어(20)로 본딩되는 본드핑거(71a)로 이루어진 리드(70)가 섭스트레이트로서 구비되어 있다.That is, the land 71b having the first surface 70a and the second surface 70b which are substantially planar, and exposed to the outside of the encapsulant 30 is formed on the first surface 70a, and the second surface ( 70b) includes a lead 70 made of bond finger 71a bonded to the first semiconductor chip 1 and the conductive wire 20 as a substrate.

상기 리드(70)는 제1면(70a)중 랜드(71b)를 제외한 영역이 화학적으로 할프 에칭(Half Etching)됨으로써, 상기 랜드(71b)를 포함한 리드(70) 두께는 그렇치 못한 리드(70) 두께보다 대략 2배 가량 더 두껍게 형성되어 있다.The lead 70 is chemically half-etched in the region except for the land 71b of the first surface 70a, so that the thickness of the lead 70 including the land 71b is not the same. It is approximately twice as thick as its thickness.

따라서, 봉지재(30) 외측으로 노출된 상기 리드(70)의 랜드(71b)가 차후 마더보드의 소정 패턴에 실장된다.Therefore, the land 71b of the lid 70 exposed to the outside of the encapsulant 30 is subsequently mounted on a predetermined pattern of the motherboard.

마지막으로, 도5의 반도체패키지(104)를 참조한다. 이것 역시 상기 반도체패키지(101,102,103)와 유사하므로 그 차이점만을 설명하기로 한다.Finally, reference is made to the semiconductor package 104 of FIG. This is also similar to the semiconductor package (101, 102, 103), only the difference will be described.

도시된 바와 같이 도5의 반도체패키지(104)는 완충수단으로서 절연성 볼패드(81) 및 도전성볼(82)이 이용된 것이 특징이다.As illustrated, the semiconductor package 104 of FIG. 5 is characterized in that an insulating ball pad 81 and a conductive ball 82 are used as a buffer means.

즉, 제1반도체칩(1)의 제2면(1b) 및 이와 대응되는 제2반도체칩(2)의 제1면(2a)에는 다수의 절연성 볼패드(81)가 형성되어 있고, 상기 대응되는 볼패드(81) 사이에는 각각 도전성볼(82)이 위치되어 있다. 물론, 상기 볼패드(81) 및 도전성볼(82)의 총두께는 제1반도체칩(1)의 입출력패드(1c)에 접속된 도전성와이어(20)의 루프 하이트보다는 두껍게 되어 있다. 따라서, 반도체칩의 열팽창시 발생하는 응력을 상기 도전성볼(82) 등이 흡수함으로써 반도체패키지의 크랙이나 깨짐 현상 등도 방지하는 효과가 있다.That is, a plurality of insulating ball pads 81 are formed on the second surface 1b of the first semiconductor chip 1 and the first surface 2a of the second semiconductor chip 2 corresponding thereto. The conductive balls 82 are positioned between the ball pads 81. Of course, the total thickness of the ball pad 81 and the conductive ball 82 is thicker than the loop height of the conductive wire 20 connected to the input / output pad 1c of the first semiconductor chip 1. Therefore, the conductive balls 82 and the like absorb the stress generated during thermal expansion of the semiconductor chip, thereby preventing cracks and cracking of the semiconductor package.

이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.As described above, although the present invention has been described with reference to the above embodiments, the present invention is not limited thereto, and various modified embodiments may be possible without departing from the scope and spirit of the present invention.

따라서 본 발명에 의한 반도체패키지에 의하면, 제1반도체칩이 제1봉지재로 감싸여져 있고, 상기 제1봉지재 상에 접착수단에 의해 또다른 제2반도체칩이 접착됨으로써 제2반도체칩이 그 하부의 접속수단과 상호 간섭하지 않게 되고, 따라서 그 접속수단의 파손을 방지하는 효과가 있다. Therefore, according to the semiconductor package according to the present invention, the first semiconductor chip is wrapped with the first encapsulation material, and another second semiconductor chip is adhered to the first encapsulation material by an adhesive means so that the second semiconductor chip is attached to the first encapsulation material. There is no mutual interference with the connecting means in the lower portion, and therefore, there is an effect of preventing breakage of the connecting means.

또한, 제1반도체칩의 입출력패드 및 그것에 접속된 접속수단의 일부분이 이미 제1봉지재로 감싸여져 있음으로, 상기 제1봉지재 상에는 어떠한 크기의 제2반도체칩이 스택되어도, 상기 접속수단과 간섭되지 않게 됨으로써 다양한 종류의 반도체패키지를 구현할 수 있는 효과가 있다.In addition, since the input / output pad of the first semiconductor chip and a part of the connecting means connected to the first semiconductor chip are already wrapped with the first encapsulant, even if the second semiconductor chip of any size is stacked on the first encapsulant, By not interfering, there is an effect that can implement a variety of semiconductor packages.

또한, 상기 섭스트레이트에는 두께가 더 얇은 제3면을 형성하고, 상기 제3면에 제1반도체칩 및 제2반도체칩을 순차 스택함으로써, 그 반도체패키지의 전체적인 두께를 감소시킬 수 있는 효과가 있다.In addition, by forming a thinner third surface on the substrate and sequentially stacking the first semiconductor chip and the second semiconductor chip on the third surface, the overall thickness of the semiconductor package can be reduced. .

또한, 제1반도체칩의 제2면에 일정두께 이상의 완충수단이 접착됨으로써 상기 제1반도체칩의 제2면에 다양한 크기 또는 부피의 제2반도체칩이 더 스택 가능한 효과가 있다.In addition, by bonding the buffer means having a predetermined thickness or more to the second surface of the first semiconductor chip, the second semiconductor chip of various sizes or volumes can be stacked more on the second surface of the first semiconductor chip.

또한, 보다 다양한 구조 및 기능을 갖는 반도체패키지를 제공하게 되고, 더불어 섭스트레이트의 회로패턴 또는 리드의 설계 자유도가 높아지는 효과가 있다.



In addition, it is possible to provide a semiconductor package having a variety of structures and functions, and also has an effect of increasing the degree of freedom in designing a circuit pattern or lead of a substrate.



Claims (7)

대략 평면인 제1면과 제2면을 가지고, 상기 제2면에는 다수의 입출력패드가 형성된 제1반도체칩과,A first semiconductor chip having a first plane and a second plane which are substantially planar, and having a plurality of input / output pads formed thereon; 대략 평면인 제1면과 제2면을 가지고, 상기 제1면과 제2면 사이에는 또다른 제3면이 형성된 수지층을 중심으로, 상기 수지층의 제1면과 제2면에는 볼랜드 및 본드핑거를 갖는 회로패턴이 형성되어 있으며, 상기 수지층의 제3면에는 제1반도체칩의 제1면이 접착수단으로 접착된 동시에 전기적 접속수단에 의해 상기 입출력패드가 본드핑거에 접속된 섭스트레이트와,It has a first surface and a second surface which is substantially planar, and has a third surface formed between the first surface and the second surface with a third resin layer formed thereon. A circuit pattern having a bond finger is formed, and the first surface of the first semiconductor chip is bonded to the third surface of the resin layer by an adhesive means, and the substrate is connected to the bond finger by electrical connection means. Wow, 상기 섭스트레이트의 제3면에 충진되어 상기 제1반도체칩을 감싸는 제1봉지재와,A first encapsulation material filled in the third surface of the substrate and surrounding the first semiconductor chip; 대략 평면인 제1면과 제2면을 가지고, 상기 제2면에는 다수의 입출력패드가 형성되어 있으며, 상기 제1면이 상기 제1봉지재의 표면에 접착수단으로 접착된 동시에, 전기적 접속수단에 의해 상기 입출력패드가 섭스트레이트의 본드핑거에 접속된 제2반도체칩과,It has a first surface and a second surface that is substantially planar, a plurality of input and output pads are formed on the second surface, the first surface is bonded to the surface of the first encapsulant by an adhesive means, and the electrical connection means A second semiconductor chip connected to the bond finger of the substrate by the input / output pads; 상기 제2반도체칩, 전기적 접속수단 및 섭스트레이트의 일면을 감싸는 제2봉지재와,A second encapsulation material surrounding one surface of the second semiconductor chip, electrical connection means, and substrate; 상기 섭스트레이트의 각 볼랜드에 융착된 도전성볼을 포함하고,Conductive ball fused to each borland of the substrate, 상기 섭스트레이트는 제1면과 제3면 사이의 두께가 제1면과 제2면 사이의 두께보다 작은 동시에, 상기 제1반도체칩의 입출력패드에 일단이 접속된 접속수단은 타단이 상기 제1봉지재 및 제2봉지재를 통과하여 섭스트레이트의 본드핑거에 접속된 것을 특징으로 하는 반도체패키지.The substrate has a thickness between the first and third surfaces smaller than the thickness between the first and second surfaces, and one end of the connecting means connected to the input / output pad of the first semiconductor chip has the other end thereof. A semiconductor package, which is connected to a bond finger of a substrate through an encapsulant and a second encapsulant. 삭제delete 제1항에 있어서, 상기 접착수단은 에폭시 수지 접착제, 필름 접착제, 양면 접착테이프중 선택된 어느 하나인 것을 특징으로 하는 반도체패키지.The semiconductor package of claim 1, wherein the bonding means is any one selected from an epoxy resin adhesive, a film adhesive, and a double-sided adhesive tape. 삭제delete 제1면과 제2면을 가지고, 상기 제2면에는 다수의 입출력패드가 형성된 제1반도체칩과,A first semiconductor chip having a first surface and a second surface and having a plurality of input / output pads formed thereon; 제1면과 제2면을 가지고, 상기 제2면에는 다수의 입출력패드가 형성되어 있으며, 상기 제1면이 상기 제1반도체칩의 제2면과 마주하여 위치된 제2반도체칩과,A second semiconductor chip having a first surface and a second surface, wherein a plurality of input / output pads are formed on the second surface, the first surface being positioned to face the second surface of the first semiconductor chip; 상기 제1반도체칩의 제1면에 접착되어 있으며, 상기 제1반도체칩 및 제2반도체칩의 입출력패드와 도전성와이어로 접속되며, 마더보드에 실장가능한 섭스트레이트와,A substrate attached to the first surface of the first semiconductor chip, connected to the input / output pads of the first semiconductor chip and the second semiconductor chip with conductive wires, and capable of being mounted on a motherboard; 상기 제1반도체칩의 제2면과 상기 제2반도체칩의 제1면 사이에 개재(介在)되어 접착되고, 두께는 상기 제1반도체칩의 입출력패드에 연결된 도전성와이어의 루프 하이트보다 두껍게 형성된 완충수단과,A buffer formed between the second surface of the first semiconductor chip and the first surface of the second semiconductor chip, the thickness of which is thicker than the loop height of the conductive wire connected to the input / output pad of the first semiconductor chip. Sudan, 상기 제1반도체칩, 제2반도체칩, 도전성와이어 및 섭스트레이트의 일면을 봉지하는 봉지재를 포함하고,An encapsulant for encapsulating one surface of the first semiconductor chip, the second semiconductor chip, the conductive wire, and the substrate; 상기 완충수단은 제1반도체칩의 제2면 및 이와 대응되는 위치의 제2반도체칩의 제1면에 형성된 다수의 절연성 볼패드와, 상기 대응되는 볼패드 사이에 형성된 도전성볼로 이루어진 것을 특징으로 하는 반도체패키지.The buffer means may include a plurality of insulating ball pads formed on the second surface of the first semiconductor chip and the first surface of the second semiconductor chip at a position corresponding thereto, and conductive balls formed between the corresponding ball pads. Semiconductor package. 삭제delete 삭제delete
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