KR100517367B1 - Error Diffusion Processing Circuit of Plasma Display Panel - Google Patents

Error Diffusion Processing Circuit of Plasma Display Panel Download PDF

Info

Publication number
KR100517367B1
KR100517367B1 KR10-1998-0052168A KR19980052168A KR100517367B1 KR 100517367 B1 KR100517367 B1 KR 100517367B1 KR 19980052168 A KR19980052168 A KR 19980052168A KR 100517367 B1 KR100517367 B1 KR 100517367B1
Authority
KR
South Korea
Prior art keywords
lsb
signal
circuit
error
original pixel
Prior art date
Application number
KR10-1998-0052168A
Other languages
Korean (ko)
Other versions
KR20000037551A (en
Inventor
강성호
Original Assignee
엘지전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지전자 주식회사 filed Critical 엘지전자 주식회사
Priority to KR10-1998-0052168A priority Critical patent/KR100517367B1/en
Publication of KR20000037551A publication Critical patent/KR20000037551A/en
Application granted granted Critical
Publication of KR100517367B1 publication Critical patent/KR100517367B1/en

Links

Classifications

    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/28Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
    • G09G3/288Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00Control of display operating conditions
    • G09G2320/02Improving the quality of display appearance

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

본 발명은 n비트의 원 화소 영상신호를 m(= n-1)비트의 출력 영상신호로 변환하고 수평동기 또는 수직동기 신호가 "0"인 구간의 데이터는 제거하며 원 화소 영상신호와 출력 영상신호 사이의 오차량을 인접 화소들에 분배하여 의사 중간조 표시를 행하도록 한 PDP의 오차 확산 처리 회로에 관한 것이다.The present invention converts an n-bit original pixel video signal into an m (= n-1) bit output video signal, removes data in a section where the horizontal sync or vertical sync signal is "0", and removes the original pixel video signal and the output video. An error diffusion processing circuit of a PDP in which a pseudo halftone display is performed by distributing an error amount between signals to adjacent pixels.

이러한 본 발명은, n비트의 원 화소 영상신호가 오차 확산 출력되면 수평동기 신호가 "0"인 구간의 데이터를 제거하는 수평 무효 데이터 제거회로(110)와, 상기 오차 확산 출력에서 수직동기 신호가 "0"인 구간의 데이터를 제거하는 수직 무효 데이터 제거회로(111)와, 상기 무효 데이터가 제거된 영상신호에서 LSB를 검출하는 LSB 검출회로(102)와, 상기 원 화소보다 1 라인 과거에 생긴 LSB 값을 상기 검출된 LSB 값에 가중하는 상위 라인 LSB 지연회로(103)와, 상기 원 화소보다 1 도트 과거에 생긴 LSB 값을 상기 검출된 LSB 값에 가중하는 좌측 도트 LSB 지연회로(104)와, 상기 상위 라인 및 좌측 도트 LSB 지연회로(104)(104)의 출력신호를 논리합 연산하여 오차신호를 출력하는 오어(OR) 게이트(105)와, 상기 오어 게이트(105)의 오차신호를 상기 원 화소에 가산하여 확산하는 가산회로(107)와, 상기 가산회로(107)의 오차 확산 출력신호에서 LSB 값을 제거시켜 m(= n-1)비트로 변환하여 출력하는 LSB 제거회로(108)로 구성된다.In the present invention, when the n-bit original pixel video signal is error spread output, the horizontal invalid data removal circuit 110 removes data in a section where the horizontal sync signal is "0", and a vertical sync signal is output from the error spread output. A vertical invalid data removal circuit 111 for removing data of the section " 0 ", an LSB detection circuit 102 for detecting an LSB from an image signal from which the invalid data has been removed, and one line past the original pixel An upper line LSB delay circuit 103 that weights an LSB value to the detected LSB value, and a left dot LSB delay circuit 104 that weights an LSB value generated one dot earlier than the original pixel to the detected LSB value; OR gate 105 for outputting an error signal by performing an OR operation on the output signals of the upper line and the left dot LSB delay circuits 104 and 104, and the error signal of the OR gate 105 as the source signal. Is diffused by adding to pixels Consists of a circuit 107, to remove the LSB value in the error diffusion output signal of the addition circuit 107 is m (= n-1) bit, LSB removal circuit 108 that converts the output.

Description

플라즈마 표시 패널의 오차 확산 처리 회로Error Diffusion Processing Circuit of Plasma Display Panel

본 발명은 플라즈마 표시 패널(이하 "PDP"라 칭함)의 오차 확산 처리 회로에 관한 것으로, 특히 n비트의 원 화소 영상신호를 m(= n-1)비트의 출력 영상신호로 변환하고 수평동기(HSYNC) 신호 또는 수직동기(VSYNC) 신호가 "0"인 구간의 데이터는 제거하며 원 화소 영상신호와 출력 영상신호 사이의 오차량을 아직 처리하지 않은 인접 화소들에 분배하여 의사 중간조 표시를 행하므로써 화질 저하를 보상하도록 한 PDP의 오차 확산 처리 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an error diffusion processing circuit of a plasma display panel (hereinafter referred to as " PDP "). In particular, an n-bit original pixel video signal is converted into an m (= n-1) bit output video signal and horizontal synchronization ( Data in the section where the HSYNC) signal or the VSYNC signal is "0" is removed, and the pseudo halftone display is performed by distributing the error amount between the original pixel image signal and the output image signal to adjacent pixels that have not yet been processed. Therefore, the present invention relates to an error diffusion processing circuit of a PDP that compensates for deterioration in image quality.

주지와 같이, PDP는 화소를 구성하는 셀의 수직 및 수평 전극 사이에 인가되는 전압 조절을 통하여 방전을 얻으며, 방전된 빛의 양은 셀 내에서의 방전 시간의 길이를 변화시켜서 조절한다.As is well known, the PDP obtains a discharge by adjusting a voltage applied between vertical and horizontal electrodes of a cell constituting a pixel, and the amount of light discharged is adjusted by changing the length of the discharge time in the cell.

그리고, 전체화면은 각각의 셀의 수직 및 수평 전극에 디지털 영상신호를 입력시키기 위한 라이트 펄스, 주사를 위한 스캔 펄스, 방전을 유지시켜 주기 위한 서스테인 펄스, 및 방전된 셀의 방전을 중지시키기 위한 이레이스 펄스를 인가하여 매트릭스 형으로 구동시켜서 얻는다.The full screen includes a write pulse for inputting a digital image signal to the vertical and horizontal electrodes of each cell, a scan pulse for scanning, a sustain pulse for maintaining the discharge, and a stop for discharging the discharged cell. It is obtained by driving a matrix type by applying an escape pulse.

또한, 영상 표시를 위해 필요한 단계적인 계조(grey level)는 전체 영상을 표시하기 위해 필요한 주어진 시간 내에서 개개의 셀이 방전되는 시간의 길이를 서로 다르게 하여 구현시킨다.In addition, the gray level required for displaying an image is realized by varying the length of time that individual cells are discharged within a given time required to display the entire image.

이때, 화면의 휘도는 각각의 셀을 최대로 구동 시켰을 때의 밝기에 의해 결정이 되고, 휘도를 증가시켜 주기 위해서는 한 화면을 구성시키기 위한 주어진 시간 내에서 셀의 방전 시간을 최대한 길게 유지시켜야 한다.At this time, the brightness of the screen is determined by the brightness when each cell is driven to the maximum, and in order to increase the brightness, the discharge time of the cell must be kept as long as possible within a given time for configuring a screen.

아울러, 명암의 차이인 콘트라스트(contrast)는 배경의 밝기와 휘도에 의해 결정이 되고, 이러한 콘트라스트의 증가를 위해서는 배경을 어둡게 하여야 할뿐만 아니라 휘도를 증가시킬 필요가 있다.In addition, the contrast, which is a difference in contrast, is determined by the brightness and the brightness of the background. In order to increase the contrast, it is necessary to not only darken the background but also increase the brightness.

일예로, 256 계조의 영상 표시를 위해서 필요한 영상 디지털 신호는 RGB 각각 8 비트 신호가 필요하고, 요구 휘도 및 콘트라스트를 얻기 위해서는 셀의 방전 시간을 최대한 길게 유지시켜 주어야 한다.For example, an image digital signal required for displaying an image of 256 gray levels requires an 8-bit signal for each of RGB, and a cell discharge time should be kept as long as possible in order to obtain required luminance and contrast.

한편, 교류 PDP의 계조 구현 방법으로서 현재 가장 주목받고 있는 부 화면(sub-field) 주사 방식은 8 비트 디지털 영상신호를 MSB(최상위 비트)부터 LSB(최하위 비트)까지 같은 웨이트(weight)의 비트 끼리 모은 후, MSB는 시간 T 동안, 하위 비트들은 MSB에 가까운 비트 순으로 각각 T/2, T/4, ... , T/128 동안 주사 시켜서 부 화면을 구성하고, 각각의 부 화면으로부터 방출되는 빛에 대한 눈의 적분 효과를 이용하여 256 계조를 구현시킨다.On the other hand, the sub-field scanning method which is currently attracting the most attention as a gray scale implementation method of the AC PDP is that the 8-bit digital video signal has the same weight bit between the MSB (highest bit) to LSB (lowest bit). After collecting, the MSB scans for the time T and the lower bits in order of bit closest to the MSB for T / 2, T / 4, ..., T / 128, respectively, to form a sub picture, and is emitted from each sub picture. By using the integrated effect of the eye on light, 256 gray levels are realized.

여기서, PDP는 매트릭스 방식으로 구동되어야 하므로 주어진 어드레스 전극에 대하여 한번에 1개 이상의 스캔 전극에 라이트 펄스를 인가하지 못하는 제약점이 있고, 이로 인해 스캔 전극들은 서로 다른 시간에 구동이 되어야 한다.Here, since the PDP must be driven in a matrix manner, there is a limitation in that a write pulse cannot be applied to one or more scan electrodes at a time for a given address electrode, and thus the scan electrodes must be driven at different times.

그러므로, 각 부 화면을 구성하기 위해서는 모든 스캔 전극들을 주사하는 시간(어드레스 기간)이 필요하고, 각각의 셀은 평균 부 화면에 할당된 시간에서 주사 시간만큼 감소된 시간(서스테인 기간) 동안 만 방전을 유지시킬 수 있다. 어드레스 기간은 스캔 전극의 수가 증가할수록 증가하며, 이 시간 동안은 방전을 유지시킬 수 없기 때문에 상대적으로 서스테인 기간이 감소되어 PDP의 휘도 및 콘트라스트 저하를 발생시키는 요인이 되므로 어드레스 기간은 가능한 줄여 줄 필요가 있다.Therefore, in order to construct each subscreen, a time (address period) for scanning all scan electrodes is required, and each cell discharges only during a time (sustain period) reduced by the scanning time from the time allocated to the average subscreen. It can be maintained. The address period increases as the number of scan electrodes increases. During this time, since the discharge cannot be maintained, the sustain period decreases, which causes a decrease in luminance and contrast of the PDP. Therefore, the address period needs to be reduced as much as possible. have.

이에 따라, 근래에는 n비트로 양자화된 원 화소 영상신호가 입력되더라도 출력 영상신호를 m(≤ n-1)비트로 변환시켜 모든 비트를 디스플레이하지 않고 PDP에는 m비트 만을 디스플레이하는 구동방법을 이용한다.Accordingly, in recent years, even when an original pixel video signal quantized with n bits is input, a driving method of converting an output video signal into m (≤ n-1) bits and displaying only m bits in the PDP without displaying all bits is used.

그런데, 이러한 비트 변환 구동방법은 취급 신호의 비트수를 감하여 휘도는 증가되지만 계조 표시가 적어지므로 화질의 저하가 초래되는 단점이 있다.However, such a bit conversion driving method has a disadvantage in that the image quality is degraded because the luminance is increased by reducing the number of bits of the handling signal but the gray scale display is reduced.

이러한 단점을 보완하기 위하여 일본국 특개평 7-64501호에는 원 화소 영상신호와 출력 영상신호 사이의 오차량을 아직 처리하지 않은 인접 화소들에 분배하여 의사 중간조 표시를 행하므로써 화질 저하를 보상하도록 한 오차 확산 처리 회로가 제안되었다.To compensate for this drawback, Japanese Patent Application Laid-Open No. 7-64501 distributes an error amount between an original pixel image signal and an output image signal to adjacent pixels that have not yet been processed to compensate for image degradation by performing pseudo halftone display. One error diffusion processing circuit has been proposed.

이하, 상기 일본국 특개평 7-64501호에 제안된 오차 확산 처리 회로의 동작 및 작용 효과를 첨부된 도면 도 1, 2, 4를 참조하여 설명한다.Hereinafter, the operation and effect of the error diffusion processing circuit proposed in Japanese Patent Laid-Open No. 7-64501 will be described with reference to FIGS. 1, 2, and 4.

PDP의 i번째 라인(행)에서 j번째 열의 화소를 원 화소 Ai,j라 할 때에 Ai,j-h는 원 화소보다 h라인 상위의 화소이고, Ai,j-d는 원 화소보다 d열 좌측의 화소이다.When the pixel in the jth column of the i-th line (row) of the PDP is called the original pixel Ai, j, Ai, j-h is a pixel higher than the original pixel by h lines, and Ai, j-d is a pixel on the left side of the d column than the original pixel.

먼저, 영상 입력단자(1)에 원 화소 Ai,j의 n비트 영상신호가 입력되고, 오차 검출회로(2)는 소정의 가중을 위한 오차량 Kd, Kh를 검출한다.First, an n-bit video signal of the original pixels Ai and j is input to the video input terminal 1, and the error detection circuit 2 detects error amounts Kd and Kh for a predetermined weight.

그러면, h 라인 지연회로(3)는 원 화소 Ai,j보다 h 라인 과거에 생긴 재현오차 Ej-h를 상기 오차량 Kh에 가중하여 출력하고, 이 출력 신호를 수직방향 가산회로(4)에서 원 화소 Ai,j에 가산한다.Then, the h line delay circuit 3 outputs the reproduction error Ej-h generated in the h line past than the original pixel Ai, j to the error amount Kh and outputs the output signal in the vertical addition circuit 4. It adds to the pixel Ai, j.

그리고, d 도트 지연회로(5)는 원 화소 Ai,j보다 d 도트 과거에 생긴 재현오차 Ei-d를 상기 오차량 Kd에 가중하여 출력하고, 이 출력 신호를 수평방향 가산회로(6)에서 원 화소를 Ai,j에 가산한다.Then, the d dot delay circuit 5 outputs the reproduction error Ei-d generated in the past d dots from the original pixels Ai, j to the error amount Kd, and outputs the output signal by the horizontal addition circuit 6 to the original. The pixel is added to Ai, j.

다음으로, h 라인 지연회로(3)와 d 도트 지연회로(5)에서 오차를 가산하여 확산시킨 n비트의 양자화된 확산 출력신호는 비트 변환회로(7)에서 m(≤ n-1)비트로 변환되어 영상 출력단자(8)로 출력된다.Next, the n-bit quantized spread output signal spread by adding the error in the h line delay circuit 3 and the d dot delay circuit 5 is converted into m (≤ n-1) bits in the bit conversion circuit 7. And output to the video output terminal 8.

따라서, 영상 입력단자(1)로 입력되는 영상신호에 오차를 가중 확산한 후 원 영상신호보다 적은 비트로 계조를 구현하더라도 오차 확산에 의하여 의사 중간조 표시를 행하므로써 화질의 저하가 보상된다.Therefore, even if the error is weighted and diffused to the video signal inputted to the video input terminal 1, and the gray scale is implemented with fewer bits than the original video signal, the pseudo halftone display is performed by the error diffusion to compensate for the deterioration in image quality.

그러나, 이러한 종래의 오차 확산 처리 회로는 아래와 같은 문제점이 있었다.However, such a conventional error diffusion processing circuit has the following problems.

첫째; 영상 입력단자(1)로 입력되는 n비트의 원 화소 영상신호와 영상 출력단자(8)로 출력되는 m비트의 출력 영상신호 사이의 비트 차이가 2비트 이상일 경우에는 오차 확산을 통하여 중간조 표시를 행하더라도 화상이 부자연스럽게 디스플레이되고 계조 표시가 적어져 화질이 저하되는 문제점이 있었다.first; If the bit difference between the n-bit original pixel video signal input to the video input terminal 1 and the m-bit output video signal output to the video output terminal 8 is two or more bits, halftone display is performed through error diffusion. Even if it is done, there is a problem that the image is displayed unnaturally and the gradation display decreases, so that the image quality deteriorates.

둘째; 도 1에 도시된 바와 같이 두 개의 가산회로 즉, 수직방향 가산회로(4)와 수평방향 가산회로(6)를 사용함에 따라 회로가 복잡함은 물론이고 계산 속도가 늦었으며 코스트가 높은 문제점이 있었다.second; As shown in FIG. 1, the use of two adding circuits, namely, a vertical adding circuit 4 and a horizontal adding circuit 6, has a problem that the calculation speed is slow and the cost is high.

셋째; 영상 입력단자(1)로 입력되는 n비트의 원 화소 영상신호와 영상 출력단자(8)로 출력되는 m비트의 출력 영상신호 사이의 비트 차이가 1비트일 경우에도 원 화소 영상신호가 구현 가능한 계조의 피크치일 경우에 인접한 화소의 오차량이 가중되어 확산 처리되면 비트 오버플로우(Overflow)가 발생되는 문제점이 있었다.third; Gradation that can realize the original pixel video signal even when the bit difference between the n-bit original pixel video signal input to the video input terminal 1 and the m-bit output video signal output to the video output terminal 8 is 1 bit. In the case of the peak value of, the error amount of the adjacent pixels is weighted and diffused, thereby causing a bit overflow.

일예로, 256계조(0∼255)를 구현하는 PDP에서 도 4 (가)와 같이 인접한 4개의 원 화소 영상신호가 모두 255레벨일 경우에 영상신호 Ai,j에 h 라인 과거에 생긴 재현오차와 d 도트 과거에 생긴 재현오차가 가중되어 254레벨로 구현될 때, 도 4 (나)와 같이 인접한 영상신호 Ai,j+h와 Ai+d,j에 영상신호 Ai,j의 오차량을 가중하면 구현 불가능한 256레벨이 산출되기 때문이다.For example, in a PDP implementing 256 gray scales (0 to 255), as shown in FIG. When the reproduction error occurred in the d dot past is implemented at the level 254, when the error amount of the video signal Ai, j is weighted to the adjacent video signals Ai, j + h and Ai + d, j as shown in FIG. This is because 256 levels that cannot be implemented are calculated.

넷째; 수평동기(HSYNC) 신호가 "0"인 구간과 수직동기(VSYNC) 신호가 "0"인 구간의 무효 데이터까지 오차 확산되기 때문에 최상위 라인에 위치한 화소의 오차 확산시 화질의 열화가 초래되는 문제점이 있었다.fourth; Since the error spreads to invalid data in the section where the HYNC signal is "0" and the section where the VSYNC signal is "0", the image quality deterioration is caused when the error of the pixel located at the top line is spread. there was.

따라서 본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안한 것으로서, 원 화소 영상신호와 출력 영상신호 사이의 비트 차이를 1비트로 한정하여 한 개의 가산회로만을 사용하도록 함으로써 회로를 간단하게 함은 물론이고 고속 계산이 가능하게 하며 코스트가 저감되도록 하고, 오버플로우 예측회로를 부가 설치하여 입력 영상신호가 구현 가능한 계조의 피크치일 때에 발생할 수 있는 비트 오버플로우를 방지하며, 수평동기(HSYNC) 신호가 "0"인 구간과 수직동기(VSYNC) 신호가 "0"인 구간의 무효 데이터를 제거하여 화질의 열화를 방지하는데 그 목적이 있다.Therefore, the present invention has been proposed to solve the above-described problems of the prior art, and the circuit can be simplified by using only one addition circuit by limiting the bit difference between the original pixel video signal and the output video signal to 1 bit. Enables high-speed calculations, reduces cost, and installs an overflow prediction circuit to prevent bit overflow that may occur when the input video signal is at peak gradation, and the HYNC signal is "0." The purpose of the present invention is to prevent deterioration of image quality by removing invalid data in a section in which the " in " and the VSYNC signal are " 0 ".

이러한 목적을 달성하기 위한 본 발명의 기술적 수단은, n비트의 원 화소 영상신호가 후단의 가산회로를 통하여 오차 확산된 신호에서 수평동기 신호가 "0"인 구간의 데이터를 제거하는 수평 무효 데이터 제거회로; 오차 확산한 신호에서 수직동기 신호가 "0"인 구간의 데이터를 제거하는 수직 무효 데이터 제거회로; 수평 및 수직 무효 데이터 제거회로를 통하여 무효 데이터가 제거된 영상신호에서 최하위비트(LSB)를 검출하는 LSB 검출회로; n비트의 원 화소 영상신호에 원 화소보다 1 라인 과거에 생긴 LSB 값을 가중하는 상위 라인 LSB 지연회로; n비트의 원 화소 영상신호에 원 화소보다 1 도트 과거에 생긴 LSB 값을 가중하는 좌측 도트 LSB 지연회로; 상위 라인 및 좌측 도트 LSB 지연회로의 출력신호를 논리합 연산하여 오차 신호를 출력하는 논리소자; 이 논리소자의 오차신호를 상기 n비트의 원 화소 영상신호에 가산하여 확산하는 가산회로; 이 가산회로의 오차 확산 출력신호에서 LSB 값을 제거시켜 m(= n-1)비트로 변환하여 출력하는 LSB 제거회로로 이루어짐을 특징으로 한다.The technical means of the present invention for achieving this purpose is to remove the horizontal invalid data for removing the data of the section where the horizontal synchronization signal is "0" from the signal in which the n-bit original pixel video signal is error-diffused through the backward addition circuit Circuit; A vertical invalid data removal circuit for removing data in a section where the vertical synchronization signal is "0" from the error spread signal; An LSB detection circuit for detecting a least significant bit LSB in an image signal from which invalid data is removed through horizontal and vertical invalid data removal circuits; an upper line LSB delay circuit that weights an LSB value generated one line past the original pixel to an n-bit original pixel video signal; a left dot LSB delay circuit that weights an LSB value generated one dot past the original pixel to an n-bit original pixel video signal; A logic element for ORing the output signals of the upper line and left dot LSB delay circuits to output an error signal; An addition circuit for adding and diffusing an error signal of the logic element to the n-bit original pixel video signal; LSB elimination circuit which removes LSB value from error diffusion output signal of this addition circuit and converts it into m (= n-1) bits and outputs it.

바람직하게는, 원 화소가 n비트로 표현되는 피크치일 때 비트 오버플로우를 예상하여 논리소자의 오차신호를 차단하는 오버플로우 예상회로를 더 포함하여 이루어짐을 특징으로 한다.Preferably, the method further includes an overflow estimating circuit that blocks an error signal of a logic element by anticipating a bit overflow when the original pixel is a peak value represented by n bits.

이하, 본 발명을 첨부한 도면에 의거하여 설명하면 다음과 같다.Hereinafter, the present invention will be described with reference to the accompanying drawings.

도 3은 본 발명에 의한 오차 확산 처리 회로의 블록 구성도를 나타낸 것으로서, 영상 입력단자(101)로 입력되는 n비트의 원 화소 영상신호를 후단의 가산회로(107)를 통하여 오차 확산되면 수평동기(HSYNC) 신호가 "0"인 구간의 데이터를 제거하는 수평 무효 데이터 제거회로(110)와, 상기 n비트의 원 화소 영상신호를 상기 가산회로(107)를 통하여 입력받아 수직동기(VSYNC) 신호가 "0"인 구간의 데이터를 제거하는 수직 무효 데이터 제거회로(111)와, 상기 수평 및 수직 무효 데이터 제거회로(110)(111)를 통하여 무효 데이터가 제거된 영상신호에서 최하위비트(LSB)를 검출하는 LSB 검출회로(102)와, 상기 n비트의 원 화소 영상신호에 원 화소보다 1 라인 과거에 생긴 LSB 값을 가중하는 상위 라인 LSB 지연회로(103)와, 상기 n비트의 원 화소 영상신호에 원 화소보다 1 도트 과거에 생긴 LSB 값을 가중하는 좌측 도트 LSB 지연회로(104)와, 상기 상위 라인 및 좌측 도트 LSB 지연회로(103)(104)의 출력신호를 논리합 연산하여 오차 신호를 출력하는 오어(OR) 게이트(105)와, 상기 원 화소가 n비트로 표현되는 피크치일 때 비트 오버플로우를 예상하여 상기 오어 게이트(105)의 오차신호를 차단하는 오버플로우 예상회로(106)와, 상기 오어 게이트(105)의 오차신호를 n비트의 원 화소 영상신호에 가산하여 확산하는 가산회로(107)와, 상기 가산회로(107)의 오차 확산 출력신호에서 LSB 값을 제거시켜 m(= n-1)비트로 변환하여 영상 출력단자(109)로 출력하는 LSB 제거회로(108)로 구성되어져 있다.3 is a block diagram of an error diffusion processing circuit according to the present invention. When the error diffusion of an n-bit original pixel image signal input to the image input terminal 101 through the addition circuit 107 is performed, horizontal synchronization is performed. A horizontal invalid data removal circuit 110 for removing data in a section in which a (HSYNC) signal is "0" and a vertical synchronization (VSYNC) signal receiving the n-bit original pixel video signal through the addition circuit 107; The least significant bit LSB in the video signal from which invalid data is removed through the vertical invalid data removal circuit 111 and the horizontal and vertical invalid data removal circuits 110 and 111. A LSB detection circuit 102 for detecting a signal, an upper line LSB delay circuit 103 for weighting an LSB value generated one line past the original pixel to the n-bit original pixel image signal, and the n-bit original pixel image 1 dot past than the original pixel in the signal OR gate 105 for outputting an error signal by performing an OR operation on the left dot LSB delay circuit 104 that weights the generated LSB value and the output signals of the upper line and left dot LSB delay circuits 103 and 104. And an overflow predicting circuit 106 for blocking an error signal of the OR gate 105 in anticipation of a bit overflow when the original pixel is a peak value represented by n bits, and an error signal of the OR gate 105. Is added to the n-bit original pixel video signal and diffused, and the LSB value is removed from the error diffusion output signal of the addition circuit 107 and converted into m (= n-1) bits to convert the image output terminal. It consists of the LSB removal circuit 108 which outputs to (109).

이와 같이 구성된 본 발명의 동작 및 작용 효과를 첨부한 도면 도 2 내지 도 4를 참조하여 설명하면 다음과 같다.The operation and effect of the present invention configured as described above will be described with reference to FIGS. 2 to 4 as follows.

먼저, 원 화소 Ai,j의 n비트 영상신호가 영상 입력단자(101)에 입력되어 가산회로(107)를 통하여 오차 확산 출력되면 수평 무효 데이터 제거회로(110)는 수평동기(HSYNC) 신호가 "0"인 구간의 데이터를 제거하고, 수직 무효 데이터 제거회로(111)는 수직동기(VSYNC) 신호가 "0"인 구간의 데이터를 제거한다.First, when the n-bit video signal of the original pixel Ai, j is input to the video input terminal 101 and error-produced through the addition circuit 107, the horizontal invalid data removal circuit 110 generates a horizontal synchronizing (HSYNC) signal. The data of the section where "0" is removed is removed, and the vertical invalid data removal circuit 111 removes the data of the section where the VSYNC signal is "0".

그리고, LSB 검출회로(102)는 상기 수평 및 수직 무효 데이터 제거회로(110)(111)를 통하여 무효 데이터가 제거된 영상신호에서 소정의 가중을 위하여 LSB를 검출한다.The LSB detection circuit 102 detects the LSB for predetermined weighting from the video signal from which invalid data is removed through the horizontal and vertical invalid data removal circuits 110 and 111.

그러면, 상위 라인 지연회로(103)는 원 화소 Ai,j보다 1 라인 과거에 생긴 LSB 값을 상기 LSB 검출회로(102)에서 검출된 LSB에 가중하여 오어 게이트(105)로 출력하고, 좌측 도트 지연회로(104)는 원 화소 Ai,j보다 1 도트 과거에 생긴 LSB 값을 상기 LSB 검출회로(102)에서 검출된 LSB에 가중하여 오어 게이트(105)로 출력한다.Then, the upper line delay circuit 103 weights the LSB value generated one line past the original pixel Ai, j to the OR gate 105 by weighting the LSB detected by the LSB detection circuit 102, and outputs a left dot delay. The circuit 104 weights the LSB value generated one dot past the original pixel Ai, j to the LSB detected by the LSB detection circuit 102 and outputs it to the OR gate 105.

다음으로, 오어 게이트(105)는 상위 라인 지연회로(103)와 좌측 도트 LSB 지연회로(104)의 출력신호를 논리합 연산하여 과거의 LSB 값에 의한 오차신호를 오버플로우 예측회로(106)로 출력한다.Next, the OR gate 105 performs an OR operation on the output signals of the upper line delay circuit 103 and the left dot LSB delay circuit 104 and outputs an error signal based on a past LSB value to the overflow prediction circuit 106. do.

이때, 오버플로우 예측회로(106)는 영상 입력단자(101)에서 가산회로(107)로 입력되는 원 화소가 n비트로 표현되는 피크치일 때 비트 오버플로우를 예상하여 오어 게이트(105)의 오차신호를 차단한다.In this case, the overflow prediction circuit 106 predicts a bit overflow when the original pixel input from the image input terminal 101 to the addition circuit 107 is a peak value represented by n bits, and the error prediction signal of the OR gate 105 is estimated. Block it.

일예로, 256계조(0∼255)를 구현하는 PDP에서 도 4 (가)와 같이 인접한 4개의 원 화소 영상신호가 모두 255레벨일 경우에 영상신호 Ai,j에 1 라인 과거에 생긴 LSB 값과 1 도트 과거에 생긴 LSB 값이 가중되어 254레벨로 구현될 때, 도 4 (다)와 같이 오버플로우 예측회로(106)는 인접한 영상신호 Ai,j+h와 Ai+d,j에 영상신호 Ai,j의 LSB 값이 가중되지 않게 한다.For example, in a PDP that implements 256 gradations (0 to 255), as shown in FIG. 4A, when all four adjacent pixel video signals have 255 levels, LSB values generated in the past of one line in the video signal Ai, j and When the LSB value generated in the past of one dot is weighted and implemented at 254 levels, as shown in FIG. 4 (C), the overflow prediction circuit 106 causes the video signal Ai to be adjacent to the adjacent video signals Ai, j + h and Ai + d, j. Do not weight the LSB of, j.

즉, 원 화소 영상신호 Ai,j+h와 Ai+d,j가 "255"이고, 오어 게이트(105)에서 출력되는 오차신호가 "1"이면, 가산회로(107)에서 8비트로 구현 불가능한 "256"이 산출되기 때문에 오버플로우 예측회로(106)는 원 화소 영상신호가 "255"이면 오어 게이트(105)에서 출력되는 오차신호를 "0"으로 만들어 비트 오버플로우를 방지하는 것이다.That is, if the original pixel video signals Ai, j + h and Ai + d, j are " 255 ", and the error signal output from the OR gate 105 is " 1, " Since 256 "is calculated, the overflow prediction circuit 106 makes the error signal output from the OR gate 105" 0 "to prevent bit overflow when the original pixel image signal is" 255 ".

한편, 가산회로(107)는 오버플로우 예상회로(106)를 통과한 오어 게이트(105)의 오차신호를 원 화소에 가산하여 확산하고, 이 가산회로(107)의 오차 확산 출력신호가 상기 수평 및 수직 무효 데이터 제거회로(110)(111)를 통하여 출력되면 LSB 제거회로(108)는 LSB 값을 제거시켜 m(= n-1)비트로 변환하여 영상 출력단자(109)로 출력한다.On the other hand, the addition circuit 107 adds and diffuses the error signal of the OR gate 105 which has passed through the overflow predicting circuit 106 to the original pixel, and the error diffusion output signal of the addition circuit 107 is horizontal and When output through the vertical invalid data removal circuits 110 and 111, the LSB removal circuit 108 removes the LSB value, converts it into m (= n-1) bits, and outputs it to the image output terminal 109.

따라서, 입력되는 n비트 영상신호에 오차를 가중 확산한 후 원 영상신호보다 적은 m(= n-1)비트로 계조를 구현하더라도 오차 확산에 의하여 의사 중간조 표시를 행하므로써 화질의 저하가 보상된다.Therefore, even if the error is weighted and diffused to the input n-bit video signal, and the gray scale is implemented with m (= n-1) bits smaller than the original video signal, pseudo image halftone display is performed by the error diffusion to compensate for the deterioration in image quality.

이상에서 설명한 바와 같이 본 발명은 원 화소 영상신호와 출력 영상신호 사이의 비트 차이를 1비트로 한정하여 한 개의 가산회로만을 사용하도록 함으로써 회로를 간단하게 함은 물론이고 고속 계산이 가능하게 하며 코스트가 저감되도록 하고, 오버플로우 예측회로를 부가 설치하여 입력 영상신호가 구현 가능한 계조의 피크치일 때에 발생할 수 있는 비트 오버플로우를 방지하며, 수평동기 신호가 "0"인 구간과 수직동기 신호가 "0"인 구간의 무효 데이터를 제거하여 최상위 라인에 위치한 화소의 오차 확산시 유발될 수 있는 화질의 열화를 방지하는 효과가 있다.As described above, according to the present invention, the bit difference between the original pixel image signal and the output image signal is limited to 1 bit so that only one addition circuit is used, thereby simplifying the circuit, enabling high-speed calculation, and reducing the cost. By installing an overflow prediction circuit, it is possible to prevent bit overflow that may occur when the input image signal is a peak value of the gradation that can be implemented, and the section where the horizontal synchronization signal is "0" and the vertical synchronization signal is "0". By removing the invalid data of the interval, there is an effect of preventing the deterioration of the image quality that may be caused when the error of the pixel located in the top line.

도 1은 종래 플라즈마 표시 패널의 오차 확산 처리 회로의 블록 구성도.1 is a block diagram of an error diffusion processing circuit of a conventional plasma display panel.

도 2는 화소의 좌표 위치 설명도.2 is an explanatory diagram of coordinate positions of pixels.

도 3은 본 발명에 의한 플라즈마 표시 패널의 오차 확산 처리 회로의 블록 구성도.3 is a block diagram of an error diffusion processing circuit of the plasma display panel according to the present invention;

도 4는 종래 기술과 본 발명에 의한 오차 확산 처리 상태도.4 is an error diffusion processing state diagram according to the prior art and the present invention.

*** 도면의 주요 부분에 대한 부호의 설명 ****** Explanation of symbols for the main parts of the drawing ***

101 : 영상 입력단자 102 : LSB 검출회로101: video input terminal 102: LSB detection circuit

103 : 상위 라인 LSB 지연회로 104 : 좌측 도트 LSB 지연회로103: upper line LSB delay circuit 104: left dot LSB delay circuit

105 : 오어 게이트 106 : 오버플로우 예상회로105: OR gate 106: overflow prediction circuit

107 : 가산회로 108 : LSB 제거회로107: addition circuit 108: LSB removal circuit

109 : 영상 출력단자 110 : 수평 무효 데이터 제거회로109: video output terminal 110: horizontal invalid data removal circuit

111 : 수직 무효 데이터 제거회로111: vertical invalid data removal circuit

Claims (2)

n비트의 원 화소 영상신호가 후단의 가산회로를 통하여 오차 확산된 신호에서 수평동기 신호가 "0"인 구간의 데이터를 제거하는 수평 무효 데이터 제거회로; 상기 오차 확산한 신호에서 수직동기 신호가 "0"인 구간의 데이터를 제거하는 수직 무효 데이터 제거회로; 상기 수평 및 수직 무효 데이터 제거회로를 통하여 무효 데이터가 제거된 영상신호에서 최하위비트(LSB)를 검출하는 LSB 검출회로; 상기 n비트의 원 화소 영상신호에 원 화소보다 1 라인 과거에 생긴 LSB 값을 가중하는 상위 라인 LSB 지연회로; 상기 n비트의 원 화소 영상신호에 원 화소보다 1 도트 과거에 생긴 LSB 값을 가중하는 좌측 도트 LSB 지연회로; 상기 상위 라인 및 좌측 도트 LSB 지연회로의 출력신호를 논리합 연산하여 오차 신호를 출력하는 논리소자; 상기 논리소자의 오차신호를 상기 n비트의 원 화소 영상신호에 가산하여 확산하는 가산회로; 상기 가산회로의 오차 확산 출력신호에서 LSB 값을 제거시켜 m(= n-1)비트로 변환하여 출력하는 LSB 제거회로를 포함하여 구성된 것을 특징으로 하는 플라즈마 표시 패널의 오차 확산 처리 회로.a horizontal invalid data removal circuit for removing data in a section where the horizontal synchronization signal is "0" from a signal in which an n-bit original pixel video signal is error-diffused through a subsequent addition circuit; A vertical invalid data removal circuit for removing data in a section in which a vertical synchronization signal is "0" from the error spread signal; An LSB detection circuit for detecting a least significant bit (LSB) in an image signal from which invalid data is removed through the horizontal and vertical invalid data removal circuits; An upper line LSB delay circuit which weights the LSB value generated one line past the original pixel to the n-bit original pixel video signal; A left dot LSB delay circuit for weighting the n-bit original pixel video signal with LSB values generated one dot past the original pixel; A logic element configured to OR the output signals of the upper line and left dot LSB delay circuits to output an error signal; An addition circuit for adding and diffusing an error signal of the logic element to the n-bit original pixel image signal; And an LSB elimination circuit for removing the LSB value from the error spreading output signal of the addition circuit and converting the LSB value into m (= n-1) bits to output the LSB value. 제 1 항에 있어서,The method of claim 1, 상기 원 화소가 n비트로 표현되는 피크치일 때 비트 오버플로우를 예상하여 상기 논리소자의 오차신호를 차단하는 오버플로우 예상회로를 더 포함하여 구성된 것을 특징으로 하는 플라즈마 표시 패널의 오차 확산 처리 회로.And an overflow estimating circuit for blocking an error signal of the logic element in anticipation of a bit overflow when the original pixel is at a peak value represented by n bits.
KR10-1998-0052168A 1998-12-01 1998-12-01 Error Diffusion Processing Circuit of Plasma Display Panel KR100517367B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-1998-0052168A KR100517367B1 (en) 1998-12-01 1998-12-01 Error Diffusion Processing Circuit of Plasma Display Panel

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-1998-0052168A KR100517367B1 (en) 1998-12-01 1998-12-01 Error Diffusion Processing Circuit of Plasma Display Panel

Publications (2)

Publication Number Publication Date
KR20000037551A KR20000037551A (en) 2000-07-05
KR100517367B1 true KR100517367B1 (en) 2005-11-25

Family

ID=19560687

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1998-0052168A KR100517367B1 (en) 1998-12-01 1998-12-01 Error Diffusion Processing Circuit of Plasma Display Panel

Country Status (1)

Country Link
KR (1) KR100517367B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100403698B1 (en) * 2001-07-13 2003-10-30 삼성에스디아이 주식회사 Multi Gray Scale Image Display Method and Apparatus thereof

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0764505A (en) * 1993-08-26 1995-03-10 Fujitsu General Ltd Method of driving pdp
JPH07105363A (en) * 1993-09-29 1995-04-21 Fujitsu General Ltd Error spread processing method for display device
JPH08123366A (en) * 1994-10-28 1996-05-17 Matsushita Electric Ind Co Ltd Plasma display
JPH08146907A (en) * 1994-11-17 1996-06-07 Fujitsu General Ltd Error diffusion circuit
JPH08160911A (en) * 1994-12-08 1996-06-21 Fujitsu General Ltd Multigradation display pdp
JPH08179720A (en) * 1994-12-22 1996-07-12 Fujitsu General Ltd Error arithmetic circuit
JPH0950266A (en) * 1995-08-04 1997-02-18 Furontetsuku:Kk Image display method and image display device
JPH1028248A (en) * 1996-07-11 1998-01-27 Fujitsu General Ltd Error-diffusing circuit for displaying plural screens

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0764505A (en) * 1993-08-26 1995-03-10 Fujitsu General Ltd Method of driving pdp
JPH07105363A (en) * 1993-09-29 1995-04-21 Fujitsu General Ltd Error spread processing method for display device
JPH08123366A (en) * 1994-10-28 1996-05-17 Matsushita Electric Ind Co Ltd Plasma display
JPH08146907A (en) * 1994-11-17 1996-06-07 Fujitsu General Ltd Error diffusion circuit
JPH08160911A (en) * 1994-12-08 1996-06-21 Fujitsu General Ltd Multigradation display pdp
JPH08179720A (en) * 1994-12-22 1996-07-12 Fujitsu General Ltd Error arithmetic circuit
JPH0950266A (en) * 1995-08-04 1997-02-18 Furontetsuku:Kk Image display method and image display device
JPH1028248A (en) * 1996-07-11 1998-01-27 Fujitsu General Ltd Error-diffusing circuit for displaying plural screens

Also Published As

Publication number Publication date
KR20000037551A (en) 2000-07-05

Similar Documents

Publication Publication Date Title
KR100464713B1 (en) Method and apparatus for driving pdp
KR100223079B1 (en) Image processing device and method for middle gray image display
EP1269457B1 (en) Method for processing video data for a display device
KR100379703B1 (en) Display method and device
KR100441528B1 (en) Apparatus for driving plasma display panel to enhance expression of gray scale and color, and method thereof
US6906726B2 (en) Display device
GB2304961A (en) Driving grey scale display of a matrix LCD
KR100457281B1 (en) The plasma disaplay device and display method
KR20010006945A (en) Display apparatus, display method, and control-drive circuit for display apparatus
US6774874B2 (en) Display apparatus for displaying an image and an image displaying method
KR20040072070A (en) Method and apparatus for displaying gray scale of plasma display panel
US7053870B2 (en) Drive method for plasma display panel and plasma display device
KR100438604B1 (en) Method for processing gray scale display of plasma display panel
US7339555B2 (en) Method and apparatus for displaying an image on a plasma display panel
KR100517366B1 (en) Error Diffusion Processing Circuit of Plasma Display Panel
KR100517365B1 (en) Error Diffusion Processing Circuit of Plasma Display Panel
JP4674963B2 (en) Plasma display panel addressing method
KR100517367B1 (en) Error Diffusion Processing Circuit of Plasma Display Panel
KR100403698B1 (en) Multi Gray Scale Image Display Method and Apparatus thereof
KR100339594B1 (en) Display driving apparatus and method therefor
KR100603338B1 (en) Apparatus for driving discharge display panel by dual subfield coding
KR100416143B1 (en) Gray Scale Display Method for Plasma Display Panel and Apparatus thereof
KR20070005163A (en) Plasma display panel device
KR100508306B1 (en) An Error Diffusion Method based on Temporal and Spatial Dispersion of Minor Pixels on Plasma Display Panel
US7663650B2 (en) Display device

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080826

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee