KR100437452B1 - Phase changeable memory cells and methods of fabricating the same - Google Patents
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Abstract
상변환 기억 셀들 및 그 제조방법들을 제공한다. 이 상변환 기억 셀들은 반도체기판 상에 2차원적으로 배열된 복수개의 제1 및 제2 정보 저장요소들을 구비한다. 제1 정보 저장요소들은 짝수 행들(even rows) 및 짝수 열들(even columns)이 교차하는 지점들과 홀수 행들(odd rows) 및 홀수 열들(odd columns)이 교차하는 지점들에 위치하고, 제2 정보 저장요소들은 홀수 행들(odd rows) 및 짝수 열들(even columns)이 교차하는 지점들과 짝수 행들(even rows) 및 홀수 열들(odd columns)이 교차하는 지점들에 위치한다. 제1 및 제2 정보 저장요소들의 상부를 지나도록 복수개의 평행한 플레이트 라인들이 배치된다. 플레이트 라인들은 제1 및 제2 플레이트 라인들로 구성된다. 제1 플레이트 라인들은 제1 정보 저장요소들과 전기적으로 접속되되 대각선과 평행하도록 배열되고, 제2 플레이트 라인들은 제1 플레이트 라인들 사이에 배치되고 상기 제2 정보 저장요소들과 전기적으로 접속된다.Phase change memory cells and methods of manufacturing the same are provided. These phase conversion memory cells have a plurality of first and second information storage elements arranged two-dimensionally on a semiconductor substrate. The first information storage elements are located at points where even rows and even columns intersect and points where odd rows and odd columns intersect, and second information storage. The elements are located at points where odd rows and even columns intersect and points where even rows and odd columns intersect. A plurality of parallel plate lines are arranged to pass over the first and second information storage elements. The plate lines consist of first and second plate lines. The first plate lines are electrically connected with the first information storage elements but arranged parallel to the diagonal, and the second plate lines are disposed between the first plate lines and electrically connected with the second information storage elements.
Description
본 발명은 비휘발성 기억소자 및 그 제조방법에 관한 것으로, 특히 상변환 기억셀들 및 그 제조방법들에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nonvolatile memory device and a method of manufacturing the same, and more particularly, to phase change memory cells and a method of manufacturing the same.
비휘발성 메모리소자들은 그들의 전원이 차단될지라도 그들 내에 저장된 데이타들이 소멸되지 않는 특징을 갖는다. 이러한 비휘발성 메모리소자들은 적층 게이트 구조(stacked gate structure)를 갖는 플래쉬 기억 셀들을 주로 채택하고 있다. 상기 적층 게이트 구조는 채널 상에 차례로 적층된 터널산화막, 부유게이트, 게이트 층간 유전체막(inter-gate dielectric layer) 및 제어게이트 전극을 포함한다. 따라서, 상기 플래쉬 기억 셀들의 신뢰성 및 프로그램 효율을 향상시키기 위해서는 상기 터널산화막의 막질이 개선되어야 하고 셀의 커플링 비율이 증가되어야 한다.Nonvolatile memory devices have a feature that data stored therein is not destroyed even if their power supply is cut off. Such nonvolatile memory devices mainly employ flash memory cells having a stacked gate structure. The stacked gate structure includes a tunnel oxide layer, a floating gate, an inter-gate dielectric layer, and a control gate electrode sequentially stacked on a channel. Therefore, in order to improve the reliability and program efficiency of the flash memory cells, the film quality of the tunnel oxide film should be improved and the coupling ratio of the cells should be increased.
상기 플래쉬 메모리소자들 대신에 새로운 비휘발성 기억소자들, 예컨대 상변환 기억소자들이 최근에 제안된 바 있다.Instead of the flash memory devices, new nonvolatile memory devices such as phase change memory devices have recently been proposed.
도 1은 상기 상변환 기억소자들의 단위 셀의 등가회로도를 보여준다.1 shows an equivalent circuit diagram of a unit cell of the phase change memory devices.
도 1을 참조하면, 상기 상변환 기억 셀은 하나의 억세스 트랜지스터(TA) 및 하나의 가변저항체(variable resistor; C)로 구성된다. 상기 가변저항체(C)는 하부전극, 상부전극 및 그들 사이에 개재된 상변환 물질막(phase changeable material layer)로 구성된다. 상기 가변저항체(C)의 상기 상부전극은 플레이트 전극(PL)과 접속된다. 또한, 상기 억세스 트랜지스터(TA)는 상기 하부전극과 접속된 소오스 영역, 상기 소오스 영역과 이격된(spaced apart) 드레인 영역 및 상기 소오스 영역 및 드레인 영역 사이의 채널 영역 상에 위치하는 게이트 전극을 포함한다. 상기 억세스 트랜지스터(TA)의 상기 게이트 전극 및 드레인 영역은 각각 워드라인(WL) 및 비트라인(BL)에 접속된다. 결과적으로, 상기 상변환 기억 셀의 등가회로도는 디램 셀의 등가회로도와 유사하다. 그러나, 상기 상변환 물질막의 성질은 상기 디램 셀에 채택되는 유전체막의 성질과는 전혀 다르다. 즉, 상기 상변환 물질막은 온도에 따라 2개의 안정된 상태(two stable states)를 갖는다.Referring to FIG. 1, the phase change memory cell includes one access transistor T A and one variable resistor C. Referring to FIG. The variable resistor C includes a lower electrode, an upper electrode, and a phase changeable material layer interposed therebetween. The upper electrode of the variable resistor C is connected to the plate electrode PL. In addition, the access transistor T A includes a source region connected to the lower electrode, a drain region spaced apart from the source region, and a gate electrode positioned on a channel region between the source region and the drain region. do. The gate electrode and the drain region of the access transistor T A are connected to a word line WL and a bit line BL, respectively. As a result, the equivalent circuit diagram of the phase change memory cell is similar to the equivalent circuit diagram of the DRAM cell. However, the nature of the phase change material film is completely different from that of the dielectric film employed in the DRAM cell. That is, the phase change material film has two stable states according to temperature.
도 2는 상기 상변환 기억 셀을 프로그램 및 소거시키는 방법을 설명하기 위한 그래프이다. 여기서, 가로축은 시간(T)을 나타내고, 세로축은 상기 상변환 물질막에 가해지는 온도(TMP)를 나타낸다.2 is a graph for explaining a method of programming and erasing the phase change memory cells. Here, the horizontal axis represents time T, and the vertical axis represents temperature TMP applied to the phase change material film.
도 2를 참조하면, 상기 상변환 물질막을 용융온도(melting temperature; Tm)보다 높은 온도에서 제1 기간(first duration; T1) 동안 가열한 후에 냉각시키면, 상기 상변환 물질막은 비정질 상태(amorphous state)로 변한다(곡선 ① 참조). 이에 반하여, 상기 상변환 물질막을 상기 용융온도(Tm)보다 낮고 결정화온도(crystallization temperature; Tc)보다 높은 온도에서 상기 제1 기간(T1) 보다 긴 제2 기간(second duration; T2) 동안 가열한 후에 냉각시키면, 상기 상변환 물질막은 결정 상태(crystalline state)로 변한다(곡선 ② 참조). 여기서, 비정질 상태를 갖는 상변환 물질막의 비저항은 결정질 상태를 갖는 상변환 물질막의 비저항보다 높다. 따라서, 읽기 모드에서 상기 상변환 물질막을 통하여 흐르는 전류를 감지(detection)함으로써, 상기 상변환 기억 셀에 저장된 정보가 논리 "1" 인지 또는 논리 "0"인지를 판별(discriminate)할 수 있다. 상기 상변환 물질막으로는 게르마늄(Ge), 텔루리움(tellurium; Te) 및 스티비움(stibium; Sb)을 함유하는 화합물막(compound material layer; 이하 'GTS막' 이라 함)이 널리 사용된다.Referring to FIG. 2, when the phase change material film is heated after cooling for a first duration T1 at a temperature higher than a melting temperature Tm, the phase change material film is in an amorphous state. (See curve ①). In contrast, the phase change material film is heated for a second duration T2 longer than the first period T1 at a temperature lower than the melting temperature Tm and higher than a crystallization temperature Tc. Upon cooling, the phase change material film changes to a crystalline state (see curve ②). Here, the specific resistance of the phase change material film having an amorphous state is higher than that of the phase change material film having a crystalline state. Accordingly, by detecting the current flowing through the phase change material film in the read mode, it is possible to discriminate whether the information stored in the phase change memory cell is a logic "1" or a logic "0". As the phase change material film, a compound material layer (hereinafter, referred to as a 'GTS film') containing germanium (Ge), tellurium (Te), and stevilium (Sb) is widely used.
도 3은 종래의 상변환 기억 셀들을 보여주는 단면도이다.3 is a cross-sectional view showing conventional phase change memory cells.
도 3을 참조하면, 반도체기판(11)의 소정영역에 활성영역을 한정하는 소자분리막(13)이 배치된다. 상기 활성영역을 가로질러 한 쌍의 평행한 워드라인들(15)이 배치된다. 상기 한 쌍의 워드라인들(15)의 양 옆에 위치하는 상기 활성영역에 불순물 영역들이 형성된다. 상기 한 쌍의 워드라인들(15) 사이의 활성영역에 형성된 불순물 영역은 공통 드레인 영역(17d)에 해당하고, 상기 공통 드레인 영역(17d) 양 옆의 불순물 영역들은 소오스 영역들(17s)에 해당한다. 상기 소오스/드레인 영역들(17s, 17d), 상기 워드라인들(15) 및 상기 소자분리막(13)을 갖는 반도체기판의 전면은 제1 층간절연막(19)으로 덮여진다. 상기 제1 층간절연막(19) 상에 상기 공통 드레인 영역(17d)과 전기적으로 접속된 비트라인(21)이 배치된다. 도면에서 상기 비트라인(21)의 일 부분만이 도시되었으나, 상기 비트라인(21)은 상기 워드라인들(15)의 상부를 가로지른다.Referring to FIG. 3, an isolation layer 13 defining an active region is disposed in a predetermined region of the semiconductor substrate 11. A pair of parallel word lines 15 are disposed across the active region. Impurity regions are formed in the active region positioned at both sides of the pair of word lines 15. An impurity region formed in an active region between the pair of word lines 15 corresponds to a common drain region 17d, and impurity regions adjacent to both sides of the common drain region 17d correspond to source regions 17s. do. The entire surface of the semiconductor substrate having the source / drain regions 17s and 17d, the word lines 15, and the device isolation layer 13 is covered with a first interlayer insulating layer 19. A bit line 21 electrically connected to the common drain region 17d is disposed on the first interlayer insulating layer 19. Although only a portion of the bit line 21 is shown in the figure, the bit line 21 crosses the upper portion of the word lines 15.
상기 비트라인(21)을 포함하는 반도체기판의 전면은 제2 층간절연막(23)으로 덮여진다. 상기 제2 층간절연막(23) 내에 상기 각 소오스 영역들(17s)과 전기적으로 접속된 한 쌍의 콘택 플러그들(25)이 배치된다. 상기 제2 층간절연막(23) 상에 한 쌍의 상변환 물질막 패턴들(phase changeable material layer patterns; 27)이 배치된다. 상기 상변환 물질막 패턴들(27)의 각각은 상기 각 콘택 플러그들(25)을 덮는다. 상기 각 상변환 물질막 패턴들(27) 상에 상부전극들(29)이 적층된다. 상기 상변환 물질막 패턴들(27) 사이의 갭 영역들은 평탄화된 층간절연막(31)으로 채워진다. 상기 평탄화된 층간절연막(31) 및 상기 상부전극들(29)은 플레이트 전극(33)으로 덮여진다.The entire surface of the semiconductor substrate including the bit line 21 is covered with a second interlayer insulating film 23. A pair of contact plugs 25 electrically connected to the respective source regions 17s are disposed in the second interlayer insulating layer 23. A pair of phase changeable material layer patterns 27 is disposed on the second interlayer insulating layer 23. Each of the phase change material layer patterns 27 covers the contact plugs 25. Upper electrodes 29 are stacked on the phase change material layer patterns 27. The gap regions between the phase change material layer patterns 27 are filled with the planarized interlayer insulating layer 31. The planarized interlayer insulating film 31 and the upper electrodes 29 are covered with a plate electrode 33.
상기 한 쌍의 상변환 기억 셀들중 하나의 셀(A)을 프로그램시키기 위하여 상기 셀(A)의 콘택 플러그(25)에 선택적으로 프로그램 전압을 인가하면, 상기 셀(A)의 상변환 물질막 패턴(27) 및 콘택 플러그(25) 사이의 계면에서 열이 발생한다. 이에 따라, 상기 선택된 셀(A)의 상변환 물질막 패턴(27)의 일 부분(27a)이 비정질 상태로 변한다. 이때, 상기 선택된 셀(A)에서 발생된 열은 상기 도전성 플레이트 전극(33) 및/또는 상기 평탄화된 층간절연막(31)을 통하여 상기 비선택된 셀(B)의 상변환 물질막 패턴(27)에 전달될 수 있다. 이 경우에, 상기 비선택된 셀(B)의 상변환 물질막 패턴(27)의 일 부분(27b) 역시 비정질 상태로 변한다. 결과적으로, 상기 비선택된 셀(B)이 열적간섭 현상(thermal interference phenomenon)에 기인하여 약하게 프로그램될 수 있다. 이러한 열적간섭 현상(thermal interferencephenomenon)은 상기 한 쌍의 셀들(A, B) 사이의 간격이 좁아짐에 따라 더욱 심하게 나타난다(appear).When a program voltage is selectively applied to the contact plug 25 of the cell A to program one cell A of the pair of phase change memory cells, the phase change material film pattern of the cell A Heat is generated at the interface between the 27 and the contact plug 25. Accordingly, a portion 27a of the phase change material film pattern 27 of the selected cell A is changed to an amorphous state. In this case, heat generated in the selected cell A is transferred to the phase change material film pattern 27 of the unselected cell B through the conductive plate electrode 33 and / or the planarized interlayer insulating layer 31. Can be delivered. In this case, a portion 27b of the phase change material film pattern 27 of the unselected cell B also changes to an amorphous state. As a result, the unselected cell B can be weakly programmed due to a thermal interference phenomenon. This thermal interference phenomena (appear) is more severe as the gap between the pair of cells (A, B) becomes narrower.
상술한 바와 같이, 종래의 상변환 기억 셀들은 서로 동일한 높이(level)에 형성된다. 따라서, 하나의 상변환 기억 셀을 선택적으로 프로그램시킬 때 상기 선택된 셀과 이웃하는 비선택된 셀이 프로그램될 수 있다.As described above, conventional phase change memory cells are formed at the same level with each other. Thus, when selectively programming one phase change memory cell, an unselected cell neighboring the selected cell can be programmed.
본 발명이 이루고자 하는 기술적 과제는 서로 이웃하는 셀들 사이의 열적간섭 현상을 최소화시키기에 적합한 상변환 기억셀들 및 그 제조방법들을 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide phase change memory cells suitable for minimizing thermal interference between neighboring cells and manufacturing methods thereof.
본 발명이 이루고자 하는 다른 기술적 과제는 서로 이웃하는 셀들 사이의 열전달 경로(thermal transmission path)를 증가시키기에 적합한 상변환 기억 셀들 및 그 제조방법들을 제공하는 데 있다.Another object of the present invention is to provide phase change memory cells suitable for increasing thermal transmission paths between neighboring cells and methods of manufacturing the same.
본 발명이 이루고자 하는 또 다른 기술적 과제는 고집적 상변환 기억소자에 적합한 상변환 기억셀들 및 그 제조방법들을 제공하는 데 있다.Another object of the present invention is to provide phase change memory cells suitable for highly integrated phase change memory devices and methods of manufacturing the same.
도 1은 전형적인 상변환 기억소자(typical phase changeable memory device)의 단위 셀의 등가회로도이다.1 is an equivalent circuit diagram of a unit cell of a typical typical phase changeable memory device.
도 2는 상변환 기억 셀에 채택되는 상변환 물질의 특성을 설명하기 위한 그래프이다.2 is a graph for explaining the characteristics of the phase change material employed in the phase change memory cell.
도 3은 종래의 상변환 기억 셀들을 보여주는 단면도이다.3 is a cross-sectional view showing conventional phase change memory cells.
도 4는 본 발명에 따른 상변환 기억셀들의 평면도이다.4 is a plan view of phase change memory cells according to the present invention.
도 5는 도 4의 Ⅰ-Ⅰ에 따라 취해진 단면도에 대응하는 도면으로서, 본 발명의 일 실시예에 따른 상변환 기억셀들의 단면도이다.5 is a cross-sectional view of a phase change memory cell according to an exemplary embodiment of the present invention, which corresponds to a cross-sectional view taken along the line I-I of FIG. 4.
도 6은 도 4의 Ⅰ-Ⅰ에 따라 취해진 단면도에 대응하는 도면으로서, 본 발명의 다른 실시예에 따른 상변환 기억셀들의 단면도이다.6 is a cross-sectional view of a phase change memory cell according to another exemplary embodiment of the present invention, which corresponds to a cross-sectional view taken along the line I-I of FIG. 4.
도 7a 내지 도 9a는 도 4의 Ⅰ-Ⅰ에 따라 본 발명의 일 실시예에 따른 상변환 기억셀들의 제조방법을 설명하기 위한 단면도들이다.7A to 9A are cross-sectional views illustrating a method of manufacturing phase change memory cells according to an embodiment of the present invention according to I-I of FIG. 4.
도 7b 내지 도 9b는 도 4의 Ⅱ-Ⅱ에 따라 본 발명의 일 실시예에 따른 상변환 기억셀들의 제조방법을 설명하기 위한 단면도들이다.7B to 9B are cross-sectional views illustrating a method of manufacturing phase change memory cells according to an embodiment of the present invention in accordance with II-II of FIG. 4.
도 10a는 도 4의 Ⅰ-Ⅰ에 따라 본 발명의 다른 실시예에 따른 상변환 기억셀들의 제조방법을 설명하기 위한 단면도들이다.FIG. 10A is a cross-sectional view illustrating a method of manufacturing a phase change memory cell according to another embodiment of the present invention in accordance with FIG.
도 10b는 도 4의 Ⅱ-Ⅱ에 따라 본 발명의 다른 실시예에 따른 상변환 기억셀들의 제조방법을 설명하기 위한 단면도들이다.FIG. 10B is a cross-sectional view for describing a method of manufacturing a phase change memory cell according to another embodiment of the present invention according to II-II of FIG. 4.
본 발명의 일 양태에 따르면, 상변환 기억셀들이 제공된다. 이 상변환 기억 셀들은 반도체기판 상에 행들(rows) 및 열들(columns)을 따라 2차원적으로 배열된 복수개의 정보 저장요소들(data storage elements)을 포함한다. 상기 정보 저장요소들은 짝수 행들(even rows) 및 짝수 열들(even columns)이 교차하는 지점들과 홀수 행들(odd rows) 및 홀수 열들(odd columns)이 교차하는 지점들에 형성된 제1 정보 저장요소들과 아울러서 짝수 행들(even rows) 및 홀수 열들(odd columns)이 교차하는 지점들 및 홀수 행들(odd rows) 및 짝수 열들(even columns)이 교차하는 지점들에 형성된 제2 정보 저장요소들로 구성된다. 상기 정보 저장요소들의 상부에 대각선(diagonal line)과 평행한 복수개의 플레이트 라인들이 배치된다. 상기 플레이트 라인들은 상기 제1 정보 저장요소들과 전기적으로 접속된 복수개의 제1 플레이트 라인들 및 상기 제2 정보 저장요소들과 전기적으로 접속된 복수개의 제2 플레이트 라인들로 구성된다. 상기 정보 저장요소들의 각각은 차례로 적층된 상변환 물질막 패턴 및 상부전극을 포함한다. 즉, 상기 제1 정보 저장요소들의 각각은 차례로 적층된 제ㅣ 상변환 물질막 패턴 및 제1 상부전극을 포함하고, 상기 제2 정보 저장요소들의 각각은 차례로 적층된 제2 상변환 물질막 패턴 및 제2 상부전극을 포함한다.According to one aspect of the present invention, phase-change memory cells are provided. The phase change memory cells include a plurality of data storage elements arranged two-dimensionally along rows and columns on a semiconductor substrate. The information storage elements may include first information storage elements formed at points where even rows and even columns intersect, and points where odd rows and odd columns intersect. And second information storage elements formed at points where even rows and odd columns intersect and points where odd rows and even columns intersect. . A plurality of plate lines parallel to a diagonal line are disposed on the information storage elements. The plate lines are composed of a plurality of first plate lines electrically connected to the first information storage elements and a plurality of second plate lines electrically connected to the second information storage elements. Each of the information storage elements includes a phase change material film pattern and an upper electrode stacked in sequence. That is, each of the first information storage elements includes a first phase change material film pattern and a first upper electrode that are sequentially stacked, and each of the second information storage elements each includes a second phase change material film pattern and It includes a second upper electrode.
상기 제1 및 제2 플레이트 라인들은 동일한 레벨에 위치한다. 이와는 달리, 상기 제2 플레이트 라인들은 상기 제1 플레이트 라인들보다 높은 레벨에 위치할 수도 있다.The first and second plate lines are located at the same level. Alternatively, the second plate lines may be located at a higher level than the first plate lines.
본 발명의 다른 양태에 따르면, 상변환 기억셀들의 제조방법을 제공한다. 이방법은 반도체기판 상에 2차원적으로 배열된 복수개의 정보 저장요소들을 형성하는 것을 포함한다. 상기 정보 저장요소들은 짝수 행들 및 짝수 열들이 교차하는 지점들과 홀수 행들 및 홀수 열들이 교차하는 지점들에 형성된 제1 정보 저장요소들과 아울러서, 짝수 행들 및 홀수 열들이 교차하는 지점들과 홀수 행들 및 짝수 열들이 교차하는 지점들에 형성된 제2 정보 저장요소들을 포함한다. 상기 정보 저장요소들의 상부를 지나고 대각선과 평행한 복수개의 플레이트 라인들을 형성한다. 상기 플레이트 라인들은 상기 제1 및 제2 정보 저장요소들과 전기적으로 접속된다.According to another aspect of the present invention, a method of manufacturing phase change memory cells is provided. This method includes forming a plurality of information storage elements arranged two-dimensionally on a semiconductor substrate. The information storage elements may include first information storage elements formed at points where even rows and even columns intersect, and points at which odd rows and odd columns intersect, as well as points and odd rows where even and odd columns intersect. And second information storage elements formed at points where even columns intersect. A plurality of plate lines are formed across the top of the information storage elements and parallel to the diagonal. The plate lines are electrically connected to the first and second information storage elements.
상기 플레이트 라인들을 형성하는 것은 상기 복수개의 정보 저장요소들을 갖는 반도체기판의 전면 상에 중간 층간절연막을 형성하고, 상기 중간 층간절연막을 패터닝하여 상기 제1 및 제2 정보 저장요소들을 각각 노출시키는 제1 및 제2 콘택홀들을 형성하고, 상기 결과물의 전면 상에 도전막을 형성하고, 상기 도전막을 패터닝하는 것을 포함한다.The forming of the plate lines may include forming a first interlayer insulating film on an entire surface of the semiconductor substrate having the plurality of information storage elements, and patterning the first interlayer insulating film to expose the first and second information storage elements, respectively. And forming second contact holes, forming a conductive film on the entire surface of the resultant, and patterning the conductive film.
이와는 달리, 상기 플레이트 라인들을 형성하는 것은 상기 복수개의 정보 저장요소들을 갖는 반도체기판의 전면 상에 중간 층간절연막을 형성하고, 상기 중간 층간절연막을 패터닝하여 상기 제1 정보 저장요소들을 노출시키는 제1 콘택홀들을 형성하고, 상기 중간 층간절연막 상에 대각선과 평행하고 상기 제1 콘택홀들을 덮는 복수개의 제1 평행한 플레이트 라인들을 형성하고, 상기 제1 플레이트 라인들을 갖는 반도체기판의 전면 상에 상부 층간절연막을 형성하고, 상기 상부 층간절연막 및 상기 중간 층간절연막을 연속적으로 패터닝하여 상기 제2 정보 저장요소들을 노출시키는 제2 콘택홀들을 형성하고, 상기 상부 층간절연막 상에 상기 제1 플레이트 라인들과 평행하고 상기 제2 콘택홀들을 덮는 복수개의 제2 평행한 플레이트 라인들을 형성하는 것을 포함할 수도 있다.Alternatively, forming the plate lines may include forming a middle interlayer insulating film on a front surface of the semiconductor substrate having the plurality of information storage elements, and patterning the interlayer insulating film to expose the first information storage elements. Forming a plurality of first parallel plate lines parallel to a diagonal line and covering the first contact holes on the intermediate interlayer insulating film, and forming an upper interlayer insulating film on a front surface of the semiconductor substrate having the first plate lines. Form second contact holes exposing the second information storage elements by successively patterning the upper interlayer insulating film and the intermediate interlayer insulating film, and parallel to the first plate lines on the upper interlayer insulating film. Forming a plurality of second parallel plate lines covering the second contact holes It may also include.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided so that the disclosed contents can be thorough and complete, and the spirit of the present invention to those skilled in the art will fully convey. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. In addition, where a layer is said to be "on" another layer or substrate, it may be formed directly on the other layer or substrate, or a third layer may be interposed therebetween. Like numbers refer to like elements throughout.
도 4는 본 발명의 실시예에 따른 상변환 기억소자의 셀 어레이 영역의 일 부분을 도시한 평면도이다.4 is a plan view illustrating a portion of a cell array region of a phase change memory device according to an exemplary embodiment of the present invention.
도 4를 참조하면, 반도체기판에 2차원적으로 배열된 복수개의 활성영역들(53a)이 배치된다. 상기 활성영역들(53a)을 가로질러 복수개의 평행한 워드라인들(55)이 배치된다. 상기 워드라인들(55)은 x축과 평행하게 달린다. 상기 활성영역들(53a)의 각각은 한 쌍의 워드라인들(55)과 교차한다. 따라서, 상기 각 활성영역들(53a)은 상기 한 쌍의 워드라인들(55)에 의해 3개의 영역들로 나뉘어진다. 상기 한 쌍의 워드라인들(55) 사이의 활성영역(53a)은 공통 드레인 영역에 해당하고, 상기 공통 드레인 영역의 양 옆에 위치한 활성영역들은 소오스 영역들에 해당한다. 상기 소오스 영역들은 상기 x축과 평행한 행들(rows) 및 상기 y축과 평행한 열들(columns)이 교차하는 지점들(positions)에 위치한다. 상기 공통 드레인 영역들은 비트라인 콘택홀들(61)을 통하여 비트라인들(63)과 전기적으로 접속된다. 상기 비트라인들(63)은 y축과 평행하게 달린다.Referring to FIG. 4, a plurality of active regions 53a arranged two-dimensionally on a semiconductor substrate are disposed. A plurality of parallel word lines 55 are disposed across the active regions 53a. The word lines 55 run parallel to the x axis. Each of the active regions 53a intersects a pair of word lines 55. Accordingly, each of the active regions 53a is divided into three regions by the pair of word lines 55. The active region 53a between the pair of word lines 55 corresponds to a common drain region, and active regions positioned at both sides of the common drain region correspond to source regions. The source regions are located at positions where rows parallel to the x-axis and columns parallel to the y-axis intersect. The common drain regions are electrically connected to the bit lines 63 through the bit line contact holes 61. The bit lines 63 run parallel to the y axis.
상기 소오스 영역들의 상부에 복수개의 정보 저장요소들(data storageelements)이 2차원적으로 배열된다. 상기 정보 저장요소들은 제1 정보 저장요소들(74a) 및 제2 정보 저장요소들(74b)을 포함한다. 상기 제1 정보 저장요소들(74a)은 짝수 행들(even rows) 및 짝수 열들(even columns)이 교차하는 지점들과 홀수 행들(odd rows) 및 홀수 열들(odd columns)이 교차하는 지점들에 위치하고, 상기 제2 정보 저장요소들(74b)은 짝수 행들(even rows) 및 홀수 열들(odd columns)이 교차하는 지점들과 홀수 행들(odd rows) 및 짝수 열들(even columns)이 교차하는 지점들에 위치한다. 상기 제1 및 제2 정보 저장요소들(74a, 74b)은 스토리지 노드 콘택홀들(69a)을 통하여 상기 소오스 영역들과 전기적으로 접속된다.A plurality of data storage elements are arranged two-dimensionally on the source regions. The information storage elements include first information storage elements 74a and second information storage elements 74b. The first information storage elements 74a are located at points where even rows and even columns intersect and points where odd rows and odd columns intersect. The second information storage elements 74b may be formed at intersections of even rows and odd columns and intersections of odd rows and even columns. Located. The first and second information storage elements 74a and 74b are electrically connected to the source regions through storage node contact holes 69a.
상기 제1 및 제2 정보 저장요소들(74a, 74b)의 상부를 가로 질러 복수개의 플레이트 라인들이 배치된다. 상기 플레이트 라인들은 대각선과 평행하도록 배치되고 제1 플레이트 라인들(81a 또는 81a') 및 제2 플레이트 라인들(81b 또는 89)로 구성된다. 상기 제1 플레이트 라인들(81a 또는 81a')의 각각은 제1 콘택홀들(77a 또는 77a')를 통하여 대각선 상에 배열된 상기 제1 정보 저장요소들(74a)과 전기적으로 접속된다. 이와 마찬가지로, 상기 제2 플레이트 라인들(81b 또는 89)의 각각은 제2 콘택홀들(77b 또는 85)을 통하여 대각선 상에 배열된 제2 정보 저장요소들(74b)과 전기적으로 접속된다. 여기서, 상기 제1 및 제2 플레이트 라인들(81a, 81b)은 서로 동일한 레벨에 위치한다. 이 경우에, 상기 제1 플레이트 라인들(81a)은 상기 제1 콘택홀들(77a)을 통하여 상기 제1 정보 저장요소들(74a)과 전기적으로 접속되고, 상기 제2 플레이트 라인들(81b)은 상기 제2 콘택홀들(77b)을 통하여 상기 제2 정보 저장요소들(74b)과 전기적으로 접속된다.A plurality of plate lines are disposed across the top of the first and second information storage elements 74a and 74b. The plate lines are arranged parallel to the diagonal and consist of first plate lines 81a or 81a 'and second plate lines 81b or 89. Each of the first plate lines 81a or 81a 'is electrically connected to the first information storage elements 74a arranged diagonally through the first contact holes 77a or 77a'. Similarly, each of the second plate lines 81b or 89 is electrically connected to second information storage elements 74b arranged diagonally through second contact holes 77b or 85. Here, the first and second plate lines 81a and 81b are located at the same level as each other. In this case, the first plate lines 81a are electrically connected to the first information storage elements 74a through the first contact holes 77a and the second plate lines 81b. Is electrically connected to the second information storage elements 74b through the second contact holes 77b.
한편, 상기 제2 플레이트 라인들(89)은 상기 제1 플레이트 라인들(81a')보다 높은 레벨에 위치할 수도 있다. 이 경우에, 상기 제1 플레이트 라인들(81a')은 상기 제1 콘택홀들(77a')을 통하여 상기 제1 정보 저장요소들(74a)과 전기적으로 접속되고, 상기 제2 플레이트 라인들(89)은 상기 제2 콘택홀들(85)을 통하여 상기 제2 정보 저장요소들(74b)과 전기적으로 접속된다.The second plate lines 89 may be located at a level higher than the first plate lines 81a '. In this case, the first plate lines 81a 'are electrically connected to the first information storage elements 74a through the first contact holes 77a', and the second plate lines 81a 'are electrically connected to each other. 89 is electrically connected to the second information storage elements 74b through the second contact holes 85.
결과적으로, 서로 인접한 한 쌍의 정보 저장요소들은 대각선과 평행한 플레이트 라인에 의해 연결된다. 이에 따라, 상기 플레이트 라인을 통하여 서로 인접하는 상기 한 쌍의 정보 저장요소들 사이의 거리(D)는 다음과 같은 수학식으로 표현할 수 있다.As a result, a pair of information storage elements adjacent to each other are connected by a plate line parallel to the diagonal. Accordingly, the distance D between the pair of information storage elements adjacent to each other through the plate line may be expressed by the following equation.
여기서, R은 서로 이웃하는 행들 사이의 거리를 나타내고, C는 서로 이웃하는 열들 사이의 거리를 나타낸다.Here, R denotes a distance between rows adjacent to each other, and C denotes a distance between columns adjacent to each other.
상기 수학식으로부터 알 수 있듯이, 상기 플레이트 라인을 통하여 서로 이웃하는 한 쌍의 정보 저장요소들 사이의 간격(D)은 종래기술에 비하여 증가된다. 따라서, 하나의 셀을 선택적으로 프로그램시키기 위하여 상기 선택된 셀의 스토리지 노드 콘택 플러그에 열을 발생시킬지라도, 상기 선택된 셀과 인접하는 비선택된 셀이 프로그램되는 현상을 현저히 억제시킬 수 있다.As can be seen from the above equation, the spacing D between a pair of information storage elements neighboring each other through the plate line is increased as compared with the prior art. Therefore, even if heat is generated in the storage node contact plug of the selected cell to selectively program one cell, the phenomenon that the unselected cell adjacent to the selected cell is programmed can be significantly suppressed.
도 5는 본 발명의 일 실시예에 따른 상변환 기억셀들의 단면도로서, 도 4의 Ⅰ-Ⅰ에 따라 취해진 단면도에 대응한다.FIG. 5 is a cross-sectional view of a phase change memory cell according to an exemplary embodiment of the present invention, and corresponds to a cross-sectional view taken along the line I-I of FIG. 4.
도 5를 참조하면, 반도체기판(51) 상에 하부 층간절연막(68)이 배치된다. 상기 하부 층간절연막(68)은 차례로 적층된 하부 절연막(66) 및 화학기계적 연마 저지막(67)을 포함한다. 상기 하부 절연막(66)은 실리콘 산화막인 것이 바람직하고, 상기 화학기계적 연마 저지막(67)은 실리콘 질화막인 것이 바람직하다. 상기 하부 층간절연막(68)은 복수개의 스토리지 노드 콘택 플러그들(69)에 의해 관통된다. 상기 스토리지 노드 콘택 플러그들(69)은 상기 반도체기판(51)의 소정영역들과 접촉하고, 행들 및 열들을 따라 2차원적으로 배치된다. 상기 스토리지 노드 콘택 플러그들(69)은 복수개의 정보 저장요소들에 의해 덮여진다. 상기 정보 저장요소들은 제1 정보 저장요소들(74a) 및 제2 정보 저장요소들(74b)을 포함한다. 상기 제1 정보 저장요소들(74a)은 짝수 행들 및 짝수 열들이 교차하는 지점들과 홀수 행들 및 홀수 열들이 교차하는 지점들에 위치하는 상기 스토리지 노드 콘택 플러그들(69)을 덮는다. 또한, 상기 제2 정보 저장요소들(74b)은 짝수 행들 및 홀수 열들이 교차하는 지점들과 홀수 행들 및 짝수 열들이 교차하는 지점들에 위치하는 상기 스토리지 노드 콘택 플러그들(69)을 덮는다. 상기 제1 정보 저장요소들(74a)의 각각은 차례로 적층된 제1 상변환 물질막 패턴(71a) 및 제1 상부전극(73a)을 포함하고, 상기 제2 정보 저장요소들(74b)의 각각은 차례로 적층된 제2 상변환 물질막 패턴(71b) 및 제2 상부전극(73b)을 포함한다.Referring to FIG. 5, a lower interlayer insulating film 68 is disposed on the semiconductor substrate 51. The lower interlayer insulating layer 68 may include a lower insulating layer 66 and a chemical mechanical polishing stop layer 67 that are sequentially stacked. The lower insulating film 66 is preferably a silicon oxide film, and the chemical mechanical polishing blocking film 67 is preferably a silicon nitride film. The lower interlayer insulating layer 68 is penetrated by the plurality of storage node contact plugs 69. The storage node contact plugs 69 are in contact with predetermined regions of the semiconductor substrate 51 and are two-dimensionally disposed along rows and columns. The storage node contact plugs 69 are covered by a plurality of information storage elements. The information storage elements include first information storage elements 74a and second information storage elements 74b. The first information storage elements 74a cover the storage node contact plugs 69 positioned at points where even rows and even columns intersect and points where odd rows and odd columns intersect. Further, the second information storage elements 74b cover the storage node contact plugs 69 positioned at points where even rows and odd columns intersect and points where odd rows and even columns intersect. Each of the first information storage elements 74a includes a first phase change material film pattern 71a and a first upper electrode 73a that are sequentially stacked, and each of the second information storage elements 74b. Includes a second phase change material layer pattern 71b and a second upper electrode 73b that are sequentially stacked.
상기 제1 및 제2 정보 저장요소들(74a, 74b)을 갖는 반도체기판의 전면은 중간 층간절연막(75)에 의해 덮여진다. 상기 중간 층간절연막(75) 상에 대각선과 평행한 복수개의 플레이트 라인들이 배치된다(도 4 참조). 상기 플레이트 라인들은상기 제1 상부전극들(73a)과 전기적으로 접속된 복수개의 제1 플레이트 라인들(81a)과 상기 제2 상부전극들(73b)과 전기적으로 접속된 복수개의 제2 플레이트 라인들(81b)을 포함한다. 상기 제1 플레이트 라인들(81a)은 상기 중간 층간절연막(75)을 관통하는 복수개의 제1 콘택홀들(77a)을 통하여 상기 제1 상부전극들(73a)과 전기적으로 접속되고, 상기 제2 플레이트 라인들(81b)은 상기 중간 층간절연막(75)을 관통하는 복수개의 제2 콘택홀들(77b)을 통하여 상기 제2 상부전극들(73b)과 전기적으로 접속된다. 이에 더하여, 상기 제1 및 제2 콘택홀들(77a, 77b)은 각각 제1 및 제2 콘택 플러그들(79a, 79b)에 의해 채워질 수도 있다.An entire surface of the semiconductor substrate having the first and second information storage elements 74a and 74b is covered by an intermediate interlayer insulating film 75. A plurality of plate lines parallel to the diagonal line are disposed on the intermediate interlayer insulating film 75 (see FIG. 4). The plate lines may include a plurality of first plate lines 81a electrically connected to the first upper electrodes 73a and a plurality of second plate lines electrically connected to the second upper electrodes 73b. (81b). The first plate lines 81a are electrically connected to the first upper electrodes 73a through a plurality of first contact holes 77a passing through the intermediate interlayer insulating layer 75. The plate lines 81b are electrically connected to the second upper electrodes 73b through the plurality of second contact holes 77b passing through the intermediate interlayer insulating layer 75. In addition, the first and second contact holes 77a and 77b may be filled by the first and second contact plugs 79a and 79b, respectively.
한편 도면에 도시하지는 않았지만, 상기 중간 층간절연막(75)은 상기 제1 및 제2 정보 저장요소들(74a, 74b) 사이의 갭 영역만을 채울 수도 있다. 이 경우에, 상기 제1 및 제2 플레이트 라인들(81a, 81b)은 각각 상기 제1 및 제2 상부전극들(73a, 73b)과 직접 접촉한다.Although not shown in the drawing, the intermediate interlayer insulating film 75 may fill only a gap region between the first and second information storage elements 74a and 74b. In this case, the first and second plate lines 81a and 81b are in direct contact with the first and second upper electrodes 73a and 73b, respectively.
도 6은 본 발명의 다른 실시예에 따른 상변환 기억셀들의 단면도로서, 도 4의 Ⅰ-Ⅰ에 따라 취해진 단면도에 대응한다.FIG. 6 is a cross-sectional view of a phase change memory cell according to another embodiment of the present invention and corresponds to a cross-sectional view taken in accordance with II of FIG. 4.
도 6을 참조하면, 반도체기판(51) 상부에 도 5의 제1 실시예에서와 같이 제1 및 제2 정보 저장요소들(74a, 74b)이 2차원적으로 배치된다. 상기 제1 및 제2 정보 저장요소들(74a, 74b)은 도 5에서 설명한 제1 실시예의 그것들과 동일한 형태를 갖는다. 상기 제1 및 제2 정보 저장요소들(74a, 74b)을 갖는 반도체기판의 전면은 중간 층간절연막(75)으로 덮여진다. 상기 중간 층간절연막(75) 상에 복수개의 제1 플레이트 라인들(81a')이 대각선과 평행하도록 배치된다(도 4 참조). 상기 제1 플레이트 라인들(81a')은 상기 중간 층간절연막(75)을 관통하는 복수개의 제1 콘택홀들(77a')을 통하여 상기 제1 상부전극들(73a)과 전기적으로 접속된다. 이에 더하여, 상기 제1 콘택홀들(77a')은 제1 콘택 플러그들(79a')로 채워질 수도 있다.Referring to FIG. 6, first and second information storage elements 74a and 74b are two-dimensionally disposed on the semiconductor substrate 51 as in the first embodiment of FIG. 5. The first and second information storage elements 74a and 74b have the same form as those of the first embodiment described in FIG. The front surface of the semiconductor substrate having the first and second information storage elements 74a and 74b is covered with an intermediate interlayer insulating film 75. A plurality of first plate lines 81a ′ are disposed on the intermediate interlayer insulating layer 75 to be parallel to the diagonal lines (see FIG. 4). The first plate lines 81a 'are electrically connected to the first upper electrodes 73a through a plurality of first contact holes 77a' passing through the intermediate interlayer insulating layer 75. In addition, the first contact holes 77a 'may be filled with first contact plugs 79a'.
상기 제1 플레이트 라인들(81a')을 갖는 반도체기판의 전면은 상부 층간절연막(83)으로 덮여진다. 상기 상부 층간절연막(83) 상에 상기 제1 플레이트 라인들(81a')과 평행한 복수개의 제2 플레이트 라인들(89)이 배치된다. 상기 제2 플레이트 라인들(89)은 상기 상부 층간절연막(83) 및 중간 층간절연막(75)을 관통하는 제2 콘택홀들(85)을 통하여 상기 제2 상부전극들(73b)과 전기적으로 접속된다. 상기 제2 콘택홀들(85)은 제2 콘택 플러그들(87)로 채워질 수도 있다.An entire surface of the semiconductor substrate having the first plate lines 81a 'is covered with an upper interlayer insulating layer 83. A plurality of second plate lines 89 parallel to the first plate lines 81a ′ are disposed on the upper interlayer insulating layer 83. The second plate lines 89 are electrically connected to the second upper electrodes 73b through second contact holes 85 passing through the upper interlayer insulating layer 83 and the intermediate interlayer insulating layer 75. do. The second contact holes 85 may be filled with second contact plugs 87.
결과적으로, 본 발명의 제2 실시예에 따르면, 제2 플레이트 라인들이 제1 플레이트 라인들보다 높은 레벨에 위치한다. 이에 따라, 상기 제1 및 제2 플레이트 라인들 사이의 간격에 있어서, 정렬 여유도를 증가시킬 수 있다.As a result, according to the second embodiment of the present invention, the second plate lines are located at a higher level than the first plate lines. Accordingly, the alignment margin may be increased in the gap between the first and second plate lines.
다음에, 도 7a 내지 도 9a와 도 7b 내지 도 9b를 참조하여 본 발명의 바람직한 일 실시예에 따른 상변환 기억 셀들의 제조방법을 설명하기로 한다. 도 7a 내지 도 9a는 도 4의 Ⅰ-Ⅰ에 따라 취해진 단면도들이고, 도 7b 내지 도 9b는 도 4의 Ⅱ-Ⅱ에 따라 취해진 단면도들이다.Next, a method of manufacturing phase change memory cells according to an exemplary embodiment of the present invention will be described with reference to FIGS. 7A to 9A and 7B to 9B. 7A to 9A are cross-sectional views taken along the line II of FIG. 4, and FIGS. 7B to 9B are cross-sectional views taken along the line II-II of FIG. 4.
도 4, 도 7a 및 도 7b를 참조하면, 반도체기판(51)의 소정영역에 소자분리막(53)을 형성하여 복수개의 활성영역들(53a)을 한정한다. 상기 활성영역들(53a)은 도 4에 보여진 바와 같이 2차원적으로 배열된다. 상기 활성영역들(53a)의 상부를 가로지르도록 복수개의 평행한 워드라인들(55)을 형성한다. 상기 워드라인들(55)은 상기 활성영역들(53a)로부터 게이트 절연막(도시하지 않음)에 의해 절연된다. 또한, 상기 워드라인들(55)은 도 4에 도시된 바와 같이 x축, 즉 행(row)과 평행하도록 형성된다. 상기 워드라인들(55) 및 상기 소자분리막(53)을 이온주입 마스크들로 사용하여 상기 활성영역들(53a)에 불순물 이온들을 주입한다. 그 결과, 상기 각 활성영역들(53a)에 한 쌍의 소오스 영역들(57s)이 형성되고, 상기 한 쌍의 소오스 영역들(57s) 사이에 공통 드레인 영역(57d)이 형성된다. 상기 소오스 영역들(57a)은 행들(rows) 및 열들(columns)이 교차하는 지점들에 형성된다. 이에 따라, 상기 소오스 영역들(57a)은 2차원적으로 배열되도록 형성된다.4, 7A, and 7B, an isolation layer 53 is formed in a predetermined region of the semiconductor substrate 51 to define a plurality of active regions 53a. The active regions 53a are two-dimensionally arranged as shown in FIG. 4. A plurality of parallel word lines 55 are formed to cross the upper portions of the active regions 53a. The word lines 55 are insulated from the active regions 53a by a gate insulating layer (not shown). In addition, the word lines 55 are formed to be parallel to the x-axis, that is, a row, as shown in FIG. 4. Impurity ions are implanted into the active regions 53a using the word lines 55 and the device isolation layer 53 as ion implantation masks. As a result, a pair of source regions 57s are formed in each of the active regions 53a, and a common drain region 57d is formed between the pair of source regions 57s. The source regions 57a are formed at points where rows and columns intersect. Accordingly, the source regions 57a are formed to be two-dimensionally arranged.
상기 공통 드레인 영역들(57d) 및 소오스 영역들(57s)을 갖는 반도체기판의 전면 상에 제1 하부 절연막(59)을 형성한다. 상기 제1 하부 절연막(59)은 실리콘 산화막으로 형성하는 것이 바람직하다. 상기 제1 하부 절연막(59)을 패터닝하여 상기 공통 드레인 영역들(57d)을 노출시키는 복수개의 비트라인 콘택홀들(도 4의 61)을 형성한다. 상기 비트라인 콘택홀들(61)을 갖는 반도체기판의 전면 상에 도전막을 형성하고, 상기 도전막을 패터닝하여 상기 비트라인 콘택홀들(61)을 덮는 복수개의 평행한 비트라인들(63)을 형성한다. 상기 비트라인들(63)은 도 4에 도시된 바와 같이 y축, 즉 열(column)과 평행하도록 형성된다. 또한, 상기 비트라인들(63)은 상기 비트라인 콘택홀들(61)을 통하여 상기 공통 드레인 영역들(57d)과 전기적으로 접속된다.A first lower insulating layer 59 is formed on the entire surface of the semiconductor substrate having the common drain regions 57d and the source regions 57s. The first lower insulating film 59 is preferably formed of a silicon oxide film. The first lower insulating layer 59 is patterned to form a plurality of bit line contact holes (61 in FIG. 4) exposing the common drain regions 57d. A conductive film is formed on the entire surface of the semiconductor substrate having the bit line contact holes 61, and the conductive film is patterned to form a plurality of parallel bit lines 63 covering the bit line contact holes 61. do. The bit lines 63 are formed to be parallel to the y-axis, that is, a column, as shown in FIG. 4. In addition, the bit lines 63 are electrically connected to the common drain regions 57d through the bit line contact holes 61.
상기 비트라인들(63)을 갖는 반도체기판의 전면 상에 제2 하부 절연막(65)및 화학기계적 연마 저지막(67)을 차례로 형성한다. 상기 제2 하부 절연막(65)은 실리콘 산화막으로 형성하는 것이 바람직하다. 상기 화학기계적 연마 저지막(67)은 실리콘 질화막으로 형성하는 것이 바람직하다. 상기 제1 하부 절연막(59) 및 제2 하부 절연막(65)은 하부 절연막(66)을 구성한다. 또한, 상기 하부 절연막(66) 및 상기 화학기계적 연마 저지막(67)은 하부 층간절연막(lower interlayer dielectric layer; 68)을 구성한다.A second lower insulating layer 65 and a chemical mechanical polishing stop layer 67 are sequentially formed on the entire surface of the semiconductor substrate having the bit lines 63. The second lower insulating film 65 is preferably formed of a silicon oxide film. The chemical mechanical polishing stop layer 67 is preferably formed of a silicon nitride film. The first lower insulating layer 59 and the second lower insulating layer 65 constitute a lower insulating layer 66. In addition, the lower insulating layer 66 and the chemical mechanical polishing stop layer 67 constitute a lower interlayer dielectric layer 68.
도 4, 도 8a 및 도 8b를 참조하면, 상기 하부 층간절연막(68)을 패터닝하여 상기 소오스 영역들(57s)을 노출시키는 복수개의 스토리지 노드 콘택홀들(도 4의 69a)을 형성한다. 상기 스토리지 노드 콘택홀들(69a)을 갖는 반도체기판의 전면에 도전막을 형성한다. 상기 도전막은 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 타이타늄 실리콘 질화막(TiSiN), 탄탈륨 알루미늄 질화막(TaAlN) 또는 탄탈륨 실리콘 질화막(TaSiN)으로 형성하는 것이 바람직하다. 다음에, 상기 화학기계적 연마 저지막(67)이 노출될 때까지 상기 도전막을 평탄화시키어 상기 스토리지 노드 콘택홀들(69a) 내에 스토리지 노드 콘택 플러그들(69)을 형성한다. 상기 평탄화 공정은 화학기계적 연마 기술을 사용하여 실시할 수 있다.4, 8A, and 8B, the lower interlayer insulating layer 68 is patterned to form a plurality of storage node contact holes (69a of FIG. 4) exposing the source regions 57s. A conductive film is formed on the entire surface of the semiconductor substrate having the storage node contact holes 69a. The conductive film is preferably formed of a titanium nitride film (TiN), a titanium aluminum nitride film (TiAlN), a titanium silicon nitride film (TiSiN), a tantalum aluminum nitride film (TaAlN), or a tantalum silicon nitride film (TaSiN). Next, the conductive layer is planarized until the chemical mechanical polishing stop layer 67 is exposed to form storage node contact plugs 69 in the storage node contact holes 69a. The planarization process can be carried out using a chemical mechanical polishing technique.
상기 스토리지 노드 콘택 플러그들(69)은 제1 그룹의 스토리지 노드 콘택 플러그들 및 제2 그룹의 스토리지 노드 콘택 플러그들을 포함한다. 상기 제1 그룹의 스토리지 노드 콘택 플러그들은 짝수 행들(even rows) 및 짝수 열들(even columns)이 교차하는 지점들과 홀수 행들 및 홀수 열들이 교차하는 지점들에 형성되고, 상기 제2 그룹의 스토리지 노드 콘택 플러그들은 짝수 행들 및 홀수 열들이 교차하는지점들과 홀수 행들 및 짝수 열들이 교차하는 지점들에 형성된다. 상기 스토리지 노드 콘택 플러그들(69)을 갖는 반도체기판의 전면 상에 상변환 물질막 및 상부전극막을 차례로 형성한다. 상기 상변환 물질막은 GTS막으로 형성할 수 있다. 또한, 상기 상부전극막은 타이타늄 질화막(TiN)으로 형성할 수 있다.The storage node contact plugs 69 include storage node contact plugs of a first group and storage node contact plugs of a second group. The storage node contact plugs of the first group are formed at points where even rows and even columns intersect, and points where odd rows and odd columns intersect, and the storage node of the second group. Contact plugs are formed at points where even rows and odd columns intersect and points where odd rows and even columns intersect. A phase change material film and an upper electrode film are sequentially formed on the entire surface of the semiconductor substrate having the storage node contact plugs 69. The phase change material film may be formed of a GTS film. In addition, the upper electrode layer may be formed of a titanium nitride layer (TiN).
상기 상부전극막 및 상변환 물질막을 연속적으로 패터닝하여 상기 스토리지 노드 콘택 플러그들(69)을 덮는 복수개의 정보 저장요소들을 형성한다. 상기 정보 저장요소들은 상기 제1 그룹의 스토리지 노드 콘택 플러그들을 덮는 제1 정보 저장요소들(74a) 및 상기 제2 그룹의 스토리지 노드 콘택 플러그들을 덮는 제2 정보 저장요소들(74b)을 포함한다. 상기 제1 정보 저장요소들(74a)의 각각은 차례로 적층된 제1 상변환 물질막 패턴(71a) 및 제1 상부전극(73a)으로 구성되고, 상기 제2 정보 저장요소들(74b)의 각각은 차례로 적층된 제2 상변환 물질막 패턴(71b) 및 제2 상부전극(73b)으로 구성된다. 상기 제1 및 제2 정보 저장요소들(74a, 74b)을 갖는 반도체기판의 전면 상에 중간 층간절연막(75)을 형성한다.The upper electrode layer and the phase change material layer are successively patterned to form a plurality of information storage elements covering the storage node contact plugs 69. The information storage elements include first information storage elements 74a covering the first group of storage node contact plugs and second information storage elements 74b covering the second group of storage node contact plugs. Each of the first information storage elements 74a includes a first phase change material film pattern 71a and a first upper electrode 73a that are sequentially stacked, and each of the second information storage elements 74b. The second phase conversion material film pattern 71b and the second upper electrode 73b are sequentially stacked. An intermediate interlayer insulating film 75 is formed on the entire surface of the semiconductor substrate having the first and second information storage elements 74a and 74b.
도 4, 도 9a 및 도 9b를 참조하면, 상기 중간 층간절연막(75)을 패터닝하여 상기 제1 상부전극들(73a)을 노출시키는 제1 콘택홀들(77a) 및 상기 제2 상부전극들(73b)을 노출시키는 제2 콘택홀들(77b)을 형성한다. 상기 제1 및 제2 콘택홀들(77a, 77b) 내에 각각 통상의 방법을 사용하여 제1 콘택 플러그들(79a) 및 제2 콘택 플러그들(79b)을 형성할 수도 있다. 상기 제1 및 제2 콘택 플러그들(79a, 79b)을 갖는 반도체기판의 전면 상에 플레이트막을 형성한다. 상기 플레이트막을 패터닝하여 대각선과 평행한 복수개의 플레이트 라인들을 형성한다. 상기 플레이트라인들은 제1 및 제2 플레이트 라인들(81a, 81b)로 구성된다. 상기 제1 플레이트 라인들(81a)의 각각은 상기 대각선 상에 배열된 제1 콘택 플러그들(79a)과 접촉하고, 상기 제2 플레이트 라인들(81b)의 각각은 상기 제1 플레이트 라인들(81a) 사이의 상기 제2 콘택 플러그들(79b)과 접촉한다.4, 9A, and 9B, the first contact holes 77a and the second upper electrodes 75 may be formed by patterning the intermediate interlayer insulating layer 75 to expose the first upper electrodes 73a. Second contact holes 77b exposing 73b) are formed. The first contact plugs 79a and the second contact plugs 79b may be formed in the first and second contact holes 77a and 77b using a conventional method, respectively. A plate film is formed on the entire surface of the semiconductor substrate having the first and second contact plugs 79a and 79b. The plate film is patterned to form a plurality of plate lines parallel to the diagonal line. The plate lines are composed of first and second plate lines 81a and 81b. Each of the first plate lines 81a is in contact with first contact plugs 79a arranged on the diagonal, and each of the second plate lines 81b is in the first plate lines 81a. A contact between the second contact plugs 79b.
한편, 도면에 도시하지는 않았지만, 상기 제1 및 제2 콘택홀들(77a, 77b)을 형성하기 전에 상기 중간 층간절연막(75)을 평탄화시키어 상기 제1 및 제2 상부전극들(73a, 73b)을 노출시킬 수도 있다. 이 경우에, 상기 제1 및 제2 콘택홀들(77a, 77b) 및 상기 제1 및 제2 콘택 플러그들(79a, 79b)을 형성하는 공정들은 생략된다.Although not shown in the drawings, the intermediate interlayer insulating layer 75 is planarized before the first and second contact holes 77a and 77b are formed to form the first and second upper electrodes 73a and 73b. You can also expose it. In this case, processes for forming the first and second contact holes 77a and 77b and the first and second contact plugs 79a and 79b are omitted.
상술한 바와 같이 본 발명의 일 실시예에 따르면, 행 방향 또는 열 방향을 따라 서로 인접한 제1 및 제2 정보 저장요소들(74a, 74b)은 하나의 플레이트 라인에 의해 접속되지 않으므로 이들 사이의 열전달 경로가 형성되지 않는다. 또한, 상기 제1 또는 제2 플레이트 라인을 통하여 서로 연결된 한 쌍의 이웃한 정보 저장요소들 사이의 간격은 종래기술에 비하여 증가된다. 따라서, 프로그램 동작시 비선택된 셀이 프로그램되는 것을 방지할 수 있다.As described above, according to an embodiment of the present invention, the first and second information storage elements 74a and 74b adjacent to each other along the row direction or the column direction are not connected by one plate line, and thus heat transfer therebetween. No path is formed. Also, the spacing between a pair of neighboring information storage elements connected to each other via the first or second plate line is increased compared to the prior art. Therefore, it is possible to prevent the unselected cells from being programmed during the program operation.
도 10a 및 도 10b는 본 발명의 다른 실시예에 따른 상변환 기억셀들의 제조방법을 설명하기 위한 단면도들이다. 도 10a는 도 4의 Ⅰ-Ⅰ에 따라 취해진 단면도에 해당하고, 도 10b는 도 4의 Ⅱ-Ⅱ에 따라 취해진 단면도에 해당한다. 이 실시예에서, 제1 및 제2 콘택 플러그들과 제1 및 제2 플레이트 라인들을 형성하기 위한 공정들을 제외한 모든 공정들은 상술한 본 발명의 제1 실시예와 동일하다. 따라서, 이하에서는 제1 및 제2 콘택 플러그들과 제1 및 제2 플레이트 라인들을 형성하기위한 공정들을 자세히 언급하기로 한다.10A and 10B are cross-sectional views illustrating a method of manufacturing phase change memory cells according to another exemplary embodiment of the present invention. FIG. 10A corresponds to a cross sectional view taken in accordance with II of FIG. 4, and FIG. 10B corresponds to a cross sectional view taken in accordance with II-II in FIG. 4. In this embodiment, all processes except for the processes for forming the first and second contact plugs and the first and second plate lines are the same as in the first embodiment of the present invention described above. Therefore, hereinafter, processes for forming the first and second contact plugs and the first and second plate lines will be described in detail.
도 4, 도 10a 및 도 10b를 참조하면, 반도체기판(51)에 제1 실시예와 동일한 방법들을 사용하여 소자분리막(53), 워드라인들(55), 공통 드레인 영역들(57d), 소오스 영역들(57s), 비트라인들(63), 하부 층간절연막(68) 및 스토리지 노드 콘택 플러그들(69)을 형성한다. 따라서, 상기 스토리지 노드 콘택 플러그들(69)은 제1 실시예와 마찬가지로 제1 및 제2 그룹의 스토리지 노드 콘택 플러그들을 포함한다. 상기 스토리지 노드 콘택 플러그들(69)을 갖는 반도체기판 상에 제1 실시예와 동일한 방법을 사용하여 복수개의 정보 저장요소들을 형성한다. 이에 따라, 상기 정보 저장요소들은 제1 및 제2 정보 저장요소들(74a, 74b)을 포함한다.4, 10A, and 10B, the device isolation layer 53, the word lines 55, the common drain regions 57d, and the source are formed on the semiconductor substrate 51 using the same methods as in the first embodiment. The regions 57s, the bit lines 63, the lower interlayer insulating layer 68, and the storage node contact plugs 69 are formed. Thus, the storage node contact plugs 69 include the first and second groups of storage node contact plugs as in the first embodiment. A plurality of information storage elements are formed on the semiconductor substrate having the storage node contact plugs 69 using the same method as in the first embodiment. Accordingly, the information storage elements include first and second information storage elements 74a and 74b.
상기 제1 및 제2 정보 저장요소들(74a, 74b)을 갖는 반도체기판의 전면 상에 중간 층간절연막(75)을 형성한다. 상기 중간 층간절연막(75)을 패터닝하여 상기 제1 정보 저장요소들(74a)의 제1 상부전극들(73a)을 노출시키는 복수개의 제1 콘택홀들(77a')을 형성한다. 상기 제1 콘택홀들(77a') 내에 통상의 방법을 사용하여 제1 콘택 플러그들(79a')을 형성할 수 있다. 결과적으로, 상기 제1 콘택 플러그들(79a')은 짝수 행들 및 짝수 열들이 교차하는 지점들과 홀수 행들 및 홀수 열들이 교차하는 지점들에 형성된 제1 정보 저장요소들과 전기적으로 접속된다.An intermediate interlayer insulating film 75 is formed on the entire surface of the semiconductor substrate having the first and second information storage elements 74a and 74b. The intermediate interlayer insulating layer 75 is patterned to form a plurality of first contact holes 77a 'exposing the first upper electrodes 73a of the first information storage elements 74a. The first contact plugs 79a 'may be formed in the first contact holes 77a' using a conventional method. As a result, the first contact plugs 79a 'are electrically connected to first information storage elements formed at points where even rows and even columns intersect and points where odd rows and odd columns intersect.
이와는 달리, 도면에 도시하지는 않았지만, 상기 제1 콘택홀들(77a')을 형성하기 전에 상기 중간 층간절연막(75)을 평탄화시키어 상기 제1 및 제2 상부전극들(73a, 73b)을 노출시킬 수도 있다. 이 경우에, 상기 제1 콘택홀들(77a') 및 상기 제1 콘택 플러그들(79a')을 형성하는 공정들은 생략된다.Alternatively, although not shown in the drawing, the intermediate interlayer insulating film 75 is planarized before the first contact holes 77a 'are formed to expose the first and second upper electrodes 73a and 73b. It may be. In this case, processes for forming the first contact holes 77a 'and the first contact plugs 79a' are omitted.
상기 제1 콘택 플러그들(79a')을 갖는 반도체기판의 전면 상에 제1 도전막을 형성하고. 상기 제1 도전막을 패터닝하여 대각선과 평행한 복수개의 제1 플레이트 라인들(81a')을 형성한다. 이에 따라, 상기 제1 플레이트 라인들(81a')의 각각은 대각선을 따라 배열된 상기 제1 콘택 플러그들(79a')과 접촉한다. 상기 제1 플레이트 라인들(81a')을 갖는 반도체기판의 전면 상에 상부 층간절연막(83)을 형성한다. 상기 상부 층간절연막(83) 및 중간 층간절연막(75)을 연속적으로 패터닝하여 상기 제2 정보 저장요소들(74b)의 제2 상부전극들(73b)을 노출시키는 복수개의 제2 콘택홀들(85)을 형성한다. 상기 제2 콘택홀들(85) 내에 통상의 방법을 사용하여 제2 콘택 플러그들(87)을 형성할 수 있다.Forming a first conductive film on the entire surface of the semiconductor substrate having the first contact plugs (79a '); The first conductive layer is patterned to form a plurality of first plate lines 81 a ′ parallel to the diagonal line. Accordingly, each of the first plate lines 81a 'contacts the first contact plugs 79a' arranged along a diagonal line. An upper interlayer insulating layer 83 is formed on the entire surface of the semiconductor substrate having the first plate lines 81a '. The plurality of second contact holes 85 exposing the second upper electrodes 73b of the second information storage elements 74b by successively patterning the upper interlayer insulating layer 83 and the intermediate interlayer insulating layer 75. ). The second contact plugs 87 may be formed in the second contact holes 85 using a conventional method.
상기 제2 콘택 플러그들(87)을 갖는 반도체기판의 전면 상에 제2 도전막을 형성한다. 상기 제2 도전막을 패터닝하여 상기 제1 플레이트 라인들(81a')과 평행한 복수개의 제2 플레이트 라인들(89)을 형성한다. 상기 제2 플레이트 라인들(81a')의 각각은 대각선을 따라 배열된 상기 제2 콘택 플러그들(87)과 접촉하도록 형성된다.A second conductive film is formed on the entire surface of the semiconductor substrate having the second contact plugs 87. The second conductive layer is patterned to form a plurality of second plate lines 89 parallel to the first plate lines 81a '. Each of the second plate lines 81a ′ is formed to contact the second contact plugs 87 arranged along a diagonal line.
상술한 바와 같이 본 발명의 실시예들에 따르면, 대각선을 따라 서로 이웃하는 한 쌍의 정보 저장요소들은 하나의 플레이트 라인을 통하여 접속된다. 또한, 행들 및 열들을 따라 서로 이웃하는 한 쌍의 정보 저장요소들은 하나의 플레이트 라인을 통하여 연결되지 않는다. 따라서, 하나의 셀을 선택적으로 프로그램시키는 동안 상기 선택된 셀과 인접한 비선택된 셀이 프로그램되는 현상을 현저히 억제시킬수 있다.As described above, according to embodiments of the present invention, a pair of information storage elements neighboring each other along a diagonal line is connected through one plate line. In addition, a pair of information storage elements adjacent to each other along rows and columns are not connected through one plate line. Therefore, it is possible to remarkably suppress the phenomenon that the unselected cells adjacent to the selected cells are programmed while selectively programming one cell.
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