KR100405450B1 - 포켓형 접합층 구조를 가지는 dmos 트랜지스터 및그 제조 방법 - Google Patents
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Abstract
본 발명은 포켓형 접합층 구조를 가지는 DMOS 트랜지스터 및 그 제조 방법에 관한 것으로서, 특히 트랜지스터의 소스 영역과 다른 트랜지스터의 드레인 영역을 감싸면서 게이트 전극 하부에 오버랩되도록 반도체 기판 내에 제 1 도전형 불순물로 이온 주입하여 베이스 영역을 형성한 후, 상기 베이스 영역 내에 상기 소스 영역 및 이웃하는 다른 트랜지스터의 드레인 영역을 감싼 형태로 제 1 도전형 불순물로 이온 주입하여 포켓형 접합층을 형성하는 것을 특징으로 한다. 따라서, 본 발명은 새롭게 형성된 상기 포켓 접합층에 의해 게이트 전압 인가시 드레인 전압의 증가에 따라 소스 영역으로 확장되는 공핍층이 제어되어 문턱 전압을 저전압으로 유지시킬 수 있다.
Description
본 발명은 전력용 스위치 소자로 사용되는 DMOS(Double Diffused MOS) 트랜지스터에 관한 것으로서, 특히 모스 트랜지스터에 형성되는 JFET 영향을 최소한으로 감소시켜 게이트 전압이 인가되었을 경우 전류 특성을 개선하여 항복 전압을 높일 수 있으며 동시에 온 저항을 작게 유지 시킬수 있는 포켓형 접합층 구조를 가지는 DMOS 트랜지스터 및 그 제조 방법에 관한 것이다.
최근들어 대용량 전력 전달과 고속 스위칭 능력을 요구하는 전력 변환 및 전력 제어 시스템에서의 전력 구동 IC 제품은 그 응용 범위가 증가되고 있는 추세이다. 이러한 전력 스위칭 소자들은 HDD 및 VTR 뿐 만 아니라 자동 전장 직접회로에도 폭넓게 사용되고 있다. 그 중에서도 DMOS(Double Diffused Metal Oxide Semiconductor)는 구조 특성상 온 저항(Ron)이 작고, 접합(junction)에서도 높은 항복 전압을 가지고 있기 때문에 낮은 게이트 전압에도 고속 스위칭 능력과 많은 전류를 구동시킬 수 있는 전력 스위칭용 트랜지스터이다. 또한, 상기 DMOS 트랜지스터는 저전압의 입력단을 가지기 때문에 전력 소모를 최소화할 수 있는 잇점을 가지고 있다.
도 1을 참조할 경우 DMOS 트랜지스터는 반도체 기판(도시하지 않음)에 형성된 애피택셜층(2)과, 상기 반도체 기판 상부에 적층된 게이트 산화막(8)과, 상기 게이트 산화막(8) 상부에 적층된 폴리 실리콘층(10)을 패터닝하여 형성된 게이트 전극과, 상기 게이트 전극의 외측벽에 형성된 산화막 스페이서(12)와, 상기 애피택셜층(2) 내에 n+ 형 불순물을 이온 주입한 드레인 영역(14) 및 소스 영역(16)과,다른 인접한 트랜지스터의 드레인 영역(18)과 상기 트랜지스터의 소스 영역(16)을 분리하기 위해 p+ 형 불순물로 이온 주입한 소자 분리층(20)과, 다른 트랜지스터의 드레인 영역(18)과 상기 트랜지스터의 소스 영역(16)을 감싸면서 상기 게이트 전극 하부에 오버랩되도록 상기 애피택셜층(2) 내에 p- 형 불순물을 이온 주입한 P 베이스 영역(6)과, 상기 반도체 기판 상부 표면을 절연하기 위한 층간 절연막(22)과, 상기 소스 및 드레인 영역으로 금속 배선을 형성하기 위한 전극들(24)로 구성된다.
상기와 같이 구성된 DMOS 트랜지스터는 단위 면적당 온 저항(Ron)을 작으면서도 동시에 높은 항복 전압을 유지시켜야만 한다. 그러므로, 일반적인 모스 트랜지스터의 웰과 같은 역할을 하는 P 베이스 영역(6)의 농도를 최적화하여 온 저항(Ron) 및 항복 전압을 적당하게 유지시키는 것이 중요하다.
더욱이 DMOS 트랜지스터는 구조 특성상 P 베이스 영역(6)의 접합 깊이에 따라 채널 길이가 결정된다. 이에 따라 채널 영역의 농도를 저농도로 형성할 경우 게이트 전압 인가시 문턱 전압을 저전압으로 조정할 수 있지만 상기 P 베이스 영역(6)과 애피택셜층(2)이 접하는 공핍층은 드레인 방향이 아닌 소스 방향으로 확장되어 펀치 쓰루 현상을 발생한다. 반면에 채널 영역의 농도를 고농도로 형성할 경우 상기 P 베이스 영역(6)과 애피택셜층(2)이 접하는 공핍층은 소스 방향이 아닌 드레인 방향으로 확장되기 때문에 항복 전압, 문턱전압 및 온 저항(Ron)이 높아져 디자인 룰에 따라 소자 면적을 더 크게 제조해야 한다.
따라서, 채널 영역을 형성하기 위한 P 베이스 영역 제조 공정시 약간의 변화에도 쉽게 변화하는 불순물 농도 분포 때문에 문턱 전압을 안정되게 조정시키는 어려움이 있으며 또한 P 베이스 영역의 농도를 높이고 드레인 영역까지의 거리를 길게 하여 DMOS 트랜지스터를 제조 할 경우 항복 전압 및 온 저항(Ron)이 증가되어 소자 특성을 열화시키는 문제점이 있다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 트랜지스터의 베이스 영역내에 상기 베이스 영역의 불순물과 동일한 불순물을 고농도로 이온 주입한 포켓형 접합층을 형성하므로서 게이트 전압 인가시 드레인 전압 증가에 따라 소스 영역으로 확장되는 공핍층이 상기 포켓 접합층에 의해 제어되어 문턱 전압을 낮게 유지할 수 있는 포켓형 접합층 구조를 가지는 DMOS 트랜지스터 및 그 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 DMOS(Double Diffused MOS) 트랜지스터에 있어서, 필드 산화막으로 소자 분리된 반도체 기판의 활성영역에 형성된 게이트 전극;
상기 게이트 전극의 외측벽양쪽에 형성된 산화막 스페이서;
상기 게이트 전극과 일측의 필드 산화막 사이의 반도체 기판 내에 형성된 제 1 도전형의 제 1 반도체층;
상기 제 1 반도체층 내에 형성된 제 1 도전형의 제 2 반도체층;
상기 게이트 전극과 타측의 필드 산화막 사이의 반도체 기판 내에 형성된 제2 도전형의 제 3 반도체층;
상기 제 2 반도체층 내에 형성된 제 1 도전형의 제 4 반도체층;
상기 제 4 반도체층에 의해 서로 분리되도록 상기 제 2 반도체층 내에 형성된 제 2 도전형의 한 쌍으로 이루어진 제 5 반도체층을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위하여 본 발명의 DMOS(Double Diffused MOS) 트랜지스터의 제조 방법은 통상의 제조 공정에 따라 상기 반도체 기판에 소자간 분리를 위해 필드 산화막을 형성하는 단계;
상기 반도체 기판의 활성영역 상부에 게이트 산화막 및 폴리 실리콘층을 순차적으로 증착한 후, 사진 및 식각 공정에 의해 상기 폴리 실리콘층을 식각해서 게이트 전극을 형성하는 단계;
상기 게이트 산화막을 식각 공정에 따라 제거하는 단계;
상기 게이트 전극과 일측의 필드 산화막 사이의 반도체 기판 내에 제 1 도전형 불순물을 저농도로 이온 주입한 후, 열확산 공정에 의해 제 1 반도체층을 형성하는 단계;
상기 결과물 상부에 산화막을 형성한 후, 식각 공정을 이용하여 상기 산화막을 식각해서 상기 게이트 전극의 외측벽 양쪽으로 산화막 스페이서를 형성하는 단계;
상기 제 1 반도체층 내에 제 1 도전형 불순물을 중간농도로 이온 주입하여 제 2 반도체층을 형성하는 단계;
상기 결과물에 제 2 도전형 불순물을 고농도로 이온 주입하여 상기 게이트 전극과 타측의 필드 산화막사이의 반도체 기판 내에 제 3 반도체층과, 상기 제 2 반도체층 내에 상호 이격된 한쌍의 제 5 반도체층을 형성하는 단계;
상기 제 2 반도체층 내에 제 1 도전형 불순물을 고농도로 이온 주입하여 상기 한쌍의 제 5 반도체층을 서로 분리하기 위한 제 4 반도체층을 형성하는 단계로 이루어진 것을 특징으로 한다.
도 1 은 통상적인 수평 구조의 DMOS 트랜지스터를 수직으로 자른 단면도.
도 2 는 본 발명에 따른 포켓형 접합층 구조를 가지는 DMOS 트랜지스터를 수직으로 자른 단면도.
도 3 내지 도 8 은 도 2 에 도시된 트랜지스터의 제조 공정을 순서적으로 나타낸 도면들.
*도면의 주요 부분에 대한 부호의 설명*
100: n- 애피택셜층102: 필드 산화막
104: 게이트 산화막106: 폴리 실리콘층
108,114,118,126: 포토 레지스트110: 베이스 영역
112: 산화막 스페이서 116: 포켓형 접합층
120, 124: 드레인 영역 122: 소스 영역
128: 소자 분리층 130: 층간 절연막
132: 전극
이하, 첨부한 도면을 참조하여 본 발명을 상세하게 설명하고자 한다.
도 2 는 본 발명에 따른 포켓형 접합층 구조를 가지는 DMOS 트랜지스터를 수직으로 자른 단면도로서, 반도체 기판(도시하지 않음)에 형성된 애피택셜층(100)과, 상기 반도체 기판의 활성영역 상부에 형성된 게이트 산화막(104)과, 상기 게이트 산화막(104) 상부의 폴리 실리콘층(106)을 패터닝하여 형성된 게이트 전극과, 상기 게이트 전극의 외측벽에 형성된 산화막 스페이서(112)와, 상기 애피택셜층(100) 내에 n+ 형 불순물을 이온 주입한 제 3 반도체층인 드레인 영역(120) 및 제 5 반도체층인 소스 영역(122)과, 상기 한쌍의 제 5 반도체층인 소스 영역(122) 및 이웃하는 다른 트랜지스터의 드레인 영역(124)을 분리하기 위해 p형 불순물을 고농도로 이온 주입한 제 4 반도체층인 소자 분리층(128)과, 상기 소스 영역(122)과 이웃하는 다른 트랜지스터의 드레인 영역(124)을 감싸면서 상기 게이트 전극 하부에 오버랩되도록 상기 애피택셜층(100) 내에 p형 불순물을 저농도로 이온 주입한 제 1 반도체층인 베이스 영역(110)과, 상기 베이스 영역(110) 내에 상기 소스 영역(122) 및 이웃하는 다른 트랜지스터의 드레인 영역(124)을 감싼 형태로 p형 불순물을 중간농도로 이온 주입한 제 2 반도체층인 포켓형 접합층(116)과, 상기 반도체 기판 상부 표면을 절연하기 위한 층간 절연막(130)과, 상기 소스 및 드레인 영역(120,122)의 전극들(132)로 구성된다.
도 3 내지 도 8 은 도 2 에 도시된 트랜지스터의 제조 공정을 순서적으로 나타낸 도면들로서, 도 2 내지 도 8 을 참조하여 본 발명에 따른 DMOS 트랜지스터의 제조 방법을 설명하고자 한다.
도 3을 참조할 경우 통상의 제조 방법에 따라 반도체 기판내에 애피택셜층(100)을 형성한다. 이어 상기 반도체 기판 상부에 산화막을 1000Å 정도로 형성하고, 그 위에 실리콘 질화막을 2000Å 정도로 형성한 후에 사진 및 식각 공정에 따라 상기 실리콘 질화막을 식각한다. 그리고, 트랜지스터의 소자 형성영역과 소자 분리영역을 정의하기 위한 마스크에 따라 필드 산화막(102)을 6000Å 정도 형성한다. 그 다음 실리콘 질화막 및 산화막을 제거한다.
도 4를 참조할 경우 상기 반도체 기판 활성영역 상부에 게이트 산화막(104)을 300Å 정도로 형성하고, 그 위에 폴리 실리콘층(106)을 증착한 후, n- 형 불순물 이온을 주입한다. 이어 사진 및 식각 공정을 이용하여 상기 실리콘층(106)을 마스크 패터닝하여 게이트 전극을 형성한 후, 상기 게이트 산화막(104)을 제거한다.
도 5를 참조할 경우 트랜지스터의 드레인 영역을 마스킹하는 포토 레지스터(108)를 상기 결과물 상부에 도포하고, 문턱 전압을 조정하기 위한 p형 불순물 즉,보론을 약 1.0 eＶ의 고에너지로 이온 주입한다. 이때, 주입되는 보론 농도는 트랜지스터의 문턱 전압에 따라 결정된다. 그 다음 주입된 p형 불순물 이온이 상기 게이트 전극 하부에 오버랩시키기 위해 1050℃에서 약 120분 정도로 열확산한다. 상기 공정에 의해 트랜지스터의 소스 영역 하부에 상기 애피택셜층(100)과 접합하는 채널 형성영역인 베이스 영역(110)이 형성된다.
도 6을 참조할 경우 상기 포토 레지스트(108)를 제거한 다음에 상기 결과물 상부에 산화막을 형성하고, 등방성 식각 공정을 이용하여 상기 산화막을 식각해서 상기 게이트 전극의 외측벽에 산화막 스페이서(112)를 형성한다. 그 다음 상기 결과물 상부에 트랜지스터의 드레인 영역을 마스킹하는 포토 레지스트(114)를 도포하고, 상기 베이스 영역(110)의 항복 전압을 조정하기 위한 p형 불순물 즉, 보론 내지 BF2를 저에너지로 이온 주입한다. 이후, 열확산 공정을 실시하여 상기 주입된 고농도의 불순물 이온이 상기 게이트 전극 에지 부분으로 확산되도록 하여 제 2 반도체층인 포켓형 접합층(116)을 형성하고, 상기 포토 레지스트(114)를 제거한다.
도 7과 같이 소스 및 드레인 마스킹을 위한 포토 레지스트(118)를 상기 결과물 상부에 도포하고, n+ 불순물인 P와 AS를 동시에 이온 주입하여 트랜지스터의 드레인 영역(120)과 소스 영역(122) 및 이웃하는 다른 트랜지스터의 드레인 영역(124)을 형성한다. 그리고, 상기 결과물 상부에 도포된 포토 레지스트(118)을 제거한다.
이어서, 상기 결과물에 도 8과 같이 포토 레지스트(126)를 도포하고, p형 불순물을 고농도로 이온 주입하여 상기 트랜지스터의 소스 영역(122)과 이웃하는 다른 트랜지스터의 드레인 영역(124)을 분리하기 위한 소자 분리층(128)을 형성하고, 상기 포토 레지스트(126)을 제거한 다음 통상적인 일련의 제조 공정을 실시하여 층간 절연막(130) 및 금속 배선공정을 위한 전극(132)을 형성한다.
상기와 같은 제조 방법에 따른 DMOS 트랜지스터는 상기 베이스 영역(110)내에 동일한 불순물을 고농도로 이온 주입된 포켓형 접합층(116)을 형성하므로서 게이트 전압 인가시 드레인 전압의 증가에 따라 소스 영역으로 확장되는 공핍층이 상기 포켓 접합층에 의해 제어되어 문턱 전압을 저전압으로 제공한다.
본 발명은 온 저항(Ron)은 작으며 항복 전압이 크도록 제조할 수가 있으며 동시에 문턱전압은 일반 저전압 트랜지스터 소자와 동일한 조건 상태로 구현할 수 있기 때문에 고속 스위칭 능력과 많은 전류를 구동시킬 수 있는 DMOS 트랜지스터의 장점을 최대한 극대화시킬 수 있는 효과가 있다.
Claims (5)
- DMOS(Double Diffused MOS) 트랜지스터에 있어서, 필드 산화막으로 소자 분리된 반도체 기판의 활성영역에 형성된 게이트 전극;상기 게이트 전극의 외측벽양쪽에 형성된 산화막 스페이서;상기 게이트 전극과 일측의 필드 산화막 사이의 반도체 기판 내에 형성된 제 1 도전형의 제 1 반도체층;상기 제 1 반도체층 내에 형성된 제 1 도전형의 제 2 반도체층;상기 게이트 전극과 타측의 필드 산화막 사이의 반도체 기판 내에 형성된 제 2 도전형의 제 3 반도체층;상기 제 2 반도체층 내에 형성된 제 1 도전형의 제 4 반도체층;상기 제 4 반도체층에 의해 서로 분리되도록 상기 제 2 반도체층 내에 형성된 제 2 도전형의 한 쌍으로 이루어진 제 5 반도체층을 구비하는 것을 특징으로 하는 포켓형 접합층 구조를 가지는 DMOS 트랜지스터.
- DMOS(Double Diffused MOS) 트랜지스터의 제조 방법에 있어서, 통상의 제조 공정에 따라 상기 반도체 기판에 소자간 분리를 위해 필드 산화막을 형성하는 단계;상기 반도체 기판의 활성영역 상부에 게이트 산화막 및 폴리 실리콘층을 순차적으로 증착한 후, 사진 및 식각 공정에 의해 상기 폴리 실리콘층을 식각해서 게이트 전극을 형성하는 단계;상기 게이트 산화막을 식각 공정에 따라 제거하는 단계;상기 게이트 전극과 일측의 필드 산화막 사이의 반도체 기판 내에 제 1 도전형 불순물을 저농도로 이온 주입한 후, 열확산 공정에 의해 제 1 반도체층을 형성하는 단계;상기 결과물 상부에 산화막을 형성한 후, 식각 공정을 이용하여 상기 산화막을 식각해서 상기 게이트 전극의 외측벽 양쪽으로 산화막 스페이서를 형성하는 단계;상기 제 1 반도체층 내에 제 1 도전형 불순물을 중간농도로 이온 주입하여 제 2 반도체층을 형성하는 단계;상기 결과물에 제 2 도전형 불순물을 고농도로 이온 주입하여 상기 게이트 전극과 타측의 필드 산화막사이의 반도체 기판 내에 제 3 반도체층과, 상기 제 2 반도체층 내에 상호 이격된 한쌍의 제 5 반도체층을 형성하는 단계;상기 제 2 반도체층 내에 제 1 도전형 불순물을 고농도로 이온 주입하여 상기 한쌍의 제 5 반도체층을 서로 분리하기 위한 제 4 반도체층을 형성하는 단계로 이루어진 것을 특징으로 하는 포켓형 접합층 구조를 가지는 DMOS 트랜지스터의 제조 방법.
- 제 1 항에 있어서, 상기 제 1 반도체층 < 제 2 반도체층 < 제 3 반도체층 순서로 농도 순위가 높아지는 것을 특징으로 하는 포켓형 접합층 구조를 가지는 DMOS트랜지스터.
- 제 2 항에 있어서, 상기 제 1 반도체층 형성단계에서 p형 불순물을 고에너지로 상기 반도체 기판 내에 이온 주입하는 것을 특징으로 하는 포켓형 접합층 구조를 가지는 DMOS 트랜지스터의 제조 방법.
- 제 2 항에 있어서, 상기 제 2 반도체층을 형성하는 단계에서 p형 불순물을 저에너지로 상기 반도체 기판 내에 이온 주입하는 것을 특징으로 하는 포켓형 접합층 구조를 가지는 DMOS 트랜지스터의 제조 방법.
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| KR1019970025319A KR100405450B1 (ko) | 1997-06-18 | 1997-06-18 | 포켓형 접합층 구조를 가지는 dmos 트랜지스터 및그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990001850A KR19990001850A (ko) | 1999-01-15 |
| KR100405450B1 true KR100405450B1 (ko) | 2004-01-28 |
Family
ID=37422646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019970025319A KR100405450B1 (ko) | 1997-06-18 | 1997-06-18 | 포켓형 접합층 구조를 가지는 dmos 트랜지스터 및그 제조 방법 |
Country Status (1)
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| KR (1) | KR100405450B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100660917B1 (ko) * | 1999-02-03 | 2006-12-26 | 페어차일드코리아반도체 주식회사 | 수평형 전력소자 |
-
1997
- 1997-06-18 KR KR1019970025319A patent/KR100405450B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR19990001850A (ko) | 1999-01-15 |
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