KR0164386B1 - Load transistor control circuit and its control method - Google Patents
Load transistor control circuit and its control method Download PDFInfo
- Publication number
- KR0164386B1 KR0164386B1 KR1019950026423A KR19950026423A KR0164386B1 KR 0164386 B1 KR0164386 B1 KR 0164386B1 KR 1019950026423 A KR1019950026423 A KR 1019950026423A KR 19950026423 A KR19950026423 A KR 19950026423A KR 0164386 B1 KR0164386 B1 KR 0164386B1
- Authority
- KR
- South Korea
- Prior art keywords
- input
- output line
- bit line
- line pairs
- load transistor
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
1. 청구범위에 기재된 발명이 속하는 기술 분야1. TECHNICAL FIELD OF THE INVENTION
본 발명은 반도체 메모리장치에 관한 것으로, 특히 입출력라인의 프리차아지동작을 제어하는 부하트랜지스터로 제어신호를 공급하기 위한 부하트랜지스터 제어회로 및 그 제어방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a load transistor control circuit for supplying a control signal to a load transistor for controlling precharge operation of an input / output line and a control method thereof.
2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention
종래의 경우 부하트랜지스터는 라이트사이클에서만 턴오프되고 프리차아지상태에서나 리드동작에서는 항상 턴온되어 있었다. 본 발명에서는 상기 부하트랜지스터들을 제어하여 반도체 메모리장치의 고속동작을 실현하고자 한다.In the conventional case, the load transistor was turned off only in the light cycle and always turned on in the precharge state or in the read operation. In the present invention, the high speed operation of the semiconductor memory device is realized by controlling the load transistors.
3. 발명의 해결방법의 요지3. Summary of Solution to Invention
본 발명에서는 부하트랜지스터의 제어전극으로 전달되는 제어신호를 입출력라인쌍에서 전압스윙이 발생되는 초기시점을 맞추어 부하트랜지스터를 통한 전원전압의 공급을 일시적으로 차단하였다. 이로 인하여 입출력라인쌍간의 요구되는 전압차이를 발생시키는 시간을 줄일 수 있고, 상기 입출력라인쌍의 전압차이를 크게 하여 센싱속도를 빠르게 구현하였다.In the present invention, the control signal transmitted to the control electrode of the load transistor is temporarily cut off the supply of the power supply voltage through the load transistor to match the initial time of the voltage swing in the input and output line pairs. As a result, it is possible to reduce the time for generating the required voltage difference between the input and output line pairs, and to realize a high sensing speed by increasing the voltage difference between the input and output line pairs.
4. 발명의 중요한 용도4. Important uses of the invention
고속동작에 유리한 반도체 메모리 장치.Semiconductor memory device advantageous for high speed operation.
Description
제1도는 종래기술에 따른 부하트랜지스터의 사용상태를 보여주는 도면.1 is a view showing a state of use of a load transistor according to the prior art.
제2도는 제1도에 따른 리드동작 타이밍도.2 is a timing diagram of a read operation according to FIG. 1;
제3도는 본 발명의 실시예에 따른 부하트랜지스터의 사용상태를 보여 주는 도면.3 is a view showing a state of use of the load transistor according to an embodiment of the present invention.
제4도는 부하트랜지스터 제어회로를 나타내는 회로도.4 is a circuit diagram showing a load transistor control circuit.
제5도는 제3도 및 제4도에 따른 리드동작 타이밍도.5 is a timing diagram of a read operation according to FIGS. 3 and 4;
본 발명은 반도체 메모리장치에 관한 것으로, 특히 입출력라인의 프리차아지 동작을 제어하는 부하트랜지스터로 제어신호를 공급하기 위한 부하트랜지스터 제어회로 및 그 제어방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a load transistor control circuit for supplying a control signal to a load transistor for controlling precharge operation of an input / output line and a control method thereof.
메모리 디바이스의 고속동작을 위한 노력들은 끊임없이 추구되고 있고, 이를 위한 여러가지 다양한 방법들이 시도되고 있다. 시스템클럭에 동기되는 동기식 메모리를 사용한다던가, 여러가지 모드들을 설정하여 한번의 액세스동작으로 멀티비트를 액세스하는 등등의 방법들이 모두 상기한 고속동작을 위하여 개발되어 반도체 메모리장치의 처리속도를 상승시키고 있다. 프리차아지상태에서 비트라인을 소정의 전압레벨로 프리차아지시키는 프리차아지전압 발생회로 및 입출력라인들을 소정의 전압레벨로 프리차아지(precharge)시키는 부하트랜지스터는 전압스윙을 줄여 빠른 시간내에 차아지셰어링(charge sharing)동작을 수행하므로 고속의 센싱동작에 대비하게 되어 상기한 고속동작을 달성하게 된다.Efforts for high speed operation of memory devices are constantly being sought, and various methods have been tried. Methods such as using a synchronous memory synchronized with a system clock, setting various modes, and accessing multiple bits in one access operation have all been developed for the high speed operation described above to increase the processing speed of the semiconductor memory device. The precharge voltage generation circuit that precharges the bit line to the predetermined voltage level in the precharge state and the load transistor that precharges the input / output lines to the predetermined voltage level reduce the voltage swing to reduce the voltage swing. Since the charge sharing operation is performed, the high speed operation is achieved by preparing for the high speed sensing operation.
제1도는 종래기술에 따른 부하트랜지스터의 사용상태를 개략적으로 보여주는 도면이다.1 is a view schematically showing a state of use of a load transistor according to the prior art.
제1도를 참조하면, 메모리 셀 어레이에는 메모리셀들(7,11)이 형성되어 있다. 상기 메모리셀들(7,11)은 비트라인쌍들 BL1, BL1B와 BL2, BL2B사이에 접속되는 데 상기 비트라인쌍들 BL1, BL1B와 BL2, BL2B사이에는 비트라인 센스앰프들(5,9)이 각각 접속된다. 상기 각각의 비트라인마다에는 컬럼선택게이트들(4,6,8,10)의 일단들이 접속되고 상기 컬럼선택게이트들(4,6,8,10)의 타단들은 입출력라인쌍들과 접속된다. 상기 컬럼선택게이트들(4,6,8,10)의 게이트들에는 도시되지 아니한 컬럼디코더의 출력단과 접속되는 컬럼선택라인을 통하여 컬럼선택신호 CSLa, CSLb이 선택적으로 전달된다. 상기 입출력라인쌍 IO, IOB의 소정노드에는 일단들이 전원전압단자 VDD에 접속되고 게이트들에는 도시되지 아니한 라이트 인에이블버퍼에서 출력되는 라이트 제어신호 øWR가 전달되는 부하트랜지스터들 (2a,2b)의 타단들이 각각 접속된다. 상기 입출력라인쌍 IO, IOB사이에는 입출력라인 센스앰프(1)가 접속된다.Referring to FIG. 1, memory cells 7 and 11 are formed in a memory cell array. The memory cells 7 and 11 are connected between bit line pairs BL1 and BL1B and BL2 and BL2B, and bit line sense amplifiers 5 and 9 between the bit line pairs BL1, BL1B and BL2 and BL2B. Are connected respectively. One end of the column select gates 4, 6, 8, and 10 is connected to each bit line, and the other ends of the column select gates 4, 6, 8, and 10 are connected to the input / output line pairs. Column select signals CSLa and CSLb are selectively transmitted to the gates of the column select gates 4, 6, 8, and 10 through a column select line connected to an output terminal of a column decoder (not shown). The other ends of the load transistors 2a and 2b to which one end of the input / output line pair IO and IOB is connected to the power supply voltage terminal VDD, and the light control signal? WR output from the write enable buffer (not shown) is transmitted to the gates. Are connected respectively. An input / output line sense amplifier 1 is connected between the input / output line pairs IO and IOB.
제2도는 제1도에 따른 리드동작 타이밍도이다.2 is a timing diagram of a read operation according to FIG. 1.
컬럼어드레스 스트로브신호가 '로우' 상태로 천이하고 컬럼어드레스가 입력되면 소정의 액세스동작이 실행된다. 설명의 편의상 처음에는 메모리셀(7)이 선택되고 다음으로 메모리셀(11)이 선택되는 동작이 연속적으로 이루어진다고 가정한다. 이렇게 되면 메모리셀(7)과 접속되는 워드라인이 인에이블되어 메모리셀(7)에 저장된 데이타의 전하와 비트라인에 발생되는 경우 기생캐패시터간에는 차아지셰어링동작이 수행된다. 이어서 비트라인 센스앰프(5)에서 감지증폭동작이 수행되어 비트라인쌍 BL, BLB는 전원전압 VDD레벨과 접지전압 VSS레벨로 디벨로프(develop)된다. 상기 비트라인쌍 BL, BLB의 전압이 충분히 디벨로프된뒤 컬럼선택게이트들(4,6)의 게이트단자들로 컬럼선택신호 CSLa가 입력되고 이에 따라 상기 컬럼선택게이트들(4,6)은 턴온된다. 이렇게 되면 비트라인쌍 BL, BLB에 충전된 전하와 입축력라인쌍 IO, IOB에 충전된 전하간에는 다시 차아지셰어링동작이 수행된다. 그런데 프리차아지상태에서 상기 입출력라인쌍 IO, IOB는 부하트랜지스터들(2a,2b)을 통하여 전달되는 전원전압 VDD에 의하여 전원전압 VDD레벨로 프리차아지된다. 이렇게 전원전압 VDD레벨로 프리차아지된 입출력라인쌍 IO, IOB과 디벨로프된 비트라인쌍 BL, BLB간의 차아지셰어링동작이 실행되면 상기 입출력라인쌍 IO, IOB간에는 수백밀리볼트의 전압차이가 발생된다. 즉, 제2도의 V1의 전압차이가 입출력라인쌍에 발생하게 된다. 이어서 상기 입출력라인 센스앰프(1)에서는 상기 입출력라인쌍의 전압차이 V1을 감지증폭하고 데이타라인쌍 DIO, DIOB으로 디벨로프된 입출력라인쌍 IO, IOB의 전압이 출력된다. 이러한 데이타라인쌍 DIO, DIOB에 실린 데이타정보는 도시되지 아니한 출력관련회로들을 경우하여 칩외부로 전송된다. 이와 같은 과정을 거쳐 한비트의 데이타를 출력하는 리드동작이 완료된다. 이어서 로우어드레스 스트로브신호가 다시 '로우'상태로 천이하게 되면 다음 사이클의 액세스동작이 수행되는데 메모리셀(11)을 지정하는 어드레스가 입력되면 상술한 것과 동일한 과정을 거쳐 메모리셀(11)에 저장된 데이타정보가 독출된다.When the column address strobe signal transitions to the 'low' state and the column address is input, a predetermined access operation is executed. For convenience of explanation, it is assumed that an operation of first selecting the memory cell 7 and then selecting the memory cell 11 is performed continuously. In this case, when the word line connected to the memory cell 7 is enabled and generated in the charge and the bit line of the data stored in the memory cell 7, a charge sharing operation is performed between the parasitic capacitors. Subsequently, a sense amplification operation is performed in the bit line sense amplifier 5 so that the bit line pairs BL and BLB are developed at a power supply voltage VDD level and a ground voltage VSS level. After the voltages of the bit line pairs BL and BLB are sufficiently developed, the column select signal CSLa is input to the gate terminals of the column select gates 4 and 6, and thus the column select gates 4 and 6 are turned on. do. In this case, a charge sharing operation is performed again between the charges charged in the bit line pairs BL and BLB and the charges in the axial line pair IO and the IOB. In the precharge state, the input / output line pairs IO and IOB are precharged to the power supply voltage VDD level by the power supply voltage VDD transmitted through the load transistors 2a and 2b. When the charge sharing operation between the input / output line pair IO, IOB precharged to the power supply voltage VDD level, and the developed bit line pair BL, BLB is performed, a voltage difference of several hundred millivolts is generated between the input / output line pair IO, IOB. Is generated. That is, the voltage difference of V1 in FIG. 2 occurs in the input / output line pairs. Subsequently, the input / output line sense amplifier 1 senses and amplifies the voltage difference V1 of the input / output line pair, and outputs the voltages of the input / output line pairs IO and IOB developed by the data line pair DIO and DIOB. The data information contained in these data line pairs DIO and DIOB is transmitted to the outside of the chip in the case of output circuits not shown. Through this process, the read operation for outputting one bit of data is completed. Subsequently, when the low address strobe signal transitions back to the 'low' state, an access operation of the next cycle is performed. When an address specifying the memory cell 11 is input, data stored in the memory cell 11 is processed through the same process as described above. The information is read.
그러나, 제1도로 도시한 회로도에서 부하트랜지스터(2a,2b)는 라이트 사이클을 제외하고는 항상 턴온상태를 유지하게 된다. 이에 따라 입출력라인쌍 IO, IOB은 전원전압 VDD레벨로 충전된다. 이 상태에서 컬럼선택게이트들(4,6)을 통하여 비트라인쌍과 입출력라인쌍간의 차아지셰어링동작후의 입출력라인쌍간에 발생되는 전압차이 V1는 전술한 바와 같이 수백밀리볼트이다. 그리고 상기 입출력라인쌍의 전압차이가 V1만큼 발생하는 데 걸리는 시간이 제2도의 T1로써 비교적 오래 걸리게 된다. 이는 반도체 메모리장치의 고속동작에 저해요인이 된다.However, in the circuit diagram shown in FIG. 1, the load transistors 2a and 2b are always turned on except for the write cycle. Accordingly, the input / output line pairs IO and IOB are charged to the power supply voltage VDD level. In this state, the voltage difference V1 generated between the input / output line pair after the charge sharing operation between the bit line pair and the input / output line pair through the column select gates 4 and 6 is several hundred millivolts as described above. In addition, the time taken for the voltage difference of the input / output line pair to occur by V1 is relatively long as T1 in FIG. This is a detrimental factor in the high speed operation of the semiconductor memory device.
따라서, 본 발명의 목적은 부하트랜지스터 제어회로를 이용하여 입출력라인의 센싱동작이 신속하게 수행되는 반도체 메모리장치를 제공하는 데 있다.Accordingly, an object of the present invention is to provide a semiconductor memory device in which a sensing operation of an input / output line is quickly performed by using a load transistor control circuit.
본 발명의 다른 목적은 입출력라인의 센싱동작이 신속하게 수행되게 하는 부하트랜지스터의 제어방법을 제공하는 데 있다.Another object of the present invention is to provide a control method of a load transistor for quickly performing an input / output line sensing operation.
상기 본 발명의 목적을 달성하기 위하여 복수개의 비트라인쌍들과, 상기 비트라인쌍사이에 접속되고 데이타정보를 저장하기 위한 다수의 메모리 셀들과, 상기 비트라인쌍사이에 접속되고 비트라인쌍간의 전압차이를 감지 증폭하기 위한 다수의 비트라인 센스앰프와, 상기 비트라인과 선택적으로 접속되는 복수개의 입출력라인쌍들과, 상기 비트라인마다에 형성되고 비트라인쌍과 입출력라인쌍을 선택적으로 접속하기 위한 컬럼선택게이트들과, 상기 입출력라인쌍들의 소정부분에 일단이 접속되고 타단이 전원전압단자에 접속되어 상기 입출력라인쌍들을 소정전압레벨로 프리차아지하기 위한 부하트랜지스터들과, 상기 입출력라인쌍들과 접속되고 상기 입출력라인쌍간의 전압차이를 감지증폭하기 위한 입출력라인 센스앰프를 구비하는 본 발명에 따른 반도체 메모리장치는, 컬럼어드레스의 입력상태에 응답하여 소정폭의 펄스신호를 발생하는 적어도 하나이상의 펄스발생수단과, 상기 펄스발생수단의 적어도 하나이상의 출력을 게이팅하여 상기 소정폭의 펄스시간동안 부하트랜지스터를 턴오프시키는 부하트랜지스터 제어회로를 더 구비함을 특징으로 한다.In order to achieve the object of the present invention, a plurality of bit line pairs, a plurality of memory cells connected between the bit line pairs for storing data information, and a voltage connected between the bit line pairs and connected between the bit line pairs A plurality of bit line sense amplifiers for sensing and amplifying a difference, a plurality of pairs of input / output lines selectively connected to the bit lines, and for selectively connecting bit line pairs and input / output line pairs formed in the bit lines Column select gates, load transistors having one end connected to a predetermined portion of the input / output line pairs and the other end connected to a power supply voltage terminal to precharge the input / output line pairs to a predetermined voltage level, and the input / output line pairs And an input / output line sense amplifier for sensing and amplifying a voltage difference between the pair of input / output lines. The semiconductor memory device includes at least one pulse generating means for generating a pulse signal of a predetermined width in response to an input state of a column address, and loads at least one output of the pulse generating means for a pulse time of the predetermined width. And a load transistor control circuit for turning off the transistor.
상기 본 발명의 다른 목적을 달성하기 위하여 복수개의 비트라인쌍들과, 상기 비트라인쌍사이에 접속되고 데이타정보를 저장하기 위한 다수의 메모리셀들과, 상기 비트라인쌍사이에 접속되고 비트라인쌍간의 전압차이를 감지증폭하기 위한 다수의 비트라인 센스앰프와, 상기 비트라인과 선택적으로 접속되는 복수개의 입출력라인쌍들과, 상기 비트라인마다에 형성되고 비트라인쌍과 입출력라인쌍을 선택적으로 접속하기 위한 컬럼선택게이트들과, 상기 입출력라인쌍들의 소정부분에 일단이 접속되고 타단이 전원전압단자에 접속되어 상기 입출력라인쌍들을 소정전압레벨로 프리차아지하기 위한 부하트랜지스터들과, 상기 입출력라인쌍들과 접속되고 상기 입출력라인쌍간의 전압차이를 감지증폭하기 위한 입출력라인 센스앰프를 구비하는 본 발명에 따른 반도체 메모리장치의 부하트랜지스터 제어방법은, 상기 입출력라인 센스앰프의 상보입력을 빠른 속도로 감지증폭하기 위하여, 상기 컬럼선택게이트들이 선택되어 상기 비트라인쌍의 데이타정보가 상기 입출력라인쌍으로 전달되는 초기의 소정시간동안 상기 부하트랜지스터를 턴오프시켜 상기 입출력라인쌍으로 전달되는 전원전압을 상기 소정시간동안 차단함을 특징으로 한다.In order to achieve the another object of the present invention, a plurality of bit line pairs are connected between the bit line pairs and a plurality of memory cells for storing data information, and are connected between the bit line pairs. A plurality of bit line sense amplifiers for sensing and amplifying a voltage difference between the plurality of bit lines, a plurality of pairs of input / output lines selectively connected to the bit lines, and selectively connecting the bit line pairs to the input / output line pairs formed for each bit line Column select gates for connection, load transistors for connecting one end to a predetermined portion of the input / output line pairs and the other end to a power supply voltage terminal for precharging the input / output line pairs to a predetermined voltage level, and the input / output line The present invention includes an input / output line sense amplifier connected to the pair and configured to sense and amplify a voltage difference between the pair of input / output lines. In the method of controlling a load transistor of a semiconductor memory device, in order to sense and amplify a complementary input of the input / output line sense amplifier at a high speed, the column select gates are selected to transfer data information of the bit line pair to the input / output line pair. The load transistor is turned off during an initial predetermined time period to cut off the power voltage transmitted to the input / output line pairs for the predetermined time period.
이하 첨부된 도면들을 사용하여 본 발명에 따른 부하트랜지스터 제어회로의 바람직한 실시예가 설명된다. 도면들중 동일한 구성 및 기능을 가지는 회로들 및 부품들에 대해서는 가능한한 어디서나 동일한 참조번호 및 동일 참조부호를 사용하겠다.Hereinafter, a preferred embodiment of the load transistor control circuit according to the present invention using the accompanying drawings will be described. In the drawings, the same reference numerals and the same reference numerals will be used wherever possible for circuits and components having the same configuration and function.
제3도는 본 발명에 따른 부하트랜지스터의 사용상태를 보여주는 도면이다. 제3도는 설명의 편의상 2개의 비트라인쌍사이에 접속된 2개의 메모리셀들만 도시하고 있으나, 실제로는 다수의 메모리셀들이 연속적으로 접속되어 있음에 유의하여야 할 것이다.3 is a view showing a state of use of the load transistor according to the present invention. 3 illustrates only two memory cells connected between two bit line pairs for convenience of description, it should be noted that a plurality of memory cells are connected in series.
제3도를 참조하면, 부하트랜지스터들(2a,2b)의 게이트에는 부하트랜지스터 제어회로(50)가 접속된다. 이점을 제외하면 제3도는 상기 제1도의 구성과 동일하다.Referring to FIG. 3, the load transistor control circuit 50 is connected to the gates of the load transistors 2a and 2b. Except for this, FIG. 3 is the same as that of FIG.
제4도는 상기 제3도를 구성하는 부하트랜지스터 제어회로의 상세회로도이다.FIG. 4 is a detailed circuit diagram of the load transistor control circuit of the third diagram.
제4도를 참조하면, 컬럼어드레스 CAi는 직렬접속된 인버터들(21-23)들중 인버터(21)의 입력단과 접속된다. 상기 인버터들(21-23)은 컬럼어드레스 CAi를 소정시간 지연하는 제1지연수단으로 작동하게 된다. 인버터(23)의 출력단은 직렬접속된 인버터들(24-26)들중 인버터(24)의 입력단 및 오아게이트(28)의 제1입력단과 접속된다. 인버터(26)의 출력단은 상기 오아게이트(28)의 제2입력단과 접속된다. 상기 인버터들(24-26)과 오아게이트(28)은 상기 소정의 펄스신호를 발생하기 위한 제1펄스발생수단으로 작동하게 된다. 컬럼어드레스 CAiB는 직렬접속된 인버터들(31-33)들중 인버터(31)의 입력단과 접속된다. 상기 인버터들(31-33)은 컬럼어드레스 CAiB를 소정시간 지연하는 제2지연수단으로 작동하게 된다. 인버터(33)의 출력단은 직렬접속된 인버터들(34-36)들중 인버터(34)의 입력단 및 오아게이트(38)의 제1입력단과 접속된다. 인버터(36)의 출력단은 상기 오아게이트(38)의 제2입력단과 접속된다. 상기 인버터들(34-36)과 오아게이트(38)은 소정의 펄스신호를 발생하기 위한 제2펄스발생수단으로 작동하게 된다. 상기 제1 및 제2펄스발생 수단은 컬럼어드레스 CAi, CAiB의 논리레벨이 '로우'에서 '하이'로 천이하게 될때 동기되어 소정의 펄스신호를 출력하게 된다. 상기 오아게이트들(28,38)의 출력단들은 낸드게이트(40)의 입력단들과 접속되고 상기 낸드게이트(40)의 출력단에서는 부하트랜지스터 디스에이블신호 øLTD가 출력된다. 상기 낸드게이트(40)의 출력단은 오아게이트(42)의 제1입력단과 접속되고, 상기 오아게이트(42)의 제2입력단은 도시되지 아니한 라이트 인에이블버퍼에서 전달되는 라이트 제어신호 øWR이 접속된다.Referring to FIG. 4, the column address CAi is connected to the input terminal of the inverter 21 among the inverters 21-23 connected in series. The inverters 21-23 operate as first delay means for delaying the column address CAi by a predetermined time. The output terminal of the inverter 23 is connected to the input terminal of the inverter 24 and the first input terminal of the oragate 28 among the inverters 24-26 connected in series. The output terminal of the inverter 26 is connected to the second input terminal of the oragate 28. The inverters 24-26 and the oragate 28 operate as first pulse generating means for generating the predetermined pulse signal. The column address CAiB is connected to the input terminal of the inverter 31 of the inverters 31 to 33 connected in series. The inverters 31 to 33 operate as second delay means for delaying the column address CAiB for a predetermined time. The output terminal of the inverter 33 is connected to the input terminal of the inverter 34 and the first input terminal of the ora gate 38 among the inverters 34 to 36 connected in series. The output terminal of the inverter 36 is connected to the second input terminal of the oragate 38. The inverters 34-36 and the oragate 38 operate as second pulse generating means for generating a predetermined pulse signal. The first and second pulse generating means outputs a predetermined pulse signal in synchronization when the logic levels of the column addresses CAi and CAiB transition from 'low' to 'high'. Output terminals of the orifices 28 and 38 are connected to input terminals of the NAND gate 40, and a load transistor disable signal? LTD is output from an output terminal of the NAND gate 40. The output terminal of the NAND gate 40 is connected to the first input terminal of the oragate 42, and the second input terminal of the oragate 42 is connected to the write control signal? WR transmitted from a light enable buffer (not shown). .
제5도는 상기 제3도 및 제4도에 따른 동작 타이밍도이다.5 is an operation timing diagram according to FIGS. 3 and 4.
제3도의 회로도에서 메모리셀이 지정되고, 비트라인 센스앰프에서 감지증폭동작을 수행하며, 컬럼선택신호에 의해 비트라인쌍에 실린 데이타가 입출력라인쌍으로 전달되는 동작에 대한 사항은 종래와 동일하다. 즉, 컬럼어드레스 스트로브신호가 '로우'상태로 천이하고 컬럼어드레스가 입력되면 소정의 액세스동작이 실행된다. 종래와 마찬가지로 설명의 펀의상 최초 메모리셀(7)이 선택되고 다음으로 메모리셀(11)이 선택된다고 가정한다. 워드라인이 인에이블되어 메모리셀(7)에 저장된 데이타의 전하와 비트라인에 발생되는 경우 기생캐패시터간에는 차아지셰어링동작이 수행된다. 이어서 센스앰프(5)에서 감지증폭동작이 수행되어 비트라인쌍 BL, BLB는 VDD레벨과 VSS레벨로 디벨로프된다. 상기 비트라인쌍의 전압이 충분히 디벨로프된뒤 컬럼선택게이트들(4,6)의 게이트들로 컬럼선택신호 CSLa가 입력되고 이에 따라 상기 컬럼선택게이트들은 턴온된다. 이렇게 되면 비트라인쌍의 전하와 입출력라인쌍의 전하간에는 다시 차아지셰어링동작이 수행된다. 여기서 프리차아지상태에서 상기 입출력라인쌍은 부하트랜지스터(2a,2b)를 통하여 전달되는 전원전압 VDD에 의하여 전원전압레벨로 프리차아지된다. 이렇게 전원전압레벨로 프리차아지된 입출력라인쌍과 디벨로프된 비트라인쌍간의 차아지셰어링동작이 실행되면 상기 입출력라인쌍 IO, IOB간에는 수백밀리볼트의 전압차이 V1이 발생하게 된다.In the circuit diagram of FIG. 3, the memory cell is designated, the sense amplification operation is performed in the bit line sense amplifier, and the data carried in the bit line pair by the column select signal is transferred to the input / output line pair. . That is, when the column address strobe signal transitions to the 'low' state and the column address is input, the predetermined access operation is executed. As in the prior art, it is assumed that the first memory cell 7 is selected and the memory cell 11 is selected next. When the word line is enabled and generated in the bit line and the charge of the data stored in the memory cell 7, a charge sharing operation is performed between the parasitic capacitors. Subsequently, a sense amplification operation is performed in the sense amplifier 5 so that the bit line pairs BL and BLB are developed at the VDD level and the VSS level. After the voltage of the bit line pair is sufficiently developed, the column select signal CSLa is input to the gates of the column select gates 4 and 6, and the column select gates are turned on accordingly. In this case, a charge sharing operation is performed again between the charge of the bit line pair and the charge of the input / output line pair. Here, in the precharge state, the input / output line pairs are precharged to the power supply voltage level by the power supply voltage VDD transmitted through the load transistors 2a and 2b. When a charge sharing operation is performed between the input / output line pair precharged to the power supply voltage level and the developed bit line pair, a voltage difference V1 of several hundred millivolts occurs between the input / output line pair IO and IOB.
그런데 제어신호 PLTC는 '로우'상태를 유지하지 않고 컬럼선택게이트들이 도통되는 초기시점의 소정시간동안 '하이'상태의 펄스신호를 상기 부하트랜지스터들(2a,2b)의 게이트로 전달하므로써 상기 부하트랜지스터들(2a,2b)를 소정시간 턴오프시키게 된다.However, the control signal PLTC does not maintain the 'low' state but transmits the pulse signal of the 'high' state to the gates of the load transistors 2a and 2b for a predetermined time at the initial time when the column select gates are conducted. The turns 2a and 2b are turned off for a predetermined time.
이렇게 되면 입출력라인쌍이 전압차이 V1으로 형성되는 데 걸리는 시간이 종래의 경우와 비교하여 대폭 줄어들게 된다. 즉, 제2도의 T1시간이 제5도의 T2시간만큼 줄어들게 된다. 또, 상기 입출력라인쌍의 전압차이는 V2만큼 벌어지게 된다.In this case, the time taken for the input / output line pair to form the voltage difference V1 is greatly reduced as compared with the conventional case. That is, the time T1 of FIG. 2 is reduced by the time T2 of FIG. In addition, the voltage difference between the input and output line pairs is widened by V2.
이어서 상기 입출력라인 센스앰프(1)에서는 상기 입출력라인쌍의 전압을 감지증폭하고 데이타라인쌍 DIO, DIOB으로 디벨로프된 전압이 출력된다. 이러한 데이타라인쌍에 실린 데이타정보는 도시되지 아니한 출력관련회로들을 경유하여 칩외부로 전송된다. 이러한 과정을 거쳐 한비트의 데이타를 출력하는 리드동작이 완료된다. 이어서 로우어드레스 스트로브신호가 다시 '로우'상태로 천이하면 다음 사이클의 액세스동작이 수행되는데 메모리셀(11)을 지정하는 어드레스가 입력되면 상술한 것과 동일한 동작과정을 거쳐 메모리셀(11)에 저장된 데이타정보가 독출된다.Subsequently, the input / output line sense amplifier 1 senses and amplifies the voltage of the input / output line pair and outputs the voltage developed by the data line pair DIO and DIOB. The data information carried on these data line pairs is transferred out of the chip via output circuits not shown. Through this process, the read operation for outputting one bit of data is completed. Subsequently, when the low address strobe signal transitions back to the 'low' state, an access operation of the next cycle is performed. When an address specifying the memory cell 11 is input, data stored in the memory cell 11 is processed through the same operation as described above. The information is read.
상기한 바와 같이 본 발명의 실시예에 따른 부하트랜지스터 제어회로가 반도체 메모리장치내에 구비되므로써 입출력라인 센스앰프의 센싱속도는 빨라지게 된다. 따라서 고속액세스동작이 가능하게 되고 고주파동작에 유리한 반도체 메모리장치가 구현된다. 본 발명에 따른 부하트랜지스터 제어회로에서는 컬럼어드레스신호를 입력하여 펄스신호를 발생하였으나, 동기식 메모리장치에서는 시스템에서 전달되는 클럭신호에 의해 상기 부하트랜지스터 제어회로가 구동하는 것은 본 발명의 바람직한 실시예로써 구현할 수 있다.As described above, since the load transistor control circuit according to the embodiment of the present invention is provided in the semiconductor memory device, the sensing speed of the input / output line sense amplifier is increased. Therefore, a high speed access operation is enabled and a semiconductor memory device advantageous for high frequency operation is implemented. In the load transistor control circuit according to the present invention, a pulse signal is generated by inputting a column address signal. However, in the synchronous memory device, the driving of the load transistor control circuit by a clock signal transmitted from a system is implemented as a preferred embodiment of the present invention. Can be.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950026423A KR0164386B1 (en) | 1995-08-24 | 1995-08-24 | Load transistor control circuit and its control method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950026423A KR0164386B1 (en) | 1995-08-24 | 1995-08-24 | Load transistor control circuit and its control method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970012761A KR970012761A (en) | 1997-03-29 |
| KR0164386B1 true KR0164386B1 (en) | 1999-02-18 |
Family
ID=19424402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950026423A KR0164386B1 (en) | 1995-08-24 | 1995-08-24 | Load transistor control circuit and its control method |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0164386B1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100425476B1 (en) * | 2001-12-05 | 2004-03-30 | 삼성전자주식회사 | Semiconductor memory device having stable input/output line sensing control scheme and sensing control method thereof |
| US8947950B2 (en) | 2012-04-23 | 2015-02-03 | Samsung Electronics Co., Ltd. | Semiconductor device |
-
1995
- 1995-08-24 KR KR1019950026423A patent/KR0164386B1/en not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100425476B1 (en) * | 2001-12-05 | 2004-03-30 | 삼성전자주식회사 | Semiconductor memory device having stable input/output line sensing control scheme and sensing control method thereof |
| US8947950B2 (en) | 2012-04-23 | 2015-02-03 | Samsung Electronics Co., Ltd. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970012761A (en) | 1997-03-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100381968B1 (en) | High speed action DRAM | |
| USRE37176E1 (en) | Semiconductor memory | |
| US6359813B1 (en) | Semiconductor memory device having improved data transfer rate without providing a register for holding write data | |
| KR970001699B1 (en) | Syncronous semiconductor memory device having the function of automatic precharge | |
| US4644501A (en) | Semiconductor memory device with charging circuit | |
| US6400594B2 (en) | Content addressable memory with potentials of search bit line and/or match line set as intermediate potential between power source potential and ground potential | |
| KR0167687B1 (en) | Semiconductor memory equipment with data output path for high speed access | |
| US6108254A (en) | Dynamic random access memory having continuous data line equalization except at address transition during data reading | |
| KR100297717B1 (en) | I/O sense amplifier of semiconductor memory and semiconductor memory using the same | |
| KR100259577B1 (en) | Semiconductor memory | |
| JPS61158095A (en) | Bit line precharge circuit of dynamic memory | |
| US5515315A (en) | Dynamic random access memory | |
| US6891763B1 (en) | Input buffer with differential amplifier | |
| US5262995A (en) | Method for precharging imput/output lines of a memory device | |
| KR940007000B1 (en) | Semiconductor memory device with improved write operation | |
| US20010000451A1 (en) | Voltage differential sensing circuit and methods of using same | |
| KR0164386B1 (en) | Load transistor control circuit and its control method | |
| KR0179097B1 (en) | Data read and write method | |
| KR950010628B1 (en) | Column decoder enable signal generating circuit of semiconductor element | |
| US4768168A (en) | Memory circuit having an improved writing scheme | |
| US6434079B2 (en) | Semiconductor memory device for distributing load of input and output lines | |
| US6154394A (en) | Data input-output circuit and semiconductor data storage device provided therewith | |
| US5574696A (en) | Dynamic ram device having high read operation speed | |
| US7248520B2 (en) | Semiconductor memory and data read method of the same | |
| KR0145859B1 (en) | Semiconductor memory device with a column selection means of compressed voltage |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20060830 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |