KR0119275B1 - Substrate fabrication method with soi structure using dielectric wafer bonding - Google Patents
Substrate fabrication method with soi structure using dielectric wafer bondingInfo
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Abstract
Description
제1도는 본 발명에 따른 a~e 공정을 나타낸다.1 shows the a-e process according to the invention.
제2도는 요철모양의 복합구조를 갖는 서로 다른 활성층 두께를 갖는 SOI기판을 나타낸다.2 shows an SOI substrate having different active layer thicknesses having a concavo-convex composite structure.
제3도는 배선전극이 매몰된 규소활성층의 두께 A,B를 갖는 SOI구조의 기판을 나타낸다.3 shows a substrate of the SOI structure having the thicknesses A and B of the silicon active layer in which the wiring electrodes are buried.
제4도는 배선전극형성 과정을 나타낸다.4 shows a wiring electrode formation process.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1,8 : 기판A 2 : 마스크A1,8 substrate A 2 mask A
2' : 마스크A' 3,6 : 단차A를 갖는 패턴2 ': mask A' 3, 6: pattern with step A
4 : 마스크B 4' : 마스크B'4: Mask B 4 ': Mask B'
5,7 : 단차B를 갖는 패턴 9,21 : 산화막5,7: pattern having step B 9,21: oxide film
10 : 다결정규소 11 : 경면화표면10 polysilicon 11: mirror surface
12 : 선공정된 기판A 13 : 기판B12: preprocessed substrate A 13: substrate B
14,15 : 기판A의 뒷면 16 : 단차A를 갖는 규소박막층14,15 back surface of substrate A16 silicon thin film layer with step A
17 : 단차B를 갖는 규소박막층 18,19 : 활성영역17: silicon thin film layer having a step B 18,19: active region
20 : 배선전극 22 : 접합계면20: wiring electrode 22: junction interface
23 : P-에피층23: P-epi layer
본 발명은 반도체 기판 제조공정에 있어서 기판접합 기술을 이용하여 서로 다른 규소활성층 두께를 갖는 SOI구조의 기판 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a substrate having an SOI structure having different silicon active layer thicknesses using a substrate bonding technique in a semiconductor substrate manufacturing process.
본 발명에서는 상기 서로 다른 규소활성층 두께를 갖는 SOI(Sillicon-on-Insulator)구조의 기판제조방법을 제공하는데 목적이 있다.An object of the present invention is to provide a method for manufacturing a substrate having a silicon-on-insulator (SOI) structure having different silicon active layer thicknesses.
상기 목적을 달성하기 위하여 첨부된 도면에 의거하여 그 상세한 설명을 한다.In order to achieve the above object will be described in detail based on the accompanying drawings.
먼저, 제1도는 본 발명에 따른 기판제조공정(a~e)을 나타낸 것으로서 그 공정은 다음과 같다.First, Figure 1 shows a substrate manufacturing process (a ~ e) according to the present invention, the process is as follows.
규소기판A(1) 위에 마스크A(2)를 사용하여 형상을 정의하고(a), 건식식각으로 규소층을 식각하여 단차A를 갖는 패턴(3)을 형성한다(b). 상기 단차A를 갖는 패턴(3)위에 마스크B(4)를 사용하여 상기와 동일한 방법으로 단차B를 갖는 패턴(5)를 형성한다(c,d). 상기 단차A,B는 상기와 같이 개별적으로 형성하는 방법과 마스크A와B가 변형된 마스크A'(2')와 마스크B'(4')를 사용하여 형성할 수도 있다. 상기 마스크A'(2')를 사용하여 단차A를 갖는 패턴(6)을 형성한(a',b') 다음 마스크B'(4')를 사용하여 단차 B를 갖는 패턴(7)을 형성할 수 있다(c',d)(공정 (a)). 상기 단차A,B를 갖는 기판A(8) 위에 산화막(9)을 성장시키거나 도포한 후 다결정규소(10)를 두껍게 증착한다(공정(b)). 그리고, 상기 다결정규소(10)의 표면을 경면화(mirror polishing)(11)한 다음 기판접착법을 사용하여 선공정된 기판A(12)와 기판B(13)를 접착시킨다. 고온 열처리를 통하여 선공정된 기판A(12)와 기판B(13) 사이의 접합강도를 증가시킨다(공정c). 상기 기판들을 접착시킨 후 연마공정을 통하여 상기 선공정된 기판A(12)가 5인치의 기판(두께~625㎛)인 경우 기판A의 뒷면(14)을 약 550㎛정도 갈아내어 얇게 한다(기판A의 두께가 다르면 갈아내는 두께가 다를 수 있음)(공정(d)의 a). 한편, 상기 기판A(8)가 에피기판(P-이피층/P+기판)인 경우 선택적 습식식각을 통하여 기판A의 뒷면(15)을 더욱 얇게 한다(공정d의 b).A shape is defined on the silicon substrate A (1) using the mask A (2) (a), and the silicon layer is etched by dry etching to form a pattern 3 having a step A (b). The pattern 5 having the step B is formed on the pattern 3 having the step A using the mask B 4 in the same manner as above (c, d). The steps A and B may be formed using the method of forming them separately as described above and using the masks A '(2') and the masks B '(4') in which the masks A and B are modified. A pattern 6 having a step A is formed using the mask A '(2') (a ', b'), and a pattern 7 having a step B is formed using a mask B '(4'). (C ', d) (step (a)). After the oxide film 9 is grown or coated on the substrate A 8 having the steps A and B, the polysilicon 10 is thickly deposited (step (b)). Then, the surface of the polysilicon 10 is mirror polished (11) and then the substrate A (12) and the substrate B (13) which are pre-processed are bonded by using a substrate bonding method. Bonding strength between the pre-processed substrate A 12 and substrate B 13 is increased by high temperature heat treatment (step c). After adhering the substrates, if the pre-processed substrate A 12 is a 5-inch substrate (thickness ˜625 μm) through the polishing process, the back surface 14 of the substrate A is ground about 550 μm and thinned (substrate). If the thickness of A is different, the grinding thickness may be different) (a in process (d)). On the other hand, when the substrate A 8 is an epi substrate (P-epi layer / P + substrate), the back surface 15 of the substrate A is further thinned through selective wet etching (b of step d).
상기 기판A(8)의 노출면을 연마하여 거울면을 만든 후, 상기 선택연마에 의하여 선고아정에서 형성한 산화막(9)을 만나면 중지한다.After the exposed surface of the substrate A (8) is polished to make a mirror surface, it stops when it encounters the oxide film (9) formed at the top of the tablet by the selective polishing.
상기 제1도의 공정(e)는 최종적으로 형성된 서로 다른 두께를 갖는 SOI기판을 나타낸 것으로, 단차A를 갖는 규소박막층(16)과 단차B를 갖는 규소박막층(17)이 산화막(9)에 의하여 주변 규소층들로부터 완전히 격리되어 있다(공정e).The process (e) of FIG. 1 shows a SOI substrate having different thicknesses finally formed. The silicon thin film layer 16 having a step A and the silicon thin film layer 17 having a step B are surrounded by an oxide film 9. Completely isolated from the silicon layers (step e).
다음에, 제2도는 요철모양의 복합구조를 갖는 서로 다른 활성층 두께를 갖는 SOI 기판을 나타낸다.Next, FIG. 2 shows an SOI substrate having different active layer thicknesses having an uneven composite structure.
제2도는 상기 제1도의 변형된 형태로서 각 패턴 사이의 간극이 없게 제작된 마스크A와 B를 사용하고, 상기 제1도의 제조공정과 동일한 공정과정을 거쳐 요철모양(제2도(a),(b))의 복합구조를 갖는 서로 다른 활성층 두께(18,19)를 갖는 SOI기판이다. 제3도는 배선전극(20)의 형성은 상기 제1도 공정(a)의 단차형성 공정과정에서 이온주입이나 내화금속(refractory metal) 실리사이트(silicide)등을 사용하여 배선전극을 형성하고, 상기 제1도의 공정(b)~공정(e)을 수행하고 제작할 수 있고, 상기 제1도 공정a의 과정을 거친 후에 제작할 수 있다. 제4도는 상기 제3도에 따른 배선전극(20)의 형성과정을 나타낸 것으로서, 상기 제1도 공정(a)을 거친 후 배선전극(20)의 형성과정을 나타낸 것이다. 먼저, 상기 제1도(a)에서 산화막(9)을 성장 혹은 도포하는 공정(A)을 나타낸 것이다. 그리고, 상기 돌출부위의 산화막(9)의 일부를 제거하고(B), 이온주입이나 내화금속 실리사이드 등을 사용하여 배선전극(20)을 형성하고(C), 그 위에 다시 산화막(21)을 도포하고, 다결정규소(10)를 형성하고(C), 그 표면을 경면화한다(D).FIG. 2 is a modified form of FIG. 1, using masks A and B, which have no gaps between the patterns, and have irregularities (FIG. 2 (a), SOB substrates having different active layer thicknesses 18 and 19 having a composite structure of (b)). 3 illustrates the formation of the wiring electrode 20 by using ion implantation, refractory metal silicide, or the like in the step forming process of FIG. Steps (b) to (e) of FIG. 1 may be performed and manufactured, and may be manufactured after the processes of FIG. 4 illustrates a process of forming the wiring electrode 20 according to FIG. 3, and illustrates a process of forming the wiring electrode 20 after the process of FIG. 1 (a). First, the process (A) of growing or applying the oxide film 9 is shown in FIG. Then, a part of the oxide film 9 of the protruding portion is removed (B), the wiring electrode 20 is formed using ion implantation, refractory metal silicide, or the like (C), and the oxide film 21 is again applied thereon. Then, polycrystalline silicon 10 is formed (C) and the surface thereof is mirrored (D).
이후의 공정은 상기 제1도의 공정(c)~공정(e)와 동일하다.Subsequent processes are the same as process (c)-process (e) of the said FIG.
상기와 같은 본 발명은 서로 다른 종류의 SOI소자를 하나의 기판 위에 제작할 수 있다. 예를 들어, 박막의 두께가 얇은 쪽에는 MOS소자를 박막의 두께가 두꺼운 쪽에는 쌍극자나 JFET등을 제작하여 혼합형 소자를 하나의 기판 위에 제작할 수 있다.As described above, different types of SOI devices may be fabricated on a single substrate. For example, a hybrid device can be fabricated on one substrate by fabricating a MOS device on the thinner side of the thin film and a dipole, JFET, etc. on the thinner side of the thin film.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019930026792A KR0119275B1 (en) | 1993-12-08 | 1993-12-08 | Substrate fabrication method with soi structure using dielectric wafer bonding |
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Application Number | Priority Date | Filing Date | Title |
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KR1019930026792A KR0119275B1 (en) | 1993-12-08 | 1993-12-08 | Substrate fabrication method with soi structure using dielectric wafer bonding |
Publications (1)
Publication Number | Publication Date |
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KR0119275B1 true KR0119275B1 (en) | 1997-09-30 |
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ID=19370173
Family Applications (1)
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KR1019930026792A KR0119275B1 (en) | 1993-12-08 | 1993-12-08 | Substrate fabrication method with soi structure using dielectric wafer bonding |
Country Status (1)
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KR (1) | KR0119275B1 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR980005293A (en) * | 1996-06-28 | 1998-03-30 | 이데이 노부유끼 | Wafer bonding apparatus |
KR100475281B1 (en) * | 2000-07-31 | 2005-03-10 | 캐논 가부시끼가이샤 | Method and apparatus for processing composite member |
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1993
- 1993-12-08 KR KR1019930026792A patent/KR0119275B1/en not_active IP Right Cessation
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Publication number | Priority date | Publication date | Assignee | Title |
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KR980005293A (en) * | 1996-06-28 | 1998-03-30 | 이데이 노부유끼 | Wafer bonding apparatus |
KR100475281B1 (en) * | 2000-07-31 | 2005-03-10 | 캐논 가부시끼가이샤 | Method and apparatus for processing composite member |
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