JPS63107066A - Heterojunction type bipolar semiconductor - Google Patents
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- 239000004065 semiconductor Substances 0.000 title abstract description 3
- 238000005468 ion implantation Methods 0.000 abstract description 7
- 239000000758 substrate Substances 0.000 abstract description 5
- 150000001875 compounds Chemical class 0.000 abstract description 2
- 238000000926 separation method Methods 0.000 abstract 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 19
- 238000002955 isolation Methods 0.000 description 7
- 239000012535 impurity Substances 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 238000000605 extraction Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 241000700560 Molluscum contagiosum virus Species 0.000 description 1
- 229910000831 Steel Inorganic materials 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 150000003839 salts Chemical class 0.000 description 1
- 239000010959 steel Substances 0.000 description 1
- 239000004575 stone Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ヘテロ接合型バイポーラトランジスタに関す
る。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a heterojunction bipolar transistor.
本発明は、ヘテロ接合型バイポーラトランジスタにおい
て、コレクタ領域上に凹部を有して高抵抗層を形成し、
この高抵抗層表面にベース領域を形成すると共に、凹部
内にベース領域と側壁で分離されたエミッタ領域を形成
することによって、素子の微細化と共に、ベース−コレ
クタ間容量を′低減し高速化を図るようにしたものであ
る。The present invention provides a heterojunction bipolar transistor in which a high resistance layer is formed by having a concave portion on a collector region,
By forming a base region on the surface of this high-resistance layer and forming an emitter region separated from the base region by a side wall in the recess, the device can be miniaturized, the base-collector capacitance can be reduced, and the speed can be increased. This is what I tried to do.
ヘテロ接合型バイポーラトランジスタ（ＨＢＴ）はシリ
コンなどのホモ接合型バイポーラトランジスタのもつ欠
点を克服することができるトランジスタである。即ちエ
ミッタとして、ベースよりもバンドギャップ（１！ｇ）
の大きい材料を用いるので、例えばエミッタ（Ｅ）に＾
ｌＧａＡｓ、ベース（Ｂ）及びコレクタ（Ｃ）にＧａＡ
ｓを用いたヘテロ接合型バイポーラトランジスタについ
てみると、ベース中の多数キャリアである正孔はＥ−８
間のバンドギャップ差（６８ｇ）のエネルギー障壁のた
めエミッタ中へ注入されず、ベース電流は減少し、エミ
ッタからベースへの電子の注入効率が増大する。従って
、ベース濃度を大きくし、エミッタ濃度を小さくしても
増幅度（β−１ｃ／Ｉｓ）を大きくとれる。これは高速
性に関係するベース抵抗とエミッターベース間接合容量
を小さくできることを意味し、シリコン・バイポーラト
ランジスタより高速となることが、理論的にも実験的に
も示されている。A heterojunction bipolar transistor (HBT) is a transistor that can overcome the drawbacks of homojunction bipolar transistors such as silicon. That is, as an emitter, the bandgap (1!g) is smaller than that of the base.
Since a material with a large value is used, for example, for the emitter (E)
lGaAs, GaA on base (B) and collector (C)
Looking at a heterojunction bipolar transistor using s, the holes, which are the majority carriers in the base, are E-8
They are not injected into the emitter due to the energy barrier of the band gap difference between them (68g), the base current decreases, and the injection efficiency of electrons from the emitter to the base increases. Therefore, even if the base concentration is increased and the emitter concentration is decreased, the degree of amplification (β-1c/Is) can be increased. This means that the base resistance and emitter-base junction capacitance, which are related to high speed performance, can be reduced, and it has been shown both theoretically and experimentally that the transistor is faster than silicon bipolar transistors.
従来のへテロ接合型バイポーラトランジスタの構造を第
２図に示す、この構造に係るトランジスタの製法例を簡
単に説明する。The structure of a conventional heterojunction bipolar transistor is shown in FIG. 2, and an example of a method for manufacturing a transistor according to this structure will be briefly described.
半絶縁性ＧａＡｓ基板（１）上に順次コレクタ電橋取出
層（２）となるｎ”−ＧａＡｓ層、コレクタ領域（３）
となるｎ−−ＧａＡｓ層、ベース領域（４）となるＰ
−ＧａＡｓ層、エミッタ領域（５）となるＮ −ＡＩＧ
ａＡＳ層、キャップ層（６）となるｎ −ＧａＡｓ層、
ｎ” −ＧａＡｓＦ！１をエピタキシャル成長した後、
先ずエミッタ領域を残すようにｎ” −ＧａＡｓのキャ
ップ層（６）をエツチング除去し、５ｉ（ｈをマスクと
してＭｇをイオン注入したのち、アニールによって外部
ベース層（７）を形成する０次にＢ＋およびＨｏのイオ
ン注入により、エミッタ領域（５）と外部ベース層（９
間の接合を分離する分離領域（８）および素子分離領域
（９〉を形成する０次にコレクタ電極取出用の穴開けを
行って後、エミッタ塩ｍ （１０） 、ベース電極（１
１）及びコレクタ電極（１２）を形成してヘテロ接合型
バイポーラトランジスタ（１３）を作成する。On a semi-insulating GaAs substrate (1), an n''-GaAs layer which becomes a collector electric bridge extraction layer (2) and a collector region (3) are sequentially formed.
The n−-GaAs layer becomes the base region (4), and the P becomes the base region (4).
-GaAs layer, N-AIG to be emitter region (5)
aAS layer, an n-GaAs layer serving as a cap layer (6),
After epitaxially growing n”-GaAsF!1,
First, the n''-GaAs cap layer (6) is etched away so as to leave the emitter region, and Mg is ion-implanted using 5i(h as a mask), and then an external base layer (7) is formed by annealing. and Ho ion implantation, the emitter region (5) and the external base layer (9
After drilling a hole for extracting the zero-order collector electrode that forms the isolation region (8) that separates the junction between the two and the element isolation region (9), the emitter salt m (10) and the base electrode (1
1) and a collector electrode (12) are formed to create a heterojunction bipolar transistor (13).
バイポーラトランジスタにおいて、ベース−コレクタ問
答ｆｉｃｂｃは高速性に大きく影響するので極力小さく
しなくてはならない、第２図の構造ではベース−コレク
タ接合面積が外部ベース層（７）下にまで及ぶために高
速性に対して不利である。外部ベース層（７）下の接合
容量を低減させる一つの方法として、第３図に示すよう
にＭ、＋のイオン注入によってＰ形化した外部ベース層
（７）の下層に、さらにＯ＋あるいはＨ＋などのイオン
注入により高抵抗領域（１４）を形成することが考えら
れている。In a bipolar transistor, the base-collector ficbc has a great effect on high-speed performance, so it must be made as small as possible.In the structure shown in Figure 2, the base-collector junction area extends below the external base layer (7), so high-speed performance is required. disadvantageous to sex. As one method for reducing the junction capacitance under the external base layer (7), as shown in FIG. It has been considered to form the high resistance region (14) by ion implantation such as.
しかしながら、上述の第３図のトランジスタ（１５）で
は作製上及び特性上、次のような欠点を有している。However, the transistor (15) shown in FIG. 3 described above has the following drawbacks in terms of manufacturing and characteristics.
（＋）エミッタ表面のコンタクト用のキャップ層（６）
部分でのベース−エミッタ接合をＢ＋のイオン注入によ
り高批抗層しなくてはならず即ち分離領域（８）を形成
しなくてはならず、このためエミッタ領域（５）の微細
化ができない。(+) Cap layer for contact on emitter surface (6)
The base-emitter junction in the part must be made into a highly resistive layer by ion implantation of B+, that is, the isolation region (8) must be formed, and therefore the emitter region (5) cannot be miniaturized. .
（ｉｉ）Ｍｇ”のイオン注入により形成したＰ＋外部ベ
ース層（７）にベース電極（１１）を接続するため、低
批抗のベース接続を再現性よく得ることができない。(ii) Since the base electrode (11) is connected to the P+ external base layer (7) formed by ion implantation of Mg'', it is not possible to obtain a base connection with low resistance with good reproducibility.
（石）外部ベース層（７）下の領域（１４）をイオン注
入して高批抗層するために、ベース−コレクタ間のリー
ク電流が増大することが考えられる。第２図の構成では
このようなベース−コレクタ間のリーク電流はない。(Stone) Since the region (14) under the external base layer (7) is ion-implanted to form a highly resistive layer, it is conceivable that the leakage current between the base and the collector increases. In the configuration of FIG. 2, there is no such leakage current between the base and the collector.
本発明は、上述の点に鑑み、特にベース−コレクタ間容
量を低減して、より高速化を可能にしたヘテロ接合型バ
イポーラトランジスタを提供するものである。In view of the above-mentioned points, the present invention provides a heterojunction bipolar transistor in which the base-collector capacitance is particularly reduced to enable higher speed operation.
本発明のへテロ接合型バイポーラトランジスタは、化合
物半導体基４ｆｆｌ（２１）上にコレクタ領域（２３）
を形成し、このコレクタ領域（２３）上に凹部（２７）
を有するように高批抗層（２４）を形成すると共に、凹
部（２７）内面を含んで高抵抗層（２４）表面にベース
領域（２５）、（２８）、（２９）を形成し、さらに凹
部（２７）内に絶縁性の側壁（３０）により、ベース領
域（２５）、（２９）と分離したエミッタ領域（３１）
、（３２）、（３３）を形成して構成する。The heterojunction bipolar transistor of the present invention has a collector region (23) on a compound semiconductor base 4ffl (21).
and a recess (27) on this collector region (23).
A high resistance layer (24) is formed so as to have the following properties, and base regions (25), (28), and (29) are formed on the surface of the high resistance layer (24) including the inner surface of the recess (27); An emitter region (31) separated from the base regions (25), (29) by an insulating sidewall (30) within the recess (27).
, (32), and (33).
ベース領域のうち高抵抗層（２４）の上面に形成された
部分（２５）が外部ベース層となる。A portion (25) of the base region formed on the upper surface of the high resistance layer (24) becomes an external base layer.
この外部ベース層（２５）とその下のコレクタ領域（２
３）との間に高抵抗層（２４）が介在しているのでコレ
クターベース間容量Ｃｂｃが低減される。This external base layer (25) and the collector area (2
3), the collector-base capacitance Cbc is reduced because the high-resistance layer (24) is interposed between the collector and the base.
また、エミッタ領域（３１）と外部ベースｍ（２６）、
（２９）とは凹部（２７）内面に形成した絶縁性側壁（
３０）により分離されているので、従来のＢ＋のイオン
注入による分離領域が不要となり、エミッタ領域（３１
）の微細化ができる。外部ベース層（２５）をＭＯＣＶ
Ｄ （有機金属気相成長）法で形成するときは、低抵抗
のベース接続が再現性よく得られる。Also, the emitter region (31) and the external base m (26),
(29) means an insulating side wall (
Since the isolation region is separated by the emitter region (30), there is no need for a conventional isolation region by B+ ion implantation, and
) can be miniaturized. MOCV external base layer (25)
When formed by the D (organic metal vapor phase epitaxy) method, a low resistance base connection can be obtained with good reproducibility.
以下、第１図を用いて本発明によるヘテロ接合型バイポ
ーラトランジスタの一実施例を、その製法と共に説明す
る。Hereinafter, one embodiment of a heterojunction bipolar transistor according to the present invention will be described with reference to FIG. 1, together with its manufacturing method.
先ず、第１図Ａに示すように半絶縁性のＧａＡｓ基板（
２１）にＭＯＣＶＤ法によりコレクタ電極取出層（２２
）となる厚さ０．５μ■、不純物濃度３ Ｘ １０”ａ
ｌｌ−ｊ程度のｎ”−ＧａＡｓ層、コレクタ領域（２３
）となる厚さ０．５μ−１不純物濃度５ Ｘ ＩＱ”ｃ
ｍ’″３程度のｎ″″−ＧａＡｓ層、高抵抗層（２４）
となるアンドープＧａＡｓ層及び外部ベース層（２５）
となる厚さ０．２μ霞、不純物濃度５ Ｘ １０” ＞
−’程度のＰ ” −ＧａＡｓ基板を順次成長させる０
次でＰ”−ＧａＡｓ層（２５）上に５Ｉ３Ｎ４層（２６
）をスバフタ法あるいはＣＶＤ （化学気相成長）法に
より堆積させ、このＳｉ３Ｎ４層（２６）の爾後形成す
るエミッタ領域に対応する部分をＲＩＥ（反応性イオン
エツチング）で窓開けする。First, as shown in Figure 1A, a semi-insulating GaAs substrate (
21), a collector electrode extraction layer (22
) with a thickness of 0.5 μ■ and an impurity concentration of 3 x 10”a
n''-GaAs layer of about ll-j, collector region (23
) with a thickness of 0.5 μ-1 impurity concentration 5 × IQ”c
n″″-GaAs layer of about m′″3, high resistance layer (24)
Undoped GaAs layer and external base layer (25)
Thickness: 0.2μ haze, impurity concentration: 5 x 10”
−' P ” −Grow GaAs substrates sequentially 0
Next, the 5I3N4 layer (26) is placed on the P”-GaAs layer (25).
) is deposited by a suvafuta method or a CVD (chemical vapor deposition) method, and a window is opened by RIE (reactive ion etching) in a portion of this Si3N4 layer (26) corresponding to an emitter region to be formed later.
ＲＩＥを行った後湿式エツチングによってダメージ層を
除去する。そして、このＳｉｉＭｑ層（２６）をマスク
としてＰ ” −ＧａＡｓ層（２５）及び高批抗層（２
４）を選択エツチングし、高批抗ｍ（２４）が厚さ約０
．１μ鋼が残る程度の深さまでエツチングし、凹部（２
７）を形成する。After performing RIE, the damaged layer is removed by wet etching. Then, using this SiiMq layer (26) as a mask, the P''-GaAs layer (25) and the high resistance layer (2
4) Select and etch the high resistance m(24) to a thickness of approximately 0.
．． Etch to a depth where 1μ steel remains, and make a recess (2
7).
次に、第１図Ｂに示すように５ｈｉ４層（２６）をマス
クに凹部（２７）の底面及び側面にＺｎを拡散し、ベー
ス領域（２８）及びベース領域（２８）と外部ベース層
（２５）を接続する結線層（２９）を形成する。Next, as shown in FIG. 1B, Zn is diffused into the bottom and side surfaces of the recess (27) using the 5hi4 layer (26) as a mask, and the base region (28) and the external base layer (25) are diffused. ) is formed.
なお、凹部（２７）をｎ”’ −ＧａＡｓ層に達するま
で形成し、エピタキシャル成長によって凹部底面及び側
面にＰ −ＧａＡｓのベース領域（２８）及び結線層（
２９）を形成するようにしてもよい。The recess (27) is formed until it reaches the n"'-GaAs layer, and a P-GaAs base region (28) and a connection layer (28) are formed on the bottom and side surfaces of the recess by epitaxial growth.
29) may be formed.
次に、第１図Ｃに示すように凹部（２７）内を含めて全
面にＳｉ３Ｎ４層を形成して後、異方性エツチングによ
って凹部（２７）の側面に５Ｉ３Ｎ４の側壁（３０）を
形成する。しかる後、厚さ０．２μ潮、不純物濃度５
Ｘ ＩＱ”ｃｍ−３程度のｎ″″−＾１ｏｊＧａ（，７
Ａｓによるエミッタ領域（３１）、ギャップ層となる厚
さ０．０６μ■、不純物濃度５ Ｘ ＩＱ” ｃｓｉ−
’程度のｎ−＾ｌ×Ｇａ１４Ａｓ層（３２）及び厚さ０
．２μｓ 、不純物濃度５Ｘ １０” ｃｓ−’程度の
ｎ ” −ＧａＡｓ層（３３）を、夫々ＭＯＣＶＤ法に
より成長させる。ここでｎ−＾１にＧａ１４＾３ＦＷ（
３２）はｘ−０，３からＯになるようにＡＩ濃度を変化
させて成長する。なお、このｎ−＾１χｃａ１−Ｘ＾３
層（３２）は省略することもできる。そして、この気相
成長において５ｉａＮ＋ Ｗｌ （２６）上に＾ＩＧａ
＾３、ＧａＡｓが堆積するが、これはキャップ）ｉｆｆ
（３３）上にマスクをかけて取り除く。Next, as shown in FIG. 1C, after forming a Si3N4 layer on the entire surface including the inside of the recess (27), a 5I3N4 side wall (30) is formed on the side surface of the recess (27) by anisotropic etching. . After that, the thickness was 0.2μ, and the impurity concentration was 5.
X IQ"cm-3 about n""-^1ojGa(,7
Emitter region (31) made of As, thickness 0.06μ■ serving as a gap layer, impurity concentration 5×IQ” csi-
'n-^l×Ga14As layer (32) and thickness 0
．． An n''-GaAs layer (33) with an impurity concentration of about 5×10”cs-' is grown by MOCVD for 2 μs. Here, n-^1 is Ga14^3FW (
32) is grown by changing the AI concentration from x-0,3 to O. In addition, this n-^1χca1-X^3
Layer (32) can also be omitted. Then, in this vapor phase growth, ^IGa on 5iaN+ Wl (26)
^3, GaAs is deposited, but this is a cap) if
(33) Remove by applying a mask on top.
次に、例えばＨ＋のイオン注入により素子分離領域（３
４）を形成し、次でコレクタ電極取出用の窓穴（３５）
を形成する。また５ｉａＮ＋層（２６）にベース電極取
出用の窓を形成する。しかる後、コレクタ電極取出層（
２２）、外部ベース層（２５）及びエミッタのキャップ
Ｍ（３３）に夫々接するコレクタ電極（４１）、ベース
電極（４２）及びエミッタ電極（４３）を蒸着にて形成
して、第１図りに示す目的とするヘテロ接合型バイポー
ラトランジスタ（４４）を得る。Next, for example, by implanting H+ ions, the element isolation region (3
4), and then a window hole (35) for extracting the collector electrode.
form. Further, a window for extracting the base electrode is formed in the 5iaN+ layer (26). After that, the collector electrode extraction layer (
22) A collector electrode (41), a base electrode (42) and an emitter electrode (43) in contact with the external base layer (25) and the emitter cap M (33), respectively, are formed by vapor deposition, as shown in the first diagram. A desired heterojunction bipolar transistor (44) is obtained.
かかる構成によれば、外部ベース層（２５）とコレクタ
領域（２３）との間にアンドープＧａＡｓによる高抵抗
層（２４）が介在しており、また不要なベース−コレク
タ接合がないので、ベース−コレクタ問答１ｉ１ｃｂｃ
が小さくなる。又、キャップ層（３２）（３３）を含む
エミッタ領域（３１）と外部ベース層（２５）は互いに
Ｓｉ３Ｎ４の側壁（３０）により分離されているので、
第２図に示す如きＢ＋のイオン注入による分離領域（８
）が不要となる。しかもエミッタ領域（３１）とベース
領域（２８）は凹部（２７）内においてセルフ・アライ
ンで形成されるので、素子のｍ１１化が可能となり、且
つ製造に際してもマスク数も少なくてすむ、また第３図
のようなベース−コレクタ間のリーク電流はない、さら
に、ベース電極取出用の外部ベースｌ１ｉｉ（２６）を
ｎｏｃｖｏ法により形成するので、濃度分布が均一な低
抵抗の外部ベース層が得られ、よって従来のイオン注入
で外部ベース層を形成する場合に比べて低批抗のベース
接続が再現性よく得られる。従′って、これらの結果、
ベース−コレクタ間容量、ベース−エミッタ間容量及び
ベース瓜杭のすべてが低減し、この種へテロ接合型バイ
ポーラトランジスタの高速化が図れる。According to this configuration, the high resistance layer (24) made of undoped GaAs is interposed between the external base layer (25) and the collector region (23), and there is no unnecessary base-collector junction. collector question and answer 1i1cbc
becomes smaller. Also, since the emitter region (31) including the cap layers (32) (33) and the external base layer (25) are separated from each other by the Si3N4 sidewall (30),
Isolation region (8
) becomes unnecessary. Moreover, since the emitter region (31) and the base region (28) are formed in the recess (27) in a self-aligned manner, it is possible to make the device ML11, and the number of masks can be reduced during manufacturing. There is no leakage current between the base and the collector as shown in the figure. Furthermore, since the external base l1ii (26) for extracting the base electrode is formed by the nocvo method, a low-resistance external base layer with a uniform concentration distribution can be obtained. Therefore, a base connection with low resistance can be obtained with better reproducibility than when forming an external base layer by conventional ion implantation. Therefore, these results
The base-collector capacitance, the base-emitter capacitance, and the base capacitance are all reduced, and the speed of this type of heterojunction bipolar transistor can be increased.
本発明によれば、コレクタ領域上に凹部を有した高抵抗
層が形成され、凹部内を含んで高抵抗層表面にベース領
域が形成されると共に、凹部内にエミッタ領域が形成さ
れる。このため、凹部より外に延びるベース領域即ち外
部ベース層とコレクタ領域間には高抵抗層が介在するの
で、ベース−コレクタ間容量Ｃｂｃを大巾に小さくする
ことができる。また凹部内においてベース領域とエミッ
タ領域は絶縁性の側壁によって分離されているのでエミ
ッタ領域を微細化することができる。従って、素子が微
細化されると共に、高速性能に優れたヘテロ接合型バイ
ポーラトランジスタが得られる。According to the present invention, a high resistance layer having a recess is formed on the collector region, a base region is formed on the surface of the high resistance layer including the inside of the recess, and an emitter region is formed within the recess. Therefore, since a high resistance layer is interposed between the base region, that is, the external base layer extending outside the recessed portion, and the collector region, the base-collector capacitance Cbc can be greatly reduced. Furthermore, since the base region and the emitter region are separated by the insulating sidewall within the recess, the emitter region can be miniaturized. Therefore, a heterojunction bipolar transistor with finer elements and excellent high-speed performance can be obtained.
【図面の簡単な説明】
第１図Ａ−Ｄは本発明によるヘテロ接合型バイポーラト
ランジスタの実施例を示す工程順の断面図、第２図及び
第３図は夫々従来のへテロ接合型バイポーラトランジス
タの例を示す断面図である。
（１） （２１）は半絶縁性ＧａＡｓ基板、（２） （
２２）はコレクタ電極取出層、（３） （２３）はコレ
クタ領域、（４）（２８）はベース領域、（５） （３
１）はエミッタ領域、（６） （３２） （３３）は
キャップ層、（７） （２５）は外部ベース層、（２４
）は高抵抗層、（２７）は凹部である。[BRIEF DESCRIPTION OF THE DRAWINGS] FIGS. 1A to 1D are cross-sectional views showing steps of an embodiment of a heterojunction bipolar transistor according to the present invention, and FIGS. 2 and 3 are cross-sectional views of conventional heterojunction bipolar transistors, respectively. It is a sectional view showing an example. (1) (21) is a semi-insulating GaAs substrate, (2) (
22) is the collector electrode extraction layer, (3) (23) is the collector region, (4) (28) is the base region, (5) (3
1) is the emitter region, (6) (32) (33) is the cap layer, (7) (25) is the external base layer, (24)
) is a high resistance layer, and (27) is a recess.
Claims (1)
と、 前記凹部内を含む前記高抵抗層表面のベース領域と、 前記凹部内に前記ベース領域と側壁で分離されたエミッ
タ領域を有することを特徴とするヘテロ接合型バイポー
ラトランジスタ。[Scope of Claims] A collector region; a high-resistance layer formed with a recess on the collector region; a base region on the surface of the high-resistance layer including the inside of the recess; and the base region within the recess. A heterojunction bipolar transistor characterized by having an emitter region separated by a sidewall.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25237986A JPS63107066A (en) | 1986-10-23 | 1986-10-23 | Heterojunction type bipolar semiconductor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25237986A JPS63107066A (en) | 1986-10-23 | 1986-10-23 | Heterojunction type bipolar semiconductor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63107066A true JPS63107066A (en) | 1988-05-12 |
Family
ID=17236491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25237986A Pending JPS63107066A (en) | 1986-10-23 | 1986-10-23 | Heterojunction type bipolar semiconductor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63107066A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5315151A (en) * | 1991-06-14 | 1994-05-24 | International Business Machines Corporation | Transistor structure utilizing a deposited epitaxial base region |
| US5739062A (en) * | 1994-03-04 | 1998-04-14 | Mitsubishi Denki Kabushiki Kaisha | Method of making bipolar transistor |
-
1986
- 1986-10-23 JP JP25237986A patent/JPS63107066A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5315151A (en) * | 1991-06-14 | 1994-05-24 | International Business Machines Corporation | Transistor structure utilizing a deposited epitaxial base region |
| US5739062A (en) * | 1994-03-04 | 1998-04-14 | Mitsubishi Denki Kabushiki Kaisha | Method of making bipolar transistor |
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