JPS61139998A

JPS61139998A - 書込可能ｒｏｍに対するデ−タ書込装置

Info

Publication number: JPS61139998A
Application number: JP59262240A
Authority: JP
Inventors: Takayuki Ochiai; 隆之落合
Original assignee: Tokyo Electric Co Ltd
Current assignee: Toshiba TEC Corp
Priority date: 1984-12-12
Filing date: 1984-12-12
Publication date: 1986-06-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明はマイクロコンピュータに組込まれる書込可能な
ＲＯＭに対するデータ書込装置に係わり、特に８ビット
マイクロコンピュータ用のＲＯＭに対する書込装置を用
いて簡単に１６ビットマイクロコンピュータ用のＲＯＭ
にもデータを書込むことができる書込可能ＲＯＭに対す
るデータ書込装置に関する。

［従来の技術］マイクロコンピュータにはユーザが必要とするデータ（
ビット内容）をユーザ側で電気的に書込可能で、かつ紫
外線照射により消去可能なＥＰ。

ＲＯＭ　（イレーザブル、プログラマブル、リード。

オンリ、メモリ）を組込んだものがある。このような書
込可能なＲＯＭに対して制御プログラム等のデー、夕を
書込、むために例えば第３図に示すデータ書込装置が使
用されている。

第３図は８ビットマイクロコンピュータに組込むＲＯＭ
にデータを書込むためのものであり、データを書込まれ
るべきＲＯＭのデータ端子、アドレス暑子、チップセレ
クト（１丁）端子等の各端子がＩＣソケット１に差込ま
れている。そしてＩＣソケット１の各アドレス端子（Ａ
Ｏ−ＡＮ）および各データ端子（ＤＯ〜Ｄ７）がこのＲ
ＯＭに書込むべきデータを記憶したＲＡＭ（ランダム。

アクセス、メモリ）２の各アドレス端子（ＡＯ〜ＡＮ１
）および各データ端子（ＤＯ−Ｄ７”）に接続されてい
る。また、ＲＡＭ２の各アドレス端子（ＡＯ−ＡＮｌ）
および各データ端子（Ｄｏ−Ｄ７）はＲＯＭに対する書
込み指令を出力するＣＰｑ（中央処理装置）３の各アド
レス端子（ＡＯ〜ＡＮ２−）およびデータ端子（Ｄｏ〜
０７）に接続されている。

このように構成されたデータ書込装置において、ＣＰＵ
３はＲＡＭ２の各アドレスに記憶された各データを順次
読出してＩＣソケット１に差込まれたＲＯＭの各アドレ
ス領域に順次書込む。したがって、ＲＡＭ２に記憶され
たデータがそのままＲＯＭに書込まれる。　　゛［発明が解決しようとする問題点］− しかしながら、上述したデータ書込装置においてはまだ
解消しなければならない次のような課題があった。すな
わち、近年１６ビットマイクロコンピュータが使用され
ているが、上記した８ビットマイクロコンピュータのＲ
ＯＭに対するデータ置去装置においては直接１６ビット
マイクロコンピュータに組込まれた書込可能ＲＯＭに対
するデータ書込を実施することができない。

そこで、２個の８ビットマイクロコンピュータ用のＲＯ
Ｍをそれぞれ第３図のデータ書込装置を用いて、一方の
ＲＯＭには偶数アドレスに対応ず−るデータを書込み、
他方のＲＯＭには奇数アドレスに対応するデータを書込
むようにしている。そして、２個のＲＯＭを１６ビット
マイクロコンピュータに組込む。しかしながら、１６ビ
ットマイクロコンピュータ用のＲＯＭにデータを書込む
には、ＲＡＭ２に対してデータを偶数アドレス用と奇数
アドレス用とに分割して格納する必要がある。

一連のデータを偶数アドレス用と奇数アドレス用とに分
割して格納する作業は非常に煩雑である。

また、偶数用ＲＯＭに対する書込操作および奇数用ＲＯ
Ｍに対する書込み操作との２回の操作を実施する必要が
ある。したがって、ＲＯＭに対する書込作業能率が低下
する問題がある。

本発明はこのような事情に基づいてなされたものであり
、その目的とするところは、ＲＡＭから読出されるデー
タのアドレス信号の偶数奇数を判断する偶数奇数切換回
路を設けることによって、８ビットマイクロコンピュー
タ用の陵ＯＭに対する書込みを実施できるとともに、簡
単に１６ビットマイクロコンピュータのＲＯＭに対し℃
もデータを書込むことができ、書込作業の能率向上を図
れる書込可能ＲＯＭに対するデータ書込装置を提供する
ことにある。

［問題点を解決するための手段］本発明の書込可能ＲＯＭに対するデータ書込装置は、そ
れぞれ８ビットマイクロコンピュータに用いる書込可能
な第１および第２のＲＯＭが接続可能な第１および第２
のＩＣソケットの各データ端子および各アドレスを、第
１および第２のＲＯＭに書込むデータを記憶したＲＡＭ
の各データ端子および各アドレス端子に並列接続し、こ
のＲＡＭから読出したデータを各ＲＯＭに書込むＣＰＵ
を設け、８ビットマイクロコンピュータ用のＲＯＭに書
込むのか１６ビットマイクロコンピュータ用のＲＯＭに
書込むのかを選択する選択スイッチにて８ビットマイク
ロコンピュータが選択されたとき書込禁止回路によって
第１および第２のＩＣソケットのいずれか一方のＩＣソ
ケットのＲＯＭの書込制御端子に相当する制御端子に書
込禁止信号を印加し、選択スイッチにて１６ビットマイ
クロコンピュータが選択されたとき、偶数奇数切換回路
によってＲＡＭから読出されるデータの偶数アドレス信
号に応動して第１および第２のＩＣソケットのいずれか
一方のＩＣソケットの前記制御端子に書込禁止信号を印
加するとともに奇数アドレス信号に応動して他方のＩＣ
ソケットの制御端子に書込禁止信号を印加するようにし
たものである。

［作用］このように構成された書込可能ＲＯＭに対するデータ書
込装置であれば、８ビットマイクロコンピュータ用のＲ
ＯＭに対するデータ書込を実施する場合、選択スイッチ
を８ビットマイクロコンピュータに選択すると、書込ま
れるべきＲＯＭが接続される第１および第２のいずれか
一方のＩＣソケットの制御端子に書込み禁止信号が印加
されるので、一方のＲＯＭにのみデータが書込まれる。

また、１６ビツ十マイクロコンピユータ用の２個のＲＯ
Ｍに対するデータ書込を実施する場合、選択スイッチを
１６ビマイクロコンピユータに選択すると、偶数奇数切
換回路によって、ＲＡＭから読出されたデータのうちア
ドレス信号が偶数のデータは例えば第１のＲＯＭ１．：
Ｉ込まれ、アドレス信号が奇数のデータは第２のＲＯＭ
に書込まれる。

［実施例］以下本発明一実施例を図面を用いて説明する。

第１図は実施例の書込可能ＲＯＭに対するデータ書込装
置を示すブロック図である。図中４はＲＡＭに記憶され
たデータを読出して、書込可能ＲＯＭに畠込む動作を実
行するＣＰＵであり、このＣＰＵ４の各アドレス端子Ａ
Ｏ−ＡＮ２は、アドレスバス５を介してＲＡＭ６の各ア
ドレス端子Ａ１〜ＡＮ１に接続されると共に、データが
書込まれるべき第１のＲＯＭおよび第２のＲＯＭのアド
レス端−子、データ端子、制＠端子としてのＯ８（チッ
プセレクト）端子等の各端子が差込まれる第１およｆｆ
１１２（７）　Ｉ　ＣＶヶッ、７．８（Ｄ＠７１’ｌｉ
７’１ｍ　　　　’１子Ａ１〜ＡＮに接続されている。

また、ＣＰＩＪ４の各データ端子Ｄｏ−Ｄ７は、データ
バス９を介して前記ＲＡＭ６の各データ端子ＤＯ〜Ｄ７
に接、続されると共に、上記第１および第２のＩＣソケ
ット７．８の各データ端子Ｄｏ〜Ｄ７に接続されている
。

前記ＣＰＵ４の最下位桁のアドレス端子ＡＯはＲＡＭ６
の最下位桁のアドレス端子ＡＯおよび第２のＩＣソケッ
ト８の最下位桁のアドレス端子ＡＯに接続されると共に
、信号切換用ＩＣユニット１０の１Ｂ、２Ａ入力端子に
接続されている。また、ＣＰＵ４およびＲＡＭ６のアド
レス端子Ａ１は上記信号切換用ｔＣユニット１０の１八
入力端子に接続されている。この信号切換用ＩＣユニツ
リ、出力端子１Ｙは第１のＩＣソケット７のアドレス端
子ＡＯに接続され、出力端子２Ｙは負論理の第１のアン
ドゲート１１の一方の入力端子に接続されるとともにイ
ンバータ１２を介して負論理の第２のアンドゲート１３
の一方の入力端子に接続されている。

さらに、信号切換用ＩＣユニット１０の制御入力端子Ｇ
は、８ビットマイクロコンピュータ用のＲＯＭに対する
書込を実施するのか１６ビットマイクロコンピュータ用
のＲＯＭに対する書込みを実施するのかを選択する選択
スイッチ１４の共通端子Ｃに接続されている。この選択
スイッチ１４の一方の開放端子ａは接地されており、他
方の開放端子すは＋５■の制御電源端子に接続されてい
る。

前記信号切換用ＩＣユニット（ＳＮ７４ＬＳ１５７）１
０において、制御入力端子Ｇの信号レベルがＬレベルの
場合名入力端子ＩＡ、２Ａがそれぞれ出力端子１Ｙ、２
Ｙに接続され、制−入力端子Ｇの信号レベルがＨレベル
になると各入力端子１Ｂ、’２Ｂがそれぞれ出力端子Ｉ
Ｙ、２Ｙに接続される。

前記第１および第２のアンドゲート１１，１’３の他方
の入力端子にはＣＰ、Ｕ４からの各ＲＯＭに対する書込
許可信号Ｃ８が入力され、各出力端子は第１および第２
のＲＯＭの各ＩＣソケット７゜８のＣ８端子に接続され
ている。

なお、信号切換用ＩＣユニット１０とインバータ１２お
よび第２のアンドゲート１３で第２のＲＯＭに対する書
込み禁止回路を構成し、信号切換ＩＣユニット１０と第
１．第２のアンドゲート１１．１３およびインバータ１
２とで偶数奇数切換回路を構成している。

このように構成された書込可能ＲＯＭに対するデータ書
込装置において、８ビットマイクロコンピュータ用のＲ
ＯＭに対する書込作業を実施する場合、第１のＩＣソケ
ット７にデータが書込まれるべきＲＯＭを差込む。そし
て、選択スイッチ１４を＋５ｖの開放端子す側へ投入す
る。すると、前述したように信号切換用■′Ｃユニット
１０の入力端子１Ｂが出力端子１Ｙに接続され、入力端
子２Ｂが出力端子２Ｙに接続される。入力端子２Ｂは接
地されているので、インバータ１２を介して出力端子２
９に接続された負論理の第２のアンドゲート１１の一方
の入力端子の信号レベルがＨレベルになるので、この第
２のアンドゲート１３の出力信号は、ＣＰＵ４からの書
込可能信号Ｃ８の信号レベルに関係なくＨレベルとなる
。したがって、第２のソケット８のσ丁端子は常にＨレ
ベルの書込み禁止信号が印加されているので、この第２
のＩＣソケット８に第２のＲＯＭが差込まれていたとし
ても第２のＲＯＭにデータが書込まれることはない。

一方、負論理の第１のアンドゲート１１の一方の入力端
子は常にＬレベルであるので、この第１の？ノドゲート
１１の出力端子、すなわち、第１のＲＯＭが差込まれた
第１のＩＣソーケット７ので茗端子の信号レベルはＣＰ
Ｕ４からの書込可能信号■のレベル変化に応動して変化
する。したがって、この第１のＩＣソケット７に差込ま
れた第１のＲＯＭはＣＰＵ４によりデータ書込可能状態
となる。

しかして、ＣＰＵ４はＲＡＭ６の各アドレス領域に記憶
されたデータを順次読出してアドレスバス５およびデー
タバス９を介して第１のＩＣソケット７に差込まれた第
１のＲＯＭの各アドレス領域に書込む。

次に、１６ビットマイクロコンピュータ用のＲＯＭにデ
ータを書込む業務を実行する場合、２個の８ビットマイ
クロコンピュータ用の第１および第２のＲＯＭを第１お
よび第２のＩＣソケット７゜８に差込む。そして、選択
スイッチ１４を接地された開放端子ａ側へ投入する。す
ると、前述したように信号切換用ＩＣユニット１０の入
力端子１Ａが出力端子１Ｙに接続され、入力端子２Ａが
出力端子２Ｙに接続される。その結果、ＣＰＵ４にて読
出されたＲＡＭ６に記憶されたデータのアドレス信号が
偶数の場合は入力端子２ＡがＬレベルとなるので、第１
のＩＣソケット７に差込まれた第１のＲＯＭが書込み可
能状態になり、上記アドレス信号が奇数の場合は入力端
子２ＡがＨレベルになるので、第２のＩＣソケット８に
差込まれた第２のＲＯＭが書込み可能状態になる。

したがって、ＲＡＭ６から読出されたデータはアドレス
信号の偶数、奇数によって第１および第２のＲＯＭに分
割されて書込まれる。

このように、１６ビットマイクロコンピュータ用のＲＯ
Ｍにデータを書込む場合、オペレータは８ビットマイク
ロコンピュータ用の２個のＲＯＭを第１および第２のＩ
Ｃソケット７．８に差込んで選択スイッチ１４を開放端
子ａ側に投入するのみで、自動的にＲＡＭ６に記憶され
たデータが偶数、奇数アドレスによって各ＲＯＭに蚤分
けられて書込まれる。したがって、従来装置のようにＲ
ＡＭ６に対してデータを偶数アドレス用と奇数アドレス
用とに分割して格納する必要ない。また、書込み操作を
２回実施する必要もない。したがって、ＲＯＭに対する
書込作業能率を向上できる。

また、選択スイッチ１４を切換操作することによって、
８ビットマイクロコンピュータ用ＲＯＭまたは１６ビッ
トマイクロコンピユータ用ＲＯＭのいずれのＲＯ，Ｍに
対しても簡単にデータを書込むことができる。

なお、本発明は上述した実施例に限定されるものではな
い。実施例においてはぐ信号切換用ＩＣユニット１０を
使用したが、この信号切換用ＩＣユニット１０の代わり
に、第３図に示すように、２個の切換接点１５．１６を
有するリレー１７を使用してもよい。

この場合、接点１５の常閉端子、常開端子にそれぞれア
ドレス信号ＡＩ、ＡＯを入力し、共通端子を第１のＩＣ
ソケット７のアドレス端子ＡＯに接続する。また、切換
接点１６の常閉端子にアドレス信号ＡＯを入力し、常開
端子を接地し、共通端子を第１のアンドゲート１１の一
方の入力端子に接続する。また、このリレー１７の駆動
コイル１８の一端を５■の制■電源に接続し、池端をス
イッチングトランジスタ１９のコレクタ・エミッタ間を
介して接地する。そして、スイッチングトランジスタ１
９のベースを選択スイッチ１４の共通端子に接続する。

このように構成されたデータ書込装置であっても、選択
スイッチ１４を切換操作することによって、リレー１７
が前述の信号切換用ＩＣユニット１０と同一動作をする
ので、前述の実施例と同じ効果が得られる。

ε発明の効果］以上説明したように本発明によれば、ＲＡＭから読出さ
れるデータのアドレス信号の偶数奇数を判断する偶数奇
数切換回路を設けている。したがって、８ビットマイク
ロコンピュータ用のＲＯＭに対する書込みを実施できる
とともに、簡単に１６ビットマイクロコンピュータのＲ
ＯＭに対してもデータを書込むことができ、書込み作業
の能率向上を図ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係わる書込可能ＲＯＭに対
するデータ書込装置を示すブロック図、第２図は本発明
の他の実施例に係わる書込可能ＲＯＭに対するデータ書
込装置を示すブロック図、第３図は従来の書込可能ＲＯ
Ｍに対するデータ書込装置を示すブロック図である。４・・・ＣＰＵ、５・・・アドレスバス、６・・・ＲＡ
Ｍ。７・・・第１の【Ｃソケット、８・・・第２のＩｃソケ
ット、９・・・データバス、１０・・・信号切換用ＩＣ
ユニット、１１・・・第１のアンドゲート、１２・・・
インバータ、１３・・・第２のアンドゲート、１４・・
・選択スイッチ、１５．１６・・・切換接点、１７・・
・リレー１．１８・・・駆動コイル、１９・・・スイッ
チングトランジスタ。出願人代理人　弁理士　鈴江武彦第１図

Claims

【特許請求の範囲】

　それぞれ８ビットマイクロコンピュータに用いる書込
可能な第１および第２のＲＯＭが接続可能な第１および
第２のＩＣソケットと、データ端子およびアドレス端子
に前記第１および第２のＩＣソケットの各データ端子お
よび各アドレス端子がそれぞれ並列接続され、前記第１
および第２のＲＯＭに書込むデータを記憶したＲＡＭと
、このＲＡＭから読出した前記データを前記各ＲＯＭに
書込むＣＰＵと、８ビットマイクロコンピュータ用のＲ
ＯＭに書込むのか１６ビットマイクロコンピュータ用の
ＲＯＭに書込むのかを選択する選択スイッチと、この選
択スイッチにて８ビットマイクロコンピュータが選択さ
れたとき前記第１および第２のＩＣソケットのいずれか
一方のＩＣソケットの前記ＲＯＭの書込制御端子に相当
する制御端子に書込禁止信号を印加する書込禁止回路と
、前記選択スイッチにて１６ビットマイクロコンピュー
タが選択されたとき、前記ＲＡＭから読出される前記デ
ータの偶数アドレス信号に応動して前記第１および第２
のＩＣソケットのいずれか一方のＩＣソケットの前記制
御端子に書込禁止信号を印加するとともに奇数アドレス
信号に応動して他方のＩＣソケットの制御端子に書込禁
止信号を印加する偶数奇数切換回路とを具備したことを
特徴とする書込可能ＲＯＭに対するデータ書込装置。