JPS6025066A - Pcm reproducing device - Google Patents

Pcm reproducing device

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Publication number
JPS6025066A
JPS6025066A JP13083383A JP13083383A JPS6025066A JP S6025066 A JPS6025066 A JP S6025066A JP 13083383 A JP13083383 A JP 13083383A JP 13083383 A JP13083383 A JP 13083383A JP S6025066 A JPS6025066 A JP S6025066A
Authority
JP
Japan
Prior art keywords
circuit
crc
input
data
signal
Prior art date
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Pending
Application number
JP13083383A
Other languages
Japanese (ja)
Inventor
Hiroyuki Kimura
寛之 木村
Masahiro Ito
雅博 伊藤
Masaharu Kobayashi
正治 小林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP13083383A priority Critical patent/JPS6025066A/en
Publication of JPS6025066A publication Critical patent/JPS6025066A/en
Pending legal-status Critical Current

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    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11BINFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10Digital recording or reproducing
    • G11B20/18Error detection or correction; Testing, e.g. of drop-outs
    • G11B20/1806Pulse code modulation systems for audio signals
    • G11B20/1813Pulse code modulation systems for audio signals by adding special bits or symbols to the coded information

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Detection And Correction Of Errors (AREA)
  • Error Detection And Correction (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)

Abstract

PURPOSE:To use only on CRC checking circuit and reduce the circuit scale of a PCM reproducing device by placing the CRC checking circuit on the output side of a memory, and employing parallel input constitution for the CRC checking circuit. CONSTITUTION:A signal read out of each track is inputted to an input circuit provided to each track. Data written in the memory 17 temporarily is transferred, byte by byte, to a main memory by an MPX6 at specific timing. The CRC circuit 30 connected to a bus line receives the data, byte by byte, during the transfer and performs CRC arithmetic to detect an error. A 16-bit register after being set to an initial value inputs a specific number of bytes and then checks on whether or not an error occurs to data sent afte an OR circuit checks on whether the value of each register is all''O'' or not. consequently, this device is able to operate eight times as fast as a conventional circuit.

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、複数のトラックに信号を記録、再生するディ
ジタル・オーディオ・テープのPCM再生装置に関する
DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to a PCM playback device for digital audio tape that records and plays back signals on a plurality of tracks.

〔発明の背景〕[Background of the invention]

第1図に従来より提案されているマルチヘッドPCMデ
コーダの構成を示す。第2図にデコーダの細部の構成を
示す。第3図にテープ上の記録パターンを示す。
FIG. 1 shows the configuration of a conventionally proposed multihead PCM decoder. FIG. 2 shows the detailed configuration of the decoder. FIG. 3 shows the recording pattern on the tape.

第1図において、1はテープ、2は磁気ヘッド、6は再
生アンプ、4はデコーダ回路、5はビット同期、フレー
ム同期、誤り検出・バッファメモリーを含む入力回路、
6はメ、モリ−出力を切り換えるMPX、7はバッファ
メモリーからのデータを蓄えるメインメモリー誤り訂正
In FIG. 1, 1 is a tape, 2 is a magnetic head, 6 is a reproduction amplifier, 4 is a decoder circuit, 5 is an input circuit including bit synchronization, frame synchronization, error detection and buffer memory,
6 is a memory, an MPX for switching memory output, and 7 is a main memory error correction unit that stores data from the buffer memory.

〃Aをおこなう回路である。第2図は入力回路4をさら
に詳しく説明したもので、10はフレーム同期回路、1
1はビット同期回路、12は基準発振回路、13は符号
復調回路、15はラッチ回路。
〃This is a circuit that performs A. FIG. 2 shows a more detailed explanation of the input circuit 4, in which 10 is a frame synchronization circuit;
1 is a bit synchronization circuit, 12 is a reference oscillation circuit, 13 is a code demodulation circuit, and 15 is a latch circuit.

16はCRCチェック回路、17はメモリー、18はメ
モリーアドレス回路である。
16 is a CRC check circuit, 17 is a memory, and 18 is a memory address circuit.

以丁この動作の説明をおこなう。マルチトラックPCM
レコーダでは第6図に示すようにn本のトラックにそれ
ぞれ信号を記録する。この際一定間隔おきに同期信号を
挿入する。1フレームのデータは同期信号、データ、送
ったデータの誤りをチーツクするCRC符号から構成さ
れている。
I will now explain this operation. multitrack pcm
The recorder records signals on each of n tracks as shown in FIG. At this time, synchronization signals are inserted at regular intervals. One frame of data consists of a synchronization signal, data, and a CRC code that checks for errors in the transmitted data.

再生時には各トラックに対応したn個の磁気ヘッド2に
より、トランクごとの信号を読み出した後、エンコーダ
回路4に入力する。ここでエンコータ回路4は、各トラ
ンクごとにビット同期回路11で入力信号の同期をとっ
た後、フレーム同期回路10により、入力信号列の同期
信号を抽出して、フレーム同期をとる。
During playback, signals for each trunk are read out by n magnetic heads 2 corresponding to each track and then input to the encoder circuit 4. Here, the encoder circuit 4 synchronizes the input signals for each trunk with the bit synchronization circuit 11, and then extracts the synchronization signal of the input signal string with the frame synchronization circuit 10 to achieve frame synchronization.

この同期信号をもとに、変調された信号を符号復調器1
3で復調する。復調された信号はラッチ回路15でいっ
たんラッチ後、メモリー17に書き込まれる。一方この
信号はCRCチーツク回路16にシリアルに入力し、メ
モリー17に書き込んだ7−タが正しいかチェックをお
こなう。
Based on this synchronization signal, the modulated signal is sent to the code demodulator 1.
3 to demodulate. The demodulated signal is once latched by the latch circuit 15 and then written to the memory 17. On the other hand, this signal is serially input to the CRC check circuit 16 to check whether the data written in the memory 17 is correct.

CRC−CCiTT規格の生成多項式x16+x12+
x5+1のC’RCチェック回路を第4図に示す。2o
は5ビツトのシフトレジスタ、21は7ビツトレジスタ
、22は4ビツトレジスタ、23 、2.4 、25は
Ex −OR、26はOR回路である。エラー検出には
、入力iNより1ビツトづつ入力し、全データが入力し
た時点での各レジスタの値がatt ’0“すなわちx
 ”+x12+:t5+ iで割り切れるかどうかで誤
りを検出するものである。
Generator polynomial x16+x12+ of CRC-CCiTT standard
The x5+1 C'RC check circuit is shown in FIG. 2o
is a 5-bit shift register, 21 is a 7-bit register, 22 is a 4-bit register, 23, 2.4, and 25 are Ex-OR circuits, and 26 is an OR circuit. For error detection, input one bit at a time from input iN, and when all data is input, the value of each register is att '0'', that is, x
``+x12+:t5+'' Errors are detected based on whether it is divisible by i.

CRC符号について詳しくはCRCチェックICEC8
5059ノマニュアル等に説明されている。
For details about CRC code, see CRC check ICEC8
5059 manual, etc.

いったんメモリー17に蓄えられたデータはMPX6で
選択されたタイミングでCRCチェック回路の結果とと
もに誤り訂正回路7に送られ、ディインタリープ、誤り
訂正をおこなった後D/Aへ出力される。
The data once stored in the memory 17 is sent to the error correction circuit 7 together with the result of the CRC check circuit at the timing selected by the MPX 6, and after de-interleaving and error correction are performed, it is output to the D/A.

第5図にメモリー17のRead /ll’rite 
(7) タイミングを示す。入力信号列から抽出された
同期信号をスタート信号としてDataをメモリー17
に書き込む。いったん書き込まれたデータはCRCチー
ツク後、1トラツク目から順次MPX6により選択され
ていく。次のS ync信号がくるまでにnトラ72分
のメモリー17に書き込まれたデータが訂正回路側のメ
モリーに送られる。この廃刊き込み時間に対して読み出
し時間が短かいため、一般には訂正回路へのデータ転送
は複数ビ、ト(たとえば1byte 411位)で送ら
れる。
Figure 5 shows the Read/ll'rite of memory 17.
(7) Indicate timing. Data is stored in memory 17 using the synchronization signal extracted from the input signal string as a start signal.
write to. Once written data is checked by the CRC, and then sequentially selected by the MPX 6 starting from the first track. Until the next Sync signal arrives, the data written in the memory 17 for 72 times is sent to the memory on the correction circuit side. Since the readout time is short compared to the readout time, data is generally transferred to the correction circuit in multiple bits (for example, 1 byte, 411th position).

以上説明した従来例ではCRC回路がトラック分必要と
なり回路規模が大きくなる欠点があった。また従来のC
RCチェック回路はシリアル入力となっているため、メ
モリー読み出しの際CRCチーツクをおこなうとすると
、パラレルシリアル変換回路が必要となり、かつデータ
読み出しが高速のため、CRCチーツク回路を高速で動
作させねばならない欠点があった。
The conventional example described above has the drawback that the CRC circuit is required for each track, increasing the circuit scale. Also, conventional C
The RC check circuit has a serial input, so if you want to perform CRC check when reading memory, you will need a parallel-to-serial conversion circuit, and since the data read is fast, the CRC check circuit must operate at high speed. was there.

〔発明の目的〕[Purpose of the invention]

本発明の目的は従来技術における欠点をなくシ、ヨリ少
ない回路構成でマルチヘッドPcMデコーダをろくろP
CM再生装置を提供することにある。
It is an object of the present invention to eliminate the drawbacks of the prior art and to provide a multi-head PcM decoder with a reduced circuit configuration.
Our objective is to provide a CM playback device.

〔発明の概要〕[Summary of the invention]

本発明では、CRCチェック回路をメモリーの出力側に
おき、かつCRCチーツク回路をパラレル入力構成とす
ることにより、CRCチェック回路の数を従来例ではト
ラック分必要としたのに対して、1つのみとして回路規
模を減らしたものである。
In the present invention, by placing the CRC check circuit on the output side of the memory and configuring the CRC check circuit in parallel, the number of CRC check circuits is reduced to one, whereas in the conventional example, the number of CRC check circuits is required for each track. The circuit scale is reduced as follows.

〔発明の実施例〕[Embodiments of the invention]

第6図に本発明によるマルチヘッドPCMテコーダの構
成を示す。第2図と同一符号は同一機能を有する。30
はバイト単位でパラレルにCRCチーツクをおこな5C
RC回路である。第7図はCRCチーツク回路30の構
成を示す。
FIG. 6 shows the configuration of a multi-head PCM Tecoder according to the present invention. The same symbols as in FIG. 2 have the same functions. 30
performs CRC check in parallel for each byte.
It is an RC circuit. FIG. 7 shows the configuration of the CRC cheek circuit 30.

以下その動作を説明する。各トラックより読み出された
信号は、トラック毎に設けた入力回路5に入力する。こ
こで入力回路5は従来例で説明したものと同じ動作をす
る。ただしCRCチェックはおこなわない。いったんメ
モリー17に書き込まれたデータはMPX 6 FCよ
り所定のタイミングでメインメモリーへバイト単位で転
送される。この転送の際、パスラインに接続されたCR
C回路30はバイト単位でデータを受け取りCRC演算
をおこない、エラー検出をおこなう。CRCのバイト演
算回路を第7図に示すまたCRCバイト演算回路の論理
構成が導びかれる手順を第8図に示す。
The operation will be explained below. The signals read from each track are input to an input circuit 5 provided for each track. Here, the input circuit 5 operates in the same manner as described in the conventional example. However, a CRC check is not performed. The data once written to the memory 17 is transferred byte by byte from the MPX 6 FC to the main memory at a predetermined timing. During this transfer, the CR connected to the path line
The C circuit 30 receives data in bytes, performs a CRC operation, and performs error detection. The CRC byte calculation circuit is shown in FIG. 7, and the procedure for deriving the logical configuration of the CRC byte calculation circuit is shown in FIG.

以下CRCのバイト演算について説明する。The CRC byte operation will be explained below.

第8図はCRC−CCiTT規格(生成多項式、1g+
x+z+、s + i )の080回路の各レジスタの
変化を記述したものである。データが入力される前の各
レジスタの値を、!、、、T2・・・”+4 とおき、
データD、、D2・・・D8が1ビツトづつ入力した時
の各レジスタの変化をめたものである。1ビツト目はx
、−+ x、 (j’)x、、■D4■D8 、2ビツ
ト目 ト 目はx2→X、。■”14■〃30ンD、・
・・と変化する。(■はEx −ORを示す。)この論
理式を回路に置き換えたものが第7図である。16ビツ
トのレジスタは初期値セット後、所定のバイト数を入力
した後、各レジスタの値がa、tl Dになっているか
をOR回路によってチェックして送られたデータに誤り
がないかチーツクするものである。以上説明した回路に
よれば従来のシリアル入力のCRCチーツク回路圧くら
ぺて8倍の速度で動作させることが可能となる。
Figure 8 shows the CRC-CCiTT standard (generator polynomial, 1g+
This describes the changes in each register of the 080 circuit (x+z+, s+i). The value of each register before data is input! ,,,T2..."+4,
This table shows the changes in each register when data D, D2, . . . D8 are input one bit at a time. 1st bit is x
, -+ x, (j') x, ■D4■D8, 2nd bit x2→X. ■"14■〃30nD,・
...changes. (■ indicates Ex -OR.) FIG. 7 shows this logical formula replaced by a circuit. For the 16-bit registers, after setting the initial value and inputting the predetermined number of bytes, the OR circuit checks whether the values of each register are a, tl, and D to check whether there are any errors in the sent data. It is something. According to the circuit described above, it is possible to operate at eight times the speed of the conventional serial input CRC check circuit.

第9図に4ビツトパラレル入力のCRCチェック回路の
構成を示す。この論理回路の構成は第8図の各レジスタ
の変化のうち4ビツト目の論理式から声る。
FIG. 9 shows the configuration of a 4-bit parallel input CRC check circuit. The configuration of this logic circuit can be seen from the logic equation of the 4th bit among the changes in each register shown in FIG.

第10図は16ビツトパラレル入力のCRCチェック回
路の各レジスタ値の論理式である。ここで、 21〜”
+6はレジスタ初期値、D、〜D、6はシリアル処理時
忙順次入力されるデータである。
FIG. 10 shows logical expressions for each register value of a 16-bit parallel input CRC check circuit. Here, 21~”
+6 is the initial value of the register, and D, to D, and 6 are data that are sequentially input during serial processing.

以上の説明から明らかなように、任意のnピットパラレ
ル入力のCRCチェック回路は、nビットのデータをシ
リアルに入力した時の各レジスタ値の論理式から、容易
に構成することができる。
As is clear from the above description, any n-pit parallel input CRC check circuit can be easily constructed from the logical expression of each register value when n-bit data is serially input.

第11図はデータビット長がCRCパラレル入力ヒット
入力数の整数倍でない時の処理について説明したもので
ある。8ビツトの並列入力とする080回路でデータビ
ット長が212ビツト(4+8X26)となり、4ビツ
ト分余ることになる。この結果最初の入力データは4ビ
ツト分のデータA、〜A4を付加して、A1−A4. 
D、〜D408ビットとして入力する。一般に080回
路のレジスタはQtt O又は(ltt“1 忙初期設
定されるがαtl’ 00時はA、〜A4=0とすれば
第8図の論理式よりA、〜A4はCRCの演算に関与し
ない。しかしQul セット時には、A1−A4の値い
かんにかかわらず、A1−A4のデータに関してもCR
C演算をおこなう。これを防ぐため付加したA、〜A4
データをσttOとし、かつレジスタを第10図に示す
ような値(10000111000111)にセットす
るとA1〜A4データが入力した時点でCRCの各レジ
スタはau−’″1″となり、初期状態1をセットした
時と同じとなる。以下D1〜D4のデータからCRC演
算を開始することになる。実施例では4ビツト付加デー
タをつけたものについて説明したが、他の例についても
第8図又は第10図の論理式より、初期値をめることに
より容易に実現することができる。
FIG. 11 explains processing when the data bit length is not an integral multiple of the number of CRC parallel input hit inputs. In a 080 circuit with 8-bit parallel input, the data bit length is 212 bits (4+8×26), leaving 4 bits. As a result, the first input data is A1-A4.
D, ~D Input as 408 bits. Generally, the register of the 080 circuit is initially set as Qtt O or (ltt"1 busy, but when αtl' is 00, it is A. If ~A4=0, according to the logical formula in Figure 8, ~A4 is involved in the CRC calculation. However, when Qul is set, regardless of the value of A1-A4, the data of A1-A4 will also be CR.
Perform C calculation. A added to prevent this, ~A4
When the data is σttO and the register is set to the value shown in Figure 10 (10000111000111), each register of the CRC becomes au-'''1'' when the A1 to A4 data is input, and the initial state 1 is set. It will be the same as time. The CRC calculation will be started from the data of D1 to D4. In the embodiment, an explanation has been given of the case where 4-bit additional data is added, but other examples can be easily realized by setting the initial value from the logical expression of FIG. 8 or FIG. 10.

第6図に示すように、パラレル入力のcRc回路30を
MPX 6の出力側に接続することにより、各トラック
のデータは、いったんメモリー17に蓄えた後、順次M
PX 6で選択されてデータハスラインニ出カスる。こ
のバスラインニ並列に接続された080回路でチーツク
することが可能となる。これより従来はトラック数必要
とされたCRC回華が1つとすることが可能となる。
As shown in FIG. 6, by connecting the parallel input cRc circuit 30 to the output side of the MPX 6, the data of each track is stored in the memory 17 and then sequentially
It is selected by PX6 and the data is output on the hash line. Cheeking can be performed using the 080 circuit connected in parallel to this bus line. This makes it possible to reduce the number of CRC diodes, which conventionally required the number of tracks, to one.

〔発明の効果〕〔Effect of the invention〕

本発明により従来トラックの数に対応したCRC回路を
必要としたマルチヘッドデコーダのシステム構成yg、
CRC−回路の数を1つにした簡略なシステム構成を実
現することが可能となった。
According to the present invention, a system configuration yg of a multi-head decoder that conventionally required a CRC circuit corresponding to the number of tracks,
It has become possible to realize a simple system configuration in which the number of CRC circuits is reduced to one.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図、第2図は従来のマルチヘッドPCMエンコーダ
構成図、第5図はテープ記録パターン図、第4図はシリ
アル処理のCRC回路図。 第5図は従来のエンコーダのタイミング図、第6図は本
発明によるエンコーダ構成図、第7図第9図はパラレル
構成のCRC回路図、第8図第10図は論理式を示す図
、第11図は1フレーム構成を示す図、第12図は初期
値セット値を示す図である。 1・・テープ。 2・・磁気ヘッド。 3・・・再生アンプ。 4・・・デコーダ回路。 5・・・入力回路。 6・・・MPX。 17・・・メモリー。 20 、21 、22・・・シフトレジスタ。 23 、24 、25−−−E2− OR。 60・・、CRC回路。 第1 図 416 第Z昆 /θ 不3図 築4図 第5図 ノ4ニメLす」味Dε I23[ 第に図 、f/
1 and 2 are configuration diagrams of a conventional multi-head PCM encoder, FIG. 5 is a tape recording pattern diagram, and FIG. 4 is a CRC circuit diagram for serial processing. FIG. 5 is a timing diagram of a conventional encoder, FIG. 6 is a configuration diagram of an encoder according to the present invention, FIG. 7 is a CRC circuit diagram of a parallel configuration, FIG. 8 is a diagram showing logical formulas, and FIG. FIG. 11 is a diagram showing one frame configuration, and FIG. 12 is a diagram showing initial value set values. 1. Tape. 2...Magnetic head. 3...Reproduction amplifier. 4...Decoder circuit. 5...Input circuit. 6...MPX. 17...Memory. 20, 21, 22...shift register. 23, 24, 25---E2-OR. 60..., CRC circuit. 1st Fig. 416 No. Zkon/θ No. 3 Zutsukuri 4 Fig. 5 no.

Claims (1)

【特許請求の範囲】 1 テープ上の複数のトラックにmビットからビットか
らなるCRC信号からなるPCM信号を記録し、再生時
に該同期信号をもとにして。 Data信号とCRC信号を再生し、かつ該CRC信号
により該Data信号に生じた誤りを検出して該Dat
a信号により誤りを訂正して出力するPCM再生装置に
おいて、Pビットからなるレジスタと、該レジスタの出
力を入力とするEx−OR回路とを設け、該Ex−OR
回路の出力を該レジスタの入力とし、かつnビットから
なるDa t a信号とPビットからなるCRC信号を
、qビット(q≧2)41位でEx−OR回路の入力と
し、qビットパラレル入力のCRCチーヅク回路を構成
し、該複数トラックの信号のエラーチェックをおこなう
ことを特徴とするPCM再生装置。 2、特許請求の範囲第1項において、該複数トラックの
信号をいったんメモリーに蓄えた後。 該メモリーからqビット単位で読み出される信号を、該
CRCチェック回路の入力とし、各トラックの信号のエ
ラーチェックをおこなうことを特徴とするPCM再生装
置。
[Claims] 1. A PCM signal consisting of a CRC signal consisting of m bits to bits is recorded on a plurality of tracks on a tape, and the synchronization signal is used as the basis for playback. The Data signal and the CRC signal are reproduced, and an error occurring in the Data signal is detected using the CRC signal.
A PCM playback device that corrects errors and outputs signals using a signal is provided with a register consisting of P bits and an Ex-OR circuit that receives the output of the register as input, and performs the Ex-OR circuit.
The output of the circuit is input to the register, and the Data signal consisting of n bits and the CRC signal consisting of P bits are input to the Ex-OR circuit at the 41st position with q bits (q≧2), and the q bit parallel input 1. A PCM playback device comprising a CRC check circuit for checking the signals of the plurality of tracks for errors. 2. In claim 1, after the signals of the plurality of tracks are once stored in the memory. A PCM playback device characterized in that a signal read out in units of q bits from the memory is input to the CRC check circuit to perform an error check on the signal of each track.
JP13083383A 1983-07-20 1983-07-20 Pcm reproducing device Pending JPS6025066A (en)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62185283A (en) * 1986-02-03 1987-08-13 ユニシス・コ−ポレ−シヨン High-capacity disc memory system and method
EP0772194A2 (en) * 1995-11-03 1997-05-07 Lg Electronics Inc. Device for detecting error from digital data

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