JPH1155047A - Low noise amplifier - Google Patents
Low noise amplifierInfo
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- JPH1155047A JPH1155047A JP20911497A JP20911497A JPH1155047A JP H1155047 A JPH1155047 A JP H1155047A JP 20911497 A JP20911497 A JP 20911497A JP 20911497 A JP20911497 A JP 20911497A JP H1155047 A JPH1155047 A JP H1155047A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】この発明は、マイクロ波やミ
リ波等の超高周波数帯で使用される低雑音増幅器に関す
るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a low-noise amplifier used in a very high frequency band such as a microwave and a millimeter wave.
【0002】[0002]
【従来の技術】従来の低雑音増幅器について図11を参
照しながら説明する。図11は、例えば特開昭61−1
67207号公報(米国特許公報第4614915号)
に示された従来の低雑音増幅器の構成を示す図である。
この図は、テキサス・インスツルメンツ(TI)社の誘
導性直列帰還を設けたFETを採用した低雑音増幅器の
一例である。2. Description of the Related Art A conventional low noise amplifier will be described with reference to FIG. FIG. 11 shows, for example, JP-A-61-1.
No. 67207 (US Pat. No. 4,614,915)
FIG. 2 is a diagram showing a configuration of a conventional low noise amplifier shown in FIG.
This figure is an example of a Texas Instruments (TI) low noise amplifier employing an FET with inductive series feedback.
【0003】図11は、3段構成の低雑音増幅器であ
り、直列帰還インダクタンスを実現する伝送線路54、
54’、54”が装荷されたFET39、39’、3
9”と、入力整合回路40と、1−2段の段間整合回路
46と、2−3段の段間整合回路48と、出力整合回路
44とにより構成されている。FIG. 11 shows a low-noise amplifier having a three-stage configuration, and a transmission line 54 for realizing a series feedback inductance.
FETs 39, 39 ', 3' loaded with 54 ', 54 "
9 ", an input matching circuit 40, a 1-2 stage interstage matching circuit 46, a 2-3 stage interstage matching circuit 48, and an output matching circuit 44.
【0004】初段増幅器を構成するFET39には、Γ
opt*=S11とするための直列帰還インダクタンスを実現
する伝送線路54が装荷され、2段目増幅器及び3段目
増幅器を構成するFET39’及び39”には3段低雑
音増幅器の安定性を高めるために直列帰還インダクタン
スを実現する伝送線路54’及び54”が装荷されてい
る。ここで、「Γopt*」は雑音最適インピーダンスを、
「S11」は入力反射係数をそれぞれ表す。[0004] The FET 39 constituting the first stage amplifier includes:
opt * = transmission line 54 to achieve a series feedback inductance for the S 11 is loaded, the FET 39 'and 39' constituting the second stage amplifier and the third stage amplifier stability three-stage low-noise amplifier Transmission lines 54 'and 54 "are provided to achieve series feedback inductance to increase. Here, “ Γopt *” is the noise optimum impedance,
“S 11 ” represents an input reflection coefficient.
【0005】1−2段の段間整合回路46により、初段
FET39においてΓopt*=S11とし、入力整合回路4
0により、雑音最適インピーダンスΓopt*でかつ入力反
射係数S11に整合されているので低雑音で入力側で反射
の少ない低雑音増幅器が得られる。[0005] The inter-stage matching circuit 46 of the 1-2 stage, and Γ opt * = S 11 in the first stage FET 39, an input matching circuit 4
With 0, a low-noise amplifier with low noise and little reflection on the input side can be obtained because the noise is optimally matched to the input impedance opt opt * and matched to the input reflection coefficient S 11 .
【0006】また、2−3段の段間整合回路48及び出
力整合回路44は、各々の直列帰還インダクタンスを装
荷したFET39’及び39”に対して低雑音で高利得
が得られるようにそれぞれ設計されている。The 2-3 stage interstage matching circuit 48 and the output matching circuit 44 are designed so that low noise and high gain can be obtained for the FETs 39 'and 39 "loaded with respective series feedback inductances. Have been.
【0007】[0007]
【発明が解決しようとする課題】上述したような従来の
低雑音増幅器では、初段増幅器を構成するFET39に
はΓopt*=S11とするための直列帰還インダクタンスを
装荷し、2段目、3段目増幅器を構成するFET3
9’、39”には3段低雑音増幅器の安定性を高めるた
めに直列帰還インダクタンスを装荷するとともに、入力
整合回路、出力整合回路及び段間整合回路は各々の直列
帰還インダクタンスを装荷したFETの最大利得が得ら
れる入出力インピーダンスあるいは雑音最適インピーダ
ンスに対して整合するようにそれぞれ設計されているた
め整合回路が大きくなるという問題点があった。[0005] In the conventional low-noise amplifier as described above, the FET39 which constitute the first-stage amplifier Loaded series feedback inductance for the Γ opt * = S 11, 2-stage, 3 FET3 that constitutes the stage amplifier
9 ', 39 "are loaded with a series feedback inductance to enhance the stability of the three-stage low noise amplifier, and the input matching circuit, the output matching circuit and the interstage matching circuit are each composed of a FET loaded with the series feedback inductance. There is a problem that the matching circuit becomes large because it is designed so as to match the input / output impedance or the noise optimum impedance at which the maximum gain is obtained.
【0008】また、初段のFETの出力側の整合インピ
ーダンスはΓopt*=S11となる値を設定するため、最大
利得が得られる出力インピーダンスとは異なり、そのた
め利得を犠牲にしなければならないという問題点があっ
た。Further, the matching impedance on the output side of the first-stage FET is set to a value that satisfies Γ opt * = S 11 , which is different from the output impedance at which the maximum gain is obtained, so that the gain must be sacrificed. There was a point.
【0009】この発明は、前述した問題点を解決するた
めになされたもので、ソース電極にインダクタを装荷し
たFETで構成された多段低雑音増幅器において、段間
整合回路の小型化、低損失化及び高利得化を可能にする
ことができる低雑音増幅器を得ることを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems. In a multi-stage low-noise amplifier composed of FETs each having an inductor loaded on a source electrode, the interstage matching circuit is reduced in size and loss is reduced. Another object of the present invention is to obtain a low-noise amplifier capable of achieving high gain.
【0010】[0010]
【課題を解決するための手段】この発明に係る低雑音増
幅器は、ソース電極に第1のインダクタを装荷した初段
のFETと、ソース電極に第2のインダクタを装荷する
とともに、ドレイン電極に第2の負荷を接続した後段の
FETと、リアクタンス素子とバイパスコンデンサとで
構成した段間整合回路とを備え、前記初段のFETの出
力側に対する任意の第1の負荷に対して共約整合をさせ
るように、前記段間整合回路のリアクタンス素子、前記
後段のFETのソース電極に装荷された第2のインダク
タ、及び前記後段のFETのドレイン電極に接続された
第2の負荷を設定したものである。A low noise amplifier according to the present invention comprises a first stage FET having a source electrode loaded with a first inductor, a second inductor loaded on a source electrode, and a second inductor loaded on a drain electrode. And an inter-stage matching circuit composed of a reactance element and a bypass capacitor connected to the load of the first stage, so that the output of the first-stage FET is matched to an arbitrary first load on the output side. A reactance element of the interstage matching circuit, a second inductor loaded on a source electrode of the subsequent stage FET, and a second load connected to a drain electrode of the subsequent stage FET.
【0011】また、この発明に係る低雑音増幅器は、前
記段間整合回路を構成する前記リアクタンス素子が、前
記初段のFETのドレイン電極に直列接続し、前記バイ
パスコンデンサが、前記リアクタンス素子に直列接続し
ているものである。In the low noise amplifier according to the present invention, the reactance element constituting the interstage matching circuit is connected in series to a drain electrode of the first stage FET, and the bypass capacitor is connected in series to the reactance element. Is what you are doing.
【0012】また、この発明に係る低雑音増幅器は、前
記初段のFETの出力側にΓopt*=S11とするための第
1の負荷ZL1を接続し、前記後段のFETの出力側に
接続する第2の負荷をZL、使用する周波数の角周波数
をω、正規化インピーダンスをZ0、|ZL1|<1と
なる場合の前記第1のインダクタをLs1とし、前記初
段のFETの小信号SパラメータをSij(i,j=1,2)、
前記後段のFETのインピーダンスパラメータをZ'ij
(i,j=1,2)としたときに、Further, the low-noise amplifier according to the present invention connects the first load ZL1 to the Γ opt * = S 11 to the output side of the first-stage FET, connected to the output side of the subsequent FET ZL, the angular frequency of the frequency to be used is ω, the normalized impedance is Z 0 , and the first inductor when | ZL1 | <1 is Ls1, and the small signal S of the first-stage FET is set to Ls1. Parameters are Sij (i, j = 1,2),
The impedance parameter of the latter FET is Z′ij
(I, j = 1,2),
【0013】[0013]
【数7】 (Equation 7)
【0014】を満たす関係に設定された前記段間整合回
路のリアクタンス素子X1、前記後段のFETのソース
電極に装荷された第2のインダクタLs2、及び前記後
段のFETのドレイン電極に接続された第2の負荷ZL
を備えたものである。A reactance element X1 of the interstage matching circuit set to satisfy the relationship, a second inductor Ls2 loaded on a source electrode of the subsequent stage FET, and a second inductor Ls2 connected to a drain electrode of the subsequent stage FET. 2 load ZL
It is provided with.
【0015】また、この発明に係る低雑音増幅器は、前
記後段のFETのソース電極に、前記第2のインダクタ
Ls2の代わりに、In the low-noise amplifier according to the present invention, instead of the second inductor Ls2,
【0016】[0016]
【数8】 (Equation 8)
【0017】を満たす関係に設定された第3のインダク
タLs2’と容量素子Cs2とからなる並列回路を装荷し
たものである。A parallel circuit comprising a third inductor Ls2 'and a capacitive element Cs2 set to satisfy the relationship is loaded.
【0018】また、この発明に係る低雑音増幅器は、前
記リアクタンス素子に直列に第1の可変容量素子を接続
するとともに、前記後段のFETのソース電極に、前記
第2のインダクタの代わりに、第3のインダクタと第2
の可変容量素子とからなる並列回路を装荷したものであ
る。In the low-noise amplifier according to the present invention, a first variable capacitance element is connected in series to the reactance element, and a second electrode is connected to a source electrode of the subsequent FET instead of the second inductor. 3rd inductor and 2nd
And a parallel circuit including the variable capacitance elements.
【0019】また、この発明に係る低雑音増幅器は、前
記段間整合回路を構成する前記リアクタンス素子が、前
記初段のFETのドレイン電極に並列接続し、前記バイ
パスコンデンサが、前記初段のFETのドレイン電極に
直列接続しているものである。Further, in the low noise amplifier according to the present invention, the reactance element constituting the interstage matching circuit is connected in parallel to a drain electrode of the first stage FET, and the bypass capacitor is connected to a drain of the first stage FET. They are connected in series to the electrodes.
【0020】また、この発明に係る低雑音増幅器は、前
記初段のFETの出力側にΓopt*=S11とするための第
1の負荷ZL1を接続し、前記後段のFETの出力側に
接続する第2の負荷をZL、使用する周波数の角周波数
をω、正規化インピーダンスをZ0、|ZL1|<1と
なる場合の前記第1のインダクタをLs1とし、前記初
段のFETの小信号SパラメータをSij(i,j=1,2)、
前記後段のFETのインピーダンスパラメータをZ'ij
(i,j=1,2)としたときに、Further, the low-noise amplifier according to the present invention connects the first load ZL1 to the Γ opt * = S 11 to the output side of the first-stage FET, connected to the output side of the subsequent FET ZL, the angular frequency of the frequency to be used is ω, the normalized impedance is Z 0 , and the first inductor when | ZL1 | <1 is Ls1, and the small signal S of the first-stage FET is set to Ls1. Parameters are Sij (i, j = 1,2),
The impedance parameter of the latter FET is Z′ij
(I, j = 1,2),
【0021】[0021]
【数9】 (Equation 9)
【0022】を満たす関係に設定された前記段間整合回
路のリアクタンス素子X2、前記後段のFETのソース
電極に装荷された第2のインダクタLs2、及び前記後
段のFETのドレイン電極に接続された第2の負荷ZL
を備えたものである。The reactance element X2 of the interstage matching circuit set to satisfy the relation, the second inductor Ls2 loaded on the source electrode of the subsequent stage FET, and the second inductor Ls2 connected to the drain electrode of the latter stage FET. 2 load ZL
It is provided with.
【0023】また、この発明に係る低雑音増幅器は、前
記後段のFETのソース電極に、前記第2のインダクタ
Ls2の代わりに、Also, in the low noise amplifier according to the present invention, instead of the second inductor Ls2,
【0024】[0024]
【数10】 (Equation 10)
【0025】を満たす関係に設定された第3のインダク
タLs2’と容量素子Cs2とからなる並列回路を装荷し
たものである。A parallel circuit comprising a third inductor Ls2 'and a capacitance element Cs2 set to satisfy the relationship is loaded.
【0026】また、この発明に係る低雑音増幅器は、前
記リアクタンス素子に直列に第1の可変容量素子を接続
するとともに、前記後段のFETのソース電極に、前記
第2のインダクタの代わりに、第3のインダクタと第2
の可変容量素子とからなる並列回路を装荷したものであ
る。In the low-noise amplifier according to the present invention, a first variable capacitance element is connected in series with the reactance element, and a second electrode is connected to the source electrode of the subsequent FET instead of the second inductor. 3rd inductor and 2nd
And a parallel circuit including the variable capacitance elements.
【0027】また、この発明に係る低雑音増幅器は、前
記初段のFETのソース電極に装荷したインダクタ、前
記後段のFETのソース電極に装荷したインダクタ、及
び前記段間整合回路を構成するリアクタンス素子を分布
定数線路で置き換えたものである。The low-noise amplifier according to the present invention includes an inductor loaded on the source electrode of the first stage FET, an inductor loaded on the source electrode of the second stage FET, and a reactance element constituting the interstage matching circuit. This is replaced with a distributed constant line.
【0028】また、この発明に係る低雑音増幅器は、前
記初段のFET及び前記後段のFETの少なくとも1つ
をデュアルゲートFETで置き換えたものである。Further, in the low noise amplifier according to the present invention, at least one of the first stage FET and the second stage FET is replaced with a dual gate FET.
【0029】また、この発明に係る低雑音増幅器は、前
記初段のFET及び前記後段のFETの少なくとも1つ
をカスコード接続したFETで置き換えたものである。In the low-noise amplifier according to the present invention, at least one of the first-stage FET and the second-stage FET is replaced with a cascode-connected FET.
【0030】また、この発明に係る低雑音増幅器は、ソ
ース電極に第1のインダクタを装荷した初段のFET、
あるいは前記ソース電極に第1のインダクタを装荷した
初段のFETの少なくとも1つの電極に損失を含む素子
を付加した回路の小信号SパラメータをS'ij(i,j=1,
2)としたときに、The low-noise amplifier according to the present invention comprises a first-stage FET having a source electrode loaded with a first inductor,
Alternatively, a small-signal S parameter of a circuit in which a lossy element is added to at least one electrode of a first-stage FET in which a first inductor is loaded on the source electrode is represented by S′ij (i, j = 1, 2).
2) Then,
【0031】[0031]
【数11】 [Equation 11]
【0032】を満たす関係に設定された前記第1のイン
ダクタLs1を選び、前記初段のFETの出力側の負荷
の利得を最大とするインピーダンスに設定したものであ
る。The first inductor Ls1 set so as to satisfy the relation is selected, and the impedance is set so as to maximize the gain of the load on the output side of the first-stage FET.
【0033】さらに、この発明に係る低雑音増幅器は、
ソース電極に第2のインダクタを装荷した後段のFE
T、あるいは前記ソース電極に第2のインダクタを装荷
した後段のFETの少なくとも1つの電極に損失を含む
素子を付加した回路の小信号SパラメータをS'ij(i,j
=1,2)としたときに、Further, the low-noise amplifier according to the present invention comprises:
FE after the second inductor is loaded on the source electrode
T or a small-signal S parameter of a circuit in which at least one electrode of a FET after the second inductor is loaded on the source electrode and an element including a loss is added is S′ij (i, j).
= 1, 2)
【0034】[0034]
【数12】 (Equation 12)
【0035】を満たす関係に設定された前記第2のイン
ダクタLs2を選び、前記後段のFETの出力側の負荷
の利得を最大とするインピーダンスに設定したものであ
る。The second inductor Ls2 set so as to satisfy the relation is selected, and the impedance is set so as to maximize the gain of the load on the output side of the subsequent FET.
【0036】[0036]
実施の形態1.この発明の実施の形態1について図1を
参照しながら説明する。図1は、この発明の実施の形態
1に係る2段の低雑音増幅器の構成を示す等価回路図で
ある。なお、各図中、同一符号は同一又は相当部分を示
す。Embodiment 1 FIG. Embodiment 1 of the present invention will be described with reference to FIG. FIG. 1 is an equivalent circuit diagram showing a configuration of a two-stage low noise amplifier according to Embodiment 1 of the present invention. In the drawings, the same reference numerals indicate the same or corresponding parts.
【0037】図1において、1は信号源、2は入力整合
回路、3は初段のFET、4は初段のFET3のゲート
電極、5は初段のFET3のドレイン電極、6は初段の
FET3のソース電極、7はインダクタ、8は段間整合
回路、9はインダクタ(リアクタンス素子)、10はバ
イパスコンデンサ、11は後段(2段目)のFET、1
2は後段のFET11のゲート電極、13は後段のFE
T11のドレイン電極、14は後段のFET11のソー
ス電極、15はインダクタ、16は出力整合回路、17
は負荷である。In FIG. 1, 1 is a signal source, 2 is an input matching circuit, 3 is a first stage FET, 4 is a gate electrode of the first stage FET 3, 5 is a drain electrode of the first stage FET 3, and 6 is a source electrode of the first stage FET 3 , 7 are inductors, 8 is an interstage matching circuit, 9 is an inductor (reactance element), 10 is a bypass capacitor, 11 is a rear stage (second stage) FET, 1
2 is the gate electrode of the subsequent FET 11, and 13 is the FE of the latter stage.
T11 is a drain electrode, 14 is a source electrode of the subsequent FET 11, 15 is an inductor, 16 is an output matching circuit, 17
Is the load.
【0038】すなわち、初段のFET3は、ゲート電極
4とドレイン電極5とソース電極6とを備え、ソース電
極6にインダクタ7が装荷されている。また、2段目の
FET11は、ゲート電極12とドレイン電極13とソ
ース電極14とを備え、ソース電極14にインダクタ1
5が装荷されている。さらに、初段のFET3に直列接
続されたインダクタ9とバイパスコンデンサ10とで段
間整合回路8が構成されている。That is, the first stage FET 3 has a gate electrode 4, a drain electrode 5 and a source electrode 6, and the source electrode 6 is loaded with an inductor 7. The second-stage FET 11 includes a gate electrode 12, a drain electrode 13, and a source electrode 14.
5 are loaded. Further, an interstage matching circuit 8 is constituted by the inductor 9 and the bypass capacitor 10 connected in series to the first stage FET 3.
【0039】この実施の形態1は、2段低雑音増幅器に
おいて、ソース電極6にインダクタ7を装荷したFET
3に対して、Γopt*=S11とするための負荷インピーダ
ンスZL1を求め、この負荷インピーダンスZL1を基
に段間整合回路8を構成するインダクタ9と2段目のF
ET11に装荷したインダクタ15の値を設定するもの
である。The first embodiment is a two-stage low-noise amplifier in which the source electrode 6 is loaded with the inductor 7.
Against 3, Γ opt * = the calculated load impedance ZL1 to the S 11, the inductor 9 constituting the inter-stage matching circuit 8 on the basis of the load impedance ZL1 and the second stage F
The value of the inductor 15 loaded on the ET 11 is set.
【0040】段間整合回路8のリアクタンス素子X1
(インダクタ9)の値と、2段目のFET11のソース
電極14に装荷されたインダクタLs2(インダクタ1
5)の値とを、以下に説明する手法により設定する。Reactance element X1 of interstage matching circuit 8
(Inductor 9) and the inductor Ls2 (inductor 1) loaded on the source electrode 14 of the second stage FET 11.
The value of 5) is set by the method described below.
【0041】まず、ソース電極6にインダクタ7(Ls
1)を装荷した初段のFET3に対して、Γopt*=S11
とするための負荷インピーダンスZL1を求める。First, the inductor 7 (Ls
For the first-stage FET 3 loaded with 1), Γ opt * = S 11
The load impedance ZL1 is calculated as follows.
【0042】ソース電極6にインダクタLs1を装荷し
たFET3の小信号SパラメータをSij(i,j=1,2)と
すると、FET3の入力の反射Γinは、FET3の出力
の反射をΓLとすると次の式(1)で与えられる。 ・・・式(1)Assuming that the small signal S parameter of the FET 3 in which the inductor Ls1 is loaded on the source electrode 6 is Sij (i, j = 1,2), the reflection Γin of the input of the FET 3 is given by Is given by equation (1). ... Equation (1)
【0043】[0043]
【数13】 (Equation 13)
【0044】上記式(1)において、Γin=Γopt*とお
いて求めたΓLをZL1とすると次の式(2)より負荷
インピーダンスZL1が求まる。 ・・・式(2)In the above equation (1), if ΓL obtained under 求 め in = Γ opt * is ZL1, the load impedance ZL1 is obtained from the following equation (2). ... Equation (2)
【0045】[0045]
【数14】 [Equation 14]
【0046】次に、インダクタ9とバイパスコンデンサ
10とで構成された段間整合回路8と、ソース電極14
にインダクタLs2(インダクタ15)を装荷した2段
目のFET11とからなる回路Eの段間整合回路側から
みた入力インピーダンスZin(m)を求める。この入力
インピーダンスZin(m)は、次の式(3)で表され
る。なお、ZLはここでは出力整合回路16と負荷17
とからなる負荷インピーダンスである。 ・・・式(3)Next, an interstage matching circuit 8 composed of an inductor 9 and a bypass capacitor 10 and a source electrode 14
The input impedance Zin (m) of the circuit E including the second stage FET 11 loaded with the inductor Ls2 (inductor 15) as viewed from the interstage matching circuit side is obtained. This input impedance Zin (m) is expressed by the following equation (3). Here, ZL is the output matching circuit 16 and the load 17
And a load impedance consisting of ... Equation (3)
【0047】[0047]
【数15】 (Equation 15)
【0048】上記式(3)中のA、B、C、Dは上記回
路Eを表すFマトリクスの要素である。ここで、上記回
路EのFマトリクスを次の式(4)で表す。 ・・・式(4)A, B, C and D in the above equation (3) are elements of the F matrix representing the circuit E. Here, the F matrix of the circuit E is represented by the following equation (4). ... Equation (4)
【0049】[0049]
【数16】 (Equation 16)
【0050】上記式(4)中のF1は直列接続のリアク
タンス素子X1(インダクタ9)を表すFマトリクス、
F2はソース電極14にインダクタLs2(インダクタ1
5)を装荷した2段目のFET11を表すFマトリクス
とする。F 1 in the above equation (4) is an F matrix representing the reactance element X1 (inductor 9) connected in series;
F 2 inductor Ls2 and the source electrode 14 (inductor 1
5) is an F matrix representing the second-stage FET 11 loaded.
【0051】上記のF2に関しては、次の式(5)に示
すZマトリクスを、所定の公式から後で示す式(6)に
示すFマトリクスに変換する。 ・・・式(5)As for the above F 2 , the Z matrix shown in the following equation (5) is converted from a predetermined formula into the F matrix shown in the following equation (6). ... Equation (5)
【0052】[0052]
【数17】 [Equation 17]
【0053】ここで、Zfetは2段目のFET11を表
すZマトリクス、ZlsはインダクタLs2を表すZマト
リクスとする。F2は次の式(6)で表される。 ・・・式(6)Here, Z fet is a Z matrix representing the second stage FET 11 , and Z ls is a Z matrix representing the inductor Ls2. F 2 is represented by the following equation (6). ... Equation (6)
【0054】[0054]
【数18】 (Equation 18)
【0055】上記式(4)のF1と、上記式(6)のF2
とより、上記回路EのFマトリクスは次の式(7)で表
される。 ・・・式(7)F 1 in the above equation (4) and F 2 in the above equation (6)
Thus, the F matrix of the circuit E is represented by the following equation (7). ... Equation (7)
【0056】[0056]
【数19】 [Equation 19]
【0057】従って、上記式(3)及び式(7)より、
入力インピーダンスZin(m)は、次の式(8)で表さ
れる。つまり、式(7)からFマトリスクの各要素A、
B、C、Dを求め、それらを式(3)へ代入する。 ・・・式(8)Therefore, from the above equations (3) and (7),
The input impedance Zin (m) is represented by the following equation (8). That is, from equation (7), each element A of the F matrices,
B, C, and D are obtained, and they are substituted into Expression (3). ... Equation (8)
【0058】[0058]
【数20】 (Equation 20)
【0059】次に、上記式(2)は反射を表しているの
でインピーダンスに変換して上記の式(8)と等しいと
おくと、次の式(9)で表されるX1とLs2との関係
が求まる。例えば、インダクタLs2と負荷インピーダ
ンスZLを決めると、リアクタンス素子の値X1が一意
に求まる。 ・・・式(9)Next, since the above equation (2) expresses reflection, it is converted to impedance and equal to the above equation (8). If X1 and Ls2 expressed by the following equation (9) are obtained, The relationship is determined. For example, when the inductor Ls2 and the load impedance ZL are determined, the value X1 of the reactance element is uniquely determined. ... Equation (9)
【0060】[0060]
【数21】 (Equation 21)
【0061】なお、段間整合回路8を構成するバイパス
コンデンサ10は整合に影響しない値を選ぶので省略し
ている。The bypass capacitor 10 constituting the interstage matching circuit 8 is omitted because it has a value that does not affect the matching.
【0062】この実施の形態1は、段間整合回路8を直
列接続のリアクタンス素子X1とバイパスコンデンサ1
0とで構成し、初段のFET3の出力側にΓopt*=S11
とするための負荷ZL1を接続し、後段のFET11の
出力側に接続する負荷をZL、使用する周波数の角周波
数をω、正規化インピーダンスをZ0とし、|ZL1|
<1となる場合のインダクタ7をLs1とし、初段のF
ET3の小信号SパラメータをSij(i,j=1,2)、後段
のFET11のインピーダンスパラメータをZ'ij(i,j
=1,2)としたときに、次の式(10)を満たす関係に
設定された直列接続のリアクタンス素子X1と、後段の
FET11のソース電極14に装荷されたインダクタL
s2と、FET11の出力側に接続する負荷ZLとを備
えたものである。 ・・・式(10)In the first embodiment, an interstage matching circuit 8 is connected in series with a reactance element X1 and a bypass capacitor 1 connected in series.
0 and Γ opt * = S 11 on the output side of the first stage FET 3
Connect the load ZL1 to a, ZL the load connected to the output side of the subsequent FET 11, the angular frequency of the frequency used omega, the normalized impedance and Z 0, | ZL1 |
<1 When the inductor 7 is Ls1, the first stage F
The small signal S parameter of ET3 is Sij (i, j = 1, 2), and the impedance parameter of the subsequent FET 11 is Z'ij (i, j).
= 1, 2), a series-connected reactance element X1 set to satisfy the following equation (10) and an inductor L loaded on the source electrode 14 of the FET 11 at the subsequent stage.
s2 and a load ZL connected to the output side of the FET 11. ... Equation (10)
【0063】[0063]
【数22】 (Equation 22)
【0064】また、この実施の形態1では、ソース電極
14にインダクタ15(Ls2)を装荷したFET11
において、安定係数K>1、かつ|S'11S'22−S'12
S'21|<1となる場合のLs2を選び、後段のFET1
1の出力側の負荷の利得を最大とするインピーダンスに
設定したものである。In the first embodiment, the FET 11 having the source electrode 14 loaded with the inductor 15 (Ls2)
, The stability coefficient K> 1 and | S ′ 11 S ′ 22 −S ′ 12
S '21 | Select the Ls2 in the case of a <1, downstream of the FET1
1 is set to an impedance that maximizes the gain of the load on the output side.
【0065】さらに、この実施の形態1では、ソース電
極にインダクタを装荷したFETを2つ以上採用して多
段低雑音増幅器を構成し、段間整合回路を直列接続のリ
アクタンス素子とバイパスコンデンサのみで構成したも
のである。Further, in the first embodiment, a multistage low-noise amplifier is constituted by employing two or more FETs each having a source electrode loaded with an inductor, and an interstage matching circuit is constituted only by a reactance element and a bypass capacitor connected in series. It is composed.
【0066】この実施の形態1によれば、初段のFET
3の出力側はΓopt*=S11とするための負荷に整合した
雑音整合、利得整合あるいは出力が最大となるインピー
ダンスに整合させることができるので、動作が安定な低
雑音増幅器や、高利得あるいは高出力の低雑音増幅器が
構成できる。According to the first embodiment, the first-stage FET
The output side of No. 3 can be matched to a load-matched noise matching, a gain matching, or an impedance that maximizes the output so that Γ opt * = S 11. Alternatively, a high-output low-noise amplifier can be configured.
【0067】さらに、この実施の形態1によれば、低雑
音増幅器を構成する段間整合回路8を直列接続のリアク
タンス素子(インダクタ9)1つとバイパスコンデンサ
10の2素子みで構成しているので、段間整合回路8の
小型化、低損失化を図ることができる。Furthermore, according to the first embodiment, the inter-stage matching circuit 8 constituting the low noise amplifier is constituted by only one series-connected reactance element (inductor 9) and the bypass capacitor 10. The size and loss of the interstage matching circuit 8 can be reduced.
【0068】なお、ソース電極6にインダクタ7を装荷
した初段のFET3に対して、任意の負荷インピーダン
スZL1に関し、段間整合回路8を構成するインダクタ
9と後段のFET11に装荷したインダクタ15の値を
設定してもよい。For the first-stage FET 3 having the source electrode 6 loaded with the inductor 7, the value of the inductor 9 forming the interstage matching circuit 8 and the value of the inductor 15 loaded in the subsequent-stage FET 11 are determined with respect to an arbitrary load impedance ZL 1. May be set.
【0069】つまり、Γopt*=S11とするための負荷Z
L1以外の任意の負荷ZL1に対して、段間整合回路8
のリアクタンス素子X1の値、及びFET11のソース
電極14に装荷されたインダクタ15の値を設定したも
ので、上記式(2)の右辺を任意の値にすればよい。That is, the load Z for setting Γ opt * = S 11
For any load ZL1 other than L1, an interstage matching circuit 8
The value of the reactance element X1 and the value of the inductor 15 loaded on the source electrode 14 of the FET 11 are set, and the right side of the above equation (2) may be set to an arbitrary value.
【0070】すなわち、ソース電極6にインダクタ7
(Ls1)を装荷したFET3を初段とし、後段を同じ
くソース電極14にインダクタ15(Ls2)を装荷し
たFET11とし、段間整合回路8をインダクタ9(リ
アクタンス素子X1)とバイパスコンデンサ10とで構
成した低雑音増幅器において、初段のFET3の出力側
に対する任意の負荷ZL1に対して共約整合をさせるた
めに、段間整合回路8のリアクタンス素子X1の値と、
後段のFET11のソース電極14に装荷されたインダ
クタLs2の値と、FET11の出力側に接続する負荷
ZLを設定してもよい。That is, the inductor 7 is connected to the source electrode 6.
FET3 loaded with (Ls1) is the first stage, the subsequent stage is FET11 also loaded with the inductor 15 (Ls2) on the source electrode 14, and the interstage matching circuit 8 is composed of the inductor 9 (reactance element X1) and the bypass capacitor 10. In the low-noise amplifier, the value of the reactance element X1 of the inter-stage matching circuit 8 is set so as to perform commensurate matching with an arbitrary load ZL1 on the output side of the first-stage FET 3;
The value of the inductor Ls2 loaded on the source electrode 14 of the subsequent FET 11 and the load ZL connected to the output side of the FET 11 may be set.
【0071】実施の形態2.この発明の実施の形態2に
ついて図2を参照しながら説明する。図2は、この発明
の実施の形態2に係る2段の低雑音増幅器の構成を示す
等価回路図である。Embodiment 2 Embodiment 2 of the present invention will be described with reference to FIG. FIG. 2 is an equivalent circuit diagram showing a configuration of a two-stage low noise amplifier according to Embodiment 2 of the present invention.
【0072】図2において、信号源1〜ソース電極1
4、出力整合回路16、及び負荷17は図1と同様であ
るので説明を省略する。In FIG. 2, signal source 1 to source electrode 1
4, the output matching circuit 16 and the load 17 are the same as those in FIG.
【0073】同図に示すように、この実施の形態2で
は、後段のFET11のソース電極14にインダクタ1
5Aとキャパシタ(容量素子)18からなる並列回路を
装荷したものである。As shown in the figure, in the second embodiment, the inductor 1 is connected to the source electrode 14 of the subsequent FET 11.
This is a circuit in which a parallel circuit including 5A and a capacitor (capacitance element) 18 is loaded.
【0074】この実施の形態2は、FET11のソース
電極14に次の式(11)を満たす関係に設定されたイ
ンダクタLs2’とキャパシタCs2の並列回路を装荷し
たものである。この式(11)は、上記並列回路と、上
記図1のインダクタ15とが等しいとおいて求めたもの
である。上記式(10)中のjωLs2をjωLs2’に
置き換えてリアクタンス素子X1等を求めればよい。 ・・・式(11)In the second embodiment, a parallel circuit of an inductor Ls2 'and a capacitor Cs2 set to satisfy the following equation (11) is loaded on the source electrode 14 of the FET 11. Equation (11) is obtained by assuming that the parallel circuit is equal to the inductor 15 of FIG. The reactance element X1 and the like may be obtained by replacing jωLs2 in the above equation (10) with jωLs2 ′. ... Expression (11)
【0075】[0075]
【数23】 (Equation 23)
【0076】この実施の形態2によれば、後段のFET
11のソース電極14に装荷されたインダクタ15Aに
並列にキャパシタ18を装荷したので、インダクタのみ
装荷した場合より小さい値のインダクタで同じリアクタ
ンス値を実現できる。According to the second embodiment, the FET at the subsequent stage
Since the capacitor 18 is loaded in parallel with the inductor 15A loaded on the eleven source electrodes 14, the same reactance value can be realized with an inductor having a smaller value when only the inductor is loaded.
【0077】すなわち、この実施の形態2によれば、後
段のFET11のソース電極14に装荷されたインダク
タ15Aに並列にキャパシタ18を装荷したので、イン
ダクタのみ装荷した場合より小さい値のインダクタで同
じリアクタンス値を実現できるのでインダクタの小型化
ができる。That is, according to the second embodiment, since the capacitor 18 is loaded in parallel with the inductor 15A loaded on the source electrode 14 of the FET 11 at the subsequent stage, the same reactance can be obtained with an inductor having a smaller value when only the inductor is loaded. Since the value can be realized, the size of the inductor can be reduced.
【0078】実施の形態3.この発明の実施の形態3に
ついて図3を参照しながら説明する。図3は、この発明
の実施の形態3に係る2段の低雑音増幅器の構成を示す
等価回路図である。Embodiment 3 Third Embodiment A third embodiment of the present invention will be described with reference to FIG. FIG. 3 is an equivalent circuit diagram showing a configuration of a two-stage low noise amplifier according to Embodiment 3 of the present invention.
【0079】図3において、信号源1〜インダクタ7、
インダクタ9〜ソース電極14、出力整合回路16、及
び負荷17は図1と同様であるので説明を省略する。In FIG. 3, signal sources 1 to inductors 7,
Since the inductor 9 to the source electrode 14, the output matching circuit 16, and the load 17 are the same as those in FIG.
【0080】同図に示すように、この実施の形態3で
は、段間整合回路8Aを構成するインダクタ9に直列に
可変容量素子19を接続するとともに、後段のFET1
1のソース電極14にインダクタ15Aと可変容量素子
18Aとからなる並列回路を装荷したものである。As shown in the figure, in the third embodiment, a variable capacitance element 19 is connected in series to an inductor 9 constituting an interstage matching circuit 8A, and a FET 1
One source electrode 14 is loaded with a parallel circuit including an inductor 15A and a variable capacitance element 18A.
【0081】この実施の形態3は、段間整合回路8Aの
直列接続のリアクタンス素子X1(インダクタ9)に、
直列に可変容量素子19を接続し、さらにFET11の
ソース電極14に装荷したキャパシタを可変容量素子1
8Aで置き換えたものである。In the third embodiment, the series-connected reactance element X1 (inductor 9) of the interstage matching circuit 8A includes:
A variable capacitance element 19 is connected in series, and a capacitor loaded on the source electrode 14 of the FET 11 is connected to the variable capacitance element 1.
8A.
【0082】この実施の形態3によれば、初段のFET
3の出力側の整合状態を可変できる。According to the third embodiment, the first-stage FET
3 can change the matching state on the output side.
【0083】すなわち、この実施の形態3によれば、初
段のFET3の出力側の整合を可変できるので、FET
の製造時の特性バラツキによるインピーダンスの不整合
による低雑音増幅器の特性劣化を防ぐことができる。ま
た、FET3の出力側の整合を利得整合側に変化させる
こともできる。That is, according to the third embodiment, the matching on the output side of the first-stage FET 3 can be varied.
Of the low-noise amplifier due to impedance mismatch due to characteristic variations at the time of manufacturing. Further, the matching on the output side of the FET 3 can be changed to the gain matching side.
【0084】実施の形態4.この発明の実施の形態4に
ついて図4及び図5を参照しながら説明する。図4は、
この発明の実施の形態4に係る2段の低雑音増幅器の構
成を示す等価回路図である。また、図5は、この発明の
実施の形態4に係る低雑音増幅器の周波数特性を示す図
である。Embodiment 4 Fourth Embodiment A fourth embodiment of the present invention will be described with reference to FIGS. FIG.
FIG. 13 is an equivalent circuit diagram showing a configuration of a two-stage low noise amplifier according to Embodiment 4 of the present invention. FIG. 5 is a diagram showing frequency characteristics of the low-noise amplifier according to Embodiment 4 of the present invention.
【0085】図4において、信号源1〜インダクタ7、
バイパスコンデンサ10〜負荷17は図1と同様である
ので説明を省略する。In FIG. 4, signal sources 1 to inductors 7,
The bypass capacitor 10 to the load 17 are the same as those in FIG.
【0086】同図に示すように、この実施の形態4で
は、入力整合回路2を直列接続のキャパシタ20と並列
接続のインダクタ21とで構成し、また、段間整合回路
8Bを並列接続のインダクタ9Aと直列接続のバイパス
コンデンサ10とで構成し、さらに、出力整合回路16
を並列接続のインダクタ22と直列接続のキャパシタ2
3とで構成したものである。As shown in the figure, in the fourth embodiment, the input matching circuit 2 is composed of a capacitor 20 connected in series and an inductor 21 connected in parallel, and the interstage matching circuit 8B is connected to an inductor connected in parallel. 9A and a bypass capacitor 10 connected in series.
Is connected to the inductor 22 connected in parallel and the capacitor 2 connected in series.
3.
【0087】この実施の形態4に係る2段低雑音増幅器
は、2.5GHzを設計中心周波数として設計したもの
で、FETは1、2段ともにゲート幅300μmのGa
AsFETを採用しており、また、各FET3、11の
ソース電極6、14に装荷したインダクタ7、インダク
タ15はともに2nHである。The two-stage low-noise amplifier according to the fourth embodiment is designed with a design center frequency of 2.5 GHz.
An AsFET is used, and the inductors 7 and 15 loaded on the source electrodes 6 and 14 of the FETs 3 and 11 are both 2 nH.
【0088】また、各整合回路の回路定数は次のとおり
である。入力整合回路2では直列接続のキャパシタ20
は1.3pF、並列接続のインダクタ21は3.9nH
である。段間整合回路8Bでは並列接続のインダクタ9
Aは13nH、直列接続のバイパスコンデンサ10は1
0pFである。出力整合回路16では並列接続のインダ
クタ22は4.9nH、直列接続のキャパシタ23は1
pFである。The circuit constants of each matching circuit are as follows. In the input matching circuit 2, the capacitor 20 connected in series
Is 1.3 pF, and the inductor 21 connected in parallel is 3.9 nH
It is. In the interstage matching circuit 8B, the inductor 9 connected in parallel is connected.
A is 13 nH, and the bypass capacitor 10 connected in series is 1
0 pF. In the output matching circuit 16, the inductor 22 connected in parallel is 4.9 nH, and the capacitor 23 connected in series is 1
pF.
【0089】図5は、2段低雑音増幅器の周波数特性の
計算結果を示す。同図に示すように、設計中心周波数
2.5GHzにおいて、入力反射係数S11が−20dB
以上で最小雑音指数と雑音指数とがほぼ一致しているこ
とより、入力側においてΓopt*=S11に対する整合がと
れていることがわかる。FIG. 5 shows a calculation result of the frequency characteristic of the two-stage low noise amplifier. As shown in the figure, at a design center frequency of 2.5 GHz, the input reflection coefficient S 11 is −20 dB.
From the above, it can be seen that the minimum noise figure and the noise figure are almost the same, and that に 対するopt * = S 11 is matched on the input side.
【0090】この実施の形態4では、段間整合回路8B
を並列接続のリアクタンス素子X2(インダクタ9A)
とバイパスコンデンサ10のみで構成したものである。In the fourth embodiment, the interstage matching circuit 8B
Element X2 (inductor 9A) connected in parallel
And the bypass capacitor 10 alone.
【0091】すなわち、この実施の形態4によれば、低
雑音増幅器を構成する段間整合回路8Bを並列接続のリ
アクタンス素子X2(インダクタ9A)1つとバイパス
コンデンサ10の2素子みで構成できる。この場合の並
列接続のリアクタンス素子X2とFET11のソース電
極14に装荷されたインダクタLs2との関係は上記実
施の形態1の場合と同様に計算すると次の式(12)の
ようになる。・・・式(12)That is, according to the fourth embodiment, the interstage matching circuit 8B constituting the low-noise amplifier can be composed of only one reactance element X2 (inductor 9A) connected in parallel and the bypass capacitor 10. In this case, the relationship between the reactance element X2 connected in parallel and the inductor Ls2 loaded on the source electrode 14 of the FET 11 is calculated in the same manner as in the first embodiment, as shown in the following equation (12). ... Equation (12)
【0092】[0092]
【数24】 (Equation 24)
【0093】実施の形態5.この発明の実施の形態5に
ついて図6を参照しながら説明する。図6は、この発明
の実施の形態5に係る2段の低雑音増幅器の構成を示す
等価回路図である。Embodiment 5 Embodiment 5 of the present invention will be described with reference to FIG. FIG. 6 is an equivalent circuit diagram showing a configuration of a two-stage low noise amplifier according to Embodiment 5 of the present invention.
【0094】図6において、信号源1〜インダクタ7、
バイパスコンデンサ10〜ソース電極14、出力整合回
路16及び負荷17は図1と同様であるので説明を省略
する。In FIG. 6, a signal source 1 to an inductor 7,
The bypass capacitor 10 to the source electrode 14, the output matching circuit 16, and the load 17 are the same as those in FIG.
【0095】同図に示すように、この実施の形態5で
は、後段のFET11のソース電極14にインダクタ1
5Aとキャパシタ(容量素子)18からなる並列回路を
装荷したものである。As shown in the figure, in the fifth embodiment, the inductor 1 is connected to the source electrode 14 of the FET 11 at the subsequent stage.
This is a circuit in which a parallel circuit including 5A and a capacitor (capacitance element) 18 is loaded.
【0096】この実施の形態5は、FET11のソース
電極14に上記の式(11)を満たす関係に設定された
インダクタLs2’とキャパシタCs2の並列回路を装荷
したものである。In the fifth embodiment, a parallel circuit of an inductor Ls2 'and a capacitor Cs2 set to satisfy the above equation (11) is loaded on the source electrode 14 of the FET 11.
【0097】この実施の形態5によれば、後段のFET
11のソース電極14に装荷されたインダクタ15Aに
並列にキャパシタ18を装荷したので、インダクタのみ
装荷した場合より小さい値のインダクタで同じリアクタ
ンス値を実現できる。According to the fifth embodiment, the subsequent-stage FET
Since the capacitor 18 is loaded in parallel with the inductor 15A loaded on the eleven source electrodes 14, the same reactance value can be realized with an inductor having a smaller value when only the inductor is loaded.
【0098】すなわち、この実施の形態5によれば、後
段のFET11のソース電極14に装荷されたインダク
タ15Aに並列にキャパシタ18を装荷したので、イン
ダクタのみ装荷した場合より小さい値のインダクタで同
じリアクタンス値を実現できるのでインダクタの小型化
ができる。That is, according to the fifth embodiment, since the capacitor 18 is loaded in parallel with the inductor 15A loaded on the source electrode 14 of the subsequent FET 11, the same reactance can be obtained with an inductor having a smaller value when only the inductor is loaded. Since the value can be realized, the size of the inductor can be reduced.
【0099】実施の形態6.この発明の実施の形態6に
ついて図7を参照しながら説明する。図7は、この発明
の実施の形態6に係る2段の低雑音増幅器の構成を示す
等価回路図である。Embodiment 6 FIG. Embodiment 6 of the present invention will be described with reference to FIG. FIG. 7 is an equivalent circuit diagram showing a configuration of a two-stage low noise amplifier according to Embodiment 6 of the present invention.
【0100】図7において、信号源1〜インダクタ7、
バイパスコンデンサ10〜ソース電極14、出力整合回
路16及び負荷17は図1と同様であるので説明を省略
する。In FIG. 7, signal sources 1 to inductors 7,
The bypass capacitor 10 to the source electrode 14, the output matching circuit 16, and the load 17 are the same as those in FIG.
【0101】同図に示すように、この実施の形態6で
は、段間整合回路8Cを構成するインダクタ9Aに直列
に可変容量素子19Aを接続した回路をFET3のドレ
イン電極5に並列に接続するとともに、後段のFET1
1のソース電極14にインダクタ15Aと可変容量素子
18Aとからなる並列回路を装荷したものである。As shown in the figure, in the sixth embodiment, a circuit in which a variable capacitance element 19A is connected in series to an inductor 9A constituting an interstage matching circuit 8C is connected in parallel to the drain electrode 5 of the FET 3. , Subsequent stage FET1
One source electrode 14 is loaded with a parallel circuit including an inductor 15A and a variable capacitance element 18A.
【0102】この実施の形態6は、段間整合回路8Cの
並列接続のリアクタンス素子X2に直列に可変容量素子
19Aを接続し、さらにFET11のソース電極14に
装荷したキャパシタを可変容量素子18Aで置き換えた
ものである。In the sixth embodiment, the variable capacitance element 19A is connected in series to the parallel-connected reactance element X2 of the interstage matching circuit 8C, and the capacitor mounted on the source electrode 14 of the FET 11 is replaced with the variable capacitance element 18A. It is a thing.
【0103】この実施の形態6では、段間整合回路を構
成する並列接続のリアクタンス素子を可変容量素子30
を含んだリアクタンス素子とし、2段目のFET10の
ソース電極13に装荷したキャパシタを可変容量素子3
2にしたものである。In the sixth embodiment, the parallel-connected reactance elements constituting the interstage matching circuit are
And a capacitor loaded on the source electrode 13 of the second-stage FET 10 is connected to the variable capacitance element 3.
2
【0104】この実施の形態6によれば、初段のFET
3の出力側の整合状態を可変できる。According to the sixth embodiment, the first-stage FET
3 can change the matching state on the output side.
【0105】すなわち、この実施の形態6によれば、初
段のFET3の出力側の整合を可変できるので、FET
の製造時の特性バラツキによるインピーダンスの不整合
による低雑音増幅器の特性劣化を防ぐことができる。ま
た、FET3の出力側の整合を利得整合側に変化させる
こともできる。That is, according to the sixth embodiment, the matching on the output side of the first-stage FET 3 can be varied.
Of the low-noise amplifier due to impedance mismatch due to characteristic variations at the time of manufacturing. Further, the matching on the output side of the FET 3 can be changed to the gain matching side.
【0106】実施の形態7.この発明の実施の形態7に
ついて図8及び図9を参照しながら説明する。図8は、
この発明の実施の形態7に係る2段の低雑音増幅器の構
成を示す等価回路図である。また、図9は、この発明の
実施の形態7に係る低雑音増幅器の周波数特性を示す図
である。Embodiment 7 FIG. Embodiment 7 of the present invention will be described with reference to FIGS. FIG.
FIG. 17 is an equivalent circuit diagram showing a configuration of a two-stage low noise amplifier according to Embodiment 7 of the present invention. FIG. 9 is a diagram showing frequency characteristics of the low-noise amplifier according to Embodiment 7 of the present invention.
【0107】図8において、信号源1、FET3〜ソー
ス電極6、バイパスコンデンサ10〜ソース電極14、
及び負荷17は図1と同様であり、キャパシタ18は図
2と同様であるので説明を省略する。In FIG. 8, a signal source 1, an FET 3 to a source electrode 6, a bypass capacitor 10 to a source electrode 14,
The load 17 is the same as in FIG. 1, and the capacitor 18 is the same as in FIG.
【0108】同図に示すように、この実施の形態7で
は、入力整合回路2Aをショートスタブ24とマイクロ
ストリップ線路25とで構成し、また、段間整合回路8
Dをショートスタブ26とバイパスコンデンサ10とで
構成し、さらに、出力整合回路16Aをマイクロストリ
ップ線路27とショートスタブ28とで構成したもので
ある。また、初段のFET3のソース電極6にショート
スタブ7Aを接続し、後段のFET11のソース電極1
4にショートスタブ15Bとキャパシタ18とからなる
並列回路を接続したものである。As shown in the figure, in the seventh embodiment, the input matching circuit 2A is constituted by a short stub 24 and a microstrip line 25, and the interstage matching circuit 8
D is composed of a short stub 26 and a bypass capacitor 10, and the output matching circuit 16A is composed of a microstrip line 27 and a short stub 28. Further, a short stub 7A is connected to the source electrode 6 of the first-stage FET 3 and the source electrode 1 of the second-stage FET 11 is connected.
4, a parallel circuit comprising a short stub 15B and a capacitor 18 is connected.
【0109】この実施の形態7に係る2段低雑音増幅器
は、28.5GHzを設計中心周波数として設計したも
ので、基板厚100μmのGaAs基板に形成するもの
とした。そして、FETは1、2段ともにゲート幅12
0μmのHEMTとし、FET3のソース電極6に装荷
したショートスタブ7Aは0.15nH、FET11の
ソース電極14に装荷したショートスタブ15Bは0.
03nH、キャパシタ18は0.1pFとした。The two-stage low noise amplifier according to the seventh embodiment is designed with a design center frequency of 28.5 GHz, and is formed on a GaAs substrate having a substrate thickness of 100 μm. The FET has a gate width of 12 for both the first and second stages.
The short stub 7A loaded on the source electrode 6 of the FET 3 was 0.15 nH, and the short stub 15B loaded on the source electrode 14 of the FET 11 was 0.1 μm.
03 nH, and the capacitor 18 was 0.1 pF.
【0110】各整合回路に使用した分布定数線路はすべ
て特性インピーダンスが50Ωとなる線路幅70μmと
している。また、回路定数は次のとおりである。入力整
合回路2Aではショートスタブ24の線路長は500μ
m、マイクロストリップ線路25の線路長は270μm
である。段間整合回路8Dではショートスタブ26の線
路長は430μm、バイパスコンデンサ10の容量は1
0pFである。出力整合回路16Aではマイクロストリ
ップ線路27の線路長は150μm、ショートスタブ2
8の線路長は450μmである。The distributed constant lines used in each matching circuit are all set to a line width of 70 μm at which the characteristic impedance becomes 50Ω. The circuit constants are as follows. In the input matching circuit 2A, the line length of the short stub 24 is 500 μm.
m, the line length of the microstrip line 25 is 270 μm
It is. In the interstage matching circuit 8D, the line length of the short stub 26 is 430 μm, and the capacity of the bypass capacitor 10 is 1
0 pF. In the output matching circuit 16A, the line length of the microstrip line 27 is 150 μm, and the short stub 2
The line length of No. 8 is 450 μm.
【0111】図9は、この実施の形態7に係る2段低雑
音増幅器の周波数特性の計算結果を示す。設計中心周波
数28.5GHzにおいて、入力反射係数S11が−20
dB以上で最小雑音指数と雑音指数とがほぼ一致してい
ることより、入力側においてΓopt*=S11に対する整合
がとれていることがわかる。FIG. 9 shows calculation results of frequency characteristics of the two-stage low noise amplifier according to the seventh embodiment. At a design center frequency of 28.5 GHz, the input reflection coefficient S 11 is −20.
From the fact that the minimum noise figure and the noise figure almost match at dB or more, it can be seen that the input side is matched with Γ opt * = S 11 .
【0112】この実施の形態7では、FETに装荷した
インダクタ、及び段間整合回路を構成するリアクタンス
素子を分布定数線路としたもので、図1等に示す他の実
施の形態にも適用できる。In the seventh embodiment, the inductor loaded in the FET and the reactance element forming the interstage matching circuit are distributed constant lines, and can be applied to the other embodiments shown in FIG. 1 and the like.
【0113】つまり、この実施の形態7は、FET3、
11に装荷するインダクタLs1、Ls2、Ls2’及び
段間整合回路を構成するリアクタンス素子X1、X2を
分布定数線路で置き換えたものである。That is, in the seventh embodiment, the FET 3
11, the inductors Ls1, Ls2, Ls2 'and the reactance elements X1, X2 constituting the interstage matching circuit are replaced with distributed constant lines.
【0114】この実施の形態7によれば、各整合回路を
分布定数線路で構成するのでマイクロ波帯だけでなくミ
リ波帯でも低損失なインピーダンス整合回路として構成
できる。According to the seventh embodiment, since each matching circuit is constituted by a distributed constant line, it can be constituted as a low-loss impedance matching circuit not only in the microwave band but also in the millimeter wave band.
【0115】すなわち、この実施の形態7によれば、各
整合回路を分布定数線路で構成するのでマイクロ波帯だ
けでなくミリ波帯でも動作する低雑音増幅器が構成でき
る。That is, according to the seventh embodiment, since each matching circuit is constituted by a distributed constant line, a low noise amplifier which operates not only in the microwave band but also in the millimeter wave band can be constituted.
【0116】実施の形態8.この発明の実施の形態8に
ついて説明する。この実施の形態8は、図1等で示した
他の実施の形態のFETの代わりに、ゲート電極を2つ
もったGaAsFETのようなデュアルゲートのものを
用いたものである。Embodiment 8 FIG. An eighth embodiment of the present invention will be described. In the eighth embodiment, a dual-gate device such as a GaAs FET having two gate electrodes is used instead of the FETs of the other embodiments shown in FIG. 1 and the like.
【0117】この実施の形態8は、FET3、11の少
なくとも1つをデュアルゲートFETで置き換えたもの
である。In the eighth embodiment, at least one of the FETs 3 and 11 is replaced with a dual gate FET.
【0118】すなわち、この実施の形態8では、各段を
構成するFETの少なくとも1つをデュアルゲートFE
Tで構成したものである。That is, in the eighth embodiment, at least one of the FETs constituting each stage is connected to the dual gate FE.
T.
【0119】この実施の形態8によれば、シングルゲー
トFETに対して利得の高いデュアルゲートFETを使
用するので高利得な低雑音増幅器が構成できる。According to the eighth embodiment, a high-gain dual-gate FET is used for a single-gate FET, so that a high-gain low-noise amplifier can be configured.
【0120】実施の形態9.この発明の実施の形態9に
ついて説明する。この実施の形態9は、図1等で示した
他の実施の形態のFETの代わりに、カスコード接続の
ものを用いたものである。Embodiment 9 FIG. A ninth embodiment of the present invention will be described. In the ninth embodiment, a cascode-connected FET is used in place of the FET of the other embodiments shown in FIG.
【0121】この実施の形態9は、FET3、11の少
なくとも1つをカスコード接続したFETで置き換えた
ものである。In the ninth embodiment, at least one of the FETs 3 and 11 is replaced with a cascode-connected FET.
【0122】すなわち、この実施の形態9では、各段を
構成するFETの少なくとも1つをカスコード接続した
FETで構成したものである。That is, in the ninth embodiment, at least one of the FETs constituting each stage is constituted by a cascode-connected FET.
【0123】この実施の形態9によれば、シングルゲー
トFETに対して利得の高いカスコード接続したFET
を使用するので高利得な低雑音増幅器が構成できる。According to the ninth embodiment, a cascode-connected FET having a higher gain than a single-gate FET is used.
, A high-gain low-noise amplifier can be constructed.
【0124】実施の形態10.この発明の実施の形態1
0について図10を参照しながら説明する。図10は、
この発明の実施の形態10に係る2段の低雑音増幅器の
構成を示す等価回路図である。Embodiment 10 FIG. Embodiment 1 of the present invention
0 will be described with reference to FIG. FIG.
FIG. 21 is an equivalent circuit diagram showing a configuration of a two-stage low noise amplifier according to Embodiment 10 of the present invention.
【0125】図10において、信号源1〜負荷17は図
1と同様であるので説明を省略する。In FIG. 10, the signal source 1 to the load 17 are the same as those in FIG.
【0126】同図に示すように、この実施の形態10で
は、初段のFET3のドレイン電極5に、損失を含む素
子として抵抗29を並列に装荷したものである。同様
に、後段のFET11のドレイン電極13に、損失を含
む素子として抵抗30を並列に装荷したものである。As shown in the figure, in the tenth embodiment, a resistor 29 is loaded in parallel with the drain electrode 5 of the first stage FET 3 as an element including a loss. Similarly, a resistor 30 is loaded in parallel to the drain electrode 13 of the subsequent FET 11 as an element including a loss.
【0127】この実施の形態10は、ソース電極6にイ
ンダクタ7を装荷したFET3、あるいはインダクタ7
を装荷したFET3のドレイン電極5に損失を含む素子
(抵抗29)を付加したFET3において、ソース電極
6にインダクタ7を装荷したFET3、あるいはインダ
クタ7を装荷したFET3のドレイン電極5に損失を含
む素子(抵抗29)を付加した回路の小信号Sパラメー
タをS'ij(i,j=1,2)としたときに、次の式(13)
を満たす関係に設定されたインダクタ7(Ls1)を選
び、FET3の出力側の負荷の利得を最大とするインピ
ーダンスに設定したものである。・・・式(13)In the tenth embodiment, the FET 3 having the source electrode 6 loaded with the inductor 7 or the inductor 7
In the FET 3 in which the element (resistor 29) including a loss is added to the drain electrode 5 of the FET 3 in which the FET 7 is loaded, the FET 3 in which the source electrode 6 is loaded with the inductor 7 or the element in which the drain electrode 5 of the FET 3 loaded with the inductor 7 includes the loss When the small signal S parameter of the circuit to which the (resistor 29) is added is S'ij (i, j = 1, 2), the following equation (13) is used.
In this case, the inductor 7 (Ls1) set to satisfy the relation is selected, and the impedance is set to maximize the gain of the load on the output side of the FET 3. ... Expression (13)
【0128】[0128]
【数25】 (Equation 25)
【0129】また、この実施の形態10は、ソース電極
14にインダクタ15を装荷したFET11、あるいは
インダクタ15を装荷したFET11のドレイン電極1
3に損失を含む素子(抵抗30)を付加したFET11
において、ソース電極14にインダクタ15を装荷した
FET11、あるいはインダクタ15を装荷したFET
11のドレイン電極13に損失を含む素子(抵抗30)
を付加した回路の小信号SパラメータをS'ij(i,j=1,
2)としたときに、上記の式(13)を満たす関係に設
定されたインダクタ15(Ls2)を選び、FET11
の出力側の負荷の利得を最大とするインピーダンスに設
定したものである。In the tenth embodiment, the FET 11 in which the inductor 15 is loaded on the source electrode 14 or the drain electrode 1 of the FET 11 in which the inductor 15 is loaded
FET 11 in which an element (resistor 30) including loss is added to 3
, The FET 11 having the source electrode 14 loaded with the inductor 15 or the FET having the inductor 15 loaded therein
11 element including loss in drain electrode 13 (resistor 30)
Is added to the small signal S parameter of the circuit to which S′ij (i, j = 1,
2), the inductor 15 (Ls2) set to satisfy the above equation (13) is selected, and the FET 11
Is set to the impedance that maximizes the gain of the load on the output side.
【0130】この実施の形態10によれば、初段のFE
T3及び後段のFET11を安定化させて出力側を利得
整合させて構成するので、動作が安定でかつ高利得な2
段低雑音増幅器が構成できる。According to the tenth embodiment, the first stage FE
Since the output side is configured to be gain-matched by stabilizing the T3 and the subsequent-stage FET 11, the operation is stable and the gain is high.
A stage low noise amplifier can be configured.
【0131】すなわち、この実施の形態10によれば、
初段のFET3及び後段のFET11を安定化させて出
力側を利得整合させて構成するので、FET3、11と
して高利得であるけれども不安定動作領域であるものも
使用して高利得な低雑音増幅器が構成できる。That is, according to the tenth embodiment,
Since the first stage FET 3 and the second stage FET 11 are configured to stabilize the output side and stabilize the output side, a high gain low noise amplifier using FETs 3 and 11 which have a high gain but are in an unstable operation region is used. Can be configured.
【0132】[0132]
【発明の効果】この発明に係る低雑音増幅器は、以上説
明したとおり、ソース電極に第1のインダクタを装荷し
た初段のFETと、ソース電極に第2のインダクタを装
荷するとともに、ドレイン電極に第2の負荷を接続した
後段のFETと、リアクタンス素子とバイパスコンデン
サとで構成した段間整合回路とを備え、前記初段のFE
Tの出力側に対する任意の第1の負荷に対して共約整合
をさせるように、前記段間整合回路のリアクタンス素
子、前記後段のFETのソース電極に装荷された第2の
インダクタ、及び前記後段のFETのドレイン電極に接
続された第2の負荷を設定したので、動作を安定にで
き、高利得、高出力を得ることができ、段間整合回路の
小型化、低損失化を図ることができるという効果を奏す
る。As described above, the low-noise amplifier according to the present invention has a first-stage FET in which the first inductor is loaded on the source electrode, a second inductor on the source electrode, and a second inductor on the drain electrode. And an inter-stage matching circuit composed of a reactance element and a bypass capacitor.
A reactance element of the inter-stage matching circuit, a second inductor loaded on a source electrode of the subsequent FET, and the post-stage so as to perform commensurate matching with an arbitrary first load on the output side of T. Since the second load connected to the drain electrode of the FET is set, the operation can be stabilized, high gain and high output can be obtained, and downsizing and low loss of the interstage matching circuit can be achieved. It has the effect of being able to.
【0133】また、この発明に係る低雑音増幅器は、以
上説明したとおり、前記段間整合回路を構成する前記リ
アクタンス素子が、前記初段のFETのドレイン電極に
直列接続し、前記バイパスコンデンサが、前記リアクタ
ンス素子に直列接続しているので、動作を安定にでき、
高利得、高出力を得ることができ、段間整合回路の小型
化、低損失化を図ることができるという効果を奏する。As described above, in the low noise amplifier according to the present invention, the reactance element constituting the interstage matching circuit is connected in series to the drain electrode of the first stage FET, and the bypass capacitor is connected to the first stage FET. Since it is connected in series with the reactance element, the operation can be stabilized,
High gain and high output can be obtained, and the size and low loss of the interstage matching circuit can be reduced.
【0134】また、この発明に係る低雑音増幅器は、以
上説明したとおり、前記初段のFETの出力側にΓopt*
=S11とするための第1の負荷ZL1を接続し、前記後
段のFETの出力側に接続する第2の負荷をZL、使用
する周波数の角周波数をω、正規化インピーダンスをZ
0、|ZL1|<1となる場合の前記第1のインダクタ
をLs1とし、前記初段のFETの小信号Sパラメータ
をSij(i,j=1,2)、前記後段のFETのインピーダン
スパラメータをZ'ij(i,j=1,2)としたときに、Further, as described above, the low-noise amplifier according to the present invention provides the output of the first-stage FET with FET opt *
= Connecting a first load ZL1 to the S 11, the second load ZL to be connected to the output side of the subsequent FET, the angular frequency of the frequency used omega, the normalized impedance Z
0 , | ZL1 | <1, the first inductor is Ls1, the small signal S parameter of the first stage FET is Sij (i, j = 1,2), and the impedance parameter of the second stage FET is Z 'ij (i, j = 1,2),
【0135】[0135]
【数26】 (Equation 26)
【0136】を満たす関係に設定された前記段間整合回
路のリアクタンス素子X1、前記後段のFETのソース
電極に装荷された第2のインダクタLs2、及び前記後
段のFETのドレイン電極に接続された第2の負荷ZL
を備えたので、動作を安定にでき、高利得、高出力を得
ることができ、段間整合回路の小型化、低損失化を図る
ことができるという効果を奏する。The reactance element X1 of the interstage matching circuit set to satisfy the relation, the second inductor Ls2 loaded on the source electrode of the subsequent-stage FET, and the second inductor Ls2 connected to the drain electrode of the subsequent-stage FET. 2 load ZL
Therefore, there is an effect that the operation can be stabilized, a high gain and a high output can be obtained, and the size and loss of the interstage matching circuit can be reduced.
【0137】また、この発明に係る低雑音増幅器は、以
上説明したとおり、前記後段のFETのソース電極に、
前記第2のインダクタLs2の代わりに、Further, as described above, the low-noise amplifier according to the present invention has the following configuration:
Instead of the second inductor Ls2,
【0138】[0138]
【数27】 [Equation 27]
【0139】を満たす関係に設定された第3のインダク
タLs2’と容量素子Cs2とからなる並列回路を装荷し
たので、インダクタのみを装荷した場合より小さい値の
インダクタで同じリアクタンス値を実現でき、インダク
タの小型化を図ることができるという効果を奏する。Since the parallel circuit composed of the third inductor Ls2 'and the capacitance element Cs2 set to satisfy the relation satisfying the condition is loaded, the same reactance value can be realized with a smaller inductor value when only the inductor is loaded. It is possible to reduce the size of the device.
【0140】また、この発明に係る低雑音増幅器は、以
上説明したとおり、前記リアクタンス素子に直列に第1
の可変容量素子を接続するとともに、前記後段のFET
のソース電極に、前記第2のインダクタの代わりに、第
3のインダクタと第2の可変容量素子とからなる並列回
路を装荷したので、FETの製造時の特性バラツキによ
るインピーダンスの不整合による低雑音増幅器の特性劣
化を防ぐことができるという効果を奏する。Further, as described above, the low-noise amplifier according to the present invention has the first series connected to the reactance element.
And the latter-stage FET
The source electrode has a parallel circuit composed of a third inductor and a second variable capacitance element in place of the second inductor. Therefore, low noise due to impedance mismatch due to characteristic variations at the time of manufacturing the FET is obtained. There is an effect that the characteristic deterioration of the amplifier can be prevented.
【0141】また、この発明に係る低雑音増幅器は、以
上説明したとおり、前記段間整合回路を構成する前記リ
アクタンス素子が、前記初段のFETのドレイン電極に
並列接続し、前記バイパスコンデンサが、前記初段のF
ETのドレイン電極に直列接続しているので、動作を安
定にでき、高利得、高出力を得ることができ、段間整合
回路の小型化、低損失化を図ることができるという効果
を奏する。As described above, in the low noise amplifier according to the present invention, the reactance element constituting the interstage matching circuit is connected in parallel to the drain electrode of the first stage FET, and the bypass capacitor is connected to the first stage FET. First stage F
Since it is connected in series to the drain electrode of the ET, it is possible to stabilize the operation, obtain a high gain and a high output, and achieve the effects of reducing the size and the loss of the interstage matching circuit.
【0142】また、この発明に係る低雑音増幅器は、以
上説明したとおり、前記初段のFETの出力側にΓopt*
=S11とするための第1の負荷ZL1を接続し、前記後
段のFETの出力側に接続する第2の負荷をZL、使用
する周波数の角周波数をω、正規化インピーダンスをZ
0、|ZL1|<1となる場合の前記第1のインダクタ
をLs1とし、前記初段のFETの小信号Sパラメータ
をSij(i,j=1,2)、前記後段のFETのインピーダン
スパラメータをZ'ij(i,j=1,2)としたときに、Further, as described above, the low-noise amplifier according to the present invention provides the output of the first-stage FET with Γ opt *
= Connecting a first load ZL1 to the S 11, the second load ZL to be connected to the output side of the subsequent FET, the angular frequency of the frequency used omega, the normalized impedance Z
0 , | ZL1 | <1, the first inductor is Ls1, the small signal S parameter of the first stage FET is Sij (i, j = 1,2), and the impedance parameter of the second stage FET is Z 'ij (i, j = 1,2),
【0143】[0143]
【数28】 [Equation 28]
【0144】を満たす関係に設定された前記段間整合回
路のリアクタンス素子X2、前記後段のFETのソース
電極に装荷された第2のインダクタLs2、及び前記後
段のFETのドレイン電極に接続された第2の負荷ZL
を備えたので、動作を安定にでき、高利得、高出力を得
ることができ、段間整合回路の小型化、低損失化を図る
ことができるという効果を奏する。The reactance element X2 of the interstage matching circuit set to satisfy the relation, the second inductor Ls2 loaded on the source electrode of the subsequent stage FET, and the second inductor Ls2 connected to the drain electrode of the subsequent stage FET 2 load ZL
Therefore, there is an effect that the operation can be stabilized, a high gain and a high output can be obtained, and the size and loss of the interstage matching circuit can be reduced.
【0145】また、この発明に係る低雑音増幅器は、以
上説明したとおり、前記後段のFETのソース電極に、
前記第2のインダクタLs2の代わりに、Further, as described above, the low-noise amplifier according to the present invention has the following configuration:
Instead of the second inductor Ls2,
【0146】[0146]
【数29】 (Equation 29)
【0147】を満たす関係に設定された第3のインダク
タLs2’と容量素子Cs2とからなる並列回路を装荷し
たので、インダクタのみを装荷した場合より小さい値の
インダクタで同じリアクタンス値を実現でき、インダク
タの小型化を図ることができるという効果を奏する。Since the parallel circuit composed of the third inductor Ls2 'and the capacitance element Cs2 set to satisfy the relation satisfying the condition is loaded, the same reactance value can be realized with a smaller inductor value when only the inductor is loaded. It is possible to reduce the size of the device.
【0148】また、この発明に係る低雑音増幅器は、以
上説明したとおり、前記リアクタンス素子に直列に第1
の可変容量素子を接続するとともに、前記後段のFET
のソース電極に、前記第2のインダクタの代わりに、第
3のインダクタと第2の可変容量素子とからなる並列回
路を装荷したので、FETの製造時の特性バラツキによ
るインピーダンスの不整合による低雑音増幅器の特性劣
化を防ぐことができるという効果を奏する。Further, as described above, the low-noise amplifier according to the present invention comprises the first element connected in series with the reactance element.
And the latter-stage FET
The source electrode has a parallel circuit composed of a third inductor and a second variable capacitance element in place of the second inductor. Therefore, low noise due to impedance mismatch due to characteristic variations at the time of manufacturing the FET is obtained. There is an effect that the characteristic deterioration of the amplifier can be prevented.
【0149】また、この発明に係る低雑音増幅器は、以
上説明したとおり、前記初段のFETのソース電極に装
荷したインダクタ、前記後段のFETのソース電極に装
荷したインダクタ、及び前記段間整合回路を構成するリ
アクタンス素子を分布定数線路で置き換えたので、マイ
クロ波帯だけでなくミリ波帯でも動作することができる
という効果を奏する。As described above, the low-noise amplifier according to the present invention includes the inductor loaded on the source electrode of the first-stage FET, the inductor loaded on the source electrode of the second-stage FET, and the interstage matching circuit. Since the constituent reactance element is replaced with a distributed constant line, an effect is obtained that it can operate not only in the microwave band but also in the millimeter wave band.
【0150】また、この発明に係る低雑音増幅器は、以
上説明したとおり、前記初段のFET及び前記後段のF
ETの少なくとも1つをデュアルゲートFETで置き換
えたので、高利得を得ることができるという効果を奏す
る。Further, as described above, the low-noise amplifier according to the present invention comprises the first-stage FET and the second-stage F
Since at least one of the ETs is replaced with a dual gate FET, an effect that a high gain can be obtained is obtained.
【0151】また、この発明に係る低雑音増幅器は、以
上説明したとおり、前記初段のFET及び前記後段のF
ETの少なくとも1つをカスコード接続したFETで置
き換えたので、高利得を得ることができるという効果を
奏する。As described above, the low-noise amplifier according to the present invention comprises the first-stage FET and the second-stage F
Since at least one of the ETs is replaced by the cascode-connected FET, an effect that a high gain can be obtained is achieved.
【0152】また、この発明に係る低雑音増幅器は、以
上説明したとおり、ソース電極に第1のインダクタを装
荷した初段のFET、あるいは前記ソース電極に第1の
インダクタを装荷した初段のFETの少なくとも1つの
電極に損失を含む素子を付加した回路の小信号Sパラメ
ータをS'ij(i,j=1,2)としたときに、As described above, the low-noise amplifier according to the present invention has at least one of the first-stage FET having the source electrode loaded with the first inductor and the first-stage FET having the source electrode loaded with the first inductor. When a small signal S parameter of a circuit in which an element including a loss is added to one electrode is S′ij (i, j = 1, 2),
【0153】[0153]
【数30】 [Equation 30]
【0154】を満たす関係に設定された前記第1のイン
ダクタLs1を選び、前記初段のFETの出力側の負荷
の利得を最大とするインピーダンスに設定したので、高
利得を得ることができるという効果を奏する。Since the first inductor Ls1 set to satisfy the relation satisfying the condition is selected and set to the impedance that maximizes the gain of the load on the output side of the first-stage FET, an effect that a high gain can be obtained can be obtained. Play.
【0155】さらに、この発明に係る低雑音増幅器は、
以上説明したとおり、ソース電極に第2のインダクタを
装荷した後段のFET、あるいは前記ソース電極に第2
のインダクタを装荷した後段のFETの少なくとも1つ
の電極に損失を含む素子を付加した回路の小信号Sパラ
メータをS'ij(i,j=1,2)としたときに、Further, the low-noise amplifier according to the present invention has the following features.
As described above, the FET after the second inductor is loaded on the source electrode, or the second FET is loaded on the source electrode.
When a small signal S parameter of a circuit in which an element including a loss is added to at least one electrode of the FET at the subsequent stage after loading the inductor is S′ij (i, j = 1, 2),
【0156】[0156]
【数31】 (Equation 31)
【0157】を満たす関係に設定された前記第2のイン
ダクタLs2を選び、前記後段のFETの出力側の負荷
の利得を最大とするインピーダンスに設定したので、高
利得を得ることができるという効果を奏する。Since the second inductor Ls2 set so as to satisfy the relation is selected and set to the impedance that maximizes the gain of the load on the output side of the subsequent-stage FET, the effect that a high gain can be obtained can be obtained. Play.
【図1】 この発明の実施の形態1に係る低雑音増幅器
の等価回路を示す図である。FIG. 1 is a diagram showing an equivalent circuit of a low noise amplifier according to Embodiment 1 of the present invention.
【図2】 この発明の実施の形態2に係る低雑音増幅器
の等価回路を示す図である。FIG. 2 is a diagram showing an equivalent circuit of a low noise amplifier according to Embodiment 2 of the present invention.
【図3】 この発明の実施の形態3に係る低雑音増幅器
の等価回路を示す図である。FIG. 3 is a diagram showing an equivalent circuit of a low noise amplifier according to Embodiment 3 of the present invention.
【図4】 この発明の実施の形態4に係る低雑音増幅器
の等価回路を示す図である。FIG. 4 is a diagram showing an equivalent circuit of a low noise amplifier according to Embodiment 4 of the present invention.
【図5】 この発明の実施の形態4に係る低雑音増幅器
の周波数特性を示す図である。FIG. 5 is a diagram showing frequency characteristics of a low noise amplifier according to Embodiment 4 of the present invention.
【図6】 この発明の実施の形態5に係る低雑音増幅器
の等価回路を示す図である。FIG. 6 is a diagram showing an equivalent circuit of a low noise amplifier according to Embodiment 5 of the present invention.
【図7】 この発明の実施の形態6に係る低雑音増幅器
の等価回路を示す図である。FIG. 7 is a diagram showing an equivalent circuit of a low noise amplifier according to Embodiment 6 of the present invention.
【図8】 この発明の実施の形態7に係る低雑音増幅器
の等価回路を示す図である。FIG. 8 is a diagram showing an equivalent circuit of a low noise amplifier according to Embodiment 7 of the present invention.
【図9】 この発明の実施の形態7に係る低雑音増幅器
の周波数特性を示す図である。FIG. 9 is a diagram showing frequency characteristics of a low noise amplifier according to Embodiment 7 of the present invention.
【図10】 この発明の実施の形態10に係る低雑音増
幅器の等価回路を示す図である。FIG. 10 is a diagram showing an equivalent circuit of a low noise amplifier according to Embodiment 10 of the present invention.
【図11】 従来の3段低雑音増幅器の構成を示す回路
図である。FIG. 11 is a circuit diagram showing a configuration of a conventional three-stage low noise amplifier.
1 信号源、2、2A 入力整合回路、3 初段のFE
T、4 ゲート電極、5 ドレイン電極、6 ソース電
極、7 インダクタ、7A ショートスタブ、8、8
A、8B、8C、8D 段間整合回路、9、9A イン
ダクタ、10 バイパスコンデンサ、11 後段のFE
T、12 ゲート電極、13 ドレイン電極、14 ソ
ース電極、15、15A インダクタ、15B ショー
トスタブ、16、16A 出力整合回路、17 負荷、
18 キャパシタ、18A、19、19A 可変容量素
子、20 キャパシタ、21 インダクタ、22 イン
ダクタ、23 キャパシタ、24 ショートスタブ、2
5 マイクロストリップ線路、26 ショートスタブ、
27 マイクロストリップ線路、28 ショートスタ
ブ、29、30 抵抗。1 signal source, 2 and 2A input matching circuit, 3 first stage FE
T, 4 gate electrode, 5 drain electrode, 6 source electrode, 7 inductor, 7A short stub, 8, 8
A, 8B, 8C, 8D Interstage matching circuit, 9, 9A inductor, 10 bypass capacitor, 11 FE at the subsequent stage
T, 12 gate electrode, 13 drain electrode, 14 source electrode, 15, 15A inductor, 15B short stub, 16, 16A output matching circuit, 17 load,
18 capacitor, 18A, 19, 19A variable capacitance element, 20 capacitor, 21 inductor, 22 inductor, 23 capacitor, 24 short stub, 2
5 microstrip lines, 26 short stubs,
27 microstrip line, 28 short stub, 29, 30 resistance.
Claims (14)
た初段のFETと、ソース電極に第2のインダクタを装
荷するとともに、ドレイン電極に第2の負荷を接続した
後段のFETと、 リアクタンス素子とバイパスコンデンサとで構成した段
間整合回路とを備え、 前記初段のFETの出力側に対する任意の第1の負荷に
対して共約整合をさせるように、前記段間整合回路のリ
アクタンス素子、前記後段のFETのソース電極に装荷
された第2のインダクタ、及び前記後段のFETのドレ
イン電極に接続された第2の負荷を設定したことを特徴
とする低雑音増幅器。A first stage FET having a source electrode loaded with a first inductor, a second stage FET having a source electrode loaded with a second inductor and a drain electrode connected to a second load, and a reactance element. An inter-stage matching circuit comprising a bypass capacitor; and a reactance element of the inter-stage matching circuit, so as to perform commensurate matching with an arbitrary first load on the output side of the first stage FET. And a second load connected to the drain electrode of the subsequent-stage FET is set.
タンス素子は、前記初段のFETのドレイン電極に直列
接続し、前記バイパスコンデンサは、前記リアクタンス
素子に直列接続していることを特徴とする請求項1記載
の低雑音増幅器。2. The method according to claim 1, wherein the reactance element forming the interstage matching circuit is connected in series to a drain electrode of the first stage FET, and the bypass capacitor is connected in series to the reactance element. Item 2. The low noise amplifier according to Item 1.
11とするための第1の負荷ZL1を接続し、前記後段の
FETの出力側に接続する第2の負荷をZL、使用する
周波数の角周波数をω、正規化インピーダンスをZ0、
|ZL1|<1となる場合の前記第1のインダクタをL
s1とし、前記初段のFETの小信号SパラメータをSi
j(i,j=1,2)、前記後段のFETのインピーダンスパ
ラメータをZ'ij(i,j=1,2)としたときに、 【数1】 を満たす関係に設定された前記段間整合回路のリアクタ
ンス素子X1、前記後段のFETのソース電極に装荷さ
れた第2のインダクタLs2、及び前記後段のFETの
ドレイン電極に接続された第2の負荷ZLを備えたこと
を特徴とする請求項2記載の低雑音増幅器。3. The output side of the first stage FET has Γ opt * = S
11 , a second load connected to the output side of the latter-stage FET is ZL, an angular frequency of a frequency to be used is ω, a normalized impedance is Z 0 ,
When | ZL1 | <1, the first inductor is L
s1 and the small signal S parameter of the first stage FET is Si.
j (i, j = 1, 2), and the impedance parameter of the latter-stage FET is Z′ij (i, j = 1, 2). A reactance element X1 of the interstage matching circuit set to satisfy the following condition, a second inductor Ls2 loaded on a source electrode of the subsequent stage FET, and a second load connected to a drain electrode of the subsequent stage FET. 3. The low noise amplifier according to claim 2, further comprising ZL.
第2のインダクタLs2の代わりに、 【数2】 を満たす関係に設定された第3のインダクタLs2’と
容量素子Cs2とからなる並列回路を装荷したことを特
徴とする請求項3記載の低雑音増幅器。4. The source electrode of the subsequent-stage FET, instead of the second inductor Ls2, 4. The low-noise amplifier according to claim 3, wherein a parallel circuit including a third inductor Ls2 'and a capacitance element Cs2 set to satisfy the relation is loaded.
変容量素子を接続するとともに、前記後段のFETのソ
ース電極に、前記第2のインダクタの代わりに、第3の
インダクタと第2の可変容量素子とからなる並列回路を
装荷したことを特徴とする請求項3記載の低雑音増幅
器。5. A first variable capacitance element is connected in series to the reactance element, and a third inductor and a second variable capacitance are connected to the source electrode of the subsequent-stage FET instead of the second inductor. 4. The low noise amplifier according to claim 3, further comprising a parallel circuit including an element.
タンス素子は、前記初段のFETのドレイン電極に並列
接続し、前記バイパスコンデンサは、前記初段のFET
のドレイン電極に直列接続していることを特徴とする請
求項1記載の低雑音増幅器。6. The reactance element constituting the interstage matching circuit is connected in parallel to a drain electrode of the first stage FET, and the bypass capacitor is connected to the first stage FET.
2. The low noise amplifier according to claim 1, wherein said low noise amplifier is connected in series to said drain electrode.
11とするための第1の負荷ZL1を接続し、前記後段の
FETの出力側に接続する第2の負荷をZL、使用する
周波数の角周波数をω、正規化インピーダンスをZ0、
|ZL1|<1となる場合の前記第1のインダクタをL
s1とし、前記初段のFETの小信号SパラメータをSi
j(i,j=1,2)、前記後段のFETのインピーダンスパ
ラメータをZ'ij(i,j=1,2)としたときに、 【数3】 を満たす関係に設定された前記段間整合回路のリアクタ
ンス素子X2、前記後段のFETのソース電極に装荷さ
れた第2のインダクタLs2、及び前記後段のFETの
ドレイン電極に接続された第2の負荷ZLを備えたこと
を特徴とする請求項6記載の低雑音増幅器。7. An output side of the first stage FET, Γ opt * = S
11 , a second load connected to the output side of the latter-stage FET is ZL, an angular frequency of a frequency to be used is ω, a normalized impedance is Z 0 ,
When | ZL1 | <1, the first inductor is L
s1 and the small signal S parameter of the first stage FET is Si.
j (i, j = 1, 2), and the impedance parameter of the latter-stage FET is Z′ij (i, j = 1, 2). A reactance element X2 of the interstage matching circuit set to satisfy the following condition, a second inductor Ls2 loaded on the source electrode of the subsequent stage FET, and a second load connected to the drain electrode of the subsequent stage FET. 7. The low noise amplifier according to claim 6, further comprising ZL.
第2のインダクタLs2の代わりに、 【数4】 を満たす関係に設定された第3のインダクタLs2’と
容量素子Cs2とからなる並列回路を装荷したことを特
徴とする請求項7記載の低雑音増幅器。8. Instead of the second inductor Ls2, a source electrode of the latter-stage FET is given by: 8. The low-noise amplifier according to claim 7, further comprising a parallel circuit including a third inductor Ls2 'and a capacitance element Cs2 set to satisfy the following condition.
変容量素子を接続するとともに、前記後段のFETのソ
ース電極に、前記第2のインダクタの代わりに、第3の
インダクタと第2の可変容量素子とからなる並列回路を
装荷したことを特徴とする請求項7記載の低雑音増幅
器。9. A first variable capacitance element is connected in series to the reactance element, and a third inductor and a second variable capacitance are connected to the source electrode of the subsequent-stage FET instead of the second inductor. The low-noise amplifier according to claim 7, further comprising a parallel circuit including elements.
したインダクタ、前記後段のFETのソース電極に装荷
したインダクタ、及び前記段間整合回路を構成するリア
クタンス素子を分布定数線路で置き換えたことを特徴と
する請求項1から請求項9までのいずれかに記載の低雑
音増幅器。10. A distributed constant line, wherein an inductor loaded on a source electrode of the first stage FET, an inductor loaded on a source electrode of the second stage FET, and a reactance element constituting the interstage matching circuit are replaced by distributed constant lines. The low-noise amplifier according to any one of claims 1 to 9, wherein
Tの少なくとも1つをデュアルゲートFETで置き換え
たことを特徴とする請求項1から請求項9までのいずれ
かに記載の低雑音増幅器。11. The first-stage FET and the second-stage FE
10. The low noise amplifier according to claim 1, wherein at least one of T is replaced by a dual gate FET.
Tの少なくとも1つをカスコード接続したFETで置き
換えたことを特徴とする請求項1から請求項9までのい
ずれかに記載の低雑音増幅器。12. The first-stage FET and the second-stage FE
10. The low-noise amplifier according to claim 1, wherein at least one of T is replaced by a cascode-connected FET.
した初段のFET、あるいは前記ソース電極に第1のイ
ンダクタを装荷した初段のFETの少なくとも1つの電
極に損失を含む素子を付加した回路の小信号Sパラメー
タをS'ij(i,j=1,2)としたときに、 【数5】 を満たす関係に設定された前記第1のインダクタLs1
を選び、前記初段のFETの出力側の負荷の利得を最大
とするインピーダンスに設定したことを特徴とする請求
項1から請求項9までのいずれかに記載の低雑音増幅
器。13. A circuit in which a first-stage FET having a source electrode loaded with a first inductor, or a circuit in which an element containing a loss is added to at least one electrode of the first-stage FET having a first inductor loaded on the source electrode. When the signal S parameter is S′ij (i, j = 1,2), The first inductor Ls1 set to satisfy the relationship
10. The low-noise amplifier according to claim 1, wherein the impedance is set to maximize the gain of the load on the output side of the first-stage FET.
した後段のFET、あるいは前記ソース電極に第2のイ
ンダクタを装荷した後段のFETの少なくとも1つの電
極に損失を含む素子を付加した回路の小信号Sパラメー
タをS'ij(i,j=1,2)としたときに、 【数6】 を満たす関係に設定された前記第2のインダクタLs2
を選び、前記後段のFETの出力側の負荷の利得を最大
とするインピーダンスに設定したことを特徴とする請求
項1から請求項9までのいずれかに記載の低雑音増幅
器。14. A small-sized circuit in which an element including a loss is added to at least one electrode of a FET after the second inductor is loaded on the source electrode or at least one electrode of the FET after the second inductor is loaded on the source electrode. When the signal S parameter is S′ij (i, j = 1,2), The second inductor Ls2 set to satisfy the relation
10. The low-noise amplifier according to claim 1, wherein the impedance is set so as to maximize the gain of the load on the output side of the subsequent-stage FET.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20911497A JPH1155047A (en) | 1997-08-04 | 1997-08-04 | Low noise amplifier |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20911497A JPH1155047A (en) | 1997-08-04 | 1997-08-04 | Low noise amplifier |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1155047A true JPH1155047A (en) | 1999-02-26 |
Family
ID=16567527
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20911497A Pending JPH1155047A (en) | 1997-08-04 | 1997-08-04 | Low noise amplifier |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1155047A (en) |
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- 1997-08-04 JP JP20911497A patent/JPH1155047A/en active Pending
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