JPH1050770A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH1050770A
JPH1050770A JP8205133A JP20513396A JPH1050770A JP H1050770 A JPH1050770 A JP H1050770A JP 8205133 A JP8205133 A JP 8205133A JP 20513396 A JP20513396 A JP 20513396A JP H1050770 A JPH1050770 A JP H1050770A
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resin
wiring board
ball
chip
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Eiji Yamaguchi
栄次 山口
Takashi Miwa
孝志 三輪
Koji Tazaki
耕司 田崎
Hiroyuki Hozoji
裕之 宝蔵寺
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Hitachi Ltd
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Abstract

(57)【要約】 【課題】 半導体チップを配線基板にフリップチップ方
式でボンディングしたBGA構造のパッケージにおい
て、樹脂充填を容易にするとともに、配線基板の電極層
の劣化を防止することが可能な技術を提供する。 【解決手段】 半導体チップ2がフリップチップボンデ
ィングされる、電極層5が形成された配線基板4の表面
の周辺に沿って例えば樹脂のような絶縁材料からなるダ
ム部7を設ける。そして、半導体チップ2を配線基板4
の表面にフリップチップボンディングした後に、そのダ
ム部7の内側に半導体チップ2及び電極層5を封止する
ように樹脂8を充填する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、表面に複数のボール状電極が
接続された半導体チップが、複数の電極層が表面に形成
されている配線基板上にフリップチップボンディングさ
れる半導体装置に適用して有効な技術に関する。
【0002】
【従来の技術】半導体装置の代表として知られるLSI
は、多くの機能が要求されるにつれて集積度はより高ま
って、ますます多ピン化の傾向にある。このような多ピ
ン化に適したLSIとして、BGA(Ball Gri
d Array)構造のパッケージを有するものが知ら
れている。
【0003】例えば、日経BP社発行、「日経エレクト
ロニクス」、1994、2−14号、P59〜P73に
は、そのようなBGA構造に関する技術が詳細に記載さ
れている。
【0004】このBGA構造のパッケージのLSIは、
実装用電極としてリードの代わりにバンプと称される例
えば半田からなるボール状電極を用いるようにしたもの
であり、このボール状電極は複数個がパッケージの一部
を構成する配線基板の裏面に格子状に配置されている。
また、半導体チップは配線基板の表面にフェースアップ
ボンディングされて、その複数のパッド電極は、配線基
板の表面に形成されている複数の電極層にボンディング
ワイヤを介して接続されて、スルーホール配線を通じて
配線基板の裏面の対応したボール状電極に導通されてい
る。
【0005】このBGA構造のパッケージは、LSIに
おいてこれ以前から知られている代表的なパッケージで
あるQFP(Quad Flat Package)に
比較して、より高集積化された場合のピンピッチを小さ
くでき、同じピン数の場合にはパッケージの面積を小さ
くできるという利点がある。
【0006】このようなBGA構造のパッケージにおい
て、半導体チップを配線基板にボンディングする場合
に、ワイヤボンディングを不要にしたフリップチップ方
式を採用したタイプが普及している。このフリップチッ
プ方式においては、各パッド電極にボール状電極を接続
して、半導体チップは各ボール状電極を通じて配線基板
の表面にフェースダウンボンディングされる。このフリ
ップチップ方式によれば、半導体チップの全面を利用し
てパッド電極を配置できるので高集積化が容易となり、
また半導体チップの裏面が露出されているので、放熱性
に優れている。
【0007】このように半導体チップを配線基板にフリ
ップチップ方式でボンディングしたBGA構造のパッケ
ージでは、半導体チップの配線基板とのボンディング部
分を周囲雰囲気から保護するために、その部分に樹脂を
充填して封止することが行われている。この樹脂の充填
方法は、半導体チップがボンディングされた配線基板を
傾かせた状態で、液状の樹脂をボンディング部分に流し
込む方法がとられている。
【0008】
【発明が解決しようとする課題】前記のように半導体チ
ップの配線基板とのボンディング部分に樹脂を充填して
封止する場合、半導体チップのボンディング部分には多
くのボール状電極が配置されているので、液状の樹脂の
濡れ広がりが不均一になるため、樹脂充填が困難になる
という問題がある。
【0009】すなわち、半導体チップのボンディング部
分となる表面には、細かいピッチで多くのボール状電極
が配置されているため、各ボール状電極の隙間を通じて
樹脂を均一に流し込むのは困難となる。
【0010】また、半導体チップのボンディング部分以
外である配線基板の表面には樹脂が充填されないため、
電極層が外部雰囲気に露出されたままになっている。こ
のため、洗浄処理工程などにおいて汚染され易くなって
おり、これらが原因で腐食が生じて劣化するという問題
がある。
【0011】例え配線基板の表面全面に樹脂を濡れ広が
らせようとしても、配線基板の表面がフラットになって
いるので、樹脂は不均一な広がりになり、樹脂ダレなど
が生ずる。
【0012】本発明の目的は、半導体チップを配線基板
にフリップチップ方式でボンディングしたBGA構造の
パッケージにおいて、樹脂充填を容易にするとともに、
配線基板の電極層の劣化を防止することが可能な技術を
提供することにある。
【0013】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
【0014】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。
【0015】(1)本発明の半導体装置は、表面に複数
のボール状電極が接続された半導体チップが、前記ボー
ル状電極に対応した複数の電極層が表面に形成されてい
る配線基板上にフリップチップボンディングされる半導
体装置であって、前記電極層が形成されている配線基板
の表面の周辺に沿ってダム部が設けられ、このダム部の
内側に前記半導体チップ及び電極層を封止するように樹
脂が充填されている。
【0016】(2)本発明の半導体装置の製造方法は、
表面に複数のボール状電極が接続された半導体チップを
用意する工程と、表面に前記ボール状電極に対応した複
数の電極層が表面に形成されるとともに、この表面の周
辺に沿ってダム部が設けられた配線基板を用意する工程
と、前記半導体チップを各ボール状電極が対応する前記
電極層に接続されるように前記配線基板の表面にフリッ
プチップボンディングする工程と、前記ダム部の内側に
前記半導体チップ及び電極層が封止されるように樹脂を
充填する工程とを含んでいる。
【0017】上述した(1)の手段によれば、本発明の
半導体装置は、半導体チップがフリップチップボンディ
ングされる、電極層が形成された配線基板の表面の周辺
に沿ってダム部が設けられ、このダム部の内側に前記半
導体チップ及び電極層を封止するように樹脂が充填され
るので、半導体チップを配線基板にフリップチップ方式
でボンディングしたBGA構造のパッケージにおいて、
樹脂充填を容易にするとともに、配線基板の電極層の劣
化を防止することが可能となる。
【0018】上述した(2)の手段によれば、本発明の
半導体装置の製造方法は、まず、表面に複数のボール状
電極が接続された半導体チップ、及び表面に前記ボール
状電極に対応した複数の電極層が表面に形成されるとと
もに、この表面の周辺に沿ってダム部が設けられた配線
基板を用意する。次に、半導体チップを各ボール状電極
が対応する前記電極層に接続されるように、前記配線基
板の表面にフリップチップボンディングした後、ダム部
の内側に前記半導体チップ及び電極層が封止されるよう
に樹脂を充填する。これによって、半導体チップを配線
基板にフリップチップ方式でボンディングしたBGA構
造のパッケージにおいて、樹脂充填を容易にするととも
に、配線基板の電極層の劣化を防止することが可能とな
る。
【0019】以下、本発明について、図面を参照して実
施例とともに詳細に説明する。
【0020】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【0021】
【発明の実施の形態】
(実施形態1)図1は本発明の実施形態1による半導体
装置を示す平面図で、図2は図1のA−A断面図であ
る。
【0022】本発明の実施形態1による半導体装置1に
おいて、2はLSIチップからなる半導体チップで、こ
の半導体チップ2の表面には全面にわたって例えばAl
などからなる複数のパッド電極が形成されて、各パッド
電極には例えば半田(Pb−Sn合金)からなるボール
状電極3が接続されている。
【0023】4は配線基板で、各種樹脂あるいはセラミ
ックなどの絶縁材料から構成され、この表面にはボール
状電極3に対応した複数の電極層5が形成されている。
また、この配線基板4の裏面には各電極層5とスルーホ
ール配線(図示せず)を通じて導通されている例えば半
田からなる実装用ボール状電極6が配置されている。こ
の実装用ボール状電極6はボール状電極3に比較して、
低い融点を有する成分比の半田が用いられている。
【0024】半導体チップ2は各ボール状電極3が対応
した各電極層5に接続されることにより、配線基板4の
表面にフリップチップボンディングされている。
【0025】配線基板4の表面の周辺に沿ってダム部7
が設けられている。このダム部7は例えばエポキシ樹脂
などの絶縁材料により構成され、高さ寸法はボール状電
極3の厚みを加えた半導体チップ2の厚さ寸法と、ほぼ
等しく設定されている。半導体チップ3の厚さ寸法は約
400〜600μm、ボール状電極3の厚さ寸法は約8
0〜150μmに設定されている。ボール状電極3の厚
さ寸法は、半導体チップ2のボンディング前後で異なっ
ており、ボンディング後は溶融による変形で多少小さく
なっている。なお、説明を簡単にするために、図2にお
いて、ボール状電極3及び実装用ボール状電極6は、実
際には楕円状に変形しているにもかかわらず、円形状を
維持している例で示している。
【0026】配線基板4のダム部7の内側には樹脂8が
充填されて、半導体チップ2及び電極層5を封止してい
る。この樹脂8としては、例えばエポキシ樹脂、シリコ
ーン樹脂、ポリイミド樹脂、フェノール樹脂などが用い
られる。この樹脂8によって、半導体チップ2の配線基
板4とのボンディング部分が周囲雰囲気から保護されて
いる。ただし、半導体チップ2の裏面は露出されてい
て、放熱性の向上が図られている。なお、図1において
は、実際には電極層5は樹脂8で覆われて見えないが、
発明を理解し易くするために見えるものとして示してい
る。
【0027】次に、図3乃至図7を参照して、本実施形
態1による半導体装置の製造方法を工程順に説明する。
【0028】まず、図3に示すように、表面の全面にわ
たって例えばAlなどからなる複数のパッド電極が形成
され、各パッド電極に例えば半田(Pb−Sn合金)か
らなるボール状電極3が接続された半導体チップ2を用
意する。同様にして、表面にボール状電極3に対応した
複数の電極層5が形成されるとともに、この表面の周辺
に沿ってダム部7が設けられた、各種樹脂あるいはセラ
ミックなどの絶縁材料から構成された配線基板4を用意
する。そして、半導体チップ2をフリップチップボンデ
ィングするために、矢印で示すように配線基板4上に位
置決めする。
【0029】この場合、配線基板4に設けるダム部7
は、図4に示すように、例えばエポキシ樹脂などの絶縁
材料を用いて予め枠状に成形したものを用いて、接着剤
により配線基板4の所定位置に固着するようにする。こ
のダム部7の高さ寸法は、ボール状電極3の厚みを加え
た半導体チップ2の厚さ寸法とほぼ等しく設定される。
【0030】次に、図5に示すように、半導体チップ2
を位置決めした配線基板4を、リフロー炉を通過させる
ことにより、所定の温度で熱処理を行う。熱処理温度は
ボール状電極3を構成している半田の成分によって決定
される。これにより、ボール状電極3である半田を溶融
させて、半導体チップ2を配線基板4上にフリップチッ
プボンディングする。実際には、ボール状電極3は楕円
状に変形している。
【0031】続いて、図6に示すように、配線基板4の
ダム部7の内側に例えばエポキシ樹脂、シリコーン樹
脂、ポリイミド樹脂、フェノール樹脂などから構成され
た樹脂8を充填して、半導体チップ2及び電極層5を封
止する。樹脂8の充填は、まず液状の樹脂8をダム部7
の内側に流し込み、次に例えば120℃〜150℃で熱
処理を施すことにより樹脂8を硬化させる。
【0032】このように配線基板4の表面の周辺に沿っ
てダム部7を設けて、ダム部7の内側に液状の樹脂8を
流し込むことにより、樹脂8は確実にダム部7の内側の
領域にのみ充填されるので、半導体チップ2のボンディ
ング部分となる表面に細かいピッチで多くのボール状電
極が配置されていても、各ボール状電極の隙間を通じて
樹脂が均一に流し込まれるようになるため、樹脂充填が
容易になる。また、配線基板4の表面の電極層5も完全
に樹脂8で覆われるので、汚染、腐食などを回避できる
ため、劣化しなくなる。
【0033】次に、図7に示すように、表面の各電極層
5と導通する裏面の所定位置に実装用ボール状電極6を
位置決めした配線基板4を、リフロー炉を通過させるこ
とにより、所定の温度で熱処理を行う。熱処理温度はボ
ール状電極3を構成している半田の成分によって決定さ
れる。ただし、半導体チップ2のボール状電極3を溶融
させた熱処理温度よりは低い温度に設定して行う。各ボ
ール状電極3、6は予めこの条件に適合するような成分
比の半田が用いられている。これにより、実装用ボール
状電極6である半田を溶融させて、実装用ボール状電極
6を配線基板4の裏面に配置する。実際には、実装用ボ
ール状電極6は楕円状に変形している。
【0034】このような各工程を経ることにより、図1
及び図2に示したような半導体装置1が製造される。
【0035】以上のような実施形態1による半導体装置
1によれば次のような効果が得られる。
【0036】半導体チップ2がフリップチップボンディ
ングされる、電極層5が形成された配線基板4の表面の
周辺に沿ってダム部7が設けられ、このダム部7の内側
に前記半導体チップ2及び電極層5を封止するように樹
脂8が充填されるので、半導体チップを配線基板にフリ
ップチップ方式でボンディングしたBGA構造のパッケ
ージにおいて、樹脂充填を容易にするとともに、配線基
板の電極層の劣化を防止することが可能となる。
【0037】(実施形態2)図8は本発明の実施形態2
による半導体装置を示す平面図で、図9は図8のA−A
断面図である。
【0038】本発明の実施形態2による半導体装置1
は、実施形態1による半導体装置1に比較して、半導体
チップ2の裏面に放熱板9を取り付けた構造に特徴を有
している。この放熱板9は、Al系金属あるいはCu系
金属のように熱伝導性に優れた金属材料から構成され、
厚さ約1.0〜3.0mm程度で、半導体チップ2を十
分に覆う面積のものが用いられる。
【0039】このように、特に半導体チップ2の裏面に
放熱板9を取り付ける場合、樹脂8の硬化を利用するこ
とにより、容易に取り付けることができる。
【0040】次に、図10乃至図12を参照して、本実
施形態2による半導体装置の製造方法の主要な工程を順
に説明する。
【0041】まず、図10に示すように、表面の全面に
わたって例えばAlなどからなる複数のパッド電極が形
成され、各パッド電極に例えば半田からなるボール状電
極3が接続された半導体チップ2、及び表面にボール状
電極3に対応した複数の電極層5が形成されるととも
に、この表面の周辺に沿ってダム部7が設けられた、各
種樹脂あるいはセラミックなどの絶縁材料から構成され
た配線基板4を用意する。そして、半導体チップ2を位
置決めした配線基板4をリフロー炉を通過させることに
より、半導体チップ2を配線基板4上にフリップチップ
ボンディングする。
【0042】この場合、配線基板4に設けるダム部7の
高さ寸法は、実施形態1におけるダム部7よりも、大き
く設けるようにする。すなわち、ダム部7の高さ寸法
は、ボール状電極3の厚みを加えた半導体チップ2の厚
さ寸法よりも大きく設定されている。
【0043】次に、図11に示すように、配線基板4の
ダム部7の内側に例えばエポキシ樹脂、シリコーン樹
脂、ポリイミド樹脂、フェノール樹脂などから構成され
た液状の樹脂8を流し込む。流し込む樹脂8の量は、実
施形態1の場合に比べて多く用いるようにする。これに
より、一部の樹脂8が半導体チップ2の周囲の上方に盛
り上がるようにする。そして、流し込んだ樹脂8の硬化
処理は未だ施さないで、樹脂8を液状状態に維持してお
く。
【0044】続いて、図12に示すように、半導体チッ
プ2の裏面に、必要に応じてシリコーン樹脂のような熱
伝導性に優れた接着剤を介して、例えばAl系金属ある
いはCu系金属のように熱伝導性に優れた金属材料から
構成された、厚さ約1.0〜3.0mm程度で、半導体
チップ2を十分に覆う面積の放熱板9を取り付ける。
【0045】次に、例えば120℃〜150℃で熱処理
を施すことにより樹脂8を硬化させる。この硬化のとき
放熱板9も同時に固定されるので、放熱板9は半導体チ
ップ2の裏面に容易に取り付けられることになる。続い
て、実施形態1と同様にして、配線基板4の裏面に実装
用ボール状電極6を配置することによって、図8及び図
9に示したような半導体装置1が製造される。
【0046】以上のような実施形態2による半導体装置
1によれば、電極層5が形成された配線基板4の表面の
周辺に沿ってダム部7が設けられ、このダム部7の内側
に前記半導体チップ2及び電極層5を封止するように樹
脂8が充填されるので、実施形態1と同様な効果が得ら
れる他に、樹脂8の硬化を利用することにより、半導体
チップ2の裏面に放熱板9を容易に取り付けることがで
きるという効果が得られる。
【0047】以上、本発明者によってなされた発明を、
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。
【0048】例えば、前記実施形態ではダム部を樹脂の
ような絶縁材料で構成する例で説明したが、これに限ら
ずAl、半田などで代表される金属材料を用いることも
可能である。
【0049】また、ダム部は予め枠状に成形したものを
用いる例で説明したが、これに限らず、配線基板の表面
の所定位置に直接に樹脂などを枠状に塗布するようにす
ることも可能である。
【0050】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるLSI
に適用した場合について説明したが、それに限定される
ものではない。本発明は、少なくとも周囲雰囲気から保
護するために主要部を樹脂封止することを条件とする電
子部品には適用できる。
【0051】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。
【0052】半導体チップがフリップチップボンディン
グされる、電極層が形成された配線基板の表面の周辺に
沿ってダム部が設けられ、このダム部の内側に前記半導
体チップ及び電極層を封止するように樹脂が充填される
ので、半導体チップを配線基板にフリップチップ方式で
ボンディングしたBGA構造のパッケージにおいて、樹
脂充填を容易にするとともに、配線基板の電極層の劣化
を防止することが可能となる。
【図面の簡単な説明】
【図1】本発明の実施形態1による半導体装置を示す平
面図である。
【図2】図1のA−A断面図である。
【図3】本発明の実施形態1による半導体装置の製造方
法の一工程を示す断面図である。
【図4】本発明の実施形態1による半導体装置の製造方
法に用いられるダム部の一例を示す斜視図である。
【図5】本発明の実施形態1による半導体装置の製造方
法の他の工程を示す断面図である。
【図6】本発明の実施形態1による半導体装置の製造方
法のその他の工程を示す断面図である。
【図7】本発明の実施形態1による半導体装置の製造方
法のその他の工程を示す断面図である。
【図8】本発明の実施形態2による半導体装置を示す平
面図である。
【図9】図8のA−A断面図である。
【図10】本発明の実施形態2による半導体装置の製造
方法の一工程を示す断面図である。
【図11】本発明の実施形態2による半導体装置の製造
方法の他の工程を示す断面図である。
【図12】本発明の実施形態2による半導体装置の製造
方法のその他の工程を示す断面図である。
【符号の説明】
1…半導体装置(LSI)、2…半導体チップ、3…ボ
ール状電極、4…配線基板、5…電極層、6…実装用ボ
ール状電極、7…ダム部、8…樹脂、9…放熱板。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宝蔵寺 裕之 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 表面に複数のボール状電極が接続された
    半導体チップが、前記ボール状電極に対応した複数の電
    極層が表面に形成されている配線基板上にフリップチッ
    プボンディングされる半導体装置であって、前記電極層
    が形成されている配線基板の表面の周辺に沿ってダム部
    が設けられ、このダム部の内側に前記半導体チップ及び
    電極層を封止するように樹脂が充填されたことを特徴と
    する半導体装置。
  2. 【請求項2】 前記ダム部の高さ寸法は、前記ボール状
    電極の厚みを加えた半導体チップの厚さ寸法よりも大き
    く設定されたことを特徴とする請求項1に記載の半導体
    装置。
  3. 【請求項3】 前記半導体チップの裏面に放熱板を取り
    付け、少なくともこの放熱板の側面部まで樹脂が充填さ
    れたことを特徴とする請求項2に記載の半導体装置。
  4. 【請求項4】 前記ダム部は樹脂からなることを特徴と
    する請求項1乃至3のいずれか1項に記載の半導体装
    置。
  5. 【請求項5】 表面に複数のボール状電極が接続された
    半導体チップを用意する工程と、表面に前記ボール状電
    極に対応した複数の電極層が表面に形成されるととも
    に、この表面の周辺に沿ってダム部が設けられた配線基
    板を用意する工程と、前記半導体チップを各ボール状電
    極が対応する前記電極層に接続されるように前記配線基
    板の表面にフリップチップボンディングする工程と、前
    記ダム部の内側に前記半導体チップ及び電極層が封止さ
    れるように樹脂を充填する工程とを含むことを特徴とす
    る半導体装置の製造方法。
  6. 【請求項6】 前記ダム部の高さ寸法を前記ボール状電
    極の厚みを加えた半導体チップの厚さ寸法よりも大きく
    設定し、前記樹脂を充填した後に、前記半導体チップの
    裏面に樹脂の硬化を利用して放熱板を取り付ける工程を
    加えることを特徴とする請求項5に記載の半導体装置の
    製造方法。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002026250A (ja) * 2000-07-12 2002-01-25 Denso Corp 積層回路モジュールの製造方法
US6723627B1 (en) 1999-10-08 2004-04-20 Nec Corporation Method for manufacturing semiconductor devices
JP2005303021A (ja) * 2004-04-13 2005-10-27 Sony Corp 配線基板、半導体装置およびこれらの製造方法
KR100564542B1 (ko) * 1999-02-01 2006-03-28 삼성전자주식회사 씨.에스.피 패키지 및 그 제조방법
US7115444B2 (en) 2003-02-21 2006-10-03 Fujitsu Limited Semiconductor device with improved heat dissipation, and a method of making semiconductor device
KR100691443B1 (ko) 2005-11-16 2007-03-09 삼성전기주식회사 플립칩 패키지 및 그 제조방법
JP2007184400A (ja) * 2006-01-06 2007-07-19 Opnext Japan Inc 光伝送モジュールおよび半導体装置
CN100345267C (zh) * 2003-11-20 2007-10-24 台湾积体电路制造股份有限公司 集成电路晶片封装及其封装方法
US7304389B2 (en) 2003-01-30 2007-12-04 Fujitsu Limited Semiconductor device and supporting plate

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100564542B1 (ko) * 1999-02-01 2006-03-28 삼성전자주식회사 씨.에스.피 패키지 및 그 제조방법
US6723627B1 (en) 1999-10-08 2004-04-20 Nec Corporation Method for manufacturing semiconductor devices
JP2002026250A (ja) * 2000-07-12 2002-01-25 Denso Corp 積層回路モジュールの製造方法
US7304389B2 (en) 2003-01-30 2007-12-04 Fujitsu Limited Semiconductor device and supporting plate
US7115444B2 (en) 2003-02-21 2006-10-03 Fujitsu Limited Semiconductor device with improved heat dissipation, and a method of making semiconductor device
US7199467B2 (en) 2003-02-21 2007-04-03 Fujitsu Limited Semiconductor device with improved heat dissipation, and a method of making semiconductor device
US7381592B2 (en) 2003-02-21 2008-06-03 Fujitsu Limited Method of making a semiconductor device with improved heat dissipation
CN100345267C (zh) * 2003-11-20 2007-10-24 台湾积体电路制造股份有限公司 集成电路晶片封装及其封装方法
JP2005303021A (ja) * 2004-04-13 2005-10-27 Sony Corp 配線基板、半導体装置およびこれらの製造方法
JP4525148B2 (ja) * 2004-04-13 2010-08-18 ソニー株式会社 半導体装置およびその製造方法
KR100691443B1 (ko) 2005-11-16 2007-03-09 삼성전기주식회사 플립칩 패키지 및 그 제조방법
JP2007184400A (ja) * 2006-01-06 2007-07-19 Opnext Japan Inc 光伝送モジュールおよび半導体装置

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