JPH10308325A - Production of thin-film capacitor - Google Patents
Production of thin-film capacitorInfo
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- JPH10308325A JPH10308325A JP12805097A JP12805097A JPH10308325A JP H10308325 A JPH10308325 A JP H10308325A JP 12805097 A JP12805097 A JP 12805097A JP 12805097 A JP12805097 A JP 12805097A JP H10308325 A JPH10308325 A JP H10308325A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は薄膜キャパシタの製
造方法に関し、特にたとえば、MMIC(モノリシック
マイクロ波集積回路:Monolithic Microwave Integrate
d Circuit )に内蔵される薄膜キャパシタの製造方法に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a thin film capacitor, and more particularly to, for example, an MMIC (Monolithic Microwave Integrate).
d circuit).
【0002】[0002]
【従来の技術】従来、MMICに代表される高集積回路
に用いられる薄膜キャパシタは、たとえば、SiH4 等
のガスソースを用いたプラズマCVD法により形成され
ていた。この場合の誘電体薄膜材料としては、Si
O2 ,SiNX 等の材料が用いられていた。しかし、こ
れらの誘電体薄膜材料は、比誘電率が10以下と小さい
ため、所定の容量を得ようとすると、キャパシタ面積を
大きくしなければならず、チップサイズの小型化を図る
ことができなかった。そこで、この問題を解決するた
め、たとえば特開昭56−144523号公報には、A
l2 O3 ,TiO2 等の薄膜および電極をそれぞれスパ
ッタリング法で作製する積層セラミックコンデンサの製
造方法が提案されている。2. Description of the Related Art Conventionally, thin film capacitors used in highly integrated circuits represented by MMIC have been formed by a plasma CVD method using a gas source such as SiH 4 . In this case, the dielectric thin film material is Si
Materials such as O 2 and SiN X have been used. However, since these dielectric thin film materials have a small relative dielectric constant of 10 or less, in order to obtain a predetermined capacitance, the capacitor area must be increased, and the chip size cannot be reduced. Was. In order to solve this problem, for example, Japanese Patent Application Laid-Open No. Sho 56-144523 discloses A
There has been proposed a method of manufacturing a multilayer ceramic capacitor in which a thin film such as l 2 O 3 and TiO 2 and an electrode are respectively formed by a sputtering method.
【0003】[0003]
【発明が解決しようとする課題】しかしながら、このよ
うな従来の方法では、薄膜に用いられるAl2 O3 ,S
iO2 ,TiO2 等の材料の比誘電率が低いため、コン
デンサの容量を上げようとすると膜厚を非常に薄くする
必要があり、その結果、絶縁耐圧等が低下してしまい、
電子部品としての信頼性が低下するという不都合があっ
た。また、MMICは、一般的に誘電体薄膜の下にFE
T,ダイオード,エピ抵抗部,電極部,配線部などを有
するので、立体構造の上に成膜する必要がある。ところ
が、スパッタリング法は、CVD法と比べて段差被覆性
が悪いため、スパッタリング法によってMMICを製造
する場合には、誘電体薄膜の膜厚を厚くせざるを得な
い。その結果、コンデンサの容量を上げることができな
くなるという不都合があった。さらに、MMICにおい
ては、基板温度をあまり上げることが出来ないので、薄
膜キャパシタの製造時の基板温度は、350℃以下であ
ることが望まれる。これは、GaAsを用いたMMIC
の場合、500℃以上では、Asが蒸発してしまうおそ
れがあるからであり、また、Siを用いたMMICにお
いては、Siと電極との反応が生じるためであり、さら
に、MMICの一般的構造では、誘電体薄膜の下にオー
ミック電極層が存在するが、基板温度を上げるとそのオ
ーミック性が失われてしまうおそれがあるからである。However, in such a conventional method, Al 2 O 3 , S
Since the relative dielectric constant of materials such as TiO 2 and TiO 2 is low, it is necessary to make the film very thin in order to increase the capacitance of the capacitor.
There has been an inconvenience that the reliability as an electronic component is reduced. In addition, MMICs generally have an FE under a dielectric thin film.
Since it has a T, a diode, an epi-resistance part, an electrode part, a wiring part, etc., it is necessary to form a film on a three-dimensional structure. However, the sputtering method has a lower step coverage than the CVD method. Therefore, when manufacturing the MMIC by the sputtering method, the thickness of the dielectric thin film must be increased. As a result, there is a disadvantage that the capacity of the capacitor cannot be increased. Further, in the MMIC, since the substrate temperature cannot be raised too much, it is desired that the substrate temperature at the time of manufacturing the thin film capacitor be 350 ° C. or lower. This is an MMIC using GaAs.
At 500 ° C. or higher, As is likely to evaporate, and in the MMIC using Si, the reaction between Si and the electrode occurs. In this case, the ohmic electrode layer exists under the dielectric thin film, but if the substrate temperature is raised, the ohmic property may be lost.
【0004】それゆえに、本発明の主たる目的は、小型
で容量が大きく、かつ、信頼性が高く、しかも、MMI
C等の製造プロセスに整合しやすい、薄膜キャパシタの
製造方法を提供することである。SUMMARY OF THE INVENTION Accordingly, it is a primary object of the present invention to provide a small, large-capacity, high-reliability, and MMI
An object of the present invention is to provide a method of manufacturing a thin film capacitor that is easily compatible with a manufacturing process such as C.
【0005】[0005]
【課題を解決するための手段】本発明にかかる薄膜キャ
パシタの製造方法は、基板と、基板上に形成された下部
電極と、下部電極上に形成された誘電体薄膜と、誘電体
薄膜上に形成された上部電極とを含む薄膜キャパシタの
製造方法であって、誘電体薄膜は、少なくともSr,T
i,Oを含み、かつプラズマCVD法により350℃以
下で形成される、薄膜キャパシタの製造方法である。本
発明にかかる薄膜キャパシタの製造方法によれば、Sr
TiO系の誘電体薄膜を有する薄膜キャパシタが得られ
る。薄膜キャパシタの誘電体薄膜をSrTiO系とする
ことにより、容量が飛躍的に向上する。また、本発明に
かかる製造方法では、プラズマCVD法を用いているの
で段差被膜性が良い。そのため、MMIC等の高集積回
路において、電子部品としての信頼性が低下しない範囲
で膜厚を薄くすることができ、薄膜キャパシタの大容量
化を図ることができる。さらに、本発明にかかる製造方
法によれば、プラズマCVD法によるので、基板温度を
350℃以下にしたまま成膜することができるため、M
MIC等の製造条件に適合しやすい。A method of manufacturing a thin film capacitor according to the present invention comprises a substrate, a lower electrode formed on the substrate, a dielectric thin film formed on the lower electrode, and a dielectric thin film formed on the dielectric thin film. A method of manufacturing a thin film capacitor including the formed upper electrode, wherein the dielectric thin film has at least Sr, T
This is a method of manufacturing a thin film capacitor containing i and O and formed at 350 ° C. or lower by a plasma CVD method. According to the method of manufacturing a thin film capacitor according to the present invention, Sr
A thin film capacitor having a TiO-based dielectric thin film is obtained. When the dielectric thin film of the thin film capacitor is made of SrTiO, the capacitance is dramatically improved. In addition, in the manufacturing method according to the present invention, since the plasma CVD method is used, the step coating property is good. Therefore, in a highly integrated circuit such as an MMIC, the film thickness can be reduced as long as the reliability as an electronic component is not reduced, and the capacity of the thin film capacitor can be increased. Further, according to the manufacturing method of the present invention, since the plasma CVD method is used, the film can be formed while the substrate temperature is kept at 350 ° C. or lower.
It is easy to adapt to manufacturing conditions such as MIC.
【0006】また、本発明にかかる薄膜キャパシタの製
造方法において、誘電体薄膜は、SrTiO3 系ペロブ
スカイト型化合物からなることが、誘電率の高さ等の点
から好ましい。なお、本発明においてSrTiO3 系ペ
ロブスカイト型化合物とは、SrTiO3 以外に、Sr
の一部をBa等のアルカリ土類金属で置換したものを含
む。In the method of manufacturing a thin film capacitor according to the present invention, it is preferable that the dielectric thin film is made of a SrTiO 3 -based perovskite compound from the viewpoint of a high dielectric constant. In the present invention, the SrTiO 3 -based perovskite compound includes SrTiO 3 and SrTiO 3.
Is substituted by an alkaline earth metal such as Ba.
【0007】さらに、本発明にかかる薄膜キャパシタの
製造方法において、誘電体薄膜は、並行平板方式のプラ
ズマCVD法で形成され、その際の高周波出力が2W/
cm2 以上8W/cm2 以下であることが好ましい。誘
電体薄膜を形成する際の高周波出力を2W/cm2 以上
8W/cm2 以下にコントロールすることにより、成膜
速度を下げることなく、比誘電率および絶縁耐性が高
く、ショート率の小さい薄膜キャパシタを得ることがで
きる。Further, in the method of manufacturing a thin film capacitor according to the present invention, the dielectric thin film is formed by a parallel plate type plasma CVD method, and the high frequency output at that time is 2 W /
It is preferably at least 8 cm 2 and no more than 8 W / cm 2 . By controlling the high-frequency output below 2W / cm 2 or more 8W / cm 2 in forming a dielectric thin film, without lowering the deposition rate, dielectric constant and high dielectric strength, short ratio small thin film capacitor Can be obtained.
【0008】この発明の上述の目的,その他の目的,特
徴および利点は、図面を参照して行う以下の発明の実施
の形態の詳細な説明から一層明らかとなろう。The above and other objects, features and advantages of the present invention will become more apparent from the following detailed description of the embodiments of the present invention with reference to the drawings.
【0009】[0009]
【発明の実施の形態】図1は、本発明にかかる製造方法
により製造された薄膜キャパシタの一例を示す平面図
(但しPt層からなる電極のみを示す)であり、図2は
その線II−IIにおける断面図である。また、図3
は、図1および図2に示す薄膜キャパシタの製造工程を
示す図解図である。なお、図1および図2に示す薄膜キ
ャパシタは、本発明にかかる製造方法の評価用のもので
ある。この評価用の薄膜キャパシタ10を製造するため
には、まず、基板材料として、直径2インチの(10
0)Si単結晶からなるSi基板12が準備される。次
に、そのSi単結晶基板12上の全面に厚さ100nm
のSiO2 層14が熱酸化により形成される。SiO2
層14は、Si基板12の表面へPt等が拡散するのを
防止するためのものである。さらに、そのSiO2 層1
4上には、図2および図3(A)に示すパターンでTi
層16がスパッタ法により形成される。Ti層16は、
後述する第1のPt層18のSiO2 層14に対する接
合強度を強くするためのものである。そして、Ti層1
6の上には、図2および図3(B)に示すパターンで第
1のPt層18がスパッタ法により形成される。第1の
Pt層18は、この薄膜キャパシタ10の一方の電極と
なるものである。FIG. 1 is a plan view showing an example of a thin film capacitor manufactured by the manufacturing method according to the present invention (however, only an electrode made of a Pt layer is shown), and FIG. It is sectional drawing in II. FIG.
FIG. 3 is an illustrative view showing a manufacturing step of the thin-film capacitor shown in FIGS. 1 and 2; The thin film capacitors shown in FIGS. 1 and 2 are for evaluation of the manufacturing method according to the present invention. In order to manufacture the thin film capacitor 10 for evaluation, first, a substrate material (2 inches in diameter (10
0) A Si substrate 12 made of a Si single crystal is prepared. Next, a 100 nm-thickness
SiO 2 layer 14 is formed by thermal oxidation of. SiO 2
The layer 14 is for preventing Pt or the like from diffusing into the surface of the Si substrate 12. Further, the SiO 2 layer 1
4 and the pattern shown in FIG. 2 and FIG.
The layer 16 is formed by a sputtering method. The Ti layer 16
This is for increasing the bonding strength of the first Pt layer 18 to be described later to the SiO 2 layer 14. And the Ti layer 1
6 and a first Pt layer 18 is formed by a sputtering method in a pattern shown in FIGS. The first Pt layer 18 is to be one electrode of the thin film capacitor 10.
【0010】第1のPt層18の上には、図2および図
3(C)に示すパターンで、たとえばSr−Ti−O系
の誘電体薄膜20が形成される。誘電体薄膜20は、た
とえば図4に示すプラズマCVD装置を用いて形成され
る。図4に示すプラズマCVD装置100は、真空の成
膜チャンバ134内に原料ガスを供給し、電極150間
に高周波電圧を印加することによりプラズマを発生さ
せ、Si基板12上に所望の誘電体薄膜20を形成する
ものであり、いわゆる並行平板方式のプラズマCVD装
置である。On the first Pt layer 18, for example, an Sr—Ti—O-based dielectric thin film 20 is formed in a pattern shown in FIGS. 2 and 3C. The dielectric thin film 20 is formed using, for example, a plasma CVD apparatus shown in FIG. The plasma CVD apparatus 100 shown in FIG. 4 supplies a source gas into a vacuum deposition chamber 134 and generates a plasma by applying a high-frequency voltage between the electrodes 150, and a desired dielectric thin film is formed on the Si substrate 12. This is a so-called parallel plate type plasma CVD apparatus.
【0011】ここで、図4に示すプラズマCVD装置に
ついて説明する。図4に示すプラズマCVD装置100
は、第1の原料ガス経路102を含む。第1の原料ガス
経路102は、後述する第1の原料ガスを流通させるた
めの経路である。第1の経路102の上流には、キャリ
アーガスの流量を制御するためのマスフローコントロー
ラ(以下、MFCと略す)104を介して、図示しない
キャリアーガス送出装置が接続される。MFC104の
下流には、不純物等を除去するためのフィルタ106が
接続され、フィルタ106の下流には、圧力計108が
接続される。圧力計108の下流には、バルブ110を
介して、第1の原料タンク112が接続される。第1の
原料タンク112には、原料を加熱して気化させるため
の加熱装置としてのヒータが設けられている。このヒー
タと第1の原料タンク112とは、第1の気化器を形成
する。この第1の原料タンク112内には、たとえばS
r原料としてのSr(DPM)2 (phen)2 が保持
される。なお、ここでDPMとは、ジピバロイルメタン
C11H19O2 (2,2,6,6−テトラメチル−3,5
−ヘプタンジオン)の略であり、phenとは、フェナ
ントロリンの略である。第1の原料タンク112の下流
には、第1の原料ガスの流量を調整するための可変バル
ブ114が接続される。Here, the plasma CVD apparatus shown in FIG. 4 will be described. Plasma CVD apparatus 100 shown in FIG.
Includes a first source gas path 102. The first source gas path 102 is a path for passing a first source gas described later. A carrier gas delivery device (not shown) is connected upstream of the first path 102 via a mass flow controller (hereinafter abbreviated as MFC) 104 for controlling the flow rate of the carrier gas. A filter 106 for removing impurities and the like is connected downstream of the MFC 104, and a pressure gauge 108 is connected downstream of the filter 106. A first raw material tank 112 is connected downstream of the pressure gauge 108 via a valve 110. The first raw material tank 112 is provided with a heater as a heating device for heating and vaporizing the raw material. The heater and the first raw material tank 112 form a first vaporizer. In the first raw material tank 112, for example, S
Sr (DPM) 2 (phen) 2 as the r raw material is retained. Here, DPM is dipivaloylmethane C 11 H 19 O 2 (2,2,6,6-tetramethyl-3,5
-Heptanedione), and phen is an abbreviation for phenanthroline. A variable valve 114 for adjusting the flow rate of the first raw material gas is connected downstream of the first raw material tank 112.
【0012】また、図4に示すプラズマCVD装置10
0は、第2の原料ガス経路118を含む。この例におけ
る第2の原料ガス経路118は、後述する第2の原料ガ
スを流通させるための経路である。第2の経路118の
上流には、キャリアーガスの流量を制御するためのMF
C120を介して、第1の経路102と共通のキャリア
ーガス送出装置が接続される。第1の経路102および
第2の経路118に流通される原料用のキャリアーガス
としては、たとえばArなどの不活性ガスが用いられ
る。MFC120の下流には、不純物等を除去するため
のフィルタ122が接続される。フィルタ122の下流
には、圧力計124が接続される。圧力計124の下流
には、バルブ126を介して、第2の原料タンク128
が接続される。この第2の原料タンク128にも、原料
を加熱して気化させるための加熱装置としてのヒータが
設けられている。このヒータと第2の原料タンク128
とは、第2の気化器を形成する。第2の原料タンク12
8内には、たとえばTi原料としてのTi(i・O−P
r)4 が保持される。なお、ここで、i・O−Prと
は、イソプロポキシドの略である。第2の原料タンク1
28の下流には、第2の原料ガスの流量を調整するため
の可変バルブ130が接続される。A plasma CVD apparatus 10 shown in FIG.
0 includes the second source gas path 118. The second source gas path 118 in this example is a path for flowing a second source gas described later. An MF for controlling the flow rate of the carrier gas is provided upstream of the second path 118.
The carrier gas delivery device common to the first path 102 is connected via C120. As the carrier gas for the raw material flowing through the first path 102 and the second path 118, for example, an inert gas such as Ar is used. A filter 122 for removing impurities and the like is connected downstream of the MFC 120. A pressure gauge 124 is connected downstream of the filter 122. Downstream of the pressure gauge 124, a second raw material tank 128 is connected via a valve 126.
Is connected. The second raw material tank 128 is also provided with a heater as a heating device for heating and vaporizing the raw material. This heater and the second raw material tank 128
Form a second vaporizer. Second raw material tank 12
8 contains, for example, Ti (i.OP) as a Ti raw material.
r) 4 is retained. Here, i.O-Pr is an abbreviation for isopropoxide. Second raw material tank 1
Downstream of 28, a variable valve 130 for adjusting the flow rate of the second source gas is connected.
【0013】第1の経路102の可変バルブ114およ
び第2の経路118の可変バルブ130の下流には、原
料ガス用導管116が接続される。原料ガス用導管11
6内において、第1の原料ガスと第2の原料ガスとは混
合される。原料ガス用導管116は、バルブ132を介
して混合ガス用導管144に接続され、混合ガス用導管
144の下流側端部は、成膜チャンバ134内に導入さ
れる。なお、原料ガスの流れる第1の原料ガス経路10
2、第2の原料ガス経路118および原料ガス用導管1
16は、原料ガスを気化状態に保つため、それぞれ少な
くとも、図4において破線で囲まれた部分が従来と同様
に加熱されている。A source gas conduit 116 is connected downstream of the variable valve 114 in the first path 102 and the variable valve 130 in the second path 118. Source gas conduit 11
In 6, the first source gas and the second source gas are mixed. The source gas conduit 116 is connected to the mixed gas conduit 144 via the valve 132, and the downstream end of the mixed gas conduit 144 is introduced into the film forming chamber 134. The first source gas path 10 through which the source gas flows is used.
2. Second source gas path 118 and source gas conduit 1
In order to keep the raw material gas in a vaporized state, at least a portion surrounded by a broken line in FIG.
【0014】さらに、図4に示すプラズマCVD装置1
00は、酸化ガス経路136を含む。この酸化ガス経路
136は、上述した原料ガスを酸化させるための酸化ガ
スを流通させるための経路である。酸化ガス経路136
の上流には、酸化ガスの流量を制御するためのMFC1
38を介して、図示しない酸化ガス送出装置が接続され
る。酸化ガスとしては、たとえばO2 ガスが用いられる
が、これに限るものではなく、たとえばオゾンガスや亜
酸化窒素ガスなどを用いてもよい。MFC138の下流
には、不純物等を除去するためのフィルタ140が接続
される。フィルタ140の下流側端部は、バルブ142
を介して、混合ガス用導管144に接続される。したが
って、混合ガス用導管144内部において第1の原料ガ
スと第2の原料ガスと酸化ガスとが混合され、その混合
されたガスが成膜チャンバ134内に供給される。Further, a plasma CVD apparatus 1 shown in FIG.
00 includes an oxidizing gas path 136. The oxidizing gas path 136 is a path for flowing an oxidizing gas for oxidizing the above-described source gas. Oxidizing gas path 136
Upstream of the MFC1 for controlling the flow rate of the oxidizing gas
An oxidizing gas delivery device (not shown) is connected via 38. As the oxidizing gas, for example, O 2 gas is used, but it is not limited to this, and for example, ozone gas, nitrous oxide gas, or the like may be used. A filter 140 for removing impurities and the like is connected downstream of the MFC 138. The downstream end of the filter 140
Is connected to the mixed gas conduit 144. Therefore, the first source gas, the second source gas, and the oxidizing gas are mixed inside the mixed gas conduit 144, and the mixed gas is supplied into the film formation chamber 134.
【0015】また、このプラズマCVD装置100は、
高周波電源146を含む。高周波電源146は、マッチ
ングボックス148を介して成膜チャンバ134内に対
向して配置される電極150に接続される。そして、一
方の電極150上に、あらかじめ第1のPt層18まで
が形成されたSi単結晶基板12が載置される。Further, the plasma CVD apparatus 100 includes:
Includes a high frequency power supply 146. The high-frequency power supply 146 is connected to an electrode 150 that is disposed facing the inside of the film forming chamber 134 via a matching box 148. Then, on one electrode 150, Si single crystal substrate 12 on which up to first Pt layer 18 is formed in advance is placed.
【0016】成膜チャンバ134の外側には、各経路お
よび導管102,116,118,136および成膜チ
ャンバ134内を吸引して減圧するための第1のロータ
リポンプ152,第2のロータリポンプ154およびタ
ーボ分子ポンプ156が配置される。第1のロータリポ
ンプ152は、バルブ158を介して原料ガス用導管1
16に接続され、また、バルブ160を介して成膜チャ
ンバ134に接続される。第1のロータリポンプ152
は、成膜中に使用されるものである。成膜中において
は、成膜チャンバ134は、バルブ158を閉じ、バル
ブ132および160を開いた状態で第1のロータリポ
ンプ152によって吸引される。第2のロータリポンプ
154およびターボ分子ポンプ156は、バルブ162
を介して成膜チャンバ134およびバルブ160に接続
される。第2のロータリポンプ154およびターボ分子
ポンプ156は、成膜前に成膜チャンバ134内を高度
の真空状態にするために使用されるものである。なお、
このプラズマCVD装置100において、上述の各経
路、導管、各ポンプと各バルブ間の接続は、パイプない
しチューブで行われるのは当然のことである。Outside the film forming chamber 134, a first rotary pump 152 and a second rotary pump 154 for sucking and depressurizing the passages and conduits 102, 116, 118, 136 and the inside of the film forming chamber 134 are provided. And a turbo molecular pump 156. The first rotary pump 152 is connected to the source gas conduit 1 via a valve 158.
16 and via a valve 160 to a deposition chamber 134. First rotary pump 152
Is used during film formation. During the film formation, the film formation chamber 134 is sucked by the first rotary pump 152 with the valve 158 closed and the valves 132 and 160 opened. The second rotary pump 154 and the turbo molecular pump 156
Are connected to the film forming chamber 134 and the valve 160 via the. The second rotary pump 154 and the turbo molecular pump 156 are used to make the inside of the film forming chamber 134 to a high vacuum state before the film formation. In addition,
In the plasma CVD apparatus 100, it is natural that the connections between the respective paths, the conduits, the respective pumps and the respective valves are made by pipes or tubes.
【0017】上述のプラズマCVD装置100によって
形成された誘電体薄膜20の結晶性は、薄膜X線ディフ
ラクトメータを使用して評価した。さらに、誘電体薄膜
20上に、図2および図3(D)に示すパターンで第2
のPt層22がスパッタ法により形成される。第2のP
t層22は、薄膜キャパシタ10の他方の電極となるも
のである。こうして、評価用の薄膜キャパシタ10は完
成する。この薄膜キャパシタ10においては、図1、図
2および図3(D)に示した積層部分24において静電
容量が形成される。The crystallinity of the dielectric thin film 20 formed by the above-described plasma CVD apparatus 100 was evaluated using a thin film X-ray diffractometer. Further, a second pattern is formed on the dielectric thin film 20 in the pattern shown in FIGS. 2 and 3D.
Pt layer 22 is formed by a sputtering method. 2nd P
The t layer 22 is to be the other electrode of the thin film capacitor 10. Thus, the thin film capacitor 10 for evaluation is completed. In this thin film capacitor 10, a capacitance is formed in the laminated portion 24 shown in FIGS. 1, 2 and 3 (D).
【0018】次に、表1ないし表3を参照しながら、上
述の構造の薄膜キャパシタ10における誘電体薄膜20
の成膜条件について説明する。Next, referring to Tables 1 to 3, the dielectric thin film 20 in the thin film capacitor 10 having the above-described structure will be described.
Will be described.
【0019】[0019]
【表1】 [Table 1]
【0020】[0020]
【表2】 [Table 2]
【0021】誘電体薄膜20の成膜条件による特性の変
化を調べるため、表1および表2に示す条件で実施例
1、実施例2、実施例3、比較例1および比較例2をそ
れぞれ作製した。これらの各実施例および各比較例の薄
膜キャパシタ10は、それぞれ上述した構造を有し、表
1に示した条件で誘電体薄膜20を形成した点において
は共通し、いずれも成膜時の基板温度が350℃である
が、誘電体薄膜20形成時のプラズマCVD装置100
の高周波出力を表2に示すように変えた点において異な
る。なお、表2において、RF POWERとは、高周
波出力を示す。また、各実施例および各比較例において
は、それぞれ予備実験によって誘電体薄膜20の成膜速
度を測定した上で、得られる膜厚が約200nmとなる
ように成膜時間を設定した。表3にそれらの成膜速度お
よび成膜時間を示す。In order to examine the change in the characteristics of the dielectric thin film 20 due to the film forming conditions, Examples 1, 2, 3 and Comparative Examples 1 and 2 were prepared under the conditions shown in Tables 1 and 2, respectively. did. The thin film capacitors 10 of each of the examples and comparative examples have the above-described structures, and are common in that the dielectric thin film 20 is formed under the conditions shown in Table 1. Although the temperature is 350 ° C., the plasma CVD apparatus 100 for forming the dielectric thin film 20 is used.
Is changed as shown in Table 2. In Table 2, RF POWER indicates high-frequency output. In each of the examples and comparative examples, the film forming time of the dielectric thin film 20 was measured by a preliminary experiment, and the film forming time was set so that the obtained film thickness was about 200 nm. Table 3 shows the film forming speed and the film forming time.
【0022】[0022]
【表3】 [Table 3]
【0023】次に、各実施例および各比較例により得ら
れた薄膜キャパシタ10の100サンプルについて、静
電容量、薄膜の破壊電圧、電極間のショート率、薄膜の
粉末X線回折(XRD)を測定し、その結果を表3にあ
わせて示す。なお、静電容量は、1GHz,100mV
の条件で測定した。Next, the capacitance, the breakdown voltage of the thin film, the short-circuiting ratio between the electrodes, and the powder X-ray diffraction (XRD) of the thin film were measured for 100 samples of the thin film capacitor 10 obtained in each of the examples and comparative examples. The measurement was performed, and the results are shown in Table 3. The capacitance is 1 GHz, 100 mV
It measured on condition of.
【0024】表3から明らかなように、実施例1〜3の
場合、すなわち高周波出力2〜8W/cm2 の場合に
は、粉末X線回折によりそれぞれSrTiO3 の生成が
確認された。また、この場合、静電容量は、18pF以
上と大きく、破壊電圧も17V以上と大きかった。一
方、ショート率は、7%以下と低い値にとどまった。比
較例1の場合、すなわち1W/cm2 の場合には、粉末
X線回折によりSrTiO3 のピークが確認されなかっ
た。また、静電容量、破壊電圧ともに低く、3/4以上
の電極がショートした。比較例2の場合、すなわち10
W/cm2 の場合には、粉末X線回折によりSrTiO
3 のピークが確認された。また、静電容量は大きかっ
た。しかし、破壊電圧が低く、1/4の電極がショート
した。また、出力が大きくなると、成膜速度は低下し、
10W/cm2 の場合には、200nmの膜厚に成膜す
るのに18時間以上を要した。As is evident from Table 3, in the case of Examples 1 to 3, that is, in the case of high-frequency output of 2 to 8 W / cm 2 , generation of SrTiO 3 was confirmed by powder X-ray diffraction. In this case, the capacitance was as large as 18 pF or more, and the breakdown voltage was as large as 17 V or more. On the other hand, the short-circuit rate was as low as 7% or less. In the case of Comparative Example 1, that is, in the case of 1 W / cm 2, no SrTiO 3 peak was confirmed by powder X-ray diffraction. Further, both the capacitance and the breakdown voltage were low, and 3/4 or more electrodes were short-circuited. In the case of Comparative Example 2, ie, 10
In the case of W / cm 2 , SrTiO
3 peaks were confirmed. Further, the capacitance was large. However, the breakdown voltage was low and a quarter of the electrodes were short-circuited. Also, as the output increases, the deposition rate decreases,
In the case of 10 W / cm 2 , it took 18 hours or more to form a film having a thickness of 200 nm.
【0025】なお、本実施例では、Sr,Ti,Oの3
成分の薄膜作製について述べたが、Ba,Mn等CVD
原料が容易に得られ、その成膜が一般的に行われている
元素についてはその成分でペロブスカイト構造の一部を
置換し、温度特性等を変化させることができることは焼
成法の場合と同様である。また、本実施例においては、
並行平板方式のプラズマCVD装置を使用したが、これ
に限ることなく、他の方式のプラズマCVD装置を用い
てもよい。In this embodiment, Sr, Ti, and O 3
The preparation of thin films of components has been described.
The raw material is easily obtained, and for the element whose film formation is generally performed, it is possible to replace a part of the perovskite structure with the component and change the temperature characteristics and the like as in the case of the firing method. is there. In the present embodiment,
Although a parallel plate type plasma CVD apparatus is used, the present invention is not limited to this, and another type of plasma CVD apparatus may be used.
【0026】[0026]
【発明の効果】本発明にかかる薄膜キャパシタの製造方
法によれば、小型で容量が大きく、かつ、信頼性の高い
薄膜キャパシタを得ることができる。しかも、本発明に
かかる薄膜キャパシタの製造方法は、MMIC等の製造
プロセスに整合しやすい。According to the method for manufacturing a thin film capacitor according to the present invention, a small-sized, large-capacity, and highly reliable thin-film capacitor can be obtained. In addition, the method of manufacturing a thin film capacitor according to the present invention is easily compatible with a manufacturing process of an MMIC or the like.
【図1】本発明にかかる製造方法により製造された薄膜
キャパシタの一例を示す平面図である。FIG. 1 is a plan view showing an example of a thin film capacitor manufactured by a manufacturing method according to the present invention.
【図2】図1に示す線II−IIにおける断面図であ
る。FIG. 2 is a cross-sectional view taken along line II-II shown in FIG.
【図3】図1および図2に示す評価用の薄膜キャパシタ
の製造工程を示す図解図である。FIG. 3 is an illustrative view showing a manufacturing step of the thin-film capacitor for evaluation shown in FIGS. 1 and 2;
【図4】本発明にかかる薄膜キャパシタの製造方法に用
いられるCVD装置の一例を示す図解図である。FIG. 4 is an illustrative view showing one example of a CVD apparatus used for a method of manufacturing a thin film capacitor according to the present invention.
【符号の説明】 10 薄膜キャパシタ 12 Si基板 14 SiO2 層 16 Ti層 18 第1のPt層 20 誘電体薄膜 22 第2のPt層DESCRIPTION OF REFERENCE NUMERALS 10 thin film capacitor 12 Si substrate 14 SiO 2 layer 16 Ti layer 18 first Pt layer 20 dielectric thin film 22 second Pt layer
Claims (3)
極と、前記下部電極上に形成された誘電体薄膜と、前記
誘電体薄膜上に形成された上部電極とを含む薄膜キャパ
シタの製造方法であって、 前記誘電体薄膜は、少なくともSr,Ti,Oを含み、
かつ、プラズマCVD法により350℃以下で形成され
る、薄膜キャパシタの製造方法。1. A method of manufacturing a thin film capacitor including a substrate, a lower electrode formed on the substrate, a dielectric thin film formed on the lower electrode, and an upper electrode formed on the dielectric thin film. The method, wherein the dielectric thin film contains at least Sr, Ti, O,
A method of manufacturing a thin film capacitor formed at 350 ° C. or lower by a plasma CVD method.
ブスカイト型化合物からなる、請求項1に記載の薄膜キ
ャパシタの製造方法。2. The method according to claim 1, wherein the dielectric thin film is made of a SrTiO 3 -based perovskite compound.
ズマCVD法で形成され、その際の高周波出力が2W/
cm2 以上8W/cm2 以下であることを特徴とする、
請求項1または請求項2に記載の薄膜キャパシタの製造
方法。3. The dielectric thin film is formed by a parallel plate type plasma CVD method, and the high frequency output at that time is 2 W /
cm 2 or more and 8 W / cm 2 or less,
A method for manufacturing a thin film capacitor according to claim 1.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12805097A JPH10308325A (en) | 1997-04-30 | 1997-04-30 | Production of thin-film capacitor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12805097A JPH10308325A (en) | 1997-04-30 | 1997-04-30 | Production of thin-film capacitor |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10308325A true JPH10308325A (en) | 1998-11-17 |
Family
ID=14975268
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12805097A Pending JPH10308325A (en) | 1997-04-30 | 1997-04-30 | Production of thin-film capacitor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10308325A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000150409A (en) * | 1998-11-11 | 2000-05-30 | Robert Bosch Gmbh | Formation of thin layer on supporting substrate |
-
1997
- 1997-04-30 JP JP12805097A patent/JPH10308325A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2000150409A (en) * | 1998-11-11 | 2000-05-30 | Robert Bosch Gmbh | Formation of thin layer on supporting substrate |
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