JPH0610349Y2 - Liquid crystal display element - Google Patents
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- JPH0610349Y2 JPH0610349Y2 JP1984201439U JP20143984U JPH0610349Y2 JP H0610349 Y2 JPH0610349 Y2 JP H0610349Y2 JP 1984201439 U JP1984201439 U JP 1984201439U JP 20143984 U JP20143984 U JP 20143984U JP H0610349 Y2 JPH0610349 Y2 JP H0610349Y2
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Description
【考案の詳細な説明】 「産業上の利用分野」 この考案は例えば画像を表示するために用いられ、液晶
セル内に複数の表示電極が形成され、その複数の表示電
極を薄膜トランジスタにより選択的に表示するようにし
た液晶表示素子に関する。DETAILED DESCRIPTION OF THE INVENTION "Industrial field of application" This invention is used, for example, to display an image, in which a plurality of display electrodes are formed in a liquid crystal cell, and the plurality of display electrodes are selectively formed by thin film transistors. The present invention relates to a liquid crystal display device adapted to display.
「従来の技術」 従来のこの種の液晶表示素子は例えば第1図に示すよう
にガラスのような透明基板11及び12が近接対向して
設けられ、その周縁部にはスペーサ13が介在され、こ
れら透明基板11,12間に液晶14が封入されてい
る。一方の透明基板11の内面に表示電極15が複数形
成され、これら各表示電極15に接してそれぞれスイツ
チング素子として薄膜トランジスタ16が形成され、そ
の薄膜トランジスタ16のドレインは表示電極15に接
続されている。これら複数の表示電極15と対向して他
方の透明基板12の内面に透明な共通電極17が形成さ
れている。"Prior Art" In a conventional liquid crystal display element of this type, as shown in FIG. 1, transparent substrates 11 and 12 such as glass are provided in close proximity to each other, and a spacer 13 is interposed at a peripheral portion thereof. A liquid crystal 14 is sealed between the transparent substrates 11 and 12. A plurality of display electrodes 15 are formed on the inner surface of one transparent substrate 11, thin film transistors 16 are formed as switching elements in contact with the respective display electrodes 15, and the drains of the thin film transistors 16 are connected to the display electrodes 15. A transparent common electrode 17 is formed on the inner surface of the other transparent substrate 12 so as to face the plurality of display electrodes 15.
表示電極15は例えば画素電極であつて第2図に示すよ
うに、透明基板11上に正方形の表示電極15が行及び
列に近接配列されており、表示電極15の各行配列と近
接し、かつこれに沿つてそれぞれゲートバス18が形成
され、また表示電極15の各列配列と近接してそれに沿
つてソースバス19がそれぞれ形成されている。これら
各ゲートバス18及びソースバス19の交差点において
薄膜トランジスタ16が設けられ、各薄膜トランジスタ
16のゲートは両バスの交差点位置においてゲートバス
18に接続され、各ソースはソースバス19にそれぞれ
接続され、更に各ドレインは表示電極15に接続されて
いる。The display electrode 15 is, for example, a pixel electrode, and the square display electrodes 15 are arranged in rows and columns on the transparent substrate 11 as shown in FIG. Gate buses 18 are formed along the respective lines, and source buses 19 are formed along and adjacent to the respective column arrays of the display electrodes 15. The thin film transistors 16 are provided at the intersections of the gate buses 18 and the source buses 19, the gates of the thin film transistors 16 are connected to the gate buses 18 at the intersections of the buses, and the sources are connected to the source buses 19 respectively. The drain is connected to the display electrode 15.
これらゲートバス18とソースバス19との各一つを選
択してそれら間に電圧を印加し、その電圧が印加された
薄膜トランジスタ16のみが導通し、その導通した薄膜
トランジスタ16のドレインに接続された表示電極15
に電荷を蓄積して表示電極15と共通電極17との間の
液晶14の部分においてのみ電圧を印加し、これによつ
て表示電極15の部分のみを光透明或は光遮断とするこ
とによつて選択的な表示を行う。この表示電極15に蓄
積した電荷を放電させることによつて表示を消去させる
ことができる。Each of the gate bus 18 and the source bus 19 is selected and a voltage is applied between them, and only the thin film transistor 16 to which the voltage is applied becomes conductive, and the display connected to the drain of the conductive thin film transistor 16 is displayed. Electrode 15
By accumulating electric charges in the liquid crystal display device and applying a voltage only to the portion of the liquid crystal 14 between the display electrode 15 and the common electrode 17, the portion of the display electrode 15 is transparent or light-shielded. Display selectively. The display can be erased by discharging the charges accumulated in the display electrode 15.
薄膜トランジスタ16は従来においては例えば第3図及
び第4図に示すように構成されていた。即ち透明基板1
1上に表示電極15とソースバス19とがITOのよう
な透明導電膜によつて形成され、表示電極15及びソー
スバス19の互に平行近接した部分間にまたがつてアモ
ルフアスシリコンのような半導体層21が形成され、更
にその上に窒化シリコンなどのゲート絶縁膜22が形成
される。このゲート絶縁膜22上において半導体層21
を介して表示電極15及びソースバス19とそれぞれ一
部重なつてゲート電極23が形成される。ゲート電極2
3の一端はゲートバス18に接続される。このようにし
てゲート電極23とそれぞれ対向した表示電極15、ソ
ースバス19はそれぞれドレイン電極15a、ソース電
極19aを構成し、これら電極15a,19a、半導体
層21、ゲート絶縁膜22、ゲート電極23によつて薄
膜トランジスタ16が構成される。ゲート電極23及び
ゲートバス18は同時に形成され、例えばアルミニウム
によつて構成される。Conventionally, the thin film transistor 16 is configured as shown in FIGS. 3 and 4, for example. That is, the transparent substrate 1
The display electrode 15 and the source bus 19 are formed on the display substrate 1 by a transparent conductive film such as ITO. The display electrode 15 and the source bus 19 are formed of amorphous silicon such that they are parallel and close to each other. A semiconductor layer 21 is formed, and a gate insulating film 22 made of silicon nitride or the like is further formed thereon. The semiconductor layer 21 is formed on the gate insulating film 22.
The gate electrode 23 is formed so as to partially overlap the display electrode 15 and the source bus 19 via the gate electrode 23. Gate electrode 2
One end of 3 is connected to the gate bus 18. In this way, the display electrode 15 and the source bus 19 which face the gate electrode 23 respectively form the drain electrode 15a and the source electrode 19a, and these electrodes 15a and 19a, the semiconductor layer 21, the gate insulating film 22, and the gate electrode 23 are formed. Therefore, the thin film transistor 16 is configured. The gate electrode 23 and the gate bus 18 are formed at the same time and are made of, for example, aluminum.
このようにして形成された各薄膜トランジスタ16はそ
のソース電極19a及びゲート電極23がそれぞれソー
スバス19及びゲートバス18に接続されており、その
各バス19,18は例えば第5図A,B及び第6図A,
Bに示すようにそれぞれのバス19,18と一体に形成
されたソース端子TS、ゲート端子TGに各別に接続され
る。この各端子TS,TGには外部駆動回路が接続され、外
部駆動回路からの駆動信号を入力され、この駆動信号に
より液晶表示素子の各薄膜トランジスタ16は選択的に
駆動される。In each thin film transistor 16 thus formed, the source electrode 19a and the gate electrode 23 thereof are connected to the source bus 19 and the gate bus 18, respectively. The buses 19 and 18 are, for example, as shown in FIGS. 6 Figure A,
As shown in B, they are separately connected to a source terminal T S and a gate terminal T G formed integrally with the buses 19 and 18, respectively. An external drive circuit is connected to each of the terminals T S and T G , and a drive signal from the external drive circuit is input, and each thin film transistor 16 of the liquid crystal display element is selectively driven by this drive signal.
「考案が解決しようとする問題点」 このように従来の液晶表示素子ではソースバスのソース
端子及びゲートバスのゲート端子はそれぞれソース電極
及びゲート電極と同一材料で構成されているため、前記
例ではソース端子はITO、ゲート端子はアルミニウム
というように異なつた材質で構成される。従つてそれら
各端子を外部駆動回路と接続するにはそれぞれの材質に
あわせた条件で接続を行う必要があり、いちいち条件を
変えて接続を行うのは面倒である。[Problems to be Solved by the Invention] As described above, in the conventional liquid crystal display device, the source terminal of the source bus and the gate terminal of the gate bus are made of the same material as the source electrode and the gate electrode, respectively. The source terminal is made of ITO and the gate terminal is made of different materials such as aluminum. Therefore, in order to connect each of these terminals to the external drive circuit, it is necessary to make connection under the condition suitable for each material, and it is troublesome to make the connection under different conditions.
また前記従来例ではソースバス19がITOで形成され
ているが、ITOは電気導伝性が比較的悪るく、ソース
バス19はバスライン全体として比較的大きい抵抗を持
つようになり、従つてソースバス19ラインの始端と終
端とではその電位に無視できない差を生じ、バスライン
19中に電位勾配ができる。このため各薄膜トランジス
タ16に印加されるソース電極19aとドレイン電極1
5aとの間の電圧は一定とはならずバスライン19の電
位頻度に応じたもの、つまり各薄膜トランジスタ16間
に輝度勾配をもつようになる。従つて液晶表示素子の片
側が暗くなるという不都合が生ずる。Further, in the above-mentioned conventional example, the source bus 19 is formed of ITO, but ITO has a relatively poor electric conductivity, and the source bus 19 has a relatively large resistance as a whole bus line. A potential that is not negligible is generated between the start end and the end of the source bus 19 line, and a potential gradient is formed in the bus line 19. Therefore, the source electrode 19a and the drain electrode 1 applied to each thin film transistor 16 are
The voltage between 5a and 5a is not constant but depends on the potential frequency of the bus line 19, that is, there is a luminance gradient between the thin film transistors 16. Therefore, there is a disadvantage that one side of the liquid crystal display element becomes dark.
これに対する一つの解決策としてはソースバスを構成す
るITO膜を厚くすることが考えられる。しかしITO
膜を厚くしすぎるとITO膜が変質(P−CVDプロセ
スでIn折出)して、TFTの特性が劣化する欠点があり
完全な解決策とはならない。またITO膜は透明導電膜
であるからバスラインの部分から第4図に示すように光
Lが漏れ出し、従つて薄膜トランジスタ16に制御され
ない光Lが液晶表示面に常時出て画素表示のコントラス
トを悪くする。One possible solution to this is to increase the thickness of the ITO film forming the source bus. But ITO
Film and (I n fold-out in P-CVD process) When too thick ITO film is deteriorated, not a complete solution has the disadvantage that the characteristics of the TFT are deteriorated. Further, since the ITO film is a transparent conductive film, the light L leaks from the bus line portion as shown in FIG. 4, and accordingly, the light L not controlled by the thin film transistor 16 always appears on the liquid crystal display surface to improve the contrast of pixel display. Make it worse.
「問題点を解決するための手段」 この考案によればゲートバス及びこれに接続されたゲー
ト端子とソースバス及びこれに接続されたソース端子の
何れか一方は画素電極と同一透明材料の第1金属層をも
ち、他方はそのバスが接続された薄膜トランジスタの電
極と同一材料の第2金属層をもち、第1金属層の大部分
上に第2金属層と同一材料の第3金属層が積層され、か
つソース端子及びゲート端子の表面側上に第2金属層及
び第3金属層が位置している。つまり外部回路と接続さ
れる端子の表面は同一の金属材料により構成される。従
つてソース端子及びゲート端子を同一条件で外部回路と
接続することができる。According to the present invention, one of a gate bus and a gate terminal connected to the gate bus, a source bus and a source terminal connected to the gate bus is made of the same transparent material as the pixel electrode. The other has a metal layer, the other has a second metal layer of the same material as the electrode of the thin film transistor to which the bus is connected, and a third metal layer of the same material as the second metal layer is laminated on most of the first metal layer. The second metal layer and the third metal layer are located on the surface side of the source terminal and the gate terminal. That is, the surface of the terminal connected to the external circuit is made of the same metal material. Therefore, the source terminal and the gate terminal can be connected to the external circuit under the same condition.
「実施例」 以下この考案による液晶表示素子の実施例を第7図以下
の図面を参照して説明する。この実施例は第2図につい
て説明したように、表示電極として画素電極を行及び列
上に形成した場合であり、第1図乃至第4図と対応した
部分には同一符号を付けて示している。またこの例では
半導体層としてアモルフアスシリコンを用いるが、アモ
ルフアスシリコンに光が当るとその導電率が大きくな
り、このため薄膜トランジスタのスイツチング特性にお
けるONとOFFとの比が小さくなる。このような問題
を避けるためアモルフアスシリコンの半導体層に対して
光が入射されない遮光層を形成した場合を例として説明
する。[Embodiment] An embodiment of the liquid crystal display device according to the present invention will be described below with reference to the drawings starting from FIG. In this embodiment, as described with reference to FIG. 2, the pixel electrodes are formed on the rows and columns as the display electrodes, and the portions corresponding to those of FIGS. 1 to 4 are designated by the same reference numerals. There is. Further, although amorphous silicon is used as the semiconductor layer in this example, when the amorphous silicon is exposed to light, its conductivity increases, so that the ratio of ON and OFF in the switching characteristics of the thin film transistor becomes small. In order to avoid such a problem, a case will be described as an example where a light-shielding layer that does not allow light to be incident is formed on a semiconductor layer of amorphous silicon.
第7図は第3図と対応する平面図であり、第8図は第6
図と対応する断面図であり、つまり薄膜トランジスタ1
6の部分の断面図である。更に第9図はゲートバス18
上のこれに沿つた断面図で、第10図は薄膜トランジス
タ16のチヤネル部分のこれに沿つた断面図であり、第
11図はゲートバス部分の横断面図である。以下この第
7図乃至第11図に示した例をその製造法順に説明す
る。FIG. 7 is a plan view corresponding to FIG. 3, and FIG. 8 is a plan view.
It is sectional drawing corresponding to a figure, ie, thin film transistor 1
FIG. 6 is a sectional view of a portion 6; Further, FIG. 9 shows the gate bus 18.
10 is a cross-sectional view of the channel portion of the thin film transistor 16 along this line, and FIG. 11 is a cross-sectional view of the gate bus portion thereof. The examples shown in FIGS. 7 to 11 will be described below in the order of their manufacturing methods.
先に述べたように遮光層を形成した場合であつて第12
図及び第13図Aに示すように透明基板11上に表示電
極15が形成されるべき領域15′及びソースバス19
が形成されるべき領域19′間に遮光層25が形成され
る。遮光層25はドレイン電極15aとなるべき部分1
5a′及びソース電極19aとなるべき部分19a′と
それぞれ一部が重なつている。遮光層25は例えばクロ
ームにより形成される。遮光層25は薄膜トランジスタ
16にいわゆるチヤネル形成部分とは完全に対向するよ
うにしている。In the case where the light shielding layer is formed as described above,
As shown in FIGS. 13A and 13A, a region 15 ′ on which the display electrode 15 is to be formed and the source bus 19 on the transparent substrate 11.
The light-shielding layer 25 is formed between the regions 19 'in which the holes are to be formed. The light-shielding layer 25 is the portion 1 that should become the drain electrode 15a.
5a 'and a portion 19a' to be the source electrode 19a partially overlap each other. The light shielding layer 25 is made of, for example, chrome. The light-shielding layer 25 is arranged so as to completely face the so-called channel forming portion of the thin film transistor 16.
次に第8図乃至第11図及び第13図Bに示すように透
明基板11の全面に例えば二酸化珪素のような絶縁層2
7が形成される。この絶縁層27上に第13図Cに示す
ように全面にわたつて、表示電極15やソースバス19
となるべきITOのような透明導電膜28が形成され、
更にその透明導電膜28上に第13図Dに示すように半
導体層とのオーミツクコンタクトを得易くするための例
えばN+アモルフアスシリコンのオーミツクコンタクト
層29が全面に形成される。その後、第8図乃至第11
図及び第14図に示すように表示電極15、ドレイン電
極15a、更にソースバス19、ソース電極19aを、
透明導電膜28及びオーミツクコンタクト層29をフオ
トエツチングして形成する。この場合第13図Eに示す
ように表示電極15及びソースバス19上にはそれぞれ
まだオーミツクコンタクト層29が残つている。Next, as shown in FIGS. 8 to 11 and 13B, an insulating layer 2 such as silicon dioxide is formed on the entire surface of the transparent substrate 11.
7 is formed. As shown in FIG. 13C, the display electrode 15 and the source bus 19 are formed on the entire surface of the insulating layer 27.
A transparent conductive film 28 such as ITO which should be
Further, as shown in FIG. 13D, an ohmic contact layer 29 of, for example, N + amorphous silicon for facilitating ohmic contact with the semiconductor layer is formed on the entire surface of the transparent conductive film 28. Then, FIGS.
As shown in FIG. 14 and FIG. 14, the display electrode 15, the drain electrode 15a, the source bus 19 and the source electrode 19a,
The transparent conductive film 28 and the ohmic contact layer 29 are formed by photo etching. In this case, as shown in FIG. 13E, ohmic contact layers 29 still remain on the display electrodes 15 and the source buses 19, respectively.
次に全面にわたつて第13図Fに示すようにアモルフア
スシリコンのような半導体層21を形成し、更にその上
に窒化シリコン膜のようなゲート絶縁膜22を形成す
る。その後これら半導体層21及びゲート絶縁膜22に
対してフオトエツチングにより、第8図乃至第11図及
び第15図に示すように薄膜トランジスタ16を構成す
る部分、つまり表示電極15とソースバス19との間の
部分と、ゲートバスが形成されるべき部分よりも僅か幅
の広い領域26を残してその他の部分の半導体層21及
びゲート絶縁膜22を除去する。このゲート絶縁膜22
及び半導体層21に対するパターン形成時に、表示電極
15及びソースバス19上のオーミツクコンタクト層2
9はドレイン電極15a、ソース電極19a上の部分を
除いて除去される。この時、半導体層21とゲート絶縁
膜22とは全く同一パターンで、しかも完全に重なつて
形成される。またオーミツクコンタクト層29を介して
ドレイン電極15a、ソース電極19aに対して半導体
層21がオーミツク接触する。Next, as shown in FIG. 13F, a semiconductor layer 21 such as amorphous silicon is formed over the entire surface, and a gate insulating film 22 such as a silicon nitride film is further formed thereon. After that, by photo-etching with respect to the semiconductor layer 21 and the gate insulating film 22, a portion forming the thin film transistor 16 as shown in FIGS. 8 to 11 and 15, that is, between the display electrode 15 and the source bus 19. Of the semiconductor layer 21 and the gate insulating film 22 are removed, leaving the region 26 and a region 26 slightly wider than the region where the gate bus is to be formed. This gate insulating film 22
When forming a pattern on the semiconductor layer 21, the ohmic contact layer 2 on the display electrode 15 and the source bus 19 is formed.
9 is removed except the portions on the drain electrode 15a and the source electrode 19a. At this time, the semiconductor layer 21 and the gate insulating film 22 are formed in exactly the same pattern and are completely overlapped. Further, the semiconductor layer 21 makes ohmic contact with the drain electrode 15a and the source electrode 19a through the ohmic contact layer 29.
次に第13図Hに示すようにゲート電極となるべき金
属、例えばクローム層31を形成し、その後これに対し
てフオトエツチングを行つて第7図乃至第11図に示す
ようにゲート電極23及びゲートバス18を形成する。Next, as shown in FIG. 13H, a metal to be a gate electrode, for example, a chrome layer 31 is formed, and then photoetching is performed on the metal to form the gate electrode 23 and the gate electrode 23 as shown in FIGS. The gate bus 18 is formed.
このようにしてこの実施例では第16図A,Bに示すよ
うにソースバスの端子、即ちソース端子TSとしてソース
バス19が延長した金属層19とゲート電極23と同一
材料の金属32とが重ね合わされて構成される。ゲート
バス18のゲート端子TGもクローム層31により構成す
る。なお第7図及び第8図に示すようにソースバス19
上にクローム層31を残して補助導電層33とすること
が好ましい。つまりソースバス19を二層構造とするこ
とが好ましい。Thus, in this embodiment, as shown in FIGS. 16A and 16B, the source bus terminal, that is, the metal layer 19 extending from the source bus 19 as the source terminal T S and the metal 32 of the same material as the gate electrode 23 are provided. It is constructed by overlapping. The gate terminal T G of the gate bus 18 is also formed by the chrome layer 31. As shown in FIGS. 7 and 8, the source bus 19
It is preferable to leave the chrome layer 31 on the top and use it as the auxiliary conductive layer 33. That is, it is preferable that the source bus 19 has a two-layer structure.
上述において場合によつては遮光層25は省略してもよ
い。また薄膜トランジスタ16としてはゲート電極23
を透明基板11側に設けたものにもこの考案を適用でき
る。この例を第17図に第4図と対応する部分に同一番
号を付けて示し、説明は省略する。この場合図に示して
ないが、ゲート電極23を表示電極15と同一材で形成
した場合に、ゲート端子TGも透明導電膜で形成される
が、その上にソースバス19を形成する際に、同一金属
層を形成してゲート端子TGを二層構造とし、ソース端子
TSはソースバス19、つまりソース電極19aと同一の
金属層のみで形成される。更にこの考案は表示電極15
をマトリクス状に配置した例に限らず、例えば7本の棒
状セグメントを8の字状に並べて数字表示したり、その
他各種の形状の表示電極を設けて選択的に表示する液晶
表示素子にも適用できる。In the above description, the light shielding layer 25 may be omitted depending on the case. Further, as the thin film transistor 16, the gate electrode 23
The present invention can also be applied to a device provided with the transparent substrate 11 side. This example is shown in FIG. 17 with the same numbers assigned to the parts corresponding to those in FIG. 4, and description thereof will be omitted. In this case, although not shown in the drawing, when the gate electrode 23 is formed of the same material as the display electrode 15, the gate terminal T G is also formed of a transparent conductive film, but when the source bus 19 is formed thereon. , The same metal layer is formed and the gate terminal T G has a two-layer structure, and the source terminal is
T S is formed only of the source bus 19, that is, the same metal layer as the source electrode 19a. In addition, this device has a display electrode 15
Not limited to the example of arranging in a matrix, the present invention is also applied to a liquid crystal display device in which seven rod-shaped segments are arranged in a figure of eight for numeric display, or display electrodes of various shapes are provided to selectively display. it can.
「考案の効果」 以上述べたようにこの考案による液晶表示素子によれば
例えば第16図について述べたようにソース端子TSをソ
ースバス(ソース電極)と同一材料の金属層19と、ゲ
ート電極23と同一材料の金属層32との二層構造とす
ることによつて、ソース端子TSの外部との接続部分の面
はゲートバスのゲート端子TGと同一材料となり、熱圧着
或は半田付けなど外部駆動回路との接続時に、これらソ
ース端子、ゲート端子を同時に同一条件で行うことがで
き頗る便利である。しかも金属層32はゲート電極23
の形成と同時に行うことができるため製造工程が増える
ものでない。[Advantage of Device] As described above, according to the liquid crystal display device of the present invention, for example, the source terminal T S has the metal layer 19 made of the same material as the source bus (source electrode) and the gate electrode as described with reference to FIG. 23 and the metal layer 32 made of the same material, the surface of the connection portion of the source terminal T S with the outside is made of the same material as the gate terminal T G of the gate bus, and is subjected to thermocompression bonding or soldering. When connecting to an external drive circuit such as attachment, these source terminals and gate terminals can be connected simultaneously under the same conditions, which is very convenient. Moreover, the metal layer 32 is the gate electrode 23.
Since it can be performed at the same time as the formation, the number of manufacturing steps does not increase.
ソースバス19上に補助導電層33を形成する場合はそ
れだけソースバスの厚さが厚くなり、断線のおそれがな
く、また電気抵抗も小さくなり、従つて透明導電膜のソ
ースバス19を厚くする必要がなく製造が容易となり、
かつ補助導電層33により光が遮断され、コントラスト
のよい表示が得られ、しかも補助導電層33の形成はゲ
ート電極23の形成と同時に行われるため何ら製造工程
が増えるおそれはない。When forming the auxiliary conductive layer 33 on the source bus 19, the thickness of the source bus becomes thicker, there is no fear of disconnection, and the electric resistance becomes smaller. Therefore, it is necessary to thicken the source bus 19 of the transparent conductive film. Easy to manufacture,
In addition, light is blocked by the auxiliary conductive layer 33, and display with good contrast can be obtained. Moreover, since the auxiliary conductive layer 33 is formed at the same time as the formation of the gate electrode 23, there is no fear of increasing the number of manufacturing steps.
第1図は液晶表示素子の一般的構成の一部を示す断面
図、第2図はその表示電極、薄膜トランジスタの電気回
路を示す回路図、第3図は第2図における表示電極、薄
膜トランジスタ16の平面図、第4図は第3図のAA線
断面図、第5図A,Bはソースバスのバス端子の平面図
及び断面図、第6図A,Bはゲートバスのバス端子の平
面図及び断面図、第7図はこの考案による液晶表示素子
を示す第3図と対応した平面図、第8図はこの考案の要
部を示す第7図のAA線断面図、第9図は第7図のBB
線断面図、第10図は第7図のCC線断面図、第11図
は第7図のDD線断面図、第12図は透明基板上に遮光
層を形成した状態を示す平面図、第13図は第7図に示
した表示電極、薄膜トランジスタの製造工程を示す断面
図、第14図は表示電極、ソースバスを形成した状態の
平面図、第15図は半導体層を形成した状態の平面図、
第16図A及びBはこの考案の要部を示しそれぞれソー
ス端子部分の平面図及び断面図、第17図は薄膜トラン
ジスタ16の他の例を示す断面図である。 11,12:透明基板、13:スペーサー、14:液
晶、15:表示電極、15a:ドレイン電極、16:薄
膜トランジスタ、17:共通電極、18:ゲートバス、
19:ソースバス、19a:ソース電極、21:半導体
層、22:ゲート絶縁膜、23:ゲート電極、25:遮
光層、25a:阻止領域、27:絶縁層、28:透明導
電膜、29:オーミツクコンタクト層、31:アルミニ
ウム層、32:金属層、33:補助導電層、35:パツ
シベーシヨン膜、TS:ソースバスのバス端子、TG:ゲー
トバスのバス端子。FIG. 1 is a cross-sectional view showing a part of a general structure of a liquid crystal display element, FIG. 2 is a circuit diagram showing an electric circuit of its display electrode and thin film transistor, and FIG. 3 is a display electrode in FIG. A plan view, FIG. 4 is a cross-sectional view taken along line AA of FIG. 3, FIGS. 5A and 5B are plan views and cross-sectional views of a source bus bus terminal, and FIGS. 6A and 6B are plan views of a gate bus bus terminal. And a sectional view, FIG. 7 is a plan view corresponding to FIG. 3 showing a liquid crystal display device according to the present invention, FIG. 8 is a sectional view taken along the line AA of FIG. 7 showing an essential part of the present invention, and FIG. 7 BB
FIG. 10 is a sectional view taken along line CC of FIG. 7, FIG. 11 is a sectional view taken along line DD of FIG. 7, and FIG. 12 is a plan view showing a state in which a light shielding layer is formed on a transparent substrate. 13 is a cross-sectional view showing the manufacturing process of the display electrode and the thin film transistor shown in FIG. 7, FIG. 14 is a plan view with the display electrode and the source bus formed, and FIG. 15 is a plan view with the semiconductor layer formed. Figure,
16A and 16B are plan views and cross-sectional views of the source terminal portion, respectively, showing the main part of the present invention, and FIG. 17 is a cross-sectional view showing another example of the thin film transistor 16. 11, 12: transparent substrate, 13: spacer, 14: liquid crystal, 15: display electrode, 15a: drain electrode, 16: thin film transistor, 17: common electrode, 18: gate bus,
19: source bus, 19a: source electrode, 21: semiconductor layer, 22: gate insulating film, 23: gate electrode, 25: light-shielding layer, 25a: blocking region, 27: insulating layer, 28: transparent conductive film, 29: oh Mic contact layer, 31: aluminum layer, 32: metal layer, 33: auxiliary conductive layer, 35: passivation film, T S : bus terminal of source bus, T G : bus terminal of gate bus.
Claims (1)
れら透明基板間に液晶が封入され、上記一方の透明基板
の内面に透明材料の画素電極がマトリクス状に配列形成
され、その画素電極の各行及び列配列とそれぞれ近接し
て、これに沿ってそれぞれゲートバス及びソースバスが
形成され、これら各ゲートバス及びソースバスの交差点
において、薄膜トランジスタが形成され、その各薄膜ト
ランジスタのゲートはそのバス交差点位置で上記ゲート
バスに接続され、ソースは上記ソースバスに接続され、
上記複数の画素電極と対向して他方の透明基板の内面に
透明材の共通電極が形成され、上記薄膜トランジスタを
選択的にスイッチング制御して上記画素電極を選択的に
表示する液晶表示素子において、 上記ゲートバス及びこれに接続されたゲート端子と、上
記ソースバス及びこれに接続されたソース端子の何れか
一方は上記画素電極と同一透明材料の第1金属層をも
ち、他方はそのバスが接続された上記薄膜トランジスタ
の電極と同一材料の第2金属層をもち、上記第1金属層
の大部分上に上記第2金属層と同一材料の第3金属層が
積層され、かつ上記ソース端子及び上記ゲート端子の表
面側に上記第2金属層及び第3金属層が位置しているこ
とを特徴とする液晶表示素子。1. Two transparent substrates are arranged in close proximity to each other, liquid crystal is sealed between these transparent substrates, and pixel electrodes made of a transparent material are arrayed in a matrix on the inner surface of the one transparent substrate. A gate bus and a source bus are formed along and adjacent to each row and column array of pixel electrodes, and a thin film transistor is formed at the intersection of the gate bus and the source bus. Connected to the gate bus at the bus intersection position, the source is connected to the source bus,
In a liquid crystal display element in which a common electrode made of a transparent material is formed on the inner surface of the other transparent substrate facing the plurality of pixel electrodes, and the thin film transistors are selectively switching-controlled to selectively display the pixel electrodes, One of the gate bus and the gate terminal connected thereto and the source bus and the source terminal connected thereto has a first metal layer made of the same transparent material as the pixel electrode, and the other is connected to the bus. A second metal layer made of the same material as the electrode of the thin film transistor, a third metal layer made of the same material as the second metal layer is laminated on most of the first metal layer, and the source terminal and the gate are formed. A liquid crystal display element, wherein the second metal layer and the third metal layer are located on the surface side of the terminal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1984201439U JPH0610349Y2 (en) | 1984-12-30 | 1984-12-30 | Liquid crystal display element |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1984201439U JPH0610349Y2 (en) | 1984-12-30 | 1984-12-30 | Liquid crystal display element |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61116325U JPS61116325U (en) | 1986-07-23 |
JPH0610349Y2 true JPH0610349Y2 (en) | 1994-03-16 |
Family
ID=30763233
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1984201439U Expired - Lifetime JPH0610349Y2 (en) | 1984-12-30 | 1984-12-30 | Liquid crystal display element |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0610349Y2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0797191B2 (en) * | 1987-07-31 | 1995-10-18 | 日本電信電話株式会社 | Active matrix cell and manufacturing method thereof |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5997178A (en) * | 1982-11-25 | 1984-06-04 | 三菱電機株式会社 | Matrix type display unit |
JPS61182U (en) * | 1984-06-05 | 1986-01-06 | 三洋電機株式会社 | display device |
-
1984
- 1984-12-30 JP JP1984201439U patent/JPH0610349Y2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS61116325U (en) | 1986-07-23 |
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