JPH0511897A - Information processing unit - Google Patents

Information processing unit

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JPH0511897A
JPH0511897A JP3164657A JP16465791A JPH0511897A JP H0511897 A JPH0511897 A JP H0511897A JP 3164657 A JP3164657 A JP 3164657A JP 16465791 A JP16465791 A JP 16465791A JP H0511897 A JPH0511897 A JP H0511897A
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voltage
information processing
speed clock
low
processing apparatus
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明善 中村
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Abstract

PURPOSE:To offer the information processing unit which operates with small current consumption. CONSTITUTION:Normal processes which do not require high-speed operation are performed with a low-speed clock and a low voltage to reduce the current consumption. For specific processes which require the high-speed operation, the clock and voltage are switched to a high-speed clock and a high voltage and the high-speed operation is performed for a certain period. Namely, the clocks and voltages are switched with a frequency switching signal and a voltage switching signal generated by a CPU block 10 according to the process contents. Consequently, the processes which require the high speed operation are not reduced in speed and the current consumption is reducible.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、低消費電流で動作する
情報処理装置に関し、特にノートパソコンのような携帯
型の情報処理装置に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an information processing device that operates with low current consumption, and more particularly to a portable information processing device such as a notebook computer.

【0002】[0002]

【従来の技術】最近の技術革新によって、小型・軽量の
携帯用パソコンが主流となってきた。このような携帯用
パソコンを野外で使用する場合、通常はバッテリーなど
の内部電池で電力を供給している。しかし、携帯用パソ
コンに搭載する内部電池は小型なものに限られるため、
一回の充電でパソコンが使用できる時間は非常に少な
い。このため、多くの携帯用パソコンは、消費電流を減
らすために種々の工夫を施している。
2. Description of the Related Art Due to recent technological innovations, small and lightweight portable personal computers have become mainstream. When such a portable personal computer is used outdoors, power is usually supplied by an internal battery such as a battery. However, since the internal battery installed in a portable computer is limited to a small one,
There is very little time that a computer can be used on a single charge. For this reason, many portable personal computers have been devised in various ways to reduce current consumption.

【0003】[0003]

【発明が解決しようとする課題】ところで、携帯用パソ
コンによく用いられるCMOS(Complement
ary MOS)のICは、電圧と周波数および消費電
流の間に相関性があり、電圧が高いほど高速で動作でき
るが、その分消費電流が増える。このため、携帯用パソ
コンのように処理速度の高速化と消費電流の低減を同時
に求める機器においてデバイスのレベルで矛盾を生じ
る。
By the way, CMOS (Complement) often used in portable personal computers.
In an (ary MOS) IC, there is a correlation between the voltage, the frequency, and the current consumption. The higher the voltage, the faster the operation, but the current consumption increases accordingly. For this reason, there is a contradiction at the device level in a device such as a portable personal computer that requires high processing speed and low current consumption at the same time.

【0004】本発明はこのような矛盾を解決し、処理速
度の高速化と消費電流の低減を同時に実現できる情報処
理装置を提供することを課題とする。
It is an object of the present invention to provide an information processing apparatus which solves such a contradiction and is capable of simultaneously increasing the processing speed and reducing the current consumption.

【0005】[0005]

【課題を解決するための手段】上記課題を解決するため
に、本発明の情報処理装置は、通常の処理は低速クロッ
クおよび低電圧で動作し、特定の処理のときだけ高速ク
ロックおよび高電圧で動作する。
In order to solve the above-mentioned problems, the information processing apparatus of the present invention operates with a low-speed clock and a low voltage for normal processing, and with a high-speed clock and a high voltage only for a specific processing. Operate.

【0006】[0006]

【作用】本発明の情報処理装置によれば、高速動作が要
求されない通常の処理は、低速クロックおよび低電圧の
下で実行され、消費電流の低減が図られる。そして、高
速動作が要求される特定の処理は、高速クロックおよび
高電圧に切り換えて、一定期間高速に実行される。この
ように、処理内容によってクロックおよび電圧が切り換
えられるので、高速動作が必要な処理の速度を落とすこ
となく、消費電流の低減が実現できる。
According to the information processing apparatus of the present invention, normal processing which does not require high-speed operation is executed under a low-speed clock and a low voltage, and current consumption is reduced. Then, the specific processing that requires high-speed operation is switched to the high-speed clock and the high voltage and is executed at high speed for a certain period. In this way, the clock and voltage are switched according to the processing content, so that the current consumption can be reduced without reducing the processing speed that requires high-speed operation.

【0007】[0007]

【実施例】以下、添付図面の図1〜図7を参照して、本
発明の一実施例を説明する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to FIGS.

【0008】図1は本発明の一実施例に係る情報処理装
置の回路構成図である。本実施例の情報処理装置には、
装置全体を制御するCPUブロック10と、外部機器1
70を制御する入出力ブロック110と、液晶ディスプ
レイ装置290を制御するビデオブロック210と、こ
れらのブロックに電力を供給する電源装置310が備え
られている。また、ビデオブロック210にはCPUブ
ロック10から周波数切換信号が与えられ、電源装置3
10にはCPUブロック10から電圧切換信号が与えら
れている。電源装置310から各ブロックに与える電力
の電圧値は、この電圧切換信号によって切り換えること
ができる。このようにCPUブロック10から発する周
波数切換信号と電圧切換信号によって、低速クロックお
よび低電圧で動作する第1モードと、高速クロックおよ
び高電圧で動作する第2モードとの切換えが行われる。
FIG. 1 is a circuit configuration diagram of an information processing apparatus according to an embodiment of the present invention. The information processing apparatus of this embodiment includes
CPU block 10 for controlling the entire apparatus and external device 1
An input / output block 110 for controlling the liquid crystal display device 70, a video block 210 for controlling the liquid crystal display device 290, and a power supply device 310 for supplying electric power to these blocks are provided. Further, a frequency switching signal is given from the CPU block 10 to the video block 210, and the power supply 3
A voltage switching signal is applied to the CPU 10 from the CPU block 10. The voltage value of the power supplied from the power supply device 310 to each block can be switched by this voltage switching signal. As described above, the frequency switching signal and the voltage switching signal generated from the CPU block 10 switch between the first mode in which the low-speed clock and the low voltage operate and the second mode in which the high-speed clock and the high voltage operate.

【0009】次に、CPUブロック10、入出力ブロッ
ク110およびビデオブロック210の構成について、
図2〜図4を用いて説明する。図2はCPUブロック1
0の構成図である。CPUブロック10には、装置全体
を制御するCPU20と、浮動小数点演算プロセッサな
どのコプロセッサ30と、40.0MHzの周波数を持
ったクロックパルスを発生させる水晶発振器40と、3
2.0MHzの周波数を持ったクロックパルスを発生さ
せる水晶発振器50と、オペレーティングシステムやア
プリケーションプログラムが格納されたメインRAM6
0と、BIOS(basic I/O system)が格納されたEP
ROM70と、入出力ブロック110やビデオブロック
210と信号の受け渡しを行うコントロール部80とが
備えられている。また、コントロール部80には、CP
U20、メインRAM60およびシステムバスを制御す
るCPUコントローラ81と、CPUコントローラ81
に与える水晶発振器40、50からの信号の電圧値を5
Vから3Vに変換する電圧変換器82と、CPUコント
ローラ81から入出力ブロック110、ビデオブロック
210への出力信号の電圧値を3Vから5Vに変換する
電圧変換器83とが備えられている。さらに電圧変換器
83からは、ビデオブロック210への周波数切換信号
と、電源装置310への電圧切換信号が出力される。C
PU20、コプロセッサ30、メインRAM60、EP
ROM70およびCPUコントローラ81の電圧値は、
電圧切換信号が電源装置310に与えられることによっ
て、3Vから5Vの間をリアルタイムに変化する。装置
本体の動作は、すべてCPU20へのクロック信号の周
波数に同期して決定される。したがって、電圧を落とす
前にCPUへのクロック信号の周波数を落とすだけで、
他のすべてのデバイスのクロック周波数を同期して落と
すことが可能である。このような理由で、すべての制御
信号はCPUブロック10を介して出力されている。
Next, regarding the configuration of the CPU block 10, the input / output block 110 and the video block 210,
This will be described with reference to FIGS. FIG. 2 shows the CPU block 1
It is a block diagram of 0. The CPU block 10 includes a CPU 20 that controls the entire apparatus, a coprocessor 30 such as a floating point arithmetic processor, a crystal oscillator 40 that generates a clock pulse having a frequency of 40.0 MHz, and 3
A crystal oscillator 50 that generates a clock pulse having a frequency of 2.0 MHz, and a main RAM 6 that stores an operating system and application programs.
0 and EP that stores BIOS (basic I / O system)
A ROM 70 and a control unit 80 for exchanging signals with the input / output block 110 and the video block 210 are provided. In addition, the control unit 80 has a CP
CPU controller 81 for controlling U20, main RAM 60 and system bus, and CPU controller 81
The voltage value of the signal from the crystal oscillators 40 and 50 given to
A voltage converter 82 for converting V to 3V, and a voltage converter 83 for converting the voltage value of the output signal from the CPU controller 81 to the input / output block 110 and the video block 210 from 3V to 5V are provided. Further, the voltage converter 83 outputs a frequency switching signal to the video block 210 and a voltage switching signal to the power supply device 310. C
PU 20, coprocessor 30, main RAM 60, EP
The voltage values of the ROM 70 and the CPU controller 81 are
By applying the voltage switching signal to the power supply device 310, the voltage is changed between 3V and 5V in real time. The operation of the apparatus main body is determined in synchronization with the frequency of the clock signal to the CPU 20. Therefore, simply lower the frequency of the clock signal to the CPU before lowering the voltage,
It is possible to drop the clock frequency of all other devices synchronously. For this reason, all control signals are output via the CPU block 10.

【0010】図3は入出力ブロック110の構成図であ
る。入出力ブロック110には、20.0MHzの周波
数を持ったクロックパルスを発生させる水晶発振器12
0と、16.0MHzの周波数を持ったクロックパルス
を発生させる水晶発振器130と、可変周波数発生回路
であるVFO回路140と、リアルタイムクロック15
0と、外部機器170を制御するコントロール部160
及びコントロール部164が備えられている。コントロ
ール部160には、DMA(direct memory access)制
御、FDD(フロッピィディスク装置)制御、インタラ
プト制御、プリンタ制御などを行う入出力コントローラ
161と、入出力コントローラ161に与えるCPUブ
ロック10などからの信号の電圧値を5Vから3Vに変
換する電圧変換器162と、入出力コントローラ161
から外部機器170への出力信号の電圧値を3Vから5
Vに変換する電圧変換器163とが備えられている。ま
た、コントロール部164には、タイマ制御回路または
RS−232C制御回路などが備えられている。さら
に、外部機器170には、FDD、プリンタ、マウス、
RS−232Cおよびキーボードなどがある。また、外
部機器170は、従来機器との互換性のために5Vイン
タフェースを取っている。そのために、内部電圧が変化
しても外部機器170への信号電圧が変化しないよう
に、電圧変換回路163が備えられている。入出力コン
トローラ161の電圧値は、CPUブロック10からの
電圧切換信号が電源装置310に与えられることによっ
て、3Vから5Vの間をリアルタイムに変化する。リア
ルタイムクロック150などのクロック系信号線や、P
LL回路などのアナログ系回路で電圧特性が関係する回
路方式に基づいたFDDへのVFO回路140などは、
定電圧で動作させなければならない。そこでこれらのイ
ンタフェースは5Vレベルのインタフェースとする。コ
ントローラ部160は3Vになったときでも、CPUブ
ロック10からの信号が低周波数なので正常に動作す
る。しかし、コントローラ部164には、タイマ制御回
路およびRS−232C制御回路などのように、周波数
をリアルタイムに変化してはいけない回路を含んでい
る。そのため、3Vに電圧を下げることができないの
で、5V電圧で動作させる。
FIG. 3 is a block diagram of the input / output block 110. The input / output block 110 includes a crystal oscillator 12 that generates a clock pulse having a frequency of 20.0 MHz.
0, and a crystal oscillator 130 that generates clock pulses having frequencies of 16.0 MHz, a VFO circuit 140 that is a variable frequency generation circuit, and a real-time clock 15
0, and a control unit 160 that controls the external device 170
Also, a control unit 164 is provided. The control unit 160 includes an input / output controller 161 for performing DMA (direct memory access) control, FDD (floppy disk device) control, interrupt control, printer control, and the like, and signals from the CPU block 10 and the like given to the input / output controller 161. A voltage converter 162 for converting a voltage value from 5V to 3V, and an input / output controller 161.
From 5V to the external device 170 output signal voltage value from 5V
The voltage converter 163 which converts into V is provided. Further, the control unit 164 is provided with a timer control circuit, an RS-232C control circuit, or the like. Further, the external device 170 includes an FDD, a printer, a mouse,
There are RS-232C and keyboard. Also, the external device 170 has a 5V interface for compatibility with conventional devices. Therefore, the voltage conversion circuit 163 is provided so that the signal voltage to the external device 170 does not change even if the internal voltage changes. The voltage value of the input / output controller 161 changes in real time between 3V and 5V when the voltage switching signal from the CPU block 10 is applied to the power supply device 310. Clock-related signal lines such as the real-time clock 150 and P
The VFO circuit 140 to the FDD based on the circuit system in which the voltage characteristic is related in the analog circuit such as the LL circuit is
Must operate at constant voltage. Therefore, these interfaces are 5V level interfaces. The controller unit 160 operates normally even when the voltage becomes 3V because the signal from the CPU block 10 has a low frequency. However, the controller unit 164 includes circuits such as a timer control circuit and an RS-232C control circuit that must not change the frequency in real time. Therefore, the voltage cannot be lowered to 3V, so that the device is operated at a voltage of 5V.

【0011】図4はビデオブロック210の構成図であ
る。ビデオブロック210には、21.0MHzの周波
数を持ったクロックパルスを発生させる水晶発振器22
0と、CPUブロック10からの周波数切換信号を入力
して水晶発振器220で発生したクロックパルスの周波
数を変換する周波数セレクタ230と、テキストデータ
が格納されたSRAM240と、グラフィックデータが
格納されたDRAM250と、CPUブロック10から
のデータを文字パターンに変換するCG(キャラクタジ
ュネレータ)260と、画面表示を制御するGDC(グ
ラフィックディスプレイコントローラ)270と、液晶
ディスプレイ290を制御するコントロール部280が
備えられている。コントロール部280には、SRAM
240などを制御するビデオコントローラ281と、ビ
デオコントローラ281に与える周波数セレクタ230
からの信号およびCPUブロック10からの信号の電圧
値を5Vから3Vに変換する電圧変換器282と、液晶
ディスプレイ290への出力信号の電圧値を3Vから5
Vに変換する電圧変換器283とが備えられている。ビ
デオブロック210には、CPUブロック10から周波
数切換信号が送られてくる。これは、ビデオブロック2
10内の電圧VDDが3Vになったときに周波数を落とす
ため必要である。また、ビデオブロック210に与えら
れるクロック周波数と、CPUブロック10に与えられ
る周波数の値が大幅に異なるとビデオブロック210が
誤動作する可能性がある。このため、CPUブロック1
0に与えられる周波数を落とす場合、ビデオブロック2
10に与えられる周波数も同時に落とすようにする。S
RAM240、DRAM250、CG260、GDC2
70およびビデオコントローラ281の電圧値は、CP
Uブロック10からの電圧切換信号が電源装置310に
与えられることによって、3Vから5Vの間をリアルタ
イムに変化する。また、水晶発振器220は常に5V電
圧で動作している。これは、電圧が変動すると出力が安
定しないからである。さらに、CPUブロック10など
外部とのインタフェースは、バスの仕様を従来と同じに
するため5V単一とする。そこで、電圧変換器282で
外部信号の電圧値を5Vから3Vに変換しているのであ
る。
FIG. 4 is a block diagram of the video block 210. The video block 210 includes a crystal oscillator 22 that generates a clock pulse having a frequency of 21.0 MHz.
0, a frequency selector 230 that inputs a frequency switching signal from the CPU block 10 and converts the frequency of a clock pulse generated in the crystal oscillator 220, an SRAM 240 that stores text data, and a DRAM 250 that stores graphic data. , A CG (character generator) 260 for converting data from the CPU block 10 into a character pattern, a GDC (graphic display controller) 270 for controlling screen display, and a control unit 280 for controlling a liquid crystal display 290. . The control unit 280 has an SRAM
A video controller 281 for controlling the 240 and the like, and a frequency selector 230 for giving the video controller 281
From the voltage converter 282 for converting the voltage value of the signal from the CPU block 10 and the signal from the CPU block 10 from 5V to 3V, and the voltage value of the output signal to the liquid crystal display 290 from 3V to 5V.
And a voltage converter 283 for converting to V. A frequency switching signal is sent from the CPU block 10 to the video block 210. This is video block 2
It is necessary to drop the frequency when the voltage V DD within 10 becomes 3V. Further, if the clock frequency given to the video block 210 and the value of the frequency given to the CPU block 10 are significantly different, the video block 210 may malfunction. Therefore, the CPU block 1
When dropping the frequency given to 0, video block 2
The frequency given to 10 is also dropped at the same time. S
RAM240, DRAM250, CG260, GDC2
70 and the voltage value of the video controller 281 are CP
When the voltage switching signal from the U block 10 is applied to the power supply device 310, the voltage changes from 3V to 5V in real time. Further, the crystal oscillator 220 always operates at a voltage of 5V. This is because the output is not stable when the voltage changes. Further, the external interface such as the CPU block 10 is 5V single in order to keep the bus specifications the same as before. Therefore, the voltage converter 282 converts the voltage value of the external signal from 5V to 3V.

【0012】本実施例の特徴は、通常の処理では低速ク
ロックおよび低電圧の下で動いており、I/Oアクセス
やインタラプトなどの特定の要因が生じた場合に、予め
決められた時間だけ高速クロックおよび高電圧に切り換
わることである。これは、あるICが5Vで動作した場
合、入力から出力までの遅延時間が10nsであるとす
ると、3Vでの動作ならば遅延時間が20nsに増加す
る。このため、3Vで正常に動作するためには、5Vで
動作させるときに比べて周波数を落とさなければならな
い。周波数と消費電流は比例し、電圧の2乗と消費電力
は比例する。このことから、本実施例では、周波数と電
圧を同時に落とすことによって、画期的な低消費電流を
実現しているのである。クロックの切換えは完全に回路
のみで行われており、この切換えのタイミングはリフレ
ッシュ期間に合わされている。リフレッシュ期間中な
ら、バスが解放されており、かつ一定期間ごとに必ず発
生するからである。また、電圧の切換え時に、同時に各
IC間のインタフェースのレベルも変化する。通常、電
圧の変化には数ms〜数十msの時間がかかるため、n
sオーダーで変化している信号線に対しては電圧の変化
は無視できるほど小さい。しかし、電圧に異常なノイズ
が発生したり、変化時間が無視できないほど短時間であ
る場合、インタフェース間のレベルの逆転が起こる可能
性があるので注意が必要である。また本実施例では、切
換えのできる最低周波数を従来機種の最低なパフォーマ
ンスに相当するクロック周波数としている。電圧値につ
いても、最低周波数に対応した値を最低電圧値としてい
る。このような配慮によって、従来機種との互換性を損
なわない最低クロック・最低電圧に相当する消費電流で
動作させることができる。
The feature of this embodiment is that it operates under a low speed clock and a low voltage in normal processing, and when a specific factor such as an I / O access or an interrupt occurs, it operates at a high speed for a predetermined time. Switch to clock and high voltage. If a certain IC operates at 5V and the delay time from the input to the output is 10 ns, the delay time increases to 20 ns at the operation at 3V. Therefore, in order to operate normally at 3V, it is necessary to reduce the frequency as compared with when operating at 5V. The frequency is proportional to the current consumption, and the square of the voltage is proportional to the power consumption. For this reason, in this embodiment, the epoch-making low current consumption is realized by simultaneously reducing the frequency and the voltage. The clock switching is completely performed only by the circuit, and the timing of this switching is matched with the refresh period. This is because the bus is released during the refresh period, and the bus always occurs at regular intervals. Further, when the voltage is switched, the level of the interface between the ICs also changes at the same time. Since it usually takes several ms to several tens of ms to change the voltage, n
For a signal line changing on the s order, the change in voltage is so small that it can be ignored. However, if abnormal noise occurs in the voltage or the change time is so short that it cannot be ignored, reversal of the level between the interfaces may occur, so be careful. Further, in this embodiment, the lowest frequency that can be switched is the clock frequency corresponding to the lowest performance of the conventional model. Regarding the voltage value, the value corresponding to the lowest frequency is also the lowest voltage value. With such consideration, it is possible to operate with the current consumption corresponding to the minimum clock and the minimum voltage that does not impair the compatibility with the conventional model.

【0013】本実施例では、電圧値および周波数の切換
えをソフトウェアの介在なしに完全にハードウェアで制
御しているので、既存のプログラムを変更する必要がな
い。このように電源装置310から各ブロックに与えら
れる電力の電圧値をハードウェアで切り換える回路例を
図5(a)、(b)に示す。図5(a)では端子350
に与えられる電源装置310からの7V〜15Vの電圧
信号(通常、Ni−Cd蓄電池からの出力)が、FET
351によって最大3Vにまで電圧降下され、端子35
2から出力される。そして、この端子352から出力さ
れた電圧信号が各ブロックに送られるのである。詳細に
説明すると、FET351のゲートには、コントロール
IC353からの電圧がある一定間隔で印加され、端子
352から出力される電圧値が調整される。さらに、コ
ントロールIC353にはフィードバック信号が与えら
れ、FET351に印加される電圧の間隔を調整する。
このフィードバック信号は抵抗354と抵抗355との
抵抗値比で変化する。つまり、抵抗354と抵抗355
との抵抗値比によって、端子352から出力される電圧
信号の電圧値を切り換えるのである。そこで、抵抗35
5と並列に抵抗356を設けて、FET357のゲ−ト
に電圧切換信号を与えることによってフィードバック信
号の値を変化させ、端子352から出力される電圧信号
の電圧値を切り換えるのである。このような回路の問題
点としては、フィードバック信号が変化している中間状
態の出力の間に、アンダーシュートなどのノイズが発生
することである。この問題点を解消するために、図5
(a)に示すように抵抗354の他端にコンデンサ35
8を置く場合もある。また、ノイズが発生しないもう一
つの回路例を図5(b)に示す。図5(b)では端子3
60に与えられる電源装置310からの5Vの電圧信号
と、3端子レギュレータ362からの3Vの電圧信号と
が、FET361で選択され、いずれかの電圧信号が端
子363から出力される。このFET361のゲートに
は電圧切換信号が与えられ、端子363から出力される
電圧信号の電圧値を数ms前後の時間で切り換えるので
ある。この回路では、図5(a)の回路で発生したよう
なノイズが生じることはない。つまり、図6の波形図の
ように電圧信号がリアルタイムに変化する要因となる電
圧切換信号は、瞬時にON/OFFが切り替わるのでア
ンダーシュートなどのノイズが発生することがないので
ある。図4のビデオブロック210内のグラフィック用
DRAM250のように、メモリがSRAMでなくDR
AMの場合、通常+5V〜+3Vのように電圧を変化さ
せることは不可能である。それは、+3V時にハイレベ
ルの電圧をセルにチャージしても、+5Vになったとき
ローレベルの電圧と判断されてしまう可能性があるから
である。そこで、図8に示すように電圧変化期間にある
一定電圧ごとにリフレッシュ信号を入れる。これによっ
て、DRAMにおいても電圧を変化させることができ
る。
In this embodiment, since the switching of the voltage value and the frequency is completely controlled by hardware without the intervention of software, it is not necessary to change the existing program. An example of a circuit for switching the voltage value of the power supplied from the power supply device 310 to each block by hardware is shown in FIGS. In FIG. 5A, the terminal 350
The voltage signal of 7V to 15V from the power supply device 310 (usually the output from the Ni-Cd storage battery) is applied to the FET.
351 causes the voltage to drop to a maximum of 3 V, and the terminal 35
It is output from 2. Then, the voltage signal output from this terminal 352 is sent to each block. More specifically, the voltage from the control IC 353 is applied to the gate of the FET 351 at certain intervals, and the voltage value output from the terminal 352 is adjusted. Further, a feedback signal is given to the control IC 353 to adjust the interval of the voltage applied to the FET 351.
This feedback signal changes according to the resistance value ratio of the resistors 354 and 355. That is, the resistors 354 and 355.
The voltage value of the voltage signal output from the terminal 352 is switched in accordance with the resistance value ratio of Therefore, the resistor 35
5, a resistor 356 is provided in parallel, and the value of the feedback signal is changed by applying a voltage switching signal to the gate of the FET 357 to switch the voltage value of the voltage signal output from the terminal 352. A problem with such a circuit is that noise such as undershoot occurs during the output in the intermediate state where the feedback signal is changing. In order to solve this problem, FIG.
As shown in (a), the capacitor 35 is connected to the other end of the resistor 354.
In some cases, 8 is set. Moreover, another circuit example in which noise is not generated is shown in FIG. In FIG. 5B, the terminal 3
The voltage signal of 5V from the power supply device 310 and the voltage signal of 3V from the three-terminal regulator 362, which are given to 60, are selected by the FET 361, and one of the voltage signals is output from the terminal 363. A voltage switching signal is applied to the gate of the FET 361, and the voltage value of the voltage signal output from the terminal 363 is switched in a time of about several ms. In this circuit, noise like that generated in the circuit of FIG. 5A does not occur. That is, the voltage switching signal, which causes the voltage signal to change in real time as in the waveform diagram of FIG. 6, instantaneously switches between ON and OFF, so that noise such as undershoot does not occur. Like the graphic DRAM 250 in the video block 210 of FIG. 4, the memory is not SRAM but DR.
In the case of AM, it is usually impossible to change the voltage like + 5V to + 3V. This is because even if the cell is charged with a high level voltage at + 3V, it may be determined to be a low level voltage at + 5V. Therefore, as shown in FIG. 8, a refresh signal is input for each constant voltage in the voltage change period. As a result, the voltage can be changed even in the DRAM.

【0014】さらに、電圧の切換えと周波数の切換えの
タイミングについて、図7を用いて説明する。クロック
信号の切換えはnsオーダーで行うことができるが、電
圧の切換えは5ms〜20ms程度かかる。したがっ
て、電圧の切換えをクロックの周波数の切換えのように
あまり頻繁に行っても電圧変動が多くなるだけでかえっ
て逆効果となる恐れがある。そこで、周波数を切り換え
る時間(ms〜数s)と電圧を切り換える時間を変え、
電圧を切り換える時間を数s〜数十sとする。具体的に
は、電圧を5Vから3Vに落とすには、周波数切換信号
がローレベルになって数s以上経った後に電圧切換信号
をローレベルに落とす。また、電圧を3Vから5Vに上
げるには、周波数切換信号がハイレベルになってから電
圧を上げ、電圧が上がり切るまで実際の周波数を高速に
しない。ところが、このように電圧を上げる場合、すぐ
に高速処理が必要でも電圧が上がり切るまで待たなくて
はいけない。この時間はパフォーマンス低下の要因とな
る。そこで、図9に示すように電圧監視用ICを設け、
高速動作可能な4.5Vになったときに、ハイレベルに
なる周波数高速許可信号372を出力するようにする。
システムは周波数高速許可信号372により、すぐに高
速になることができ、パフォーマンス低下を最小限に押
さえることができる。このように切り換えることで、各
種アプリケーション操作中に、常に最高のパフォーマン
スで最低の消費電力とすることができる。
Further, the timing of voltage switching and frequency switching will be described with reference to FIG. Switching of the clock signal can be performed on the order of ns, but switching of the voltage takes about 5 ms to 20 ms. Therefore, even if the switching of the voltage is performed too frequently like the switching of the frequency of the clock, there is a possibility that the voltage variation is increased and the opposite effect is obtained. Therefore, change the time to switch the frequency (ms to several s) and the time to switch the voltage,
The time for switching the voltage is set to several seconds to several tens of seconds. Specifically, in order to drop the voltage from 5V to 3V, the voltage switching signal is dropped to the low level after several seconds or more have passed since the frequency switching signal went to the low level. Further, in order to raise the voltage from 3V to 5V, the voltage is raised after the frequency switching signal becomes high level, and the actual frequency is not made high until the voltage rises completely. However, when raising the voltage in this way, even if high-speed processing is required immediately, it is necessary to wait until the voltage is completely raised. This time is a factor of performance degradation. Therefore, as shown in FIG. 9, a voltage monitoring IC is provided,
The frequency high speed permission signal 372 that goes to a high level is output when the voltage becomes 4.5 V, which enables high speed operation.
The frequency fast enable signal 372 allows the system to speed up quickly and minimize performance degradation. By switching in this way, it is possible to always obtain the highest performance and the lowest power consumption while operating various applications.

【0015】さらに、第1モードであるパワーセーブモ
ードでの低速時のクロック周波数は、従来機種の最低な
パフォーマンスに相当するクロック周波数を用い、既存
のプログラムとの互換性を保っている。これ以上周波数
を下げると、既存のプログラムによっては誤動作を起こ
す可能性があるからである。このような配慮によって、
互換性を損なわない最低クロックでCPU20を動作さ
せることができ、情報処理装置の消費電流を減少させる
ことができる。そして、周波数を低速から高速に切り換
える場合、最高の周波数に切り換えられるのではなく、
予め指定してあったクロック周波数に戻るようCPUコ
ントローラ81が機能する。この切換えによって、高速
周波数での既存プログラムの互換性が保てる。また、現
在どの周波数でCPU20が動作しているかを利用者が
把握できるように、周波数ごとに異なる色で表示用のL
ED(ダイオード)を点灯している。例えば、16MH
のときは緑色、10MHのときはオレンジ色、5MHの
ときは赤色といった具合である。また、ユーザが5MH
zを設定したときには、自動的に低電圧動作になる。こ
のような表示用のLEDの概要図を図10に示す。クロ
ック周波数を表示するLED402は左から2番目にレ
イアウトされている。このLED402が消灯されてい
る場合は、パワーオフの状態か、パワーセーブモードの
状態でかつ低速に動作している時である。パワーオフの
状態のときは、他のすべてのLED401、403〜4
08も消灯しているので、利用者はLED402の表示
によって、パワーセーブモードを把握することができ
る。つまり、利用者は、例えばバッテリー残量を表示す
る右端のLED408が点灯していて、かつクロック周
波数を表示するLED402が消灯している場合に、こ
の情報処理装置がパワーセーブモードで動作しているこ
とがわかるのである。
Further, as the clock frequency at the low speed in the power save mode which is the first mode, the clock frequency corresponding to the lowest performance of the conventional model is used and the compatibility with the existing program is maintained. This is because if the frequency is further lowered, malfunction may occur depending on the existing program. With this kind of consideration,
The CPU 20 can be operated with the lowest clock that does not impair compatibility, and the current consumption of the information processing device can be reduced. And when switching the frequency from low speed to high speed, instead of switching to the highest frequency,
The CPU controller 81 functions to return to the clock frequency specified in advance. By this switching, compatibility of existing programs at high speed can be maintained. In addition, in order for the user to know at which frequency the CPU 20 is currently operating, the L for display is displayed in a different color for each frequency.
The ED (diode) is lit. For example, 16MH
Is green at 10 MHz, orange at 10 MH, red at 5 MH, and so on. In addition, the user is 5MH
When z is set, low voltage operation is automatically performed. FIG. 10 shows a schematic diagram of such a display LED. The LED 402 indicating the clock frequency is laid out second from the left. When the LED 402 is off, it means that the LED is in the power-off state or in the power save mode and operating at a low speed. When the power is off, all other LEDs 401, 403-4
Since 08 is also turned off, the user can know the power save mode by the display of the LED 402. That is, the user operates the information processing apparatus in the power save mode when, for example, the rightmost LED 408 that displays the remaining battery level is on and the LED 402 that displays the clock frequency is off. I understand that.

【0016】本実施例の情報処理装置は、通常低速のク
ロックおよび低電圧で動作し特定の要因によって一定期
間高速のクロックおよび高電圧で動作するパワーセーブ
モード(第1モード)と、常に高速のクロックおよび高
電圧で動作する通常モード(第2モード)を選択するこ
とができる。これらのモードは、システム環境テーブル
に予め設定しておくことによって、情報処理装置の電源
投入時に自動的に初期設定される。また、情報処理装置
が動作している段階でも、キーボード装置の所望の複数
キーの組み合わせ操作によって変更することができる。
つまり、パワーセーブモードでの動作中に、例えば「C
TRL」キー・「GRPH」キー・「P」キーを打鍵し
て、通常モードに変更するのである。逆に、通常モード
での動作中に、同様のキー操作をすることによって、パ
ワーセーブモードにも変更できる。上述したように、こ
のようなモードの変更はリフレッシュ期間中に行われる
ので、アプリケーションプログラムの実行中のモード変
更によっても、エラーが発生することはない。
The information processing apparatus according to the present embodiment normally operates at a low speed clock and a low voltage, and operates at a high speed clock and a high voltage for a certain period depending on a specific factor. A normal mode (second mode) operating with a clock and a high voltage can be selected. These modes are set in advance in the system environment table, and are automatically initialized when the information processing apparatus is powered on. Further, even when the information processing apparatus is operating, it can be changed by a desired combination operation of a plurality of keys of the keyboard device.
That is, while operating in the power save mode, for example, "C
By pressing the "TRL" key, the "GRPH" key, and the "P" key, the mode is changed to the normal mode. On the contrary, it is possible to change to the power save mode by performing the same key operation during the operation in the normal mode. As described above, since such a mode change is performed during the refresh period, an error does not occur even when the mode is changed during the execution of the application program.

【0017】次に、パワーセーブモードの詳細について
説明する。パワーセーブモードとは、従来のパワーマネ
ージメントと異なり、短時間(秒単位)でCPUクロッ
クを切り換えること及び電圧を切り換えることにより、
消費電力を低減する方法である。パワーセーブモードで
は、通常は低速のクロック周波数および低電圧で動作し
ており、キー入力等の特定の要因が発生した時にのみ高
速のクロック周波数および高電圧に切り替わる。これ
は、ワープロソフトなどでは、変換時およびキー入力時
のみに高速のクロック周波数での動作が必要で、文章を
考えている時間などは、低速のクロック周波数で十分だ
からである。パワーセーブモードでは、このようにアプ
リケーションプログラムなどが問題なく動作できる最低
限のクロック周波数を与えること及び低電圧にすること
によって、消費電力の低減を図っているのである。クロ
ック周波数および電圧を変更する特定の要因には、I/
Oアクセス、インタラプトなどがある。まず、I/Oア
クセスについて説明すると、ユーザの使用する代表的な
アプリケーションプログラムを解析して、高速クロック
周波数での動作が必要なI/Oアクセスを抽出する。そ
して、抽出されたI/Oアクセスが発生した場合にの
み、クロック周波数を一定期間高速にするのである。次
に、インタラプトについて説明すると、キーボード装
置、RS−232C、ハードディスク装置などの特定の
インタラプトサイクルのみ、復帰(EOI)コマンドが
返ってきてからも一定期間、高速クロック周波数で情報
処理装置を動作させるのである。
Next, the details of the power save mode will be described. The power save mode is different from the conventional power management in that the CPU clock is switched and the voltage is switched in a short time (second unit).
This is a method of reducing power consumption. In the power save mode, the clock frequency and the low voltage are usually low, and the clock frequency and the high voltage are switched to the high speed only when a specific factor such as a key input occurs. This is because with word processing software or the like, it is necessary to operate at a high clock frequency only during conversion and key input, and a slow clock frequency is sufficient for the time of thinking a sentence. In the power save mode, the power consumption is reduced by providing the minimum clock frequency at which the application program or the like can operate without problems and by setting the voltage to a low voltage. Certain factors that change the clock frequency and voltage include I /
O access, interrupt, etc. First, I / O access will be described. A typical application program used by a user is analyzed to extract I / O access required to operate at a high-speed clock frequency. Then, only when the extracted I / O access occurs, the clock frequency is increased for a certain period. Next, the interrupt will be described. The information processing device is operated at the high-speed clock frequency for a certain period even after the return (EOI) command is returned only in a specific interrupt cycle of the keyboard device, RS-232C, hard disk device, etc. is there.

【0018】[0018]

【発明の効果】本発明の情報処理装置であれば、高速動
作が要求されない通常の処理は、低速クロックおよび低
電圧の下で実行され、消費電流の低減が図られる。そし
て、高速動作が要求される特定の処理は、高速クロック
および高電圧に切り換えて、一定期間高速に実行され
る。このように、処理内容によってクロックおよび電圧
が切り換えられるので、高速動作が必要な処理の速度を
落とすことなく、消費電流の低減が実現できる。
According to the information processing apparatus of the present invention, normal processing that does not require high-speed operation is executed under a low-speed clock and a low voltage to reduce current consumption. Then, the specific processing that requires high-speed operation is switched to the high-speed clock and the high voltage and is executed at high speed for a certain period. In this way, the clock and voltage are switched according to the processing content, so that the current consumption can be reduced without reducing the processing speed that requires high-speed operation.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の一実施例に係る情報処理装置の回路構
成図である。
FIG. 1 is a circuit configuration diagram of an information processing apparatus according to an embodiment of the present invention.

【図2】CPUブロックの回路構成図である。FIG. 2 is a circuit configuration diagram of a CPU block.

【図3】入出力ブロックの回路構成図である。FIG. 3 is a circuit configuration diagram of an input / output block.

【図4】ビデオブロックの回路構成図である。FIG. 4 is a circuit configuration diagram of a video block.

【図5】電圧切換回路の回路図である。FIG. 5 is a circuit diagram of a voltage switching circuit.

【図6】電圧の変動を示す波形図である。FIG. 6 is a waveform diagram showing voltage fluctuations.

【図7】電圧の変動を示す波形図である。FIG. 7 is a waveform diagram showing voltage fluctuations.

【図8】電圧の変動を示す波形図である。FIG. 8 is a waveform diagram showing voltage fluctuations.

【図9】監視用ICの回路図である。FIG. 9 is a circuit diagram of a monitoring IC.

【図10】表示用のLEDを示す概要図である。FIG. 10 is a schematic view showing a display LED.

【符号の説明】[Explanation of symbols]

10…CPUブロック 110…入出力ブロック 170…外部機器 210…ビデオブロック 290…液晶ディスプレイ 310…電源装置 10 ... CPU block 110 ... Input / output block 170 ... External device 210 ... Video block 290 ... Liquid crystal display 310 ... Power supply device

Claims (10)

【特許請求の範囲】[Claims] 【請求項1】 通常の処理は低速クロックおよび低電圧
で動作し、特定の処理のときだけ高速クロックおよび高
電圧で動作することを特徴とする情報処理装置。
1. An information processing apparatus, wherein normal processing operates with a low-speed clock and a low voltage, and operates only with a high-speed clock and a high voltage only in a specific processing.
【請求項2】 外部電源と内蔵電池のどちらから電力が
供給されているかを判定し、外部電源から電力が供給さ
れている場合に前記切換手段の切換え処理を無効とし
て、常時高速クロックおよび高電圧で動作する判定手段
を備えることを特徴とする請求項1記載の情報処理装
置。
2. A high-speed clock and a high voltage are constantly determined by determining which of an external power source and a built-in battery is supplying power, and when the external power source is supplying power, the switching process of the switching means is invalidated. The information processing apparatus according to claim 1, further comprising: a determination unit that operates in accordance with item 1.
【請求項3】 低速クロックおよび低電圧で動作してい
る間はクロック周波数表示用のダイオードを消灯するこ
とを特徴とする請求項1記載の情報処理装置。
3. The information processing apparatus according to claim 1, wherein the clock frequency display diode is turned off while operating at a low speed clock and a low voltage.
【請求項4】 低速クロックおよび低電圧での動作と、
高速クロックおよび高電圧での動作の切換えをソフトウ
ェアの変更なしに行うことを特徴とする請求項1記載の
情報処理装置。
4. A low speed clock and low voltage operation,
2. The information processing apparatus according to claim 1, wherein the switching of the operation with the high speed clock and the high voltage is performed without changing the software.
【請求項5】 通常低速のクロックおよび低電圧で動作
し特定の要因によって一定期間高速のクロックおよび高
電圧で動作する第1モードと、常に高速のクロックおよ
び高電圧で動作する第2モードを切り換える切換手段を
備えることを特徴とする情報処理装置。
5. A first mode, which normally operates with a low-speed clock and a low voltage, and operates with a high-speed clock and a high voltage for a certain period depending on a specific factor, and a second mode which always operates with a high-speed clock and a high voltage. An information processing apparatus comprising a switching means.
【請求項6】 キーボード装置を備えた情報処理装置に
おいて、 通常低速のクロックおよび低電圧で動作し特定の要因に
よって一定期間高速のクロックおよび高電圧で動作する
第1モードと、常に高速のクロックおよび高電圧で動作
する第2モードを切り換える切換手段と、 前記キーボード装置の所望の複数キーの組合せ操作によ
り第1モードおよび第2モードのいずれかのモードを選
択できる選択手段とを備えることを特徴とする情報処理
装置。
6. An information processing apparatus equipped with a keyboard device, which normally operates at a low speed clock and a low voltage and operates at a high speed clock and a high voltage for a certain period depending on a specific factor, and a always high speed clock and A switching means for switching the second mode operating at a high voltage; and a selection means capable of selecting one of the first mode and the second mode by a desired combination operation of a plurality of keys of the keyboard device. Information processing device.
【請求項7】 外部電源と内蔵電池のどちらから電力が
供給されているかを判定し、外部電源から電力が供給さ
れている場合に前記切換手段の切換え処理を無効とし
て、常時第2モードで実行させる判定手段を備えること
を特徴とする請求項5または請求項6記載の情報処理装
置。
7. A determination is made as to whether power is being supplied from an external power source or a built-in battery, and when power is being supplied from an external power source, the switching processing of the switching means is invalidated and always executed in the second mode. The information processing apparatus according to claim 5 or 6, further comprising: a determination unit that causes the determination.
【請求項8】 第1モードでかつ低速のクロックおよび
低電圧で動作している間はクロック周波数表示用のダイ
オードを消灯することを特徴とする請求項5または請求
項6記載の情報処理装置。
8. The information processing apparatus according to claim 5, wherein the clock frequency display diode is turned off while operating in the first mode and at a low speed clock and low voltage.
【請求項9】 前記第1モードで高電圧と低電圧が切り
換わっている間、一定の電圧ごとにリフレッシュ信号を
入れることを特徴とする請求項5または請求項6記載の
情報処理装置。
9. The information processing apparatus according to claim 5, wherein a refresh signal is input for each constant voltage while the high voltage and the low voltage are switched in the first mode.
【請求項10】 前記切換手段によるモードの切換えを
ソフトウェアの変更なしに行うことを特徴とする請求項
5または請求項6記載の情報処理装置。
10. The information processing apparatus according to claim 5, wherein the switching of the mode by the switching unit is performed without changing the software.
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