JPH03173175A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

本発明は、半導体素子に係り、特に高集積化可能な半導
体装置に関する。 （従来の技術］ ＭＯ８ＦＥＴ特性を向上させる方法として超薄膜Ｓ　Ｏ
Ｉ　ＭＯＳ　Ｆ　Ｅ　Ｔ　（Ｕｌｔｒａ　Ｔｈ１ｎ　Ｆ
ｉｌｍＳｉｌｉｃｏｎ　Ｏｎ　Ｉｎ５ｕｌａｔｏｒ　Ｍ
ＯＳＦＥＴ）構造が考えられている。従来の超薄膜ＳＯ
ＩＭＯ８ＦＥＴ形成プロセスのプロセスフローを第９図
（ａ）に、第９図（ｂ）に比較のため従来ＭＯ８ＦＥＴ
の形成プロセスのプロセスフローを示す。この構造のＳ
ＯＩ基板構造形成工程では、シリマン基板上に酸化膜を
成長させたのち、酸化膜に開口部を設は下地シリコン結
晶を露呈させたうえに、基板全面に多結晶あるいはアモ
ルファス状態のシリコンを被着し。 さらに、レーザあるいはエレクトロンビームをあてて溶
融させ、開口部を介して下地シリコンを再結晶化させ、
下地シリコンの結晶情報をもったシリコン半導体層を酸
化膜上に形成し、さらにこのシリコン半導体層を削るこ
とで所望の厚さに揃えた超薄膜半導体層とした基板構造
を先ず作ることが必要である。ＭＯ８ＦＥＴデバイスを
形成するには、この後、上記基板を出発点として、さら
に通常のデバイス形成工程であるアイソレーション形成
工程、アクティブ素子形成工程等を通すことが必要であ
る。そのため、基板構造が、従来基板と異なるため超薄
膜ＳＯＩＭＯ５ＦＥＴ以外に従来構造のＭＯＳＦＥＴや
、ＭＯＳ容量素子、あるいは抵抗素子等の素子を同一基
板上に形成することが困難であった。 一方、こうしたＳＯＩ基板形成プロセスの複雑さを避け
るため、ＩＥＥＥ　　ＩＥＤＭ８６゜ｐｐ、８１４−８
１６や特開平１−１５２６６０にみられるように、選択
酸化によりＳＯＩ基板を形成する技術が知られている。 この技術により得たＳＯＩ基板構造を用いたＭＯＳＦＥ
Ｔとしては、ＴＥＥＥ　　ＩＥＤＭ８６．　　Ｐｐ、８
１４−８１６にみられるように従来ＭＯ８ＦＥＴを作る
ことと、特開平１−１５２６６０にみられるように半導
体層が絶縁膜上に島状に形成されることを利用し、基板
面に垂直方向に電流を流すことが考えられてきた。しか
し、前者においては、超薄膜ＳＯＩＭＯ５ＦＥＴの形成
が困難であり、後者においては、半導体基板表面に高い
段さを作ることになり、基板面に従来素子を形成するこ
とが困難になる課題を生じていた。そのため、同−ｊＩ
ＥＦｉに縦型のチャネルをもつ素子と従来素子を形成す
るには、別々の形成プロセスを通すことが必要となる。 たとえば、選択酸化による５ＯＩ４ｉ！！造形成を用い
ていながら第９図（ｄ）に示すようにかえって煩雑なプ
ロセスフローとなる。

【発明が解決しようとする課題］ 上記従来技術で様々な素子を超薄膜 ＳＯＩＭＯ３ＦＥＴと同一基板に形成することが困難な
のは、超薄膜ＳＯＩ基板構造を実現するためのプロセス
と素子形成プロセスが異なること、および縦型のＭＯ８
ＦＥＴ構造を導入するために別々のプロセスを行うこと
が上に示したように必要なためである。本発明の目的は
従来プロセスと整合性の高い超薄膜ＳＯＩ基板構造形成
を用いて、他素子と整合性の高い超薄膜Ｓ　ＯＩ　Ｍ　
ＯＳ　Ｆ　Ｅ　Ｔ構造を形成することにより、同一基板
−ヒに超薄膜ＳＯＩＭＯＳＦＥＴと他素子を集積するこ
とにある。 【課題を解決するための手段】 選択酸化法を用いて超薄膜ＳＯＩ基板構造を実現し、か
つ、このＳＯＩ形成法の特徴を活かした従来素子と整合
性の高い超薄膜 ＳＯＩＭＯ８ＦＥＴ構造の素子を形成することにより、
他素子と超薄膜ＳＯＩＭＯ，５ＦＥＴの集積が可能とな
る。従来の選択酸化法によるアイソレーション形成工程
は、第１０図に示すように、シリコン基板上に下敷きと
なる酸化膜層１００　）、にシリコン窒化物ｆ１２００
を堆積した上のレジストをホトマスクを用いてバターニ
ングしく第１０図（（、））、　レジストマスクにシリ
コン窒化物層２００をエツチングし、レジストを除いた
のち（第１０図（ｂ））、シリコン窒化物パターン２０
０をマスクに酸化をおこなうことで、シリコン窒化物マ
スク２００のないところのみに厚い酸化膜１１０を成長
させ（第１０図（Ｃ））で、アイソレーション領域を形
成していた。これが、第９図（ｂ）にしめした従来プロ
セスにおける代表的アイソレーション形成工程である。 これに対して、本発明の超ｉＪ膜ＳＯＩ形成工程では、
シリコン基板上に下敷きとなる酸化膜層１００上にシリ
コン窒化物層２００を堆積した上のレジストをホトマス
クを用いてパターニングしく第１１図（（ａ））、　レ
ジストマスクにシリコン窒化物層２００をエツチングし
たのち、連続して酸化膜層１００およびシリコン基板を
エツチングする（第１１図（ｂ））。レジストを除いた
のちエツチングにより露呈したシリコン表面に再びシリ
コン窒化膜２１０の下敷きとなる酸化＋１’Ｊ　ｌ　０
１を形成してからシリコン窒化物／＊２１０を堆積する
（第１１図（Ｃ））。基板全面を垂直方向にほぼ堆積し
たシリコン窒化物７Ｎ２１０の厚さ相当のシリコン窒化
物エツチングすることで最初のパターン２００により形
成した突起部側面にシリコン窒化物スペーサ２１１を形
成する（第１１図（ｄ））。 シリコン窒化物２００および２１１をマスクに酸化をお
こなうことで、シリコン窒化物マスクのないところのみ
に厚い酸化膜１１０を成長させる。 （第１１図（ｅ））このときシリコン窒化物パターン２
００が十分に薄いとき、パターンしたで横方向にまわり
込んで成長してきたシリコン酸化膜が両側より繋がりＳ
ＯＩ基板構造をとることができる。一方このときパター
ン２００が十分に大きいところでは、はぼ通常のアイソ
レーション領域を形成することができる。 ［作用１ 本発明を用いたときのプロセスフローは第９図（ｃ）の
ように、超薄膜ｓｏｒ基板構造の形成プロセスを、アイ
ソレーション形成プロセスと一緒に行うことができる。 そのため従来ＭＯ８ＦＥＴ形成プロセスと極めて整合性
が高く、また、縦型ＭＯ８ＦＥＴのような特殊な素子構
造も必要としないことから、超薄膜ＳＯＩ基板構造を形
成しても工程数を増やすことなく、容易に他の素子と超
薄１１’Ｊ　Ｓ　ＯＩ　Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　ヲ同−
基板上ニ同時ニ形成することができる。

【実施例１ 以下、本発明の実施例を図面を用いて説明する。 第１図は、本発明による代表的素子組合せ例である超薄
膜ＳＯＩＭＯ８ＦＥＴとＭＯ３容量素子の形成法および
素子構造を示したものである。第１図（ａ）は素子平面
配置図、（ｂ）は（ａ）のＡ−ＡＷＲ面構造図である。 破線枠Ｂは超薄膜ＳＯＩＭＯ８ＦＥＴ形成部、破線枠Ｃ
はＭＯ３容量素子形成部である。超薄膜ＳＯＩＭＯ３Ｆ
ＥＴは基板と垂直に立つ超薄膜５ＯＩ５００をチャネル
としてゲート絶縁膜１５０によりチャネルと絶縁された
ゲート４１０によりＭＯＳトランジスタが構成される。 ソースおよびドレイン電極は各々８１０．８５０のコン
タクトを介して引出される。 ＭＯ８容量素子は基板容量電極７００と容量絶縁Ｗ４１
５５を挾んでプレート４２０によりＭＯ３容量素子を構
成している。この構造により超薄膜ＳＯＩＭＯ３ＦＥＴ
とＭＯ８容量素子を混在させることができる。この構造
の形成を以下に示す。 （第１図（ｃ））Ｐ型シリコン基板上に下敷きとなる１
０ｎｍの酸化膜層１００を熱酸化により形成し、その上
に厚さ２００ｎｍのシリコン窒化物Ｊｆ’Ｊ　２００を
ＣＶＤ法により堆積した」二で、レジスト法を用いて超
薄膜ＳＯＩＭＯ５ＦＥＴ形成部５００では輻０．１μｍ
、ＭＯ８容１素子形成部７００では必要な容量にあわせ
例えば２μｍのバターニングを行う。 （第１図（ｄ））レジストマスクにシリコン窒化物層２
００をエツチングしたのち、連続して酸化膜層１００お
よびシリコン基板を０．４μｍエツチングし、シリコン
の超薄膜部５００を突起状に形成する。 （第１図（ｅ））レジストを除いたのちエツチングによ
り露呈したシリコン表面に厚さ１０ｎｍの酸化膜１０１
を形成してから再び厚さ１１００ｎのシリコン窒化物Ｗ
Ｊ２１０をＣＶＤ法により堆積する。 （第１図（ｆ））基板全面を垂直方向に１１００ｎ相当
のエツチングを行い、図中＠で示した様な平坦部におい
て、酸化膜１０１を露呈させる。このとき最初のパター
ン２００により形成したシリコンの突起部側面にシリコ
ン窒化物スペーサ２１１を形成する。 （第１図（ｇ））シリコン窒化物２００および２１１を
マスクに酸化膜１０１を基板に垂直にエツチングし、さ
らに、シリコン基板を等方的に０．１μｍ１ｊＢ度エツ
チングすることで、シリコン窒化物２１０下に切れ込み
を形成することで後の工程における酸化膜１１０の形状
を適当なものに制御する。このとき第１３図（ａ）、（
ｂ）に示すようにシリコンの異方的エツチング前に等方
的なエツチングを行ないシリコン上部の角を丸めること
で、後の工程で形成するゲートＭ化膜の耐圧を高めるこ
とができる。 （第１図（ｈ））シリコン窒化物２００および２１１を
マスクに１１００℃の熱酸化を行いマ久りのないところ
のみに厚さ６００ｎｍの酸化膜１１０を成長させる。こ
のときシリコン窒化物パターン２００が十分に狭いとき
、パターンしたで横方向にまわり込んで成長してきたシ
リコン醸化膜が両側より繋がりシリコン超薄膜Ｍ５００
においてＳＯＩ基板構造が形成される。一方このときパ
ターン２００が十分に大きいところでは、はぼ通常のア
イソレーション領域を形成することができる。 （第１図（ｉ））熱リン酸系のエツチングにより、シリ
コン窒化物層を除去した後、フッ酸系のエツチングによ
りシリコン窒化物層の下敷きに形成したシリコン酸化ｎ
１００，１０１を取り除きシリコンを露呈してから、再
び熱酸化することでシリコン表面にゲート酸化膜１５０
を形成する。 ＭＯＳ容量素子では容量絶縁膜１５５が形成される。 上記基板全面に多結晶シリコンＭ４００をＣＶＤ法によ
り２００ｎｍ堆積した後、多結晶シリコンＷ４４００に
リンを高濃度拡散させ導電化する。 （第１図（ｊ））レジスト法を用いてパターニングし、
多結晶シリコンを異方的にエツチングすることで多結晶
シリコン層４００で超薄膜８０２ＭＯ８ＦＥＴ素子のゲ
ート電極４１０およびＭＯ８容量のプレート電極４２０
を形成する。 ソース、ドレイン電極拡散層８１２．８５２は、ゲート
電極４１０をマスクにヒ素を４０ＫｅＶのエネルギーで
３　Ｘ　１０１ｓｃ　ｍ−”イオン打ち込みし、その後
熱処理することで導電化して形成する。このイオン打ち
込みにあたっては、基板を傾け、斜めよりイオン打ち込
みすることで、超薄膜５００側面にイオンを導入するこ
とができる。 以下、ＣＶＤ法により絶縁層１６０を堆積してから、各
々の電極にコンタクトを開口し、金属配線材をＣＶＤで
堆積し、レジスト法によりパターニングすることで配線
を形成する。配線層は、まず被覆性の高い材料層８１１
被着後、導電性の高い材料層を積み上げた積層構造とす
ることで、配線およびコンタクトの抵抗を低くすること
で、超薄膜ＳＯＩＭＯ５ＦＥＴの素子性能を有効に活か
すことができる。被覆性の高いものとしてチタンナイト
ライドを配線層８１１に、低抵抗材としてアルミを配線
層８１０にもちいる。これらの工程は、従来の素子形成
プロセスと同様である。 第２図は超薄膜ＳＯＩＭＯ８ＦＥＴを介してＭＯＳ容量
素子にアクセスできるようにした半導体装置である。第
２図（ａ）は平面レイアウト、第２図（ｂ）は（ａ）の
Ａ−Ａ断面による素子断面構造である９本構造では、容
量部にノイズ電荷が集まることを防ぐこと、および酸化
［１１０との基板界面が空乏化するのを防ぐため、基板
より不純物濃度を高めた高不純物濃度層７４９を設けて
いる。 この素子組合せによりＤＲＡＭのメモリーセルを構成す
ることができる。このとき１ＭＯ８容量素子の蓄積電荷
がメモリー情報となるため、ＲＪ報を確かなものとする
ためには、蓄積電荷量を大きくすること、また蓄積電荷
のリークを低くすることが必要である。 そのため、低電位Ｖｓｓと高電位Ｖｃｃとでデジタル動
作させているＤＲＡＭ素子においては、ＭＯＳ容量素子
へのアクセス時には、ゲート４１０にＶｃｃ＋Ｖｔｈの
電位を加えることで、蓄積電荷量を確保する方式が取ら
れている。ここにｖｔｈはＭＯＳ容量素子にアクセスす
るＭＯＳトランジスタのオン状態とオフ状態のｌ：Ｊ５
（ａである。 書き込み電位をＶｓｓからＶｃｃで用いるときゲート４
１０はＶｓｓからＶｃｃ＋Ｖｔｈで動作する。 また、ｖｔｈ以下のオフ状態のトランジスタの電流（す
なわちＭＯＳ容量素子の電荷リーク）は、ゲートバイア
スをｖｔｈより小さくするに従い、指数関数的に減少す
る。そのため閾＠ｖｔｂは、電荷リークを小さくするよ
う、Ｖｔｈ−Ｖｓｓ％大きく設定することが必要である
。本発明に用いる超薄１１ＷｓＯＩＭＯ３ＦＥＴにおい
ては、ゲートの電界効果が従来のＭＯＳＦＥＴに比べ強
く働くため、トランジスタのｖｔｈば小さくなる。その
ため、従来リークを抑えるため設定していたＶｔ　ｈ−
Ｖｓ　ｓ　（＝Ｖｏ　ｆ　ｆ）を確保するため、書き込
み電位をＶｓｓからＶｃｃで動作しているとき、ゲート
４１０はＶｓｓ−ＶｏｆｆがらＶｃｃで動作させれば良
い。 第３図は従来ＭＯ８ＦＥＴ　（図中Ａで示す）と超薄膜
ＳＯＩＭＯ８ＦＥＴ　（図中Ｂで示す）と積層型容量素
子（図中Ｃで示す）を形成したものである。従来ＭＯ５
ＦＥＴは、基板より高濃度の不純物をドーピングしたウ
ェル７５０上に形成されている。超薄膜ＳＯＩＭＯ８Ｆ
ＥＴと容量素子は、酸化膜層１１０の上に形成される。 従来ＭＯＳＦＥＴと超薄膜ＳＯＩＭＯ８ＦＥＴは実施例
１．２で示したＭＯＳの形成法により作られるため、こ
こでは説明を省く。容量素子（図中Ｃ）は、超薄膜半導
体５００上に導電化した多結晶シリコンの下敷きＭ７２
０上にタングステン層７２１を被着して容量電極を形成
し、その上に容量絶縁膜として５酸化タンタルｆｆ１５
５を被着し、その上に電極７２１と対向してタングステ
ン層４２０の電極を置き、容量素子を形成する。 この構造で、酸化物層１１０があるため金ｐＡＷ！ｌ７
２０は、シリコン基板と直接つながるところを持たない
ため、５ＯＩｌのそと（図中Ａ）には金２属材等の影響
が出ないため、こうした汚染等に鋭敏な素子と組合せる
ときに好適であることを示している。 またこのことは、超薄膜ＳＯＩＭＯ３ＦＥＴのソース、
ドレイン電極と配線層のコンタクトを形成するときにも
有効になる。第３図（ｂ）（Ｃ）にこの方式を応用した
超薄膜ＳＯＩＭＯ８ＦＥＴのコンタクト部断面構造を示
す。（ｃ）は（ｂ）のＡ−Ａ断面である。超薄膜５ＯＩ
５００上面では、従来ＭＯ８ＦＥＴと全く同様なゲート
形成が行なわれる。そこで厚さ５０ｎｍのシリコン醜化
物Ｍ１３０をＣＶＤ法により堆積してから、レジストを
用いコンタクトを形成したい拡＠暦上のみ酸化膜１３０
をエツチングして開口し、第３図（ａ）における容量電
極７２０の代わりに導電化した多結晶シリコンを堆積し
コンタクトの下敷き層７２０を形成し、これを介して配
線層８１０とコンタクトさせる。この方式により、幅の
狭い超薄膜ＳＯＩに形成した拡散層電極とのコンタクト
を容易におこなうことが可能となる。 第４図は、従来ＭＯ３ＦＥＴと超薄膜 Ｓ○ＩＭＯ３ＦＥＴを組合せたものである。この構成に
おいて、従来ＭＯ８ＦＥＴＩ；Ｌｎ型チャネルのもの、
超薄膜ＳＯＩＭＯ５ＦＥＴはｎ型およびｐ型チャネルの
トランジスタが形成されている。 ウェル７５０は、従来ＭＯ５ＦＥＴにあわせた高濃度不
純物基板層でありコンタクト７５２を介して電位が与え
られている。超薄膜 ＳＯＩＭＯ５ＦＥＴ部において、ゲート４１０により超
薄膜５ＯＩ５００にｎ型チャネルトランジスタを構成し
、ゲート４１３により超薄膜５ＯＩ５０３にｐ型チャネ
ルトランジスタを構成している。 従来ｎおよびｐ型の両チャネルを持つＣＭＯＳ型の集積
回路を持つ半導体を形成するには、基板に比べ高濃度に
不純物をドーピングしたｎおよびｐ型のウェルを形成す
ることが必要であった。しかし、本発明によれば、ＣＭ
Ｏ３部を超薄膜ＳＯＩＭＯ８ＦＥＴで形成すれば、こう
したウェルを形成する必要はなく、従来ＭＯ８ＦＥＴの
チャネルにあわせてウェル７５０を形成すればよい。 回路においては、他のチップ等のインターフェイスに近
い部分において、従来ＭＯ５ＦＥＴを配置し、演算部等
にこうした超薄膜 ＳＯＩＭＯ８ＦＥＴを配する等の使い分けを行なうこと
ができる。 また、第１２図に示すように、従来ＭＯ５形成領域では
、シリコン酸化膜１１０層がシリコンの下に入り込むこ
とを避けることで、シリコンにがかる醸化によるストレ
スを弱めることができる。 この形成は、第１２図（ｂ）に示すように、異方的なシ
リコンエツチング時に底ではテーパを引くようにエツチ
ングする。その後、シリコン窒化膜スペーサ形成後に、
レジスト８８８でマスクしてシリコンを等方的にエツチ
ングすることで、酸化時のＳＯＩ形状を調整することが
できる。また、超薄膜ＳＯＩＭＯ３ＦＥＴと従来ＭＯ８
ＦＥＴで、イオン打ち込み時に打ち分けて、打ち込みエ
ネルギを変えソース、ドレインの拡散層深さを調整する
ことができる。従来ＭＯ８ＦＥＴでは短チヤネル効果を
抑えるため浅い拡散層を形成し、超薄膜ＳＯＩＭＯ８Ｆ
ＥＴでは側面のチャネルを有効に使えるように拡散層を
設定する。このイオン打ち込みでは基板面に斜め方向か
ら打ち込むことができる。 第５図は超薄膜ＳＯＩＭＯ８ＦＥＴを用いた例として、
ｎ型チャネルトランジスタによるＳ　ＣＦ　Ｌ　（Ｓｏ
ｕｒｃｅ　Ｃｏｕｐｌｅｄ　ＦＥＴ　Ｌｏｇｉｃ）論理
ゲートとしてインバータを示したものである。第５図（
ａ）はインバータ回路を示したもの、第５図（ｂ）は（
ａ）の破線＠で示したインバータのトランジスタレイア
ウト例、（ｃ）はその素子断面構造を示したものである
１本構造では、超薄膜ＳＯｒＭＯ５ＦＥＴを並列化する
ことで電流を大きくとり、且つ高速に動作させることが
できるため、高速動作を必要とする例えばブリ入ケーラ
等の応用において極めて有効である。 またこの超薄膜ＳＯＩＭＯ８ＦＥＴを利用することによ
り生じる基板半導体型を自由に選べる特長は、超薄膜Ｓ
ＯＩＭＯ３ＦＥＴとバイポーラ素子を組合せることを容
易にする。第６図は超薄膜ＳＯＩＭＯ８ＦＥＴとバイポ
ーラ素子を同時に形成したものである。バイポーラ素子
のベース９７２は、ゲート４１０と同時に形成されるベ
ース配線９７１によりコンタクトされ、この配線とスペ
ーサ技術を用いて自己整合的に形成した不純物をドーピ
ングした多結晶シリコンによるエッミタ配線９７０およ
びこれからの不純物拡散により作られたエッミタ９６９
、および、埋め込み不純物層７５３を介して配線７５４
でコンタクトされたコレクタ７５５によりバイポーラ素
子は形成できる。この際ＭＯ８ＦＥＴの基板構造の制約
なしに、このバイポーラ素子特性のみに合わせて濃度等
の基板構造を決めることができるため、高性能のバイポ
ーラ素子を形成することができる。 第７図に示すように、埋め込み屑７５３を用いて直接超
薄膜ＳＯＩＭＯ５ＦＥＴの拡散層電極８５２とコンタク
トすることができる。また、超薄膜ＳＯＩＭＯ８ＦＥＴ
のソース、ドレイン配線８１０と同時にエッミタ配線を
形成できる。このとき多結晶シリコン層８１０の上にタ
ングステンシリサイド層８１３を被着することで抵抗を
さげ、且つ異なる不純物導電型間の接続を可能とするこ
とができる。このことは、ゲート４１０およびベース４
１０配線形成においても同様である。 第８図は、超薄膜ＳＯＩＭＯ５ＦＥＴと同様にして静電
誘導型トランジスタ（ＳＩＴ）を形成したもののＳＩＴ
部の素子構造を示したものである。 ｎ型超薄膜５ＯＩ５００上のゲート４１０の両サイドに
ｌｌｌ１０．３μｍのシリコン酸化膜スペ〜すを形成し
、これをマスクにヒ素をイオン打ち込みすることで、ソ
ース８１２．およびドレイン８５２を形成している。こ
の素子は、超薄膜 ＳＯＩＭＯ３ＦＥＴと、はぼ同じプロセスのみで形成さ
れるため、容易に混在させることができる。 【発明の効果】 本発明によれば、超薄膜ＳＯＩＭＯ８ＦＥＴを従来プレ
ーナプロセスと整合性よく形成することができるため、
従来ＭＯ８ＦＥＴやＭＯ８容量素子等のこれまでの素子
と一緒に超薄膜 ＳＯＩＭＯ５ＦＥＴを得ることができる。

【図面の簡単な説明】

第１図は２本発明の一実施例を示す素子平面配置図およ
び素子構造図、第２図ないし第８図は、その他の実施例
を表す断面および平面図、第９図ないし第１１図は、従
来技術と本技術の形成プロセスの比較を示し本発明の詳
細な説明する図、第１２．１３図はその他の実施例を示
す図である。 符号の説明 １００．１０１：下敷きシリコン酸化膜１１０．１３０
：シリコン酸化膜 １３７：シリコン酸化物スペーサ １５０：ゲート酸化膜 １５５：容量絶縁膜 ２００．２１０：シリコン窒化物層 ２１１：シリコン窒化物スペーサ ４００：多結晶シリコン暦 ４１０．４１３：ゲート ４２０ニブレート電極 ５００．５０３：超薄膜５ＯＩ ７００：ＭＯＳ容量ｆ極 ７２０：多結晶シリコン層 ７２１：容量電極 ７４９：高不純物濃度層 ７５０：ウェル ７５２：ウェルコンタクト ７５３：埋め込み不純物層 ７５４：コレクタコンタクト ７５５：コレクタ ８０９：ソースコンタクト ８１０．８１１．８４９．８５１：配線８１２：ソース
拡散層 ８１３：タングステンシリサイド層 ８５ｏニドレインコンタクト ８５２ニドレイン拡散層 ８８８ニレジスト ９６９：エッミタ 図面の浄書（内容に変更なし） Ｓ　１　口 （υ） ９７０：エツミタ配線 ９７１：ベース配線 ９７２：ベース 図百の浄書（内容に変更なし） 図面の浄書（内容に変更なし） 黛　２　（２） （α） −面の浄書（内容に変更なし） 第５０ （α） 図面の浄書（内容に変更なし） 第　５　図 ズ ４／ｌ／ 図面の浄書（内容に変更なし） 第　７　図 （ｂ） （ｃ） （ｄ） １４四口１ １面の浄ｆ：（杓容に変更なし） 力　げ　回 図面の浄書（内容に変更なし） カ／ρ　ｉ （α） （す （ｄ） ６ダン ／ρａ 図面の浄書（内容に変更なし） 第１１図 （ｄ） 図面の浄書（内容に変更なし） １）　　ｔ２区 （’／） 図面の浄書（内容に変更なし） び〕 手 続 補 正 書 （方式） ％式％ 事件の表示 平成 年 特 許 願 第３１０６２８号 発明の名称 半 導 体 装 置 補正をする者 名称 （５１０）株式会社 日 立 製 作 所 株式会社 日 立 製 作 所 内 補正命令の日付 平成 ２年 ３月２７日 補正の対象 図 面

Claims (1)

1. 【特許請求の範囲】 １、シリコン酸化膜上に形成した基板に垂直な面を基板
   面に平行方向に電流が流れるチャネルとして用いる絶縁
   ゲート型電界効果トランジスタを持つ半導体素子におい
   て、該シリコン酸化膜と素子間アイソレーシヨンを行な
   う酸化膜が同一酸化工程において形成されたことを特徴
   とする半導体装置。 ２、特許請求の範囲第１項記載の半導体装置において、
   上記シリコン酸化膜上の半導体が基板結晶により構成し
   たことを特徴とする半導体装置。 ３、容量素子とアクセストランジスタを同一のシリコン
   酸化膜上に形成することにより、メモリーセルを基板と
   電気的に分離したことを特徴とする半導体装置。 ４、基板表面に形成した凸部を基板面に垂直方向にバイ
   ポーラトランジスタチャネルとして用い、凸部側面をＭ
   ＯＳトランジスタチャネルとして用いることを特徴とす
   る半導体装置。