JPH02170528A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH02170528A JP63324925A JP32492588A JPH02170528A JP H02170528 A JPH02170528 A JP H02170528A JP 63324925 A JP63324925 A JP 63324925A JP 32492588 A JP32492588 A JP 32492588A JP H02170528 A JPH02170528 A JP H02170528A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、拡散層もしくは拡散層とゲート電極の低抵
抗化を図るようにした半導体装置の製造方法に関する。
（従来の技術） 相補ＭＯＳ型半導体装置、例えばＣＭＯＳインバータは
従来、次のような工程で製造されている。
まず、第２図（ａ）において、Ｎ型［１００］のシリコ
ン（Ｓｉ）基板３０に、深さが５μｍのＰ型ウェル領域
３１を形成し、基板３０の表面に素子分離用不純物層（
フィールド反転チャネル防止用の不純物層）３２及びこ
の層３２上に素子分離用酸化膜（フィールド酸化Ｈ）３
３を形成してこれを分離領域３４とする。次に第２図（
ｂ）に示すように、素子形成領域に１００〜５００人の
膜厚を有するゲート酸化膜３５を熱酸化法によって形成
し、さらに全面にＮ型多結晶シリコン層を堆積し、これ
を写真蝕刻技術によりパターニングしてゲート電極３Ｂ
を形成する。その後、例えばヒ素（Ａｓ）イオン等のよ
うなＮ型不純物を選択的にイオン注入して、Ｐ型ウェル
領域３１にＮチャネルＭＯＳＦＥＴのソース、ドレイン
３７を、基板３０に電位取出し部３８をそれぞれ形成す
る。続いて、例えばボロン（Ｂ）イオン等のようなＰ型
不純物を選択的にイオン注入して、基板３０にＰチャネ
ルＭＯＳＦＥＴのソース、ドレイン３９を、Ｐ型ウェル
領域３１に電位取出し部４０をそれぞれ形成する。次に
、第２図（ｃ）に示すように、保護用酸化膜４１をＣＶ
Ｄ法（化学的気相成長法）等により堆積形成し、さらに
この膜４１に電極取出し部を開口し、アルミニウム（１
）等による配線パターン４２を形成する。
このようなＣＭＯＳインバータの製造技術は、相補ＭＯ
５型半導体装置の一般的な製造技術であり、従来から広
く用いられている。ここで、ゲート電極等の配線材料と
しては、ゲート電極をマスクとした自己整合法によりソ
ース、ドレインが形成でき、かつ高温の熱処理に耐え得
る多結晶シリコンが用いられている。ところで、この多
結晶シリコンは高濃度に不純物を導入しても比抵抗が１
０−３Ωｃｍ程度しか下がらず、微細な素子ではこのこ
とが動作の高速化を制限している。
さらに、ソース、ドレインもシート抵抗が５０〜１００
Ω／口程度にしか下げることができず、素子が微細化さ
れ、オン抵抗が下がっているにもかかわず、ソース、ド
レインにおける寄生抵抗が大きなものとなり、オン電流
を大きくすることができないという問題がある。
このために最近では、ソース、ドレイン及びゲート電極
上にシリサイド層を形成して、それぞれの配線抵抗の低
減化を図るような方法が開発されている。この方法は、
前記第２図（ｂ）に示すように、ソース、ドレイン及び
ゲート電極を形成した後、金属膜、例えばチタン（Ｔｉ
）膜を全面に堆積し、その後、熱処理によりチタンとシ
リコンとを反応させてチタンシリサイド層を形成し、さ
らに未反応のチタンを薬品処理でエツチング除去するこ
とによってソース、ドレイン及びゲート電極それぞれの
表面にのみ低抵抗のチタンシリサイド層を形成するする
ものである。この方法は一般にサリサイド（Ｓａｌｌｃ
ｌｄｅ：５ｅｌｌ’　Ａ１１ｇｒ＋ｅｄ　５ｌｌｉｃｉ
ｄｅ）法と呼ばれている。
（発明が解決しようとする課題） しかしながら、このサリサイド法によると、金属とシリ
コンが反応するときに、ソース、ドレイン又はゲート電
極でそれぞれ反応したシリサイドがお互いに成長し、短
絡してしまい、その後の薬品処理によるエツチングでも
除去されずにそのまま残ってしまうという不都合がある
。また、金属とシリコンとの界面に存在する自然酸化膜
により、金属とシリコンとの反応が不均一となり、ソー
ス。
ドレイン電極と基板が短絡するという不都合が生じる。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、ソース、ドレインもしくはゲート電
極どおしの短絡やソース、ドレイン電極と基板との短絡
を起こすことなしに、これらソース、ドレインもしくは
ゲート電極等におけるコンタクト抵抗の低減化を図るこ
とができる半導体装置の製造方法を提供することにある
。
［発明の構成］ （課題を解決するための手段） この発明の半導体装置の製造方法は、金属イオンを、そ
の濃度のピークが表面から５００人以内となるような加
速電圧で第１導電型のＳｔ半導体基板内に選択的に注入
する工程と、酸素が混入しない雰囲気中で５００℃以上
の温度で熱処理を行い、上記イオン注入領域にシリサイ
ド層を形成する工程と、上記シリサイド層の領域に、Ｓ
ｉ中でキャリアとして作用する第２導電型の不純物を選
択的に導入する工程と、６００℃以上の温度で熱処理を
行って上記シリサイド層よりも深い拡散層を形成する工
程と、上記シリサイド層の表面に配線層を形成する工程
とを具備したことを特徴とする。
この発明の半導体装置の製造方法は、金属イオンを、そ
の濃度のピークが表面から５００人以内となるような加
速電圧で第１導電型のＳｉ半導体基板内に選択的に注入
する工程と、上記金属イオン注入領域に、Ｓｉ中でキャ
リアとして作用する第２導電型の不純物を選択的に導入
する工程と、酸素が混入しない雰囲気中で５００℃以上
の温度で熱処理を行い、上記イオン注入領域にシリサイ
ド層を形成すると同時に上記不純物導入領域にシリサイ
ド層よりも深い拡散層を形成する工程と、上記シリサイ
ド層の表面に配線層を形成する工程とを具備したことを
特徴とする。
この発明の半導体装置の製造方法は、第１導電型のＳｉ
半導体基板内に選択的に不純物を導入して第２導電型の
拡散層を形成する工程と、上記拡散層内に、その濃度の
ピークが表面から５００人以内となるような加速電圧で
金属イオンを選択的に注入する工程と、酸素が混入しな
い雰囲気中で６００℃以上の温度で熱処理を行い、上記
イオン注入領域に上記拡散層よりも浅いシリサイド層を
形成する工程とを具備したことを特徴とする。
（作用） この発明の半導体装置の製造方法は、拡散層もしくはこ
の拡散層の形成予定領域の表面に金属イオンを注入し、
その後、シリサイド化することによって、拡散層の表面
にのみ低抵抗の金属シリサイド層を形成する。
さらに、この発明の半導体装置の製造方法は、拡散層も
しくはこの拡散層の形成予定領域の表面及びゲート電極
の上面に金属イオンを注入し、その後、シリサイド化す
ることによって、拡散層の表面及びゲート電極の上面に
のみそれぞれ低抵抗の金属シリサイド層を形成する。
（実施例） 以下、図面を参照してこの発明を実施例により説明する
。第１図はこの発明をＣＭＯＳインバータの製造方法に
実施した、この発明の第１の実施例の製造工程を示す断
面図である。
まず、第１図（ａ）に示すように、比抵抗が１〜１０Ω
ｃｍのＮ型［１００１シリコン基板１０に、３〜５μｍ
の深さを有するＰ型ウェル領域１１を形成する。
続いて第１図（ｂ）に示すように、素子分離予定部の基
板１０表面に素子分離用不純物層１２を形成し、さらに
この層１２上に素子分離用の酸化膜１３を形成して分離
領域１４とする。
次に、第１図（ｃ）に示すように、素子形成領域に７０
〜１５０人の膜厚を有するゲート酸化膜１５を形成した
後、厚さ３０００〜６０００人の多結晶シリコン層１６
をＣＶＤ法等により全面に堆積し、続いてこの多結晶シ
リコン層１６を写真蝕刻技術によりバターニングして、
Ｎチャネル及びＰチャネルＭＯ３ＦＥＴのゲート電極１
７Ｎ、　１７Ｐをそれぞれ形成する。
次に上記ゲート電極１７Ｎ、　１７Ｐ及び分離領域１４
をマスクに用いて上記ゲート酸化膜１５をＮ１（４Ｆに
よりエツチングした後、全面に金属、例えばチタン（Ｔ
ｉ）を加速電圧が例えば５０ＫｅＶ。
３Ｘ１０１７／ｃｍ２のドーズ量でイオン注入し、この
後、酸素の混入しない雰囲気において６００℃の温度で
熱処理を行う。これによりチタンとシリコンとが反応し
、第１図（ｄ）に示すように、基板１０及びＰ型ウェル
領域１１それぞれのソース。
ドレイン形成予定部上及び上記ゲート電極１７Ｎ。
１７Ｐ上にチタンシリサイド層１８が形成される。この
とき、上記ゲート電極１７Ｎ、　１７Ｐの側壁には予め
チタンが注入されていないので、これら側壁にはチタン
シリサイド層は形成されず、個々のチタンシリサイド層
１８は互いに分離した状態で形成される。なお、ここで
金属イオンの加速電圧を５０ＫｅＶ以上にすると、イオ
ン注入によるダメージが深く入り、その後、形成される
ソース、ドレインにおける接合リーク電流が増加する。
このため、イオン注入の際の加速電圧は注意深く設定す
る必要があり、イオン注入を行うときに金属の濃度のピ
ークが基板表面から５００Å以下になるように、５０Ｋ
ｅＶ程度に設定することが大切である。
次に全面にフォトレジスト膜１９を形成し、第１図（ｅ
）に示すようにこのレジスト膜１９をＮチャネルＭＯＳ
ＦＥＴ側のソース、ドレイン形成予定部、ゲート電極１
７Ｎ及び基板電位取出し部とが露出するように選択的に
除去し、続いてこのレジスト膜１９を残した状態でＰ型
ウェル領域１１及び基板ｌＯにＮ型の不純物、例えばヒ
、素（Ａｓ）を、加速電圧が例えば４０ＫｅＶ、ドーズ
量３Ｘ１０１５／Ｃｍ２の条件でイオン注入してＮ型不
純物注入領域２０を選択的に形成する。
続いて、上記イオン注入で使用されたレジスト膜１９を
全面剥離し、新たに全面にフォトレジスト膜２１を形成
し、今度は第１図（ｆ）に示すようにこのレジスト膜２
１をＰチャネルＭＯＳＦＥＴ側のソース、ドレイン形成
予定部、ゲート電極１７Ｐ及びＰウェル電位取出し部と
が露出するように選択的に除去し、続いてこのレジスト
膜２１を残した状態で基板１０及びＰ型ウェル領域１１
にＰ型の不純物、例えばボロン（Ｂ）を、加速電圧が例
えば４０ＫｅＶ、　　ドーズｆｆ１３×１０１５／Ｃｍ
２の条件でイオン注入してＰ型不純物注入領域２２を選
択的に形成する。
その後、６００〜１０００℃の温度で熱処理を行う。こ
れにより、上記Ｎ型不純物注入領域２０及びＰ不純物注
入領域２２内の不純物が活性され、第１図（ｇ）に示す
ように、チタンシリサイド層１８よりも深いＮチャネル
ＭＯＳＦＥＴ側のソース、ドレイン２３及び基板電位取
出し部２４と、ＰチャネルＭＯＳＦＥＴ側のソース、ド
レイン２５及びＰウェル電位取出、し部２６がそれぞれ
形成されると共に、各チタンシリサイド層１８のシート
抵抗が約１Ω／口、程度まで低下する。続いて、例えば
ＣＶＤ法により全面に保護用酸化膜２７を堆積形成し、
この保護用酸化膜２７に対して電極取出し部を開口し、
さらに全面に配線用金属、例えばアルミニウムを被着し
、これをパターニングして配線パターン２８を形成する
ことにより完成する。
この実施例の方法によれば、金属シリサイド層とシリコ
ンとの間に従来のような自然酸化膜が存在せず、両者の
界面が連続的に変化していくため、ソース、ドレイン及
びゲート電極それぞれの表面に、低抵抗の金属シリサイ
ド層を安定して形成することができ、これらソース、ド
レイン及びゲート電極に対するコンタクト抵抗を十分に
低下させることができる。また、前記第２図に示した従
来の方法に対して、金属イオンの注入工程を付加するだ
けで自己整合的に金属シリサイド層が形成できる。
なお、上記第１図（ｄ）の工程において、イオン注入さ
れる金属としてチタンを用いる場合について説明したが
、その他に、モリブデン（Ｍｏ）。
タングステン（Ｗ）、ニッケル（Ｎｉ）、プラチナ（Ｐ
ｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）等を使用
しても同様な効果を得ることができる。また、第１図（
ｅ）及び第１図（ｆ）の工程では、イオン注入されるＮ
型及びＰ型不純物としてヒ素（Ａｓ）やボロン（Ｂ）を
用いる場合について説明したが、その他に５価もしくは
４価の不純物であるリン（Ｐ）、アンチモン（Ｓｂ）。
フッ化ボロン（ＢＦ２　）、アルミニウムＣＡＤ　＞等
を使用しても同様な効果を得ることができる。
さらに、第１図（ｇ）の工程では、配線パターン２８を
アルミニウム（１）によって形成する場合について説明
したが、その他に、アルミニウム（１！　）とシリコン
（Ｓｉ）及び銅（Ｃｕ）からなる合金、アルミニウムと
銅の合金もしくはアルミニウムと他の金属もしくは合金
の積層構造を使用することもできる。
次にこの発明の第２の実施例の製造方法を説明する。上
記第１の実施例の方法では、始めにチタンなどの金属を
イオン注入し、その直後に熱処理を行って金属シリサイ
ド層を形成した後、Ｎチャネル及びＰチャネルＭＯＳＦ
ＥＴのソース、ドレインを形成するようにしている。こ
れに対し、この実施例では、金属をイオン注入した直後
は熱処理を行わず、この後にＭＯＳＦＥＴのソース、ド
レイン用のＮ型及びＰ型不純物をイオン注入し、その後
、酸素が混入しない雰囲気中において５００℃以上の温
度で熱処理を行うことにより、金属シリサイド層とＮチ
ャネル及びＰチャネルＭＯＳＦＥＴのＭＯＳＦＥＴのソ
ース、ドレインを同時に形成するものである。
次にこの発明の第３の実施例の製造方法を説明する。上
記第１の実施例の方法では、始めにチタンなどの金属を
イオン注入し、熱処理を行って金属シリサイド層を形成
した後にＮチャネル及びＰチャネルＭＯＳＦＥＴのソー
ス、ドレインを形成するようにしている。これに対し、
この実施例では、始めに第１の実施例の場合と同様の方
法でＮチャネル及びＰチャネルＭＯＳＦＥＴのソース。
ドレインを形成した後、金属をイオン注入し、続いて酸
素が混入しない６０００℃以上の雰囲気で熱処理を行っ
て金属シリサイド層を形成するものである。
上記第２及び第３の実施例の方法でも、第１の実施例の
方法と同様に、ソース、ドレイン及びゲート電極それぞ
れの表面に、低抵抗の金属シリサイド層を自己整合的に
、安定して形成することができ、これらソース、ドレイ
ン及びゲート電極の配線抵抗を十分に低下させることが
できる。また、これら各実施例の方法でも、イオン注入
される金属としてはチタン（Ｔｉ）の他に、モリブデン
（Ｍｏ）、タングステン（Ｗ）、ニッケル（Ｎｔ）　　
プラチナ（Ｐｔ）　　パラジウム（Ｐｄ）、タンタル（
Ｔａ）等を使用することができ、ＭＯＳＦＥＴのソース
、ドレインを形成する際のイオン注入に使用されるＮ型
及びＰ型不純物としては、ヒ素（Ａｓ）、ボロン（Ｂ）
、リン（Ｐ）、アンチモン（Ｓｂ）、フッ化ボロン（Ｂ
Ｆ２　）、アルミニウム（１）等を使用することができ
、さらに配線パターンはアルミニウム（Ａ１）、アルミ
ニウムＣＡＤＩ　）とシリコン（Ｓｉ）及び銅（Ｃｕ）
からなる合金、アルミニウムと銅の合金もしくはアルミ
ニウムと他の金属もしくは合金の積層構造等を使用する
ことができる。
なお、この発明は上記各実施例に限定されるものではな
く種々の変形が可能である。例えば、上記第１の実施例
ではシリサイド層を形成するために、金属を全面にイオ
ン注入する場合について説明したが、これは多結晶シリ
コン層による高抵抗を負荷として用いたＳＲＡＭ等にお
いて、レジストによりこの高抵抗となる領域の多結晶シ
リコン層のみを覆い、この領域を除いて金属をイオン注
入することにより、負荷となる高抵抗部分を残して選択
的に低抵抗化することも可能である。
［発明の効果］ 以上説明したようにこの発明によれば、ソース。
ドレインもしくはゲート電極どおしの短絡やソース、ド
レイン電極と基板との短絡を起こすことなしに、これら
ソース、ドレインもしくはゲート電極等におけるコンタ
クト抵抗の低減化を図ることができる半導体装置の製造
方法を提供することができる。
【図面の簡単な説明】
第１図はこの発明の一実施例の方法による製造工程を示
す断面図、第２図は従来方法による製造工程を示す断面
図である。 １０・・・シリコン基板、ｌｌ・・・Ｐ型ウェル領域、
１２・・・素子分離用不純物層、Ｉ３・・・素子分離用
の酸化膜、１４・・・分離領域、１５・・・ゲート酸化
膜、１７Ｎ・・・ＮチャネルＭＯＳＦＥＴのゲート電極
、１７Ｐ・・・ＰチャネルＭＯＳＦＥＴのゲート電極、
１８・・・Ｔｉシリサイド層、１９．２１・・・フォト
レジスト膜、２０・・・Ｎ型不純物注入領域、２２・・
・Ｐ型不純物注入領域、２３・・・ＮチャネルＭＯＳＦ
ＥＴ側のソース、ドレイン、２４・・・基板電位取出し
部、２５・・・ＰチャネルＭＯＳＦＥＴ側のソース、ド
レイン、２６・・・Ｐウェル電位取出し部、２７・・・
保護用酸化膜、２８・・・配線パターン。 出願人代理人　弁理士　鈴江武彦

Claims (1)

  1. 【特許請求の範囲】 １、金属イオンを、その濃度のピークが表面から５００
    Å以内となるような加速電圧で第１導電型のＳｉ半導体
    基板内に選択的に注入する工程と、酸素が混入しない雰
    囲気中で５００℃以上の温度で熱処理を行い、上記イオ
    ン注入領域にシリサイド層を形成する工程と、 上記シリサイド層の領域に、Ｓｉ中でキャリアとして作
    用する第２導電型の不純物を選択的に導入する工程と、 ６００℃以上の温度で熱処理を行って上記シリサイド層
    よりも深い拡散層を形成する工程と、上記シリサイド層
    の表面に配線層を形成する工程と を具備したことを特徴とする半導体装置の製造方法。 ２、第１導電型のＳｉ半導体基板上に素子分離領域を形
    成する工程と、 上記基板上にＭＯＳＦＥＴのゲート電極を形成する工程
    と、 上記素子分離領域及び上記ゲート電極をマスクに用いて
    金属イオンを、その濃度のピークが表面から５００Å以
    内となるような加速電圧で上記基板内に注入すると共に
    上記ゲート電極内にも注入する工程と、 酸素が混入しない雰囲気中で５００℃以上の温度で熱処
    理を行い、上記イオン注入領域にそれぞれシリサイド層
    を形成する工程と、 上記素子分離領域及び上記ゲート電極をマスクに用いて
    、基板内に形成された上記シリサイド層の領域にＳｉ中
    でキャリアとして作用する第２導電型の不純物を選択的
    に導入する工程と、 ６００℃以上の温度で熱処理を行って上記不純物導入領
    域に上記シリサイド層よりも深いソース、ドレイン用の
    拡散層を形成する工程と、 上記シリサイド層の表面に配線層を形成する工程と を具備したことを特徴とする半導体装置の製造方法。 ３、金属イオンを、その濃度のピークが表面から５００
    Å以内となるような加速電圧で第１導電型のＳｉ半導体
    基板内に選択的に注入する工程と、上記金属イオン注入
    領域に、Ｓｉ中でキャリアとして作用する第２導電型の
    不純物を選択的に導入する工程と、 酸素が混入しない雰囲気中で５００℃以上の温度で熱処
    理を行い、上記イオン注入領域にシリサイド層を形成す
    ると同時に上記不純物導入領域にシリサイド層よりも深
    い拡散層を形成する工程と上記シリサイド層の表面に配
    線層を形成する工程と を具備したことを特徴とする半導体装置の製造方法。 ４、第１導電型のＳｉ半導体基板上に素子分離領域を形
    成する工程と、 上記基板上にＭＯＳＦＥＴのゲート電極を形成する工程
    と、 上記素子分離領域及び上記ゲート電極をマスクに用いて
    金属イオンを、その濃度のピークが表面から５００Å以
    内となるような加速電圧で上記基板内に注入すると共に
    上記ゲート電極内にも注入する工程と、 上記素子分離領域及び上記ゲート電極をマスクに用いて
    、上記基板内の金属イオン注入領域に、Ｓｉ中でキャリ
    アとして作用する第２導電型の不純物を選択的に導入す
    る工程と、 酸素が混入しない雰囲気中で５００℃以上の温度で熱処
    理を行い、上記イオン注入領域にシリサイド層を、上記
    不純物導入領域にこのシリサイド層よりも深いソース、
    ドレイン用の拡散層を同時に形成する工程と、 上記シリサイド層の表面に配線層を形成する工程と を具備したことを特徴とする半導体装置の製造方法。 ５、第１導電型のＳｉ半導体基板内に選択的に不純物を
    導入して第２導電型の拡散層を形成する工程と、 上記拡散層内に、その濃度のピークが表面から５００Å
    以内となるような加速電圧で金属イオンを選択的に注入
    する工程と、 酸素が混入しない雰囲気中で６００℃以上の温度で熱処
    理を行い、上記イオン注入領域に上記拡散層よりも浅い
    シリサイド層を形成する工程とを具備したことを特徴と
    する半導体装置の製造方法。 ６、第１導電型のＳｉ半導体基板上に素子分離領域を形
    成する工程と、 上記基板上にＭＯＳＦＥＴのゲート電極を形成する工程
    と、 上記素子分離領域及び上記ゲート電極をマスクに用いて
    、上記基板内に第２導電型の不純物を選択的に導入して
    第２導電型のソース、ドレイン用の拡散層を形成する工
    程と、 上記素子分離領域及び上記ゲート電極をマスクに用いて
    金属イオンを、その濃度のピークが表面から５００Å以
    内となるような加速電圧で上記拡散層内に注入すると共
    に上記ゲート電極内にも注入する工程と、 酸素が混入しない雰囲気中で６００℃以上の温度で熱処
    理を行い、上記基板内のイオン注入領域に上記拡散層よ
    りも浅いシリサイド層を形成すると共に上記ゲート電極
    のイオン注入領域にもシリサイド層を形成する工程と を具備したことを特徴とする半導体装置の製造方法。
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