JPH01227523A - 電流スイッチ回路 - Google Patents
電流スイッチ回路Info
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- JPH01227523A JPH01227523A JP8852912A JP5291288A JPH01227523A JP H01227523 A JPH01227523 A JP H01227523A JP 8852912 A JP8852912 A JP 8852912A JP 5291288 A JP5291288 A JP 5291288A JP H01227523 A JPH01227523 A JP H01227523A
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- 230000000295 complement effect Effects 0.000 claims abstract description 29
- 230000005669 field effect Effects 0.000 claims description 6
- 230000001052 transient effect Effects 0.000 abstract description 3
- 230000008859 change Effects 0.000 abstract description 2
- 230000000630 rising effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 12
- 238000000034 method Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/165—Modifications for eliminating interference voltages or currents in field-effect transistor switches by feedback from the output circuit to the control circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
Landscapes
- Electronic Switches (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、電界効果トランジスタ（以下、ＦＥＴという
）を用いた電流スイッチ回路、特に相補型ＭＯＳトラン
ジスタ（以下、０ＭＯ３という）のモノリシック集積回
路（以下、モノリシックＩＣという）等において高精度
を要求されるアナログ電流の正確な電流スイッチ回路に
関するものである。
）を用いた電流スイッチ回路、特に相補型ＭＯＳトラン
ジスタ（以下、０ＭＯ３という）のモノリシック集積回
路（以下、モノリシックＩＣという）等において高精度
を要求されるアナログ電流の正確な電流スイッチ回路に
関するものである。
（従来の技術）
従来、このような分野の技術としては、特開昭５６−１
０７６３８号公報、及び特開昭５９−１８６”４２０号
公報に記載されるものがあった。
０７６３８号公報、及び特開昭５９−１８６”４２０号
公報に記載されるものがあった。
以下、その構成を図を用いて説明する。
第２図は従来の電流スイッチ回路の構成例を示す回路図
である。
である。
一定電流を出力するための電流源１０に接続された電流
スイッチ回路２０は、電流源１０の出力側に接続された
入力端子２１、制御信号を入力する制御端子２２、及び
出力端子２３を有し、その入力端子２１及び出力端子２
３間にＰチャネルＦＥＴ２４が接続され、さらに入力端
子２１及び制御端子２２が２人力のナントゲート（以下
、ＮＡＮＤゲートという）２５の入力側に接続され、そ
のＮＡＮＤゲート２５の出力側がＦＥＴ２４のゲートに
接続されている。
スイッチ回路２０は、電流源１０の出力側に接続された
入力端子２１、制御信号を入力する制御端子２２、及び
出力端子２３を有し、その入力端子２１及び出力端子２
３間にＰチャネルＦＥＴ２４が接続され、さらに入力端
子２１及び制御端子２２が２人力のナントゲート（以下
、ＮＡＮＤゲートという）２５の入力側に接続され、そ
のＮＡＮＤゲート２５の出力側がＦＥＴ２４のゲートに
接続されている。
第３図は、第２図をＣＭＯ３ＩＣで構成した具体的な回
路例を示す図である。
路例を示す図である。
この回路では、第１．第２の電源端子１，２を有し、そ
の第１の電源端子１には、ＰチャネルＦ Ｅ Ｔ １０
ａからなる電流源１０が接続されると共に、ＮＡＮＤ
ゲート２５に設けられた２つの電源端子２６．２７のう
ちの一端の電源端子２６に接続されている。電流源１０
を構成するＦＥＴ１０ａのゲートには、端子１１を通し
てバイアス電圧が印加される。ＮＡＮＤゲート２５は、
ＰチャネルＦＥＴ２５ａ、２５ｂ及びＮチャネルＦＥＴ
２５ｃ、２５ｄで構成されている。
の第１の電源端子１には、ＰチャネルＦ Ｅ Ｔ １０
ａからなる電流源１０が接続されると共に、ＮＡＮＤ
ゲート２５に設けられた２つの電源端子２６．２７のう
ちの一端の電源端子２６に接続されている。電流源１０
を構成するＦＥＴ１０ａのゲートには、端子１１を通し
てバイアス電圧が印加される。ＮＡＮＤゲート２５は、
ＰチャネルＦＥＴ２５ａ、２５ｂ及びＮチャネルＦＥＴ
２５ｃ、２５ｄで構成されている。
以上の構成において、制御端子２２に供給される制御信
号が高レベル（以下、“Ｈ”という）か低レベル（以下
、Ｌｌｌという）かに応じて電流源１０の出力電流を出
力端子２３から出力する状態、もしくは出力しない状態
をとる。例えば、制御端子２２が” Ｉ（”の場合、Ｎ
ＡＮＤゲート２５は入力端子２１側を入力、ＦＥＴ２４
のゲート側を出力とするインバータ、即ち反転増幅回路
として動作する。そのため、ＦＥＴ２４はＮＡＮＤゲー
ト２５により帰還バイアスされてオン状態となり、出力
端子２３から電流が出力される。また、制御端子２２が
“Ｌｊｌの場合、ＮＡＮＤゲート２５の出力は“Ｈｔ＋
となってＦＥＴ２４がオフ状態となり、出力端子２３か
ら電流が得られないことになる。
号が高レベル（以下、“Ｈ”という）か低レベル（以下
、Ｌｌｌという）かに応じて電流源１０の出力電流を出
力端子２３から出力する状態、もしくは出力しない状態
をとる。例えば、制御端子２２が” Ｉ（”の場合、Ｎ
ＡＮＤゲート２５は入力端子２１側を入力、ＦＥＴ２４
のゲート側を出力とするインバータ、即ち反転増幅回路
として動作する。そのため、ＦＥＴ２４はＮＡＮＤゲー
ト２５により帰還バイアスされてオン状態となり、出力
端子２３から電流が出力される。また、制御端子２２が
“Ｌｊｌの場合、ＮＡＮＤゲート２５の出力は“Ｈｔ＋
となってＦＥＴ２４がオフ状態となり、出力端子２３か
ら電流が得られないことになる。
第４図は、相補的出力を得るべく構成された従来の他の
電流スイッチ回路の構成例を示す回路図である。
電流スイッチ回路の構成例を示す回路図である。
この電流スイッチ回路２ＯＡはその入力端子２１が電流
源１０の出力側に接続され、その入力端子２１と相補的
出力端子２３−１．２３−２との間に、ＰチャネルＦＥ
Ｔ２４−１及びＮＡＮＤゲート２５−１とＰチャネルＦ
ＥＴ２４−２及びＮＡＮＤゲート２５−２とがそれぞれ
接続されている。制御端子２２に供給される制御信号は
、−方のＮＡＮＤゲート２５−２に与えられると共に、
インバータ２８で反転されて他方のＮＡＮＤゲート２５
−１に与えられ、それらのＮＡＮＤゲート２５−２．２
５−１の各出力が相補的に“Ｈｏｏ、“ＵＰＩになって
２１のＦＥＴ２４−２．２４−１も相補的にオン、オフ
状態となる。そのため、２つの出力端子２３−４．２３
−２のいずれか一方から電流源１０の出力電流が送出さ
れることになる。
源１０の出力側に接続され、その入力端子２１と相補的
出力端子２３−１．２３−２との間に、ＰチャネルＦＥ
Ｔ２４−１及びＮＡＮＤゲート２５−１とＰチャネルＦ
ＥＴ２４−２及びＮＡＮＤゲート２５−２とがそれぞれ
接続されている。制御端子２２に供給される制御信号は
、−方のＮＡＮＤゲート２５−２に与えられると共に、
インバータ２８で反転されて他方のＮＡＮＤゲート２５
−１に与えられ、それらのＮＡＮＤゲート２５−２．２
５−１の各出力が相補的に“Ｈｏｏ、“ＵＰＩになって
２１のＦＥＴ２４−２．２４−１も相補的にオン、オフ
状態となる。そのため、２つの出力端子２３−４．２３
−２のいずれか一方から電流源１０の出力電流が送出さ
れることになる。
第２図及び第４図の・電流スイッチ回路２０゜２０Ａで
は、スイッチのオン状態での出力端子２３．２３−１．
２３−２の出力インピーダンスが高いこと、ＦＥＴによ
るモノリシックＩＣに適した回路手段となっていること
、スイッチ切換えのために外部からのバイアス電圧の供
給が必要ない等の特徴を有している。
は、スイッチのオン状態での出力端子２３．２３−１．
２３−２の出力インピーダンスが高いこと、ＦＥＴによ
るモノリシックＩＣに適した回路手段となっていること
、スイッチ切換えのために外部からのバイアス電圧の供
給が必要ない等の特徴を有している。
（発明が解決しようとする課に）
しかしながら、上記構成の電流スイッチ回路では、次の
ような問題点があった。
ような問題点があった。
（１） 第２図及び第３図の電流スイッチ回路では、１
個のＮＡＮＤゲート２５でスイッチ機能及び反転増幅器
機能という２つの機能を持たせている。ところが、ＮＡ
ＮＤゲート２５の特性により、切替わりの際（過渡的動
作の際）に入力閾値電圧Ｖｔの値が変動してしまうため
、出力電流値が変動するようになる。
個のＮＡＮＤゲート２５でスイッチ機能及び反転増幅器
機能という２つの機能を持たせている。ところが、ＮＡ
ＮＤゲート２５の特性により、切替わりの際（過渡的動
作の際）に入力閾値電圧Ｖｔの値が変動してしまうため
、出力電流値が変動するようになる。
即ち、電流スイッチであるＦＥＴ２４のオン−オフ、ま
たはオフ−オフ時において、帰還バイアスをかけている
反転増幅器機能を有するＮＡＮＤゲート２５もオン−オ
フ、またはオフ−オンが行われるため、ＮＡＮＤゲート
２５の入力側に接続されている電流入力端子２１がＦＥ
Ｔ２４のオン。
たはオフ−オフ時において、帰還バイアスをかけている
反転増幅器機能を有するＮＡＮＤゲート２５もオン−オ
フ、またはオフ−オンが行われるため、ＮＡＮＤゲート
２５の入力側に接続されている電流入力端子２１がＦＥ
Ｔ２４のオン。
オフ切替わり時に影響を受けて変動し、出力端子２３か
らの出力電流にノイズが生じる。つまり、制御端子２２
が“Ｌ”→“Ｈｔ＋に遷移する時の２人力ＮＡＮＤゲー
ト２５の端子２２側入力端子が“ｌ Ｌ ｌ”→“Ｈ”
になり、ＦＥＴ２４がオフ状態がらオン状態となる過程
において、ＮＡＮＤゲート２５の端子２１側入力端子の
閾値電圧Ｖｔが定常状態のＶｔになるまでに、その定常
状態より高いＶｔとなっている期間が生じるので、端子
２１側を入力、ＦＥＴ２４のゲート側を出力とする反転
増幅器として動作するＮＡＮＤゲート２５は、端子２１
側入力端子の閾値電圧Ｖｔが定常より高い状態であるた
め、ＦＥＴ２４のゲート側電圧は定常より低くなる。こ
の定常より低いＦＥＴ２４のゲート側電圧のため、Ｐチ
ャネルＦＥＴ２／１のソース・ドレイン間の抵抗は定常
状態より小さくなり、この期間、出力端子２３からの出
力電流が設定された定電流より多く流れることになる。
らの出力電流にノイズが生じる。つまり、制御端子２２
が“Ｌ”→“Ｈｔ＋に遷移する時の２人力ＮＡＮＤゲー
ト２５の端子２２側入力端子が“ｌ Ｌ ｌ”→“Ｈ”
になり、ＦＥＴ２４がオフ状態がらオン状態となる過程
において、ＮＡＮＤゲート２５の端子２１側入力端子の
閾値電圧Ｖｔが定常状態のＶｔになるまでに、その定常
状態より高いＶｔとなっている期間が生じるので、端子
２１側を入力、ＦＥＴ２４のゲート側を出力とする反転
増幅器として動作するＮＡＮＤゲート２５は、端子２１
側入力端子の閾値電圧Ｖｔが定常より高い状態であるた
め、ＦＥＴ２４のゲート側電圧は定常より低くなる。こ
の定常より低いＦＥＴ２４のゲート側電圧のため、Ｐチ
ャネルＦＥＴ２／１のソース・ドレイン間の抵抗は定常
状態より小さくなり、この期間、出力端子２３からの出
力電流が設定された定電流より多く流れることになる。
従って、第２図の出力電流波形を表わす第５図に示すよ
うに、出力電流波形は立上がり時においてノイズを生じ
、出力電流値が変動し、それによって出力電流が安定に
なるために要するセトリング時間（Ｓｅｔｔｌｉｎｇ
ｔｉｍｅ 、整定時間）が長くなるという問題があった
。
うに、出力電流波形は立上がり時においてノイズを生じ
、出力電流値が変動し、それによって出力電流が安定に
なるために要するセトリング時間（Ｓｅｔｔｌｉｎｇ
ｔｉｍｅ 、整定時間）が長くなるという問題があった
。
（２） 第４図の電流スイッチ回路では、前記（１）と
同様に、例えば制御端子２２が“°Ｌ”′→“Ｈ９ｒに
遷移した時、２人力ＮＡＮＤゲート２５−２の端子２２
側入力端子が“ＬＮ→“Ｈｌｌになると共に、２人力Ｎ
ＡＮＤゲート２５−１のインバータ２８側入力端子が“
Ｈｔｌ→“し”になり、ＦＥＴ２４（がオン状態からオ
フ状態になると共に、ＦＥＴ２５−２がオフ状態からオ
ン状態になる過程龜おいて、出力端子２３−２からの出
力電流の立上がり時に第５図に示すようなノイズが生じ
て出力電流値が変動するという問題があった。
同様に、例えば制御端子２２が“°Ｌ”′→“Ｈ９ｒに
遷移した時、２人力ＮＡＮＤゲート２５−２の端子２２
側入力端子が“ＬＮ→“Ｈｌｌになると共に、２人力Ｎ
ＡＮＤゲート２５−１のインバータ２８側入力端子が“
Ｈｔｌ→“し”になり、ＦＥＴ２４（がオン状態からオ
フ状態になると共に、ＦＥＴ２５−２がオフ状態からオ
ン状態になる過程龜おいて、出力端子２３−２からの出
力電流の立上がり時に第５図に示すようなノイズが生じ
て出力電流値が変動するという問題があった。
また第４図もよ、帰還バイアスをかけることに用いるＮ
ＡＮＤゲート２５−１．２５−２も相補的出力でそれぞ
れ異なるＮＡＮＤゲート２５−１゜２５−２を使用して
いる。つまり、相補的出力を得るために２個のＮＡＮＤ
ゲート２５−１．２５−２を用いている。ところが、マ
スクずれ、不純物の拡散ばらつき、酸化膜厚のばらつき
等の半導体製造プロセス上のばらつきにより、２個のＮ
ＡＮＤゲート２５−Ｌ ２５−２の閾値ｖｔを完全に同
一とすることは困難であり、通常は特性の異なったもの
となってしまうため、ＦＥＴ２５−１．２５−２のオン
、オフ切換えのたびに電流値が変動してしまって、正確
な相補的電流出力が得にくいという問題があった。
ＡＮＤゲート２５−１．２５−２も相補的出力でそれぞ
れ異なるＮＡＮＤゲート２５−１゜２５−２を使用して
いる。つまり、相補的出力を得るために２個のＮＡＮＤ
ゲート２５−１．２５−２を用いている。ところが、マ
スクずれ、不純物の拡散ばらつき、酸化膜厚のばらつき
等の半導体製造プロセス上のばらつきにより、２個のＮ
ＡＮＤゲート２５−Ｌ ２５−２の閾値ｖｔを完全に同
一とすることは困難であり、通常は特性の異なったもの
となってしまうため、ＦＥＴ２５−１．２５−２のオン
、オフ切換えのたびに電流値が変動してしまって、正確
な相補的電流出力が得にくいという問題があった。
本発明は前記従来技術が持っていた課題として、電流ス
イッチング時に出力電流にノイズが乗じて出力電流値が
変動し、セトリング時間が長（なる点と、２個のＮＡＮ
Ｄの特性の相違から相補的電流出力の電流値に相違が生
じる点について解決した電流スイッチ回路を提供するも
のである。
イッチング時に出力電流にノイズが乗じて出力電流値が
変動し、セトリング時間が長（なる点と、２個のＮＡＮ
Ｄの特性の相違から相補的電流出力の電流値に相違が生
じる点について解決した電流スイッチ回路を提供するも
のである。
（課題を解決するための手段）
本発明は前記課題を解決するために、電流源の出力電流
をオン、オフする第１．第２のＦＥＴを備え、制御信号
により前記第１．第２のＦＥＴを帰還バイアスしてその
第１．第２のＦＥＴを通して相補的な前記出力電流を送
出する電流スイッチ回路において、前記電流源の出力電
流を反転増幅して帰還バイアスを生成する１個の反転増
幅器と、相補的な制御信号により前記反転増幅器の出力
を切換えて前記第１．第２のＦＥＴのゲートに相補的に
供給する第１．第２の制御回路とを、設けたものである
。
をオン、オフする第１．第２のＦＥＴを備え、制御信号
により前記第１．第２のＦＥＴを帰還バイアスしてその
第１．第２のＦＥＴを通して相補的な前記出力電流を送
出する電流スイッチ回路において、前記電流源の出力電
流を反転増幅して帰還バイアスを生成する１個の反転増
幅器と、相補的な制御信号により前記反転増幅器の出力
を切換えて前記第１．第２のＦＥＴのゲートに相補的に
供給する第１．第２の制御回路とを、設けたものである
。
（作用）
本発明によれば、以上のように電流スイッチ回路を構成
したので、１個の反転増幅器は電流スイッチング時にお
いて第１．第２のＦＥＴに対して帰還バイアスを供給す
るために、電流源の出力電流のみを反転し、それを増幅
するように働き、また第１．第２の制御回路は相補的な
制御信号により、前記反転増幅器の出力を相補的に切換
えて第１、第２めＦＥＴを相補的にオン、オフ動作させ
るように働く。このように電流スイッチング時に帰還バ
イアスを供給する反転増幅器と、この反転増幅器の出力
を切換えて第１．第２のＦＥＴの電流スイッチング動作
を制御する制御回路とを分離した構成にすることにより
、反転増幅器の入力量値電圧が変動せず、それによって
出力電流値の変動がなくなる。さらに、単一の反転増幅
器を用いて相補的電流出力を得ているので、スイッチ切
換えのたびに出力電流値が変動することもなくなる。
したので、１個の反転増幅器は電流スイッチング時にお
いて第１．第２のＦＥＴに対して帰還バイアスを供給す
るために、電流源の出力電流のみを反転し、それを増幅
するように働き、また第１．第２の制御回路は相補的な
制御信号により、前記反転増幅器の出力を相補的に切換
えて第１、第２めＦＥＴを相補的にオン、オフ動作させ
るように働く。このように電流スイッチング時に帰還バ
イアスを供給する反転増幅器と、この反転増幅器の出力
を切換えて第１．第２のＦＥＴの電流スイッチング動作
を制御する制御回路とを分離した構成にすることにより
、反転増幅器の入力量値電圧が変動せず、それによって
出力電流値の変動がなくなる。さらに、単一の反転増幅
器を用いて相補的電流出力を得ているので、スイッチ切
換えのたびに出力電流値が変動することもなくなる。
従って前記課題を解決できるのである。
（実施例）
第１図は本発明の実施例を示す電流スイッチ回路の構成
図である。
図である。
一定電流を出力するための電流源３０に接続された電流
スイッチ回路４０は、電流源３０の出力側に接続された
入力端子４１、相補的な逆相の制御信号を入力する第１
．第２の制御端子４２゜４３、及び相補的な出力端子４
４．４５を有し、その入力端子４１に第１．第２のＰチ
ャネルＦＥＴ５１．５２のソースが共通接続され、さら
にその第１．第２のＰチャネルＦＥＴ５１．５２の各ド
レインに出力端子４４．４５がそれぞれ接続されている
。また、入力端子４１はノードＮ１を通して反転増幅器
６０の入力側に接続され、その反転増幅器６０の出力側
がノードＮ２を通して第１．第２の制御回路７０．８０
の各入力側ノードＮ３．Ｎ６に接続されている。第１の
制御回路７０は、その制御信号入力側ノードＮ４が制御
端子４２に接続され、その出力側ノードＮ５が第１のＰ
チャネルＦＥＴ５１のゲートに接続されている。第２の
制御回路８０は、その制御信号入力側ノードＮ７が制御
端子４３に接続され、その出力側ノードＮ８が第２のＰ
チャネルＦＥＴ５２のゲートに接続されている。
スイッチ回路４０は、電流源３０の出力側に接続された
入力端子４１、相補的な逆相の制御信号を入力する第１
．第２の制御端子４２゜４３、及び相補的な出力端子４
４．４５を有し、その入力端子４１に第１．第２のＰチ
ャネルＦＥＴ５１．５２のソースが共通接続され、さら
にその第１．第２のＰチャネルＦＥＴ５１．５２の各ド
レインに出力端子４４．４５がそれぞれ接続されている
。また、入力端子４１はノードＮ１を通して反転増幅器
６０の入力側に接続され、その反転増幅器６０の出力側
がノードＮ２を通して第１．第２の制御回路７０．８０
の各入力側ノードＮ３．Ｎ６に接続されている。第１の
制御回路７０は、その制御信号入力側ノードＮ４が制御
端子４２に接続され、その出力側ノードＮ５が第１のＰ
チャネルＦＥＴ５１のゲートに接続されている。第２の
制御回路８０は、その制御信号入力側ノードＮ７が制御
端子４３に接続され、その出力側ノードＮ８が第２のＰ
チャネルＦＥＴ５２のゲートに接続されている。
反転増幅器６０は、入力端子４１及びノードＮ１を通し
て供給される電流源３ｏの出力電流を反転、増幅してＦ
ＥＴ５１．５２に対する帰還バイアスを生成する機能を
有している。第１．第２の制御回路７０．８０は少なく
とも、制御端子４２．４３への相補的な制御信号に基づ
き、ノードＮ３とＮ５間及びノードＮ６とＮ８間をそれ
ぞれオン、オフするスイッチ回路と、ＦＥＴ５１゜５２
に対するカットオフ回路としての機能を有している。
て供給される電流源３ｏの出力電流を反転、増幅してＦ
ＥＴ５１．５２に対する帰還バイアスを生成する機能を
有している。第１．第２の制御回路７０．８０は少なく
とも、制御端子４２．４３への相補的な制御信号に基づ
き、ノードＮ３とＮ５間及びノードＮ６とＮ８間をそれ
ぞれオン、オフするスイッチ回路と、ＦＥＴ５１゜５２
に対するカットオフ回路としての機能を有している。
以上の構成において、相補的な逆相の制御信号が制御端
子４２．４３に供給されると、反転増幅器６０の出力は
、制御回路７０または８ｏを介してＦＥＴ５１または５
２のゲートへ接続され、そのＦＥＴ５１または５２のい
ずれが一方が帰還バイアスされてオン状態となる。また
、帰還バイアスされないＦＥＴ５２または５１は、制御
回路８０まなは７０によりカットオフ状態におかれ、電
流源３０の出力電流が出力端子４５または４４から出力
されないようになっている。つまりこの電流スイッチ回
路４０は、制御端子４２．４３への逆相の制御信号によ
り、ＦＥＴ５１．５２のいずれか一方がオン状態、他方
がオフ状態となり、電流源３０からの電流を出力端子４
４．４５がら相補的に得られるようになっている。
子４２．４３に供給されると、反転増幅器６０の出力は
、制御回路７０または８ｏを介してＦＥＴ５１または５
２のゲートへ接続され、そのＦＥＴ５１または５２のい
ずれが一方が帰還バイアスされてオン状態となる。また
、帰還バイアスされないＦＥＴ５２または５１は、制御
回路８０まなは７０によりカットオフ状態におかれ、電
流源３０の出力電流が出力端子４５または４４から出力
されないようになっている。つまりこの電流スイッチ回
路４０は、制御端子４２．４３への逆相の制御信号によ
り、ＦＥＴ５１．５２のいずれか一方がオン状態、他方
がオフ状態となり、電流源３０からの電流を出力端子４
４．４５がら相補的に得られるようになっている。
第６図は第１図をＣＭＯ８ＩＣで構成した具体的な回路
例を示す図である。
例を示す図である。
この回路では、第１．第２の電源端子９１゜９２、制御
端子９３、及びこの制御端子９３の信号を反転するイン
バータ９４を有し、その第１の電源端子９１には、Ｐチ
ャネルＦＥＴ３１からなる電流源３０が接続されると共
に、電流スイッチ回路４０に設けられた電源端子４６が
接続されている。電流源３０を構成するＦＥＴ３１のゲ
ートには、一定のバイアス電圧が印加される端子３２が
接続され、さらにそのドレインが入力端子４１に接続さ
れている。
端子９３、及びこの制御端子９３の信号を反転するイン
バータ９４を有し、その第１の電源端子９１には、Ｐチ
ャネルＦＥＴ３１からなる電流源３０が接続されると共
に、電流スイッチ回路４０に設けられた電源端子４６が
接続されている。電流源３０を構成するＦＥＴ３１のゲ
ートには、一定のバイアス電圧が印加される端子３２が
接続され、さらにそのドレインが入力端子４１に接続さ
れている。
電流スイッチ回路４０における反転増幅器６゜は、電源
端子４６と第２の電源端子９２との間に直列接続された
ＰチャネルＦＥＴ６１及びＮチャネルＦＥＴ６２で構成
され、その人力側ノードＮ１がＦＥＴ６１．６２のゲー
トに接続されると共に、その出力側ノードＮ２がＦＥＴ
６１．６２間に接続されている。第１の制御回路７ｏは
、電源端子４６と出力側ノードＮ５間に接続されたＰチ
ャネルＦＥＴ７１と、入力側ノードＮ３と出力側ノード
Ｎ５間に並列接続されなＮチャネルＦＥＴ７２及びＰチ
ャネルＦＥＴ７３からなるアナログスイッチとで構成さ
れ、そのＮチャネルＦＥＴ７２のゲートがＦＥＴ７１の
ゲート及びインバータ９４の出力側に接続され、そのＰ
チャネルＦＥＴ７３のゲートが制御端子９３に接続され
ている。また、第２の制御回路８ｏは、電源端子４６と
出力側ノードＮ８間に接続されたＰチャネルＦＥＴ８１
と、入力側ノードＮ６と出力側ノードＮ８間に並列接続
されたＮチャネルＦＥＴ８２及びＰチャネルＦＥＴ８３
からなるアナログスイッチとでＩＩ成され、そのＮチャ
ネルＦＥＴ８２のゲートがＦＥＴ８１のゲート及び制御
端子９３に接続され、そのＰチャネルＦＥＴ８３のゲー
トがインバータ９４の出力側に接続されている。
端子４６と第２の電源端子９２との間に直列接続された
ＰチャネルＦＥＴ６１及びＮチャネルＦＥＴ６２で構成
され、その人力側ノードＮ１がＦＥＴ６１．６２のゲー
トに接続されると共に、その出力側ノードＮ２がＦＥＴ
６１．６２間に接続されている。第１の制御回路７ｏは
、電源端子４６と出力側ノードＮ５間に接続されたＰチ
ャネルＦＥＴ７１と、入力側ノードＮ３と出力側ノード
Ｎ５間に並列接続されなＮチャネルＦＥＴ７２及びＰチ
ャネルＦＥＴ７３からなるアナログスイッチとで構成さ
れ、そのＮチャネルＦＥＴ７２のゲートがＦＥＴ７１の
ゲート及びインバータ９４の出力側に接続され、そのＰ
チャネルＦＥＴ７３のゲートが制御端子９３に接続され
ている。また、第２の制御回路８ｏは、電源端子４６と
出力側ノードＮ８間に接続されたＰチャネルＦＥＴ８１
と、入力側ノードＮ６と出力側ノードＮ８間に並列接続
されたＮチャネルＦＥＴ８２及びＰチャネルＦＥＴ８３
からなるアナログスイッチとでＩＩ成され、そのＮチャ
ネルＦＥＴ８２のゲートがＦＥＴ８１のゲート及び制御
端子９３に接続され、そのＰチャネルＦＥＴ８３のゲー
トがインバータ９４の出力側に接続されている。
次に、第６図の動作を説明する。
先ず、制御端子９３が“Ｈ”の場合、ＦＥＴ７２．７３
で構成されたアナログスイッチはオフ状態となり、出力
（則ノードＮ５がＦＥＴ７１により“Ｈ″に制御されて
ＦＥＴ５１がカットオフ状態となる。一方、ＦＥＴ８２
，８３で構成されたアナログスイッチがオン状態となっ
てノードＮ６とＮ８間がオン状態になり、ＦＥＴ５２は
反転増幅器６０により帰還バイアスされて出力端子４５
から電流源３０の出力電流が得られることになる。
で構成されたアナログスイッチはオフ状態となり、出力
（則ノードＮ５がＦＥＴ７１により“Ｈ″に制御されて
ＦＥＴ５１がカットオフ状態となる。一方、ＦＥＴ８２
，８３で構成されたアナログスイッチがオン状態となっ
てノードＮ６とＮ８間がオン状態になり、ＦＥＴ５２は
反転増幅器６０により帰還バイアスされて出力端子４５
から電流源３０の出力電流が得られることになる。
また、制御端子９３が“ｔ、ＩＩの場合、ＦＥＴ７２．
７３で構成されたアナログスイッチがオン状態になって
ノードＮ３とＮ５間がオン状態になり、ＦＥＴ５１は反
転増幅器６０により帰還バイアスされて出力端子４４か
ら電流源３０の電流が出力される。一方、ＦＥＴ８２．
８３で構成されたアナログスイッチはオフ状態となって
ノードＮ８がＦＥＴ８１により“Ｈ”になるので、ＦＥ
Ｔ５２はカットオフ状態になる。よってこの電流スイッ
チ回路４０は、制御端子９３への制御信号により、第１
または第２の出力端子４４゜４５から電流源６０の電流
を相補的に取出すことができる。
７３で構成されたアナログスイッチがオン状態になって
ノードＮ３とＮ５間がオン状態になり、ＦＥＴ５１は反
転増幅器６０により帰還バイアスされて出力端子４４か
ら電流源３０の電流が出力される。一方、ＦＥＴ８２．
８３で構成されたアナログスイッチはオフ状態となって
ノードＮ８がＦＥＴ８１により“Ｈ”になるので、ＦＥ
Ｔ５２はカットオフ状態になる。よってこの電流スイッ
チ回路４０は、制御端子９３への制御信号により、第１
または第２の出力端子４４゜４５から電流源６０の電流
を相補的に取出すことができる。
第１図及び第６図の実施例では、次のような利点を有し
ている。
ている。
（ａ＞ 制御端子４２．４３．９３に供給される制御
信号の切替わりに対し、帰還をかけるのに用いる反転増
幅器６０の出力の接続先だけが制御回路７０．８０によ
り切替わるようにしたので、反転増幅器自体のオン、オ
フを行って出力切換え時にその反転増幅器の入出力特性
の変化を伴っていた従来の回路に比較して、出力切換え
時に出力電流に乗するノイズの低減が期待でき、それに
よって出力電流のセトリング時間の短縮も可能となる。
信号の切替わりに対し、帰還をかけるのに用いる反転増
幅器６０の出力の接続先だけが制御回路７０．８０によ
り切替わるようにしたので、反転増幅器自体のオン、オ
フを行って出力切換え時にその反転増幅器の入出力特性
の変化を伴っていた従来の回路に比較して、出力切換え
時に出力電流に乗するノイズの低減が期待でき、それに
よって出力電流のセトリング時間の短縮も可能となる。
（ｂ） 相補的出力型にした従来の第４図の回路では
、相補的出力を得るために帰還バイアスをかけるための
反転増幅器（２４−１，２４−２）が２つ必要となるの
で、その２つの反転増幅器の特性の相違により、取出さ
れる相補的出力電流に差が生じていたが、本実施例によ
る電流スイッチ回路４０では、単一の帰還バイアス用反
転増幅器６０で相補的出力を実現しているので、従来の
回路より、より正確な相補的電流出力を得ることができ
る。
、相補的出力を得るために帰還バイアスをかけるための
反転増幅器（２４−１，２４−２）が２つ必要となるの
で、その２つの反転増幅器の特性の相違により、取出さ
れる相補的出力電流に差が生じていたが、本実施例によ
る電流スイッチ回路４０では、単一の帰還バイアス用反
転増幅器６０で相補的出力を実現しているので、従来の
回路より、より正確な相補的電流出力を得ることができ
る。
（ｃ） 出力端子４４．４５から相補的な電流出力を
取出すようにしたので、その出力端子４４と４５に出力
する電流の合計が常に一定となり、それによって電流源
３０の安定化がより向上する。
取出すようにしたので、その出力端子４４と４５に出力
する電流の合計が常に一定となり、それによって電流源
３０の安定化がより向上する。
なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。
が可能である。その変形例としては、例えば次のような
ものがある。
（ｉ＞ 第６図の電流源３０は、ミラー回路等の他の
回路で構成してもよい。
回路で構成してもよい。
（ｉｉ） ＰチャネルＦＥＴ５１．５２は、Ｎチャネ
ルＦＥＴで構成してもよい。
ルＦＥＴで構成してもよい。
（ｉｉｉ） 反転増幅器６０は、ＮチャネルＦＥＴの
み、あるいはＰチャネルＦＥＴのみ等で構成してもよい
。
み、あるいはＰチャネルＦＥＴのみ等で構成してもよい
。
（１ｖ） 制御回路７０．８０は、ＮチャネルＦＥＴ
のみ、あるいはＰチャネルＦＥＴのみ等で構成してもよ
い。
のみ、あるいはＰチャネルＦＥＴのみ等で構成してもよ
い。
（発明の効果）
以上詳細に説明したように、本発明によれば、帰還バイ
アスを生成する反転増幅器と、スイッチ機能を有する第
１．第２の制御回路とを分離する構成にしたので、反転
増幅器の閾値電圧の変動がなくなる。さらに、単一の反
転増幅器を用いているので、従来のような２個の反転増
幅器を用いた場合の特性の相違という問題もなくなる。
アスを生成する反転増幅器と、スイッチ機能を有する第
１．第２の制御回路とを分離する構成にしたので、反転
増幅器の閾値電圧の変動がなくなる。さらに、単一の反
転増幅器を用いているので、従来のような２個の反転増
幅器を用いた場合の特性の相違という問題もなくなる。
従ってスイッチング時における出力電流値の変動を防止
でき、セトリング時間を大幅に短縮できる。しがも、相
補的電流出力を得るようにしているので、その電流出力
値の合計が常に一定となり、それによって電流源の安定
化がより向上する。
でき、セトリング時間を大幅に短縮できる。しがも、相
補的電流出力を得るようにしているので、その電流出力
値の合計が常に一定となり、それによって電流源の安定
化がより向上する。
第１図は本発明の実施例を示ず電流スイッチ回路の構成
図、第２図は従来の電流スイッチ回路の構成図、第３図
は第２図の回路例を示す図、第４図は従来の他の電流ス
イッチ回路の構成図、第５は第２図の出力電流波形図、
第６図は第１図の回路例を示す図である。 ３０・・・・・・電流源、４０・・・・・・電流スイッ
チ回路、４１・・・・・・入力端子、４２．４３・・・
・・・制御端子、４４．４５・・・・・・出力端子、５
１．５２・・・・・・第１゜第２のＰチャネルＦＥＴ、
６０・・・・・・反転増幅器、７０．８０・・・・・・
第１．第２の制御回路。 ３０：ｉ≧ｉＡ源 ４２，４３ ： ＩＩＩ
召中基中端子４０流スイッチ回路４４．４５：出力端子
４１：入力端子 ５１，５２：第１．第２Ｌ：ｙ
）Ｐテヤネ１Ｌ７Ｆ：ＥＴ第 Ｉ 四ヨ 従来の電ｉＬスイ７手口路 舅２Ｚ 篤２図の回路例 第３匡 従来の碓の電流スイッ手回路 笥４四口
図、第２図は従来の電流スイッチ回路の構成図、第３図
は第２図の回路例を示す図、第４図は従来の他の電流ス
イッチ回路の構成図、第５は第２図の出力電流波形図、
第６図は第１図の回路例を示す図である。 ３０・・・・・・電流源、４０・・・・・・電流スイッ
チ回路、４１・・・・・・入力端子、４２．４３・・・
・・・制御端子、４４．４５・・・・・・出力端子、５
１．５２・・・・・・第１゜第２のＰチャネルＦＥＴ、
６０・・・・・・反転増幅器、７０．８０・・・・・・
第１．第２の制御回路。 ３０：ｉ≧ｉＡ源 ４２，４３ ： ＩＩＩ
召中基中端子４０流スイッチ回路４４．４５：出力端子
４１：入力端子 ５１，５２：第１．第２Ｌ：ｙ
）Ｐテヤネ１Ｌ７Ｆ：ＥＴ第 Ｉ 四ヨ 従来の電ｉＬスイ７手口路 舅２Ｚ 篤２図の回路例 第３匡 従来の碓の電流スイッ手回路 笥４四口
Claims (1)
- 【特許請求の範囲】 電流源の出力電流をオン、オフする第１、第２の電界効
果トランジスタを備え、制御信号により前記第１、第２
の電界効果トランジスタを帰還バイアスしてその第１、
第２の電界効果トランジスタを通して相補的な前記出力
電流を送出する電流スイッチ回路において、 前記電流源の出力電流を反転増幅して帰還バイアスを生
成する１個の反転増幅器と、 相補的な制御信号により前記反転増幅器の出力を切換え
て前記第１、第２の電界効果トランジスタのゲートに相
補的に供給する第１、第２の制御回路とを、 設けたことを特徴とする電流スイッチ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8852912A JPH01227523A (ja) | 1988-03-07 | 1988-03-07 | 電流スイッチ回路 |
| US07/319,216 US4961015A (en) | 1988-03-07 | 1989-03-03 | MOS current switching circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8852912A JPH01227523A (ja) | 1988-03-07 | 1988-03-07 | 電流スイッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01227523A true JPH01227523A (ja) | 1989-09-11 |
Family
ID=12928045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8852912A Pending JPH01227523A (ja) | 1988-03-07 | 1988-03-07 | 電流スイッチ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4961015A (ja) |
| JP (1) | JPH01227523A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0468714A (ja) * | 1990-07-04 | 1992-03-04 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
| US5155398A (en) * | 1990-12-21 | 1992-10-13 | Motorola, Inc. | Control circuit for high power switching transistor |
| US5387802A (en) * | 1993-05-05 | 1995-02-07 | Industrial Technology Research Institute | High-speed electronic switch having low effective series resistance |
| US6194923B1 (en) * | 1996-10-08 | 2001-02-27 | Nvidia Corporation | Five volt tolerant output driver |
| GB2333191A (en) * | 1998-01-08 | 1999-07-14 | Fujitsu Microelectronics Ltd | DAC current switch with reduced crossover noise |
| GB2356304B (en) | 1999-11-10 | 2003-11-19 | Fujitsu Ltd | Switch driver circuitry |
| GB2356302B (en) | 1999-11-10 | 2003-11-05 | Fujitsu Ltd | Current switching circuitry |
| US6774683B2 (en) * | 2002-08-13 | 2004-08-10 | Analog Devices, Inc. | Control loop for minimal tailnode excursion of differential switches |
| US20060176198A1 (en) * | 2005-02-08 | 2006-08-10 | Noqsi Aerospace Ltd | Digitization of video and other time bounded signals |
| US8854111B2 (en) * | 2012-08-29 | 2014-10-07 | Richwave Technology Corp. | RF switch with adaptive drain and source voltage and associated method |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4763028A (en) * | 1981-08-21 | 1988-08-09 | Burr-Brown Corporation | Circuit and method for semiconductor leakage current compensation |
-
1988
- 1988-03-07 JP JP8852912A patent/JPH01227523A/ja active Pending
-
1989
- 1989-03-03 US US07/319,216 patent/US4961015A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4961015A (en) | 1990-10-02 |
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