JP6693214B2

JP6693214B2 - 物理量検出装置、電子機器及び移動体

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Description

本発明は、物理量検出装置、電子機器及び移動体等に関する。

従来より、物理量トランスデューサーからの検出信号に基づいて物理量を検出する物理量検出装置が知られている。ジャイロセンサーを例にとれば、物理量として角速度等を検出する。ジャイロセンサーは、例えばデジタルカメラ、スマートフォン等の電子機器や、車、飛行機等の移動体に組み込まれ、検出された角速度等の物理量を用いて、手振れ補正、姿勢制御、ＧＰＳ自律航法等が行われる。

このような物理量検出装置の従来技術としては、例えば特許文献１に開示される技術がある。特許文献１には、基板に形成された振動型角速度センサー素子と、当該基板に形成された加速度センサー素子と、パッケージとを備えた複合センサーが開示されている。

特開２０１０−２０３９９０号公報

特許文献１の複合センサーのように、複数の物理量トランスデューサーが設けられた物理量検出装置では、以下の課題がある。

例えば第１、第２の物理量トランスデューサーからの検出信号が、回路装置（ＩＣチップ）内の検出回路に入力されるまでの信号経路が長いと、当該信号経路の配線には微弱な信号（電流信号等）の検出信号が流れるため、ノイズの重畳等が原因で特性が劣化する可能性があった。

また微弱な信号である検出信号を処理する第１の回路ブロックと、比較的大きな電圧振幅の信号を扱う第２の回路ブロックとが、回路装置内において近くに配置されたとする。第１の回路ブロックは、例えば物理量トランスデューサーからの検出信号が入力される検出回路である。第２の回路ブロックは、例えば当該検出回路の出力信号をＡ／Ｄ変換したデジタル信号の処理を行うロジック回路である。この場合に、第１の回路ブロック（検出回路）に対して、第２の回路ブロック（ロジック回路）からのノイズが回り込むことにより、第１の回路ブロックの検出特性や出力特性などが劣化する可能性があった。

また回路装置に対して、複数の物理量トランスデューサーに対応する複数の検出回路を設けたとする。この場合には、複数の検出回路からの複数の物理量信号のいずれかを選択するマルチプレクサーや、マルチプレクサーにより選択された信号のＡ／Ｄ変換を行うＡ／Ｄ変換回路などが必要になる。このようなマルチプレクサーやＡ／Ｄ変換回路を配置する場所によっては、回路装置が大規模化するなどの問題が生じる。

本発明の幾つかの態様によれば、複数の物理量トランスデューサーに対応する複数の検出回路を設けた場合における特性の劣化等を低減できる回路装置、物理量検出装置、電子機器及び移動体等を提供できる。

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は態様として実現することが可能である。

本発明の一態様は、第１の物理量トランスデューサーからの第１の検出信号に基づいて、第１の物理量に対応する第１の物理量信号を検出する第１の検出回路と、第２の物理量トランスデューサーからの第２の検出信号に基づいて、第２の物理量に対応する第２の物理量信号を検出する第２の検出回路と、前記第１の検出回路からの前記第１の物理量信号と前記第２の検出回路からの前記第２の物理量信号を含む複数の信号のうちのいずれかの信号を選択するマルチプレクサーと、前記マルチプレクサーにより選択された信号のＡ／Ｄ変換を行いデジタル信号を出力するＡ／Ｄ変換回路と、前記Ａ／Ｄ変換回路からの前記デジタル信号の処理を行うロジック回路と、を含む回路装置であって、前記回路装置の第１の辺に沿った方向を第１の方向とし、前記第１の辺から前記第１の辺の反対側の第２の辺に向かう方向を第２の方向とする場合に、前記第１の検出回路は、前記第１の辺より前記第２の方向側に配置され、前記第２の検出回路は、前記第１の辺より前記第２の方向側であり、且つ、前記第１の検出回路より前記第１の方向側に配置され、前記Ａ／Ｄ変換回路は、前記第１の検出回路及び前記第２の検出回路の少なくとも一方と、前記ロジック回路との間に配置されている回路装置に関係する。

本発明の一態様では、第１、第２の物理量トランスデューサーに対応する第１、第２の検出回路が設けられ、第１、第２の検出回路からの第１、第２の物理量信号を含む複数の信号のうちのいずれかの信号が、マルチプレクサーにより選択され、選択された信号のＡ／Ｄ変換が行われる。そして第１の検出回路は、回路装置の第１の辺より第２の方向側に配置され、第２の検出回路は、第１の辺より第２の方向側であり、且つ、第１の検出回路より第１の方向側に配置される。またＡ／Ｄ変換回路は、第１、第２の検出回路の少なくとも一方とロジック回路との間に配置される。このようにすれば、第１、第２の検出回路に対応する場所に第１、第２の物理量トランスデューサーが配置される場合に、第１、第２の検出回路と第１、第２の物理トランスデューサーとの間の信号経路を最適にすることが可能になり、特性の劣化等の低減を図れる。またノイズ源となるロジック回路を微弱な検出信号を処理する回路ブロックから離れた位置に配置することなどが可能になり、当該ノイズ源を原因とする特性の劣化等も低減できる。従って、複数の物理量トランスデューサーに対応する複数の検出回路を設けた場合における特性の劣化等を低減できる回路装置の提供が可能になる。

また本発明の一態様では、前記マルチプレクサーは、前記第１の検出回路及び前記第２の検出回路の少なくとも一方と、前記ロジック回路との間に配置されてもよい。

このようにすれば、第１、第２の検出回路とマルチプレクサーとの間の信号経路についても最適にすることが可能になり、第１、第２の検出回路からの第１、第２の物理量信号が、当該信号経路での信号伝送等により劣化するのを低減できるようになる。

また本発明の一態様では、前記第１の方向の反対方向を第３の方向とする場合に、前記Ａ／Ｄ変換回路は、前記マルチプレクサーより前記第３の方向側又は前記第１の方向側に配置されてもよい。

このようにすれば、マルチプレクサーとＡ／Ｄ変換回路との間の信号経路も最適にすることが可能になり、マルチプレクサーからの信号が、当該信号経路での信号伝送等により劣化することを低減できるようになる。

また本発明の一態様では、電源電圧を供給する電源回路を含み、前記Ａ／Ｄ変換回路が前記マルチプレクサーより前記第３の方向側に配置される場合には、前記電源回路は、前記マルチプレクサーより前記第１の方向側に配置され、前記Ａ／Ｄ変換回路が前記マルチプレクサーより前記第１の方向側に配置される場合には、前記電源回路は、前記マルチプレクサーより前記第３の方向側に配置されてもよい。

このように電源回路を配置すれば、電源回路と回路装置の各回路ブロックとの間の電源線を最適に配線できるようになり、電源線の配線効率の向上や電源供給のインピーダンスの最適化などを図れるようになる。

また本発明の一態様では、前記第２の方向の反対方向を第４の方向とする場合に、前記ロジック回路は、前記第２の辺より前記第４の方向側であって、前記第１の検出回路及び前記第２の検出回路の少なくとも一方より前記第２の方向側に配置されてもよい。

このようにすれば、ノイズ源となるロジック回路を、微少な信号を扱うアナログ回路等から離すことが可能となる。これにより、ロジック回路からのノイズを原因とする、アナログ回路の特性の劣化等を効果的に低減できるようになる。

また本発明の一態様では、前記第１の物理量信号のローパスフィルター処理を行う第１のローパスフィルターを含み、前記第１のローパスフィルターは、前記第１の検出回路と前記マルチプレクサーとの間に配置されてもよい。

このようにすれば、第１の検出回路から第１のローパスフィルターに入力された信号を、マルチプレクサーに対してショートパスで伝送できるようになる。

また本発明の一態様では、前記第２の物理量信号のローパスフィルター処理を行う第２のローパスフィルターを含み、前記第２のローパスフィルターは、前記第２の検出回路と前記マルチプレクサーとの間に配置されてもよい。

このようにすれば、第２の検出回路から第２のローパスフィルターに入力された信号を、マルチプレクサーに対してショートパスで伝送できるようになる。

また本発明の一態様では、前記第１の辺及び前記第２の辺に交差する辺を第３の辺とし、前記第１の辺及び前記第２の辺に交差すると共に前記第３の辺の反対側の辺を第４の辺とし、前記第３の辺及び前記第４の辺に平行な境界線と前記第３の辺とにより区画される前記回路装置の領域を第１の領域とし、前記境界線と前記第４の辺とにより区画される前記回路装置の領域を第２の領域とする場合に、前記第１の検出回路は、前記第１の領域に配置され、前記第２の検出回路は、前記第２の領域に配置されてもよい。

このようにすれば、例えば回路装置の第１の領域に対応する場所に第１の物理量トランスデューサーが配置され、第２の領域に対応する場所に第２の物理量トランスデューサーが配置される場合に、第１、第２の検出回路と第１、第２の物理トランスデューサーとの間の信号経路を最適にすることが可能になり、特性の劣化等の低減を図れる。

また本発明の一態様では、前記第１の物理量トランスデューサーを駆動する第１の駆動回路を含み、前記第１の駆動回路は、前記第１の領域に配置されてもよい。

このようにすれば、回路装置の第１の領域に対応する場所に第１の物理量トランスデューサーが配置される場合に、第１の駆動回路と第１の物理量トランスデューサーとの間の信号経路を最適化でき、第１の物理量トランスデューサーの効率的な駆動が可能になる。

また本発明の一態様では、前記第１の駆動回路は、前記第３の辺と前記ロジック回路との間、又は前記第２の辺と前記ロジック回路との間に配置されてもよい。

このようにすれば、例えば第１の駆動回路を第１の検出回路等から離れた場所に配置することが可能になり、第１の駆動回路で発生したノイズが、第１の検出回路の特性等に与える悪影響を低減できる。

また本発明の一態様では、前記Ａ／Ｄ変換回路は、前記第１の領域に配置されてもよい。

このようにすれば、例えば第１の検出回路とＡ／Ｄ変換回路との間の距離を近づけることなどが可能になり、第１の検出回路からの信号をショートパスでＡ／Ｄ変換回路に入力できるようになる。

また本発明の一態様では、マスタークロック信号を生成するマスタークロック信号生成回路を含み、前記マスタークロック信号生成回路は、前記第２の領域に配置されてもよい。

このようにすれば、マスタークロック信号生成回路からのノイズが、第１の領域に配置されるアナログ回路の特性等に与える悪影響を効果的に低減できる。

また本発明の一態様では、デジタル信号の入力及び出力の少なくとも一方を行うデジタルインターフェース回路を含み、前記デジタルインターフェース回路は、前記ロジック回路と前記第２の辺との間に配置されてもよい。

このようにすれば、デジタルインターフェース回路とアナログ系の回路との間の距離を離すことが可能になり、デジタルインターフェース回路からのノイズを原因とするアナログ系の回路の特性の劣化等を低減することが可能になる。

また本発明の一態様では、前記第１の物理量は、所定軸回りの角速度であり、前記第２の物理量は、前記所定軸とは異なる軸回りの角速度であってもよい。

このようにすれば、複数の軸回りの角速度を検出可能な複合センサーを実現できる。

また本発明の一態様では、前記第１の物理量は、角速度であり、前記第２の物理量は、加速度であってもよい。

このようにすれば、角速度と加速度の両方を検出可能な複合センサーを実現できる。

また本発明の他の態様は、上記に記載の回路装置と、前記第１の物理量トランスデューサーと、前記第２の物理量トランスデューサーと、を含む物理量検出装置に関係する。

また本発明の他の態様は、上記に記載の回路装置を含む電子機器に関係する。

また本発明の他の態様は、上記に記載の回路装置を含む移動体に関係する。

本実施形態の回路装置の構成例。回路装置の回路ブロックの配置構成例。回路装置の回路ブロックの他の配置構成例。本実施形態の物理量検出装置の一例の平面図。図４の物理量検出装置のＡ−Ａ断面図。図４の物理量検出装置のＢ−Ｂ断面図。Ｚ軸回り用の角速度センサーの動作説明図。Ｘ軸回り用の角速度センサーの動作説明図。Ｘ軸回り用の角速度センサーの動作説明図。本実施形態の回路装置の詳細な構成例。回路装置の回路ブロックの配置構成例。本実施形態の回路ブロックの配置手法の説明図。本実施形態の回路ブロックの配置手法の説明図。駆動回路、検出回路の構成例。ローパスフィルターの構成例。Ａ／Ｄ変換回路、マルチプレクサーの構成例。マスタークロック信号生成回路の構成例。デジタルＩ／Ｆ回路の構成例。電源回路の構成例。加速度センサー及び加速度センサー用の第２の検出回路の構成例。本実施形態の回路装置が組み込まれる移動体の例。本実施形態の回路装置が組み込まれる電子機器の例。本実施形態の回路装置が組み込まれる電子機器の例。本実施形態の回路装置が組み込まれる移動体（電子機器）の例。

以下、本発明の好適な実施形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．回路装置
図１に本実施形態の回路装置２０の構成例を示す。図１に示すように本実施形態の回路装置２０は、第１、第２の検出回路６１、６２、マルチプレクサー９０、Ａ／Ｄ変換回路１００、ロジック回路１１０を含む。また本実施形態の物理量検出装置３００（複合センサー、物理量検出センサー）は、第１、第２の物理量トランスデューサー１１、１２と回路装置２０を含む。なお回路装置２０、物理量検出装置３００は図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

第１の検出回路６１は、第１の物理量トランスデューサー１１からの第１の検出信号ＳＡ（第１のセンサー信号）に基づいて、第１の物理量に対応する第１の物理量信号ＰＳＡ（第１の所望信号）を検出する。そして検出した第１の物理量信号ＰＳＡを出力する。第２の検出回路６２は、第２の物理量トランスデューサー１２からの第２の検出信号ＳＢ（第２のセンサー信号）に基づいて、第２の物理量に対応する第２の物理量信号ＰＳＢ（第２の所望信号）を検出する。そして検出した第２の物理量信号ＰＳＢを出力する。第１、第２の検出信号ＳＡ、ＳＢは、例えば電流信号や電圧信号などのアナログの電気信号である。第１、第２の物理量信号ＰＳＡ、ＰＳＢも、電圧信号などのアナログの電気信号である。なお第１、第２の検出信号ＳＡ、ＳＢの各々や、第１、第２の物理量信号ＰＳＡ、ＰＳＢの各々は、差動信号であってもよいし、シングルエンドの信号であってもよい。

マルチプレクサー９０は、第１の検出回路６１からの第１の物理量信号ＰＳＡと第２の検出回路６２からの第２の物理量信号ＰＢＳを含む複数の信号のうちのいずれかの信号を選択する。そして選択された信号を信号ＭＱとして出力する。マルチプレクサー９０は例えば複数のスイッチ素子により構成され、各スイッチ素子はＭＯＳトランジスターなどにより実現される。

なお図１では、マルチプレクサー９０には、第１、第２の物理量信号ＰＳＡ、ＰＳＢだけが入力されているが、ＰＳＡ、ＰＳＢ以外の信号が入力されてもよい。例えば第１、第２の検出回路６１、６２に加えて、他の物理量信号を検出する１又は複数の他の検出回路を設けて、当該他の検出回路からの物理量信号をマルチプレクサー９０に入力してもよい。また温度センサーからの温度検出信号などをマルチプレクサー９０に入力してもよい。

Ａ／Ｄ変換回路１００は、マルチプレクサー９０により選択された信号ＭＱのＡ／Ｄ変換を行いデジタル信号ＤＴを出力する。即ち、アナログの信号ＭＱをＡ／Ｄ変換することにより得られたデジタル信号ＤＴを出力する。マルチプレクサー９０により信号を選択し、選択された信号のＡ／Ｄ変換を行うことで、マルチプレクサー９０に入力される複数の各信号に対する時分割のＡ／Ｄ変換が可能になる。

Ａ／Ｄ変換回路１００としては、例えば逐次比較型やデルタシグマ型などの種々の方式のＡ／Ｄ変換回路を採用できる。例えばデルタシグマ型を採用する場合には、例えば１／ｆノイズ低減のためのＣＤＳ（Correlated double sampling）やチョッパーの機能などを有し、例えば２次のデルタシグマ変調器などにより構成されるＡ／Ｄ変換回路を用いることができる。逐次比較型を採用する場合には、例えばＤＡＣの素子ばらつきよるＳ／Ｎ比の劣化を低減するＤＥＭ（Dynamic Element Matching）の機能などを有し、容量ＤＡＣ及び逐次比較制御ロジックにより構成されるＡ／Ｄ変換回路を用いることができる。なおＡ／Ｄ変換回路１００は、信号ＭＱのゲインを調整するプログラマブルゲインアンプ（ＰＧＡ）などを含んでもよい。

ロジック回路１１０は、Ａ／Ｄ変換回路１００からのデジタル信号ＤＴの処理を行う。例えばロジック回路１１０（ＤＳＰ部）は、デジタル信号ＤＴに対して各種のデジタル信号処理を行う。例えばロジック回路１１０は、Ａ／Ｄ変換回路１００からのデジタル信号ＤＴに対して、デジタルフィルター処理やデジタル補正処理を行う。デジタルフィルター処理としては、例えば所望信号のアプリケーションに応じた帯域制限のデジタルフィルター処理や、Ａ／Ｄ変換回路１００等により発生したノイズを除去するデジタルフィルター処理がある。デジタル補正処理としては、例えばゼロ点補正処理（オフセット補正）や感度補正処理（ゲイン補正）などがある。またロジック回路１１０は、回路装置２０の各種の制御処理も行う。例えば回路装置２０の各回路ブロックの制御処理なども行う。このロジック回路１１０は、例えばゲートアレイ回路等の自動配置配線の回路などにより実現できる。

図１において、第１の物理量は、例えば所定軸回りの角速度であり、第２の物理量は、当該所定軸とは異なる軸回りの角速度である。所定軸（例えば第１の軸）は、Ｘ軸、Ｙ軸、Ｚ軸のうちの１つの軸であり、所定軸とは異なる軸（例えば第２の軸）は、Ｘ軸、Ｙ軸、Ｚ軸のうち、当該１つの軸とは異なる軸である。この場合には、第１、第２の物理量トランスデューサー１１、１２は角速度センサー（ジャイロセンサー）となる。そして第１、第２の検出回路６１、６２は、角速度センサーである第１、第２の物理量トランスデューサー１１、１２からの検出信号（電流信号、電荷信号）に基づいて、角速度信号である第１、第２の物理量信号ＰＳＡ、ＰＳＢを検出して出力する。このようにすれば、回路装置２０を用いて、例えば第１軸、第２軸というように複数軸の回りでの角速度を検出できるようになる。なお、第１軸、第２軸とは異なる第３軸回りの角速度を検出するための検出回路を、回路装置２０に更に設けるようにしてもよい。

また第１の物理量は角速度であり、第２の物理量は加速度であってもよい。この場合には、第１物理量トランスデューサー１１は角速度センサー（ジャイロセンサー）となり、第２の物理量トランスデューサー１２は加速度センサーになる。そして第１の検出回路６１は、角速度センサーである第１の物理量トランスデューサー１１からの検出信号に基づいて、角速度信号である第１の物理量信号ＰＳＡを検出して出力する。第２の検出回路６２は、加速度センサーである第２の物理量トランスデューサー１２からの検出信号に基づいて、加速度信号である第２の物理量信号ＰＳＢを検出して出力する。このようにすれば、回路装置２０を用いて、所定軸（第１、第２又は第３の軸）の回りでの角速度の検出が可能になると共に、所定軸方向（第１、第２又は第３の軸方向）での加速度の検出が可能になる。

なお回路装置２０、物理量検出装置３００の構成としては種々の変形実施が可能である。例えば図１には、２つの物理量トランスデューサー（１１、１２）とそれに対応する２つの検出回路（６１、６２）を設けた構成を示しているが、３つ以上の物理量トランスデューサーとそれに対応する検出回路を設ける変形実施も可能である。例えば物理量トランスデューサーが角速度センサーである場合に、複数の軸回りの角速度センサーとそれに対応する検出回路を設けてもよい。また角速度センサーは、圧電型の振動ジャイロであってもよいし、シリコン基板などから形成された静電容量検出方式の振動ジャイロであってもよい。また物理量トランスデューサーが加速度センサーである場合に、複数の軸方向での加速度センサーとそれに対応する検出回路を設けてもよい。また各物理量トランスデューサーが、複数の軸回りでの角速度を検出したり、複数の軸方向での加速度を検出するものであってもよい。また物理量トランスデューサーは、角速度や加速度以外の物理量（例えば速度、移動距離、角加速度又は圧力等）を検出するトランスデューサーであってもよい。

図２に本実施形態の回路装置２０の回路ブロックの配置構成例を示す。図２は回路装置２０の半導体チップのレイアウト配置を示す図である。

回路装置２０（半導体チップ）は、第１、第２、第３、第４の辺ＳＤ１、ＳＤ２、ＳＤ３、ＳＤ４を有する。第１の辺ＳＤ１の反対側の辺が第２の辺ＳＤ２である。第３、第４の辺ＳＤ３、ＳＤ４は、第１、第２の辺ＳＤ１、ＳＤ２に交差（直交）する辺であり、第３の辺ＳＤ３の反対側の辺が第４の辺ＳＤ４である。そして図２では、回路装置２０の第１の辺ＳＤ１に沿った方向を第１の方向ＤＲ１とし、第１の辺ＳＤ１から第１の辺ＳＤ１の反対側の第２の辺ＳＤ２に向かう方向を第２の方向ＤＲ２としている。第２の方向ＤＲ２は第１の方向ＤＲ１に交差（直交）する方向である。また第１の方向ＤＲ１の反対方向を第３の方向ＤＲ３とし、第２の方向ＤＲ２の反対方向を第４の方向ＤＲ４としている。

この場合に第１の検出回路６１は、回路装置２０の第１の辺ＳＤ１より第２の方向ＤＲ２側に配置されている。例えば第１の検出回路６１は、第１の辺ＳＤ１より第２の方向ＤＲ２側の領域（所定幅の領域）において、第１の方向ＤＲ１に沿って配置される。例えば第１の方向ＤＲ１が長辺方向になるように第１の検出回路６１が配置される。

また第２の検出回路６２は、第１の辺ＳＤ１より第２の方向ＤＲ２側であり、且つ、第１の検出回路６１より第１の方向ＤＲ１側に配置される。図２では第１の検出回路６１より第１の方向ＤＲ１側において、第１の検出回路６１に隣合うように第２の検出回路６２が配置されている。例えば第２の検出回路６２は、第１の辺ＳＤ１より第２の方向ＤＲ２側の領域（所定幅の領域）において、第１の方向ＤＲ１に沿って配置される。例えば第１の方向ＤＲ１が長辺方向になるように第２の検出回路６２が配置される。

そしてＡ／Ｄ変換回路１００は、第１の検出回路６１及び第２の検出回路６２の少なくとも一方と、ロジック回路１１０との間に配置される。例えば図２では、第１の検出回路６１とロジック回路１１０との間にＡ／Ｄ変換回路１００が配置されている。即ち、第１の検出回路６１より第２の方向ＤＲ２側にＡ／Ｄ変換回路１００が配置され、Ａ／Ｄ変換回路１００より第２の方向ＤＲ２側にロジック回路１１０が配置される。なお、第２の検出回路６２とロジック回路１１０との間にＡ／Ｄ変換回路１００を配置してもよい。即ち、第２の検出回路６２より第２の方向ＤＲ２側にＡ／Ｄ変換回路１００を配置してもよい。或いは、第１、第２の検出回路６１、６２の両方とロジック回路１１０との間に位置するように、Ａ／Ｄ変換回路１００を配置してもよい。

例えば図３は本実施形態の回路装置２０の他の配置構成例（レイアウト配置例）である。図３では、Ａ／Ｄ変換回路１００は、第１、第２の検出回路６１、６２の両方とロジック回路１１０との間に配置されている。即ち、第１、第２の検出回路６１、６２の両方の第２の方向ＤＲ２側に、Ａ／Ｄ変換回路１００が配置されている。

また本実施形態では、マルチプレクサー９０は、第１の検出回路６１及び第２の検出回路６２の少なくとも一方と、ロジック回路１１０との間に配置される。例えば図２では、マルチプレクサー９０は、第１の検出回路６１とロジック回路１１０の間に配置される。即ち第１の検出回路６１より第２の方向ＤＲ２側にマルチプレクサー９０が配置され、マルチプレクサー９０より第２の方向ＤＲ２側にロジック回路１１０が配置される。なお、マルチプレクサー９０を、第２の検出回路６２とロジック回路１１０の間に配置してもよい。即ち、第２の検出回路６２より第２の方向ＤＲ２側にマルチプレクサー９０を配置してもよい。或いは第１、第２の検出回路６１、６２の両方とロジック回路１１０の間に位置するように、マルチプレクサー９０を配置してもよい。或いは図３の他の配置構成例に示すように、第１の検出回路６１と第２の検出回路６２の間にマルチプレクサー９０を配置してもよい。

また本実施形態では、第１の方向ＤＲ１の反対方向を第３の方向ＤＲ３とする場合に、Ａ／Ｄ変換回路１００は、マルチプレクサー９０より第３の方向ＤＲ３側又は第１の方向ＤＲ１側に配置される。例えば図２では、Ａ／Ｄ変換回路１００は、マルチプレクサー９０より第３の方向ＤＲ３側に配置されている。或いは、Ａ／Ｄ変換回路１００を、マルチプレクサー９０より第１の方向ＤＲ１側に配置してもよい。なお図３の他の配置構成例では、マルチプレクサー９０より第２の方向ＤＲ２側にＡ／Ｄ変換回路１００が配置されている。

また本実施形態では、第２の方向ＤＲ２の反対方向を第４の方向ＤＲ４とする場合に、ロジック回路１１０は、第２の辺ＳＤ２より第４の方向ＤＲ４側であって、第１の検出回路６１及び第２の検出回路６２の少なくとも一方より第２の方向ＤＲ２側に配置される。例えば図２、図３では、ロジック回路１１０は、第２の辺ＳＤ２より第４の方向ＤＲ４側であって、第１、第２の検出回路６１、６２の両方の第２の方向ＤＲ２側に配置されている。なお、ロジック回路１１０を、第１の検出回路６１の第２の方向ＤＲ２側だけに配置したり、第２の検出回路６２の第２の方向ＤＲ２側だけに配置してもよい。

図２、図３ではロジック回路１１０は、第２の辺ＳＤ２に沿ったＩ／Ｏ領域（パッド配置領域）の第４の方向ＤＲ４側に隣合って配置されている。Ｉ／Ｏ領域は、パッド、Ｉ／Ｏ回路及び保護回路（静電気保護等）の少なくとも１つが配置される領域である。例えばロジック回路１１０の第２の方向ＤＲ２側の長辺が、当該Ｉ／Ｏ領域の長辺に沿うように、ロジック回路１１０が配置されている。当該Ｉ／Ｏ領域には、例えばロジック回路１１０用のパッド（広義には端子）などが配置される。

一方、第１、第２の検出回路６１、６２は、第１の辺ＳＤ１に沿ったＩ／Ｏ領域（パッド配置領域）の第２の方向ＤＲ２側に隣合って配置される。例えば、第１、第２の検出回路６１、６２の第４の方向ＤＲ４側の長辺が、当該Ｉ／Ｏ領域の長辺に沿うように、第１、第２の検出回路６１、６２が配置されている。当該Ｉ／Ｏ領域には、第１の検出回路６１用のパッドＴＡ１、ＴＡ２や、第２の検出回路６２用のパッドＴＢ１、ＴＢ２が配置される。例えば第１の検出回路６１には、パッドＴＡ１、ＴＡ２（端子）を介して、図１の検出信号ＳＡ（差動の検出信号）が入力される。第２の検出回路６２には、パッドＴＢ１、ＴＢ２（端子）を介して、検出信号ＳＢ（差動の検出信号）が入力される。

以上のように本実施形態では、第１の検出回路６１は、回路装置２０の第１の辺ＳＤ１より第２の方向ＤＲ２側に配置され、第２の検出回路６２は、第１の辺ＳＤ１より第２の方向ＤＲ２側であり、且つ、第１の検出回路６１より第１の方向ＤＲ１側に配置される。即ち、第１の辺ＳＤ１の第２の方向ＤＲ２側において、第１、第２の検出回路６１、６２が第１の方向ＤＲ１に沿って配置される。従って、図１の第１の物理量トランスデューサー１１と第１の検出回路６１との間の第１の信号経路（第１の信号配線）や、第２の物理量トランスデューサー１２と第２の検出回路６２との間の第２の信号経路（第２の信号配線）を、短い配線の信号経路で実現できるようになる。

例えば後述する図４〜図６の物理量検出装置３００では、第１の物理量トランスデューサー１１（例えばＺ軸用の角速度センサー）が、第１の検出回路６１の上方（鉛直方向での上方向）に配置され、第２の物理量トランスデューサー１２（例えばＸ軸用の角速度センサー）が、第２の検出回路６２の上方に配置される。このような配置構成の場合に、図２、図３のように、第１の辺ＳＤ１の第２の方向ＤＲ２側において第１、第２の検出回路６１、６２を第１の方向ＤＲ１に沿って配置すれば、第１、第２の物理量トランスデューサー１１、１２と第１、第２の検出回路６１、６２との間の第１、第２の信号経路を、短い信号経路で実現できるようになる。これらの第１、第２の信号経路では、微少振幅の信号（電流信号）が伝送されるため、信号経路の配線が長くなってしまうと、ノイズが重畳して、第１、第２の検出回路６１、６２の検出特性等が劣化するおそれがある。この点、本実施形態の配置構成によれば、第１、第２の信号経路を短い配線の信号経路にできるため、ノイズ等を原因とする特性の劣化を低減することが可能になる。

また本実施形態では、第１、第２の検出回路６１、６２の少なくとも一方とロジック回路１１０の間にＡ／Ｄ変換回路１００が配置されるため、ロジック回路１１０を、第２の辺ＳＤ２側に配置することが可能になる。従って、ノイズ源となるロジック回路１１０を、第１、第２の検出回路６１、６２の少なくとも一方から離れた位置に配置できるようになる。従って、ロジック回路１１０からのノイズが、第１、第２の検出回路６１、６２などの微弱な信号を扱うアナログ系の回路に伝達されて、アナログ特性が劣化するのを効果的に低減できる。従って、複数の物理量トランスデューサーに対応する複数の検出回路を設けた場合における特性の劣化等を低減できる回路装置２０の提供が可能になる。

また本実施形態では、Ａ／Ｄ変換回路１００を、第１、第２の検出回路６１、６２の少なくとも一方とロジック回路１１０の間に配置している。このようにすれば、第１、第２の検出回路６１、６２の少なくとも一方とロジック回路１１０の間の領域を有効活用して、Ａ／Ｄ変換回路１００を配置できるため、レイアウト効率を向上でき、回路装置２０の小規模化（小面積化）も図れるようになる。従って、特性の劣化の低減と回路装置２０の小規模化とを両立して実現することも可能になる。

また本実施形態では、マルチプレクサー９０は、第１、第２の検出回路６１、６２の少なくとも一方と、ロジック回路１１０との間に配置される。このようにすれば、第１の検出回路６１とマルチプレクサー９０との間の第３の信号経路や、第２の検出回路６２とマルチプレクサー９０との間の第４の信号経路も、短い信号経路にすることができる。従って、第１、第２の検出回路６１、６２からの第１、第２の物理量信号ＰＳＡ、ＰＳＢが、当該第３、第４の信号経路での信号伝送により劣化するのを低減できるようになり、信号特性の劣化の低減を図れる。

そして本実施形態では、Ａ／Ｄ変換回路１００は、マルチプレクサー９０より第３の方向ＤＲ３側又は第１の方向ＤＲ１側に配置される。例えばＡ／Ｄ変換回路１００はマルチプレクサー９０に隣合うように配置される。このようにすれば、マルチプレクサー９０とＡ／Ｄ変換回路１００との間の第５の信号経路も、短い信号経路にすることができる。従って、マルチプレクサー９０からの信号ＭＱが、当該第５の信号経路での信号伝送により劣化するのを低減できるようになり、信号特性の劣化の低減を図れる。例えばマルチプレクサー９０は、信号の選択回路であり、信号ＭＱの出力インピーダンスが高くなってしまう。従って、信号ＭＱを伝送する第５の信号経路が長い配線になると、ノイズが信号に重畳されて、信号特性が劣化するおそれがある。この点、本実施形態によれば、当該第５の信号経路を短い配線で実現できるため、このような信号特性の劣化を効果的に低減できる。

また本実施形態では、ロジック回路１１０が、第２の辺ＳＤ２より第４の方向ＤＲ４側であって、第１、第２の検出回路６１、６２の少なくとも一方より第２の方向ＤＲ２側に配置される。即ち、ロジック回路１１０を、第１の辺ＳＤ１に比べて、第２の辺ＳＤ２に近い位置に配置できる。従って、ノイズ源となるロジック回路１１０を、第１、第２の検出回路６１、６２などの微少な信号を扱う回路からできるだけ離すことが可能となる。例えばロジック回路１１０を第２の辺ＳＤ２側に配置することで、例えばロジック系の回路は第２の辺ＳＤ２側に配置する一方で、アナログ系の回路は、第２の辺ＳＤ２の反対側の第１の辺ＳＤ１側に配置できる。従って、ロジック回路１１０からのノイズを原因とする、アナログ系の回路の特性の劣化を効果的に低減することが可能になる。

２．物理量検出装置
次に本実施形態の物理量検出装置３００（複合センサー）の一例について説明する。図４は、本実施形態の物理量検出装置３００の一例の平面図である。図５は、図４の物理量検出装置３００のＡ−Ａ断面図であり、図６はＢ−Ｂ断面図である。

物理量検出装置３００は、角速度センサー１３、１４とパッケージ３１０を含む。パッケージ３１０はベース３１２とリッド３１４を有する。ベース３１２は、上面に開口する凹部を有するキャビティー状の部材である。リッド３１４は、ベース３１２の凹部の開口を塞いでベース３１２に接合される部材である。

角速度センサー１３は、例えばＺ軸回りの角速度を検出するためのセンサーであり、角速度センサー１４は、例えばＸ軸回りの角速度を検出するためのセンサーである。ここでは互いに直交する３つの軸（第１、第２、第３の軸）をＸ軸、Ｙ軸、Ｚ軸としている。Ｚ軸は、図４の平面視において鉛直方向（紙面に垂直な方向）に沿った軸であり、リッド３１４に直交する方向に沿った軸である。Ｘ軸、Ｙ軸は、Ｚ軸に直交する軸である。

角速度センサー１３、１４は、各々、振動片３４０、３６０により構成される。振動片３４０、３６０は、水晶基板の結晶軸及び電気軸で規定される平面に広がりを有し、光軸方向に厚みを有する板状をなしている。各振動片３４０、３６０により実現される振動子は、例えばＡＴカットタイプやＳＣカットタイプなどの厚みすべり振動タイプの水晶振動子等や屈曲振動タイプなどの圧電振動子である。なお、振動子としては、圧電振動子としてのＳＡＷ（Surface Acoustic Wave）共振子、シリコン製振動子としてのＭＥＭＳ（Micro Electro Mechanical Systems）振動子等を採用してもよい。振動子（振動片）の基板材料としては、水晶、タンタル酸リチウム、ニオブ酸リチウム等の圧電単結晶や、ジルコン酸チタン酸鉛等の圧電セラミックス等の圧電材料、又はシリコン半導体材料等を用いることができる。振動子の励振手段としては、圧電効果によるものを用いてもよいし、クーロン力による静電駆動を用いてもよい。

振動片３４０は、ダブルＴ型の振動片であり、駆動腕３４１、３４２と、検出腕３４３と、基部３４４と、基部３４４と駆動腕３４１、３４２を連結する連結腕３４５、３４６を有する。基部３４４の下面側（Ｚ軸の負方向側）には、複数の電極（不図示）が設けられ、これらの電極にはリード３５１、３５２、３５３、３５４、３５５、３５６が接続される。リード３５１、３５２及びこれらのリードに接続される電極は、例えば検出用（検出信号用、検出接地用）のリード及び電極である。リード３５３、３５４、３５５、３５６及びこれらのリードに接続される電極は、例えば駆動用（駆動信号用、駆動接地用）のリード及び電極である。

振動片３６０は、Ｈ型の振動片であり、駆動腕３６１、３６２と、検出腕３６３、３６４と、基部３６５を有する。基部３６５の下面側（Ｚ軸の負方向側）には、複数の電極（不図示）が設けられ、これらの電極にはリード３７１、３７２、３７３、３７４、３７５、３７６が接続される。リード３７１、３７２及びこれらのリードに接続される電極は、例えば駆動用（駆動信号用、駆動接地用）のリード及び電極である。リード３７３、３７４、３７５、３７６及びそれに接続される電極は、検出用（検出信号用、検出接地用）のリード及び電極である。なお駆動腕３６１、３６２、検出腕３６３、３６４に加えて一対の調整腕を設けてもよい。

図５、図６に示すように、パッケージ３１０は、ベース３１２の凹部の開口がリッド３１４で塞がれることで形成される内部空間Ｓを有する。そして、この内部空間Ｓに、角速度センサー１３、１４（振動片３４０、３６０）と、回路装置２０（ＩＣ）を収納している。内部空間Ｓは、気密密封されて、減圧状態（例えば真空）になっている。

ベース３１２には、内部空間Ｓを囲むように複数の内部端子３１６及び複数の内部端子３１８が設けられている。内部端子３１８は、ベース３１２内に形成された不図示の内部配線を介して、ベース３１２の底面に形成された外部端子３１５に接続される。また内部端子３１８は、ボンディングワイヤー３８２を介して回路装置２０に接続されると共に、不図示の内部配線を介して内部端子３１６に接続される。そして図５では内部端子３１６は、リード３５２（３５１、３５３〜３５６）を介して角速度センサー１３（振動片３４０）に電気的に接続されており、これにより回路装置２０と角速度センサー１３を電気的に接続できる。また図６では内部端子３１６は、リード３７２（３７１、３７３〜３７６）を介して角速度センサー１４（振動片３６０）に電気的に接続されており、これにより回路装置２０と角速度センサー１４を電気的に接続できる。

支持基板３３０は、いわゆるＴＡＢ（Tape Automated Bonding）実装用のＴＡＢ基板である。支持基板３３０は、図３〜図５に示すように、枠状の基部３３２と、基部３３２に設けられた複数のリード３５１〜３５６、３７１〜３７６を有する。基部３３２はベース３１２に固定されている。そしてリード３５１〜３５６の先端部には角速度センサー１３の振動片３４０が固定される。またリード３７１〜３７６の先端部には角速度センサー１４の振動片３６０が固定される。これにより、支持基板３３０を介して振動片３４０、３６０がベース３１２に固定（支持）された状態になる。

具体的にはリード３５１〜３５６、３７１〜３７６の各々は、途中で傾斜しており、図５、図６に示すように、各リードの先端部が、支持基板３３０の開口３３４を通って基部３３２よりも上方に位置している。これにより基部３３２に邪魔されることなく、支持基板３３０の上方で、リード３５１〜３５６、３７１〜３７６の先端部に振動片３４０、３６０を固定できるようになる。

図７は角速度センサー１３の動作を模式的に説明する図である。角速度センサー１３は、Ｚ軸回りの角速度を検出するダブルＴ型のジャイロセンサーである。

後述する図１０の第１の駆動回路３１により交流の駆動信号ＤＳＡが印加されると、駆動腕３４１Ａ、３４１Ｂ、３４２Ａ、３４２Ｂは、逆圧電効果により矢印Ｃ１に示すような屈曲振動（励振振動）を行う。例えば実線の矢印で示す振動姿態と点線の矢印で示す振動姿態を所定の周波数で繰り返す。即ち、駆動腕３４１Ａ、３４２Ａの先端が互いに接近と離間を繰り返し、駆動腕３４１Ｂ、３４２Ｂの先端も互いに接近と離間を繰り返す屈曲振動を行う。このとき駆動腕３４１Ａ、３４１Ｂと駆動腕３４２Ａ、３４２Ｂとが、基部３４４の重心位置を通るＸ軸に対して線対称の振動を行っているので、基部３４４、連結腕３４５、３４６、検出腕３４３Ａ、３４３Ｂはほとんど振動しない。

この状態で、振動片３４０に対してＺ軸を回転軸とした角速度が加わると（振動片３４０がＺ軸回りで回転すると）、コリオリ力により駆動腕３４１Ａ、３４１Ｂ、３４２Ａ、３４２Ｂは矢印Ｃ２に示すように振動する。即ち、矢印Ｃ１の方向とＺ軸の方向とに直交する矢印Ｃ２の方向のコリオリ力が、駆動腕３４１Ａ、３４１Ｂ、３４２Ａ、３４２Ｂに作用することで、矢印Ｃ２の方向の振動成分が発生する。この矢印Ｃ２の振動が連結腕３４５、３４６を介して基部３４４に伝わり、これにより検出腕３４３Ａ、３４３Ｂが矢印Ｃ３の方向で屈曲振動を行う。この検出腕３４３Ａ、３４３Ｂの屈曲振動による圧電効果で発生した電荷信号が、検出信号ＳＡ（差動の検出信号）として図１０の第１の検出回路６１に入力されて、Ｚ軸回りでの角速度が検出されるようになる。この検出信号ＳＡは図１０の駆動信号ＤＳＡに対して位相が９０度だけずれた信号になる。

例えば、Ｚ軸回りでの振動片３４０の角速度をωとし、質量をｍとし、振動速度をｖとすると、コリオリ力はＦｃ＝２ｍ・ｖ・ωと表される。従って第１の検出回路６１が、コリオリ力に応じた信号である所望信号を検出することで、Ｚ軸回りでの角速度ωを求めることができる。

図８、図９は角速度センサー１４の動作を模式的に説明する図である。角速度センサー１４は、Ｘ軸回りの角速度を検出するＨ型のジャイロセンサーである。

図１０の第２の駆動回路３２により交流の駆動信号ＤＳＢが印加されると、図８のＤ１の矢印に示すように駆動腕３６１、３６２がＹ軸方向に逆相で屈曲振動する。例えば実線の矢印で示す振動姿態と点線の矢印で示す振動姿態を所定の周波数で繰り返す。この状態では、駆動腕３６１、３６２の振動が互いにキャンセルされるため、検出腕３６３、３６４は実質的に振動しない。この状態で、振動片３６０に対してＸ軸を回転軸とした角速度が加わると（振動片３６０がＸ軸回りで回転すると）、駆動腕３６１、３６２にコリオリ力が作用して、図９に示すようにＺ軸方向の屈曲振動が励振される。そして、この駆動腕３６１、３６２の屈曲振動に呼応するように、検出腕３６３、３６４がＺ軸方向に屈曲振動する。このような屈曲振動による圧電効果で発生した電荷信号が、検出信号ＳＢ（差動信号）として図１０の第２の検出回路６２に入力されて、Ｘ軸回りの角速度が検出されるようになる。

以上のように本実施形態の物理量検出装置３００では、図１の第１、第２の物理量トランスデューサー１１、１２として、図４に示すような角速度センサー１３、１４が設けられる。そして図５、図６に示すように、角速度センサー１３、１４は回路装置２０の上方側（Ｚ軸の正方向側）に配置される。より具体的には、図２、図３の第１の検出回路６１の上方側に角速度センサー１３が配置され、第２の検出回路６２の上方側に角速度センサー１４が配置されるようになる。例えば図２、図３の第３の方向ＤＲ３が図４のＹ軸方向に対応し、第３の方向ＤＲ４がＸ軸方向に対応する。

このように図２、図３の配置構成例によれば、第１の検出回路６１の上方側（上方側に近い位置）に角速度センサー１３が配置され、第２の検出回路６２の上方側（上方側に近い位置）に角速度センサー１４が配置されるようになる。従って、第１の検出回路６１と角速度センサー１３との間の第１の信号経路や、第２の検出回路６２と角速度センサー１４との間の第２の信号経路を、より短い信号経路にすることが可能になる。

例えば図５において、回路装置２０から、ボンディングワイヤー３８２、内部端子３１８、不図示の内部配線、内部端子３１６、リード３５２を介して、角速度センサー１３に至る第１の信号経路を、より短い信号経路にすることができる。また図６において、回路装置２０から、ボンディングワイヤー３８２、内部端子３１８、不図示の内部配線、内部端子３１６、リード３７２を介して、角速度センサー１４に至る第２の信号経路を、より短い信号経路にすることができる。従って、これらの第１、第２の信号経路により、微少振幅の信号（ＳＡ、ＳＢ等）を伝送した場合に、これらの信号に重畳するノイズを低減することが可能になり、検出特性等の劣化を効果的に低減できるようになる。

なお図５のボンディングワイヤー３８２は、図２、図３の第１の検出回路６１用のパッドＴＡ１、ＴＡ２（差動信号である検出信号の入力用の２つのパッド）に接続される。図６のボンディングワイヤー３８２は、第２の検出回路６２用のパッドＴＢ１、ＴＢ２（差動信号である検出信号の入力用の２つのパッド）に接続される。

３．詳細な構成例
図１０に本実施形態の回路装置２０、物理量検出装置３００の詳細な構成例を示す。図１０では、図１の第１、第２の物理量トランスデューサー１１、１２として、角速度センサー１３、１４が設けられている。図４〜図９で説明したように、角速度センサー１３はＺ軸回りの角速度を検出するためのセンサーであり、角速度センサー１４はＸ軸回りの角速度を検出するためのセンサーである。そして回路装置２０には、図１で説明した第１、第２の検出回路６１、６２、マルチプレクサー９０、Ａ／Ｄ変換回路１００、ロジック回路１１０に加えて、第１、第２の駆動回路３１、３２、第１、第２のローパスフィルター８７、８８、マスタークロック信号生成回路１２０、デジタルＩ／Ｆ回路（デジタルインターフェース回路）１３０、電源回路１４０が設けられている。なお回路装置２０、物理量検出装置３００は図１０の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

第１の駆動回路３１は、角速度センサー１３（広義には第１の物理量トランスデューサー）を駆動する回路である。例えば第１の駆動回路３１は駆動信号ＤＳＡを出力して角速度センサー１３を駆動する。具体的には角速度センサー１３の振動片３４０（図４）を駆動周波数で振動させる駆動を行う。例えば角速度センサー１３からのフィードバック信号ＤＧＡを受けて、矩形波又は正弦波の駆動信号ＤＳＡを角速度センサー１３に出力する。これにより角速度センサー１３は一定の駆動周波数で駆動されるようになり、例えば駆動周波数に応じた周波数で振動片３４０が振動するようになる。また第１の駆動回路３１は、同期検波のための同期信号ＳＹＣＡを第１の検出回路６１に出力する。

第２の駆動回路３２は、角速度センサー１４（広義には第２の物理量トランスデューサー）を駆動する回路である。例えば第２の駆動回路３２は駆動信号ＤＳＢを出力して角速度センサー１４を駆動する。具体的には角速度センサー１４の振動片３６０（図４）を駆動周波数で振動させる駆動を行う。例えば角速度センサー１４からのフィードバック信号ＤＧＢを受けて、矩形波又は正弦波の駆動信号ＤＳＢを角速度センサー１４に出力する。これにより角速度センサー１４は一定の駆動周波数で駆動されるようになり、例えば駆動周波数に応じた周波数で振動片３６０が振動するようになる。また第２の駆動回路３２は、同期検波のための同期信号ＳＹＣＢを第２の検出回路６２に出力する。

第１の検出回路６１は、第１の駆動回路３１により駆動される角速度センサー１３からの検出信号ＳＡ（差動信号）を受けて、角速度信号ＡＶＡ（広義には第１の物理量信号）を検出する。具体的には、第１の駆動回路３１からの同期信号ＳＹＣＡを用いた同期検波を行って、所望信号である角速度信号ＡＶＡを検出して出力する。角速度信号ＡＶＡは例えばＺ軸回りでの角速度（広義には第１の物理量）を表す信号である。

第２の検出回路６２は、第２の駆動回路３２により駆動される角速度センサー１４からの検出信号ＳＢ（差動信号）を受けて、角速度信号ＡＶＢ（広義には第２の物理量信号）を検出する。具体的には、第２の駆動回路３２からの同期信号ＳＹＣＢを用いた同期検波を行って、所望信号である角速度信号ＡＶＢを検出して出力する。角速度信号ＡＶＢは例えばＸ軸回りでの角速度（広義には第２の物理量）を表す信号である。

第１のローパスフィルター８７（ＬＰＦＡ）は、第１の検出回路６１からの角速度信号ＡＶＡ（第１の物理量信号）のローパスフィルター処理を行う。例えば第１のローパスフィルター８７は、第１の検出回路６１とマルチプレクサー９０の間に設けられる。そして第１のローパスフィルター８７は、例えば抵抗やキャパシターなどのパッシブ素子により構成されるパッシブフィルターであり、アナログのローパスフィルター処理を行って、ローパスフィルター処理後の角速度信号ＡＶＡ’をマルチプレクサー９０に出力する。

第２のローパスフィルター８８（ＬＰＦＢ）は、第２の検出回路６２からの角速度信号ＡＶＢ（第２の物理量信号）のローパスフィルター処理を行う。例えば第２のローパスフィルター８８は、第２の検出回路６２とマルチプレクサー９０の間に設けられる。そして第２のローパスフィルター８８は、例えば抵抗やキャパシターなどのパッシブ素子により構成されるパッシブフィルターであり、アナログのローパスフィルター処理を行って、ローパスフィルター処理後の角速度信号ＡＶＢ’をマルチプレクサー９０に出力する。

第１、第２のローパスフィルター８７、８８はＡ／Ｄ変換回路１００の前置きフィルター（アンチエイリアスフィルター）として機能する。また第１、第２のローパスフィルター８７、８８により離調周波数の周波数成分を除去する。離調周波数は、駆動振動のモードの共振周波数（駆動周波数）と検出振動のモードの共振周波数（検出周波数）との差に相当する周波数である。離調周波数は、例えば数百Ｈｚ〜数ＫＨｚの範囲内の周波数である。この離調周波数の周波数成分は同期検波によっては除去できないため、第１、第２のローパスフィルター８７、８８のローパスフィルター処理により十分に減衰させる必要がある。

マルチプレクサー９０は、第１、第２の検出回路６１、６２から第１、第２のローパスフィルター８７、８８を介して入力された角速度信号ＡＶＡ’、ＡＶＢ’を含む複数の信号のうちのいずれかの信号を選択する。そして、選択された信号を信号ＭＱとして、Ａ／Ｄ変換回路１００に出力する。具体的にはマルチプレクサー９０は、Ａ／Ｄ変換回路１００において時分割のＡ／Ｄ変換を行うための信号の選択処理を行う。例えば第１の期間では、マルチプレクサー９０は、第１の検出回路６１（第１のローパスフィルター８７）からの角速度信号ＡＶＡ’を選択して、信号ＭＱとしてＡ／Ｄ変換回路１００に出力し、Ａ／Ｄ変換回路１００が、信号ＭＱである角速度信号ＡＶＡ’のＡ／Ｄ変換を行う。また第１の期間の次の第２の期間では、マルチプレクサー９０は、第２の検出回路６２（第２のローパスフィルター８８）からの角速度信号ＡＶＢ’を選択して、信号ＭＱとしてＡ／Ｄ変換回路１００に出力し、Ａ／Ｄ変換回路１００が、信号ＭＱである角速度信号ＡＶＢ’のＡ／Ｄ変換を行う。マルチプレクサー９０での信号選択は、ロジック回路１１０からの制御信号に基づいて行われる。なお、マルチプレクサー９０には、角速度信号ＡＶＡ’、ＡＶＢ’以外のアナログ信号（例えば温度検出信号等）が入力されてもよく、この場合にはＡ／Ｄ変換回路１００は、角速度信号ＡＶＡ’、ＡＶＢ’と、当該アナログ信号を、時分割でＡ／Ｄ変換することになる。

マスタークロック信号生成回路１２０は、回路装置２０のマスタークロック信号ＭＣＫを生成する。ロジック回路１１０は、このマスタークロック信号ＭＣＫに基づいて動作する。マスタークロック信号ＭＣＫは、ロジック回路１１０等の回路ブロックの基準となるクロック信号である。例えばロジック回路１１０は、マスタークロック信号ＭＣＫの分周を行って、分周後の各種のクロック信号を、第１、第２の駆動回路３１、３２、第１、第２の検出回路６１、６２、Ａ／Ｄ変換回路１００等の各回路ブロックに供給して、これらの回路ブロックを動作させる。

デジタルＩ／Ｆ回路１３０は、デジタル信号の入力及び出力の少なくとも一方を行う回路である。例えばデジタルＩ／Ｆ回路１３０は、シリアルインターフェース処理を行う回路により実現できる。例えばデジタルＩ／Ｆ回路１３０は、シリアルデータ線とシリアルクロック線を含む２線、３線又は４線のシリアルインターフェース回路などにより実現できる。即ち、デジタルＩ／Ｆ回路１３０のインターフェース処理は、シリアルクロック線とシリアルデータ線を用いた同期式のシリアル通信方式により実現できる。例えば３線又は４線のＳＰＩ（Serial Peripheral Interface）方式や、Ｉ２Ｃ（Inter-Integrated Circuit）方式などにより実現できる。

電源回路１４０は各種の電源電圧を生成して回路装置２０の各回路ブロックに供給する。例えば回路装置２０の外部接続端子（パッド）を介して入力された電源電圧のレギュレート動作などを行って、各種の電圧の電源電圧を生成する。そして第１、第２の駆動回路３１、３２、第１、第２の検出回路６１、６２、Ａ／Ｄ変換回路１００、ロジック回路１１０、マスタークロック信号生成回路１２０、デジタルＩ／Ｆ回路１３０などの各回路ブロックに、各種の電圧の電源電圧を供給する。この電源回路１４０は、電圧のレギュレート動作を行うレギュレーター回路や、基準電流や基準電圧を生成する回路などにより実現できる。

図１１に、図１０の回路装置２０の回路ブロックの配置構成例を示す。図１１は回路装置２０の半導体チップのレイアウト配置例を示す図である。図１１では図２、図３と同様に、第１の検出回路６１は、第１の辺ＳＤ１より第２の方向ＤＲ２側に配置され、第２の検出回路６２は、第１の辺ＳＤ１より第２の方向ＤＲ２側であり、第１の検出回路６１より第１の方向ＤＲ１側に配置される。このように第１、第２の検出回路６１、６２が配置されることで、図４の角速度センサー１３の下方に第１の検出回路６１が配置され、角速度センサー１４の下方に第２の検出回路６２が配置されるようになる。

そしてＡ／Ｄ変換回路１００は、第１、第２の検出回路６１、６２の少なくとも一方とロジック回路１１０との間に配置される。図１１ではＡ／Ｄ変換回路１００は第１の検出回路６１とロジック回路１１０との間に配置される。またマルチプレクサー９０は、第１、第２検出回路６１、６２の少なくとも一方と、ロジック回路１１０との間に配置される。図１１ではマルチプレクサー９０は第１の検出回路６１とロジック回路１１０との間に配置される。

また図１１ではＡ／Ｄ変換回路１００は、マルチプレクサー９０より第３の方向ＤＲ３側に配置される。なおＡ／Ｄ変換回路１００をマルチプレクサー９０より第１の方向ＤＲ１側に配置するようにしてもよい。

そして回路装置２０は、電源電圧を供給する電源回路１４０を含む。電源回路１４０は回路装置２０の各回路ブロックに電源電圧を供給する。そして図１１では、Ａ／Ｄ変換回路１００がマルチプレクサー９０の第３の方向ＤＲ３側に配置されており、この場合には、電源回路１４０は、マルチプレクサー９０より第１の方向ＤＲ１側に配置される。即ち、Ａ／Ｄ変換回路１００と電源回路１４０の間にマルチプレクサー９０が配置される。なおＡ／Ｄ変換回路１００がマルチプレクサー９０の第１の方向ＤＲ１側に配置される場合には、電源回路１４０を、マルチプレクサー９０の第３の方向ＤＲ３側に配置すればよい。

図１１のように電源回路１４０を配置すれば、電源回路１４０を回路装置２０の中央部付近に配置できるようになる。電源回路１４０は回路装置２０の各回路ブロック（第１、第２の検出回路６１、６２、第１、第２の駆動回路３１、３２、Ａ／Ｄ変換回路１００等）に電源電圧を分配して供給する。従って、電源回路１４０を回路装置２０の中央付近に配置することで、電源回路１４０と各回路ブロックとの間の電源線の長さを最適にすることができる。即ち、電源回路１４０からの電源電圧が複数の回路ブロックに供給される場合に、一部の回路ブロックに対する電源線の長さだけが極端に長くなってしまうような事態を防止できる。従って、電源線の配線効率が向上すると共に、電源供給のインピーダンスの最適化を図れる。

なお図１１においても図２、図３と同様に、ロジック回路１１０は、第２の辺ＳＤ２より第４の方向ＤＲ４側であって、第１、第２の検出回路６１、６２の少なくとも一方（図１１では両方）の第２の方向ＤＲ２側に配置される。

また回路装置２０は、角加速度信号ＡＶＡ（第１の物理量信号）のローパスフィルター処理を行う第１のローパスフィルター８７（ＬＰＦＡ）を含む。そして第１のローパスフィルター８７は、第１の検出回路６１とマルチプレクサー９０（Ａ／Ｄ変換回路１００）との間に配置される。例えば第１の検出回路６１とマルチプレクサー９０との間の信号経路上に、第１のローパスフィルター８７が位置する。例えば第１のローパスフィルター８７は、マルチプレクサー９０に隣合うように配置される。例えば図１１では第１の検出回路６１より第２の方向ＤＲ２側に、第１のローパスフィルター８７が配置され、第１のローパスフィルター８７より第２の方向ＤＲ２側に、マルチプレクサー９０が配置される。このようにすれば、第１の検出回路６１から第１のローパスフィルター８７に入力された信号を、第１のローパスフィルター８７からマルチプレクサー９０に対してショートパスで伝送できるようになる。

また回路装置２０は、角加速度信号ＡＶＢ（第２の物理量信号）のローパスフィルター処理を行う第２のローパスフィルター８８（ＬＰＦＢ）を含む。そして第２のローパスフィルター８８は、第２の検出回路６２とマルチプレクサー９０（Ａ／Ｄ変換回路１００）との間に配置される。例えば第２の検出回路６２とマルチプレクサー９０との間の信号経路上に、第２のローパスフィルター８８が位置する。例えば第２のローパスフィルター８８は、マルチプレクサー９０に隣合うように配置される。このようにすれば、第２の検出回路６２から第２のローパスフィルター８８に入力された信号を、第２のローパスフィルター８８からマルチプレクサー９０に対してショートパスで伝送できるようになる。

例えば第１、第２のローパスフィルター８７、８８がパッシブフィルターである場合には、その出力インピーダンスが高い。特に第１、第２のローパスフィルター８７、８８に、離調周波数成分を除去するローパスフィルター特性を持たせた場合には、その出力インピーダンスが非常に高くなる。従って、第１のローパスフィルター８７とマルチプレクサー９０（Ａ／Ｄ変換回路１００）との間の信号配線が長くなったり、第２のローパスフィルター８８とマルチプレクサー９０（Ａ／Ｄ変換回路１００）との間の信号配線が長くなると、伝送される信号の特性（Ｓ／Ｎ等）が劣化してしまう。

この点、本実施形態では図１２に示すように、第１の検出回路６１とマルチプレクサー９０との間に第１のローパスフィルター８７が配置され、第１のローパスフィルター８７に隣合うようにマルチプレクサー９０が配置される。これにより、第１のローパスフィルター８７とマルチプレクサー９０との間の信号配線を短くできる。従って、第１のローパスフィルター８７がパッシブフィルターであり、その出力インピーダンスが高い場合にも、当該信号配線を短くできることで、信号の劣化を低減できるようになる。

また、本実施形態では図１２に示すように、第２の検出回路６２とマルチプレクサー９０との間に第２のローパスフィルター８８が配置され、第２のローパスフィルター８８に隣合うようにマルチプレクサー９０が配置される。これにより、第２のローパスフィルター８８とマルチプレクサー９０との間の信号配線を短くできる。従って、第２のローパスフィルター８８がパッシブフィルターであり、その出力インピーダンスが高い場合にも、当該信号配線を短くできることで、信号の劣化を低減できるようになる。即ち、第２の検出回路６２は例えばバッファー回路等を用いて信号を出力しているため、第２の検出回路６２の出力インピーダンスは比較的低い。従って、第２の検出回路６２と第２のローパスフィルター８８との間の信号配線が長くなっても、それほど悪影響がない。これに対して、第２のローパスフィルター８８の出力インピーダンスは非常に高いため、第２のローパスフィルター８８とマルチプレクサー９０との間の信号配線が長くなると、信号劣化の問題が生じる。この点、本実施形態では、第２のローパスフィルター８８とマルチプレクサー９０との間の信号配線が、第２のローパスフィルター８８と第２の検出回路６２との間の信号配線に比べて短くなるため、上記の信号劣化の問題を解決できる。

またＡ／Ｄ変換回路１００はマルチプレクサー９０に隣合うように配置される。図１２ではマルチプレクサー９０より第３の方向ＤＲ３側において、マルチプレクサー９０に隣合うようにＡ／Ｄ変換回路１００が配置される。このようにすることで、マルチプレクサー９０の出力信号をショートパスでＡ／Ｄ変換回路１００に入力できる。従って、出力インピーダンスが高いマルチプレクサー９０からの出力信号に対して、ノイズ等が重畳して、信号特性が劣化するのを低減できるようになる。例えばＡ／Ｄ変換回路１００は、その前段側に、後述するようにプログラムゲインアンプ等の増幅回路を有している。そして、この増幅回路の入力信号（マルチプレクサー９０の出力信号）の信号劣化は問題になるが、増幅回路は出力インピーダンスが低いため、増幅回路の出力信号については信号配線が長くても、信号劣化はそれほど問題にならない。

また図１３において、回路装置２０の第３の辺ＳＤ３は第１、第２の辺ＳＤ１、ＳＤ２に交差する辺である。第４の辺ＳＤ４は、第１、第２の辺ＳＤ１、ＳＤ２に交差すると共に第３の辺ＳＤ３の反対側の辺である。そして第３の辺ＳＤ３と第４の辺ＳＤ４に平行な線を境界線ＢＤＬとする。この境界線ＢＤＬは、第３の辺ＳＤ３と第４の辺ＳＤ４の間に設定される線（仮想線）であり、回路装置２０の中央付近において、第２の方向ＤＲ２に沿って延びる線である。そして境界線ＢＤＬと第３の辺ＳＤ３とにより区画される回路装置２０の領域を、第１の領域ＡＲ１とし、境界線ＢＤＬと第４の辺ＳＤ４とにより区画される回路装置２０の領域を、第２の領域ＡＲ２とする。

この場合に本実施形態では、図１３に示すように、第１の検出回路６１は第１の領域ＡＲ１に配置され、第２の検出回路６２は第２の領域ＡＲ２に配置される。即ち第１の検出回路６１は、回路装置２０の中央付近の境界線ＢＤＬよりも第３の方向ＤＲ３側の領域に配置され、第２の検出回路６２は、境界線ＢＤＬよりも第１の方向ＤＲ１側の領域に配置される。

このようにすれば、図４のように回路装置２０の第１の領域ＡＲ１の上方側に角速度センサー１３が配置され、第２の領域ＡＲ２の上方側に角速度センサー１４が配置される場合に、第１、第２の検出回路６１、６２と角速度センサー１３、１４との間の信号経路を短くできる。これらの信号経路を短くすることで、角速度センサー１３、１４からの微弱な信号を、第１、第２の検出回路６１、６２が検出する場合に、この微弱な信号にノイズが重畳されて検出特性が劣化するのを効果的に低減できる。

また回路装置２０は角速度センサー１３（第１の物理量トランスデューサー）を駆動する第１の駆動回路３１を含む。そして図１３に示すように、この第１の駆動回路３１も、第１の領域ＡＲ１に配置される。即ち、角速度センサー１３からの信号を検出する第１の検出回路６１と、角速度センサー１３を駆動する第１の駆動回路３１の両方が、第１の領域ＡＲ１に配置される。

このようにすれば、図４のように回路装置２０の第１の領域ＡＲ１の上方側に角速度センサー１３が配置される場合に、第１の駆動回路３１と角速度センサー１３との間の信号経路を短くできる。このように信号経路を短くすることで、第１の駆動回路３１からの駆動信号をショートパスで角速度センサー１３に出力できるようになり、角速度センサー１３の効率的な駆動が可能になる。

なお、角速度センサー１４（第２の物理量トランスデューサー）を駆動する第２の駆動回路３２は、図１３に示すように第２の領域ＡＲ２に配置される。即ち、角速度センサー１４からの信号を検出する第２の検出回路６２と、角速度センサー１４を駆動する第２の駆動回路３２の両方が、第２の領域ＡＲ２に配置される。このようにすれば、図４のように回路装置２０の第２の領域ＡＲ２の上方側に角速度センサー１４が配置される場合に、第２の駆動回路３２と角速度センサー１４との間の信号経路を短くできる。これにより、第２の駆動回路３２からの駆動信号をショートパスで角速度センサー１４に出力できるようになり、角速度センサー１４の効率的な駆動が可能になる。なお第２の物理量トランスデューサー１２が加速度センサー等である場合には、図１３のような第２の領域ＡＲ２への第２の駆動回路３２の配置は不要になる。

また本実施形態では、第１の駆動回路３１は、回路装置２０の第３の辺ＳＤ３とロジック回路１１０との間、又は第２の辺ＳＤ２とロジック回路１１０との間に配置される。例えば図１１では、第１の駆動回路３１は、回路装置２０の第３の辺ＳＤ３とロジック回路１１０との間に配置されている。例えば第３の辺ＳＤ３に沿って配置されるＩ／Ｏ領域（パッド配置領域）の第１の方向ＤＲ１側に、第１の駆動回路３１が配置される。また第１の駆動回路３１の第１の方向ＤＲ１側にロジック回路１１０が配置される。この場合に、当該Ｉ／Ｏ領域と第１の駆動回路３１は第１の方向ＤＲ１において例えば隣合って配置される。また第１の駆動回路３１とロジック回路１１０も第１の方向ＤＲ１において隣合って配置される。第２の辺ＳＤ２とロジック回路１１０の間に第１の駆動回路３１を配置する場合にも、同様のレイアウト配置になる。例えば第１の辺ＳＤ２に沿ったＩ／Ｏ領域の第４の方向ＤＲ４側に例えば隣合うように第１の駆動回路３１を配置する。また第１の駆動回路３１の第４の方向ＤＲ４側に例えば隣合うようにロジック回路１１０を配置する。

このように第１の駆動回路３１を配置すれば、例えば第１の駆動回路３１と第１の検出回路６１との間の距離を離すことができる。例えば第１の駆動回路３１を、第２の辺ＳＤ２と第３の辺ＳＤ３が交差するコーナー部分に配置することで、第１の駆動回路３１と第１の検出回路６１との間の距離を長くできる。このようにすれば、第１の駆動回路３１で発生したノイズが、第１の検出回路６１の検出特性に与える悪影響を低減できる。例えば第１の駆動回路３１が矩形波の駆動信号などで角速度センサー１３を駆動した場合には、大きなノイズが第１の駆動回路３１において発生する。このノイズは、駆動周波数のノイズであるため、当該ノイズが第１の検出回路６１に伝達すると、検出特性が大きく劣化する。例えば検出周波数に近い周波数である駆動周波数のノイズが第１の検出回路６１に伝達すると、当該ノイズを除去するのが困難となるため、検出特性が大きく劣化する。この点、図１１では、第１の駆動回路３１と第１の検出回路６１との間を最大限に離すことができるため、当該ノイズを原因とする検出特性の劣化を効果的に低減できる。

なお本実施形態では、第２の駆動回路３２についても、回路装置２０の第４の辺ＳＤ４とロジック回路１１０との間、又は第２の辺ＳＤ２とロジック回路１１０との間に配置することが望ましい。例えば図１１では、第２の駆動回路３２は、回路装置２０の第４の辺ＳＤ４とロジック回路１１０との間に配置されている。例えば第４の辺ＳＤ４に沿ったＩ／Ｏ領域の第３の方向ＤＲ３側に例えば隣合って第２の駆動回路３２が配置される。具体的には、第２の辺ＳＤ２と第４の辺ＳＤ４が交差するコーナー部分に、第２の駆動回路３２が配置される。このように配置すれば、例えば第２の駆動回路３２と第２の検出回路６２との間の距離を離すことができ、第２の駆動回路３２で発生したノイズが、第２の検出回路６２の検出特性に与える悪影響を低減できる。

また図１３に示すようにＡ／Ｄ変換回路１００は第１の領域ＡＲ１に配置される。即ち、Ａ／Ｄ変換回路１００は第１の検出回路６１と共に第１の領域ＡＲ１に配置される。こうすることで、第１の検出回路６１とＡ／Ｄ変換回路１００との間の距離を近づけることができ、第１の検出回路６１からの信号をショートパスでＡ／Ｄ変換回路１００に入力できるようになる。従って、アナログ信号に重畳するノイズを最大限に抑えながら、当該アナログ信号のＡ／Ｄ変換を実行できるようになる。

また回路装置２０は、マスタークロック信号を生成するマスタークロック信号生成回路１２０を含む。そして図１３に示すようにマスタークロック信号生成回路１２０は第２の領域ＡＲ２に配置される。このようにすればマスタークロック信号生成回路１２０とＡ／Ｄ変換回路１００との間の距離を長くできる。またマスタークロック信号生成回路１２０と第１の検出回路６１との間の距離も長くできる。例えばマスタークロック信号の周波数は高いため（例えば数ＭＨｚ〜数十ＭＨｚ）、マスタークロック信号生成回路１２０は大きなノイズ源となる。例えばマスタークロック信号生成回路１２０は後述するように発振回路を有しており、この発振回路からは大きなノイズが発生する。このマスタークロック信号生成回路１２０を第２の領域ＡＲ２に配置し、Ａ／Ｄ変換回路１００を第１の領域ＡＲ１に配置すれば、マスタークロック信号生成回路１２０とＡ／Ｄ変換回路１００との間の距離を離すことができ、マスタークロック信号生成回路１２０からのノイズが、Ａ／Ｄ変換回路１００のアナログ特性に与える悪影響を効果的に低減できる。

また後述するように、第１の検出回路６１が角速度センサー用の検出回路であり、第２の検出回路６２が加速度センサー用の検出回路である場合には、第１の検出回路６１の方が、第２の検出回路６２に比べて、より微弱な信号を扱うことになるため、ノイズが検出特性に与える悪影響の度合いが大きい。この点、マスタークロック信号生成回路１２０を第２の領域ＡＲ２に配置し、第１の検出回路６１を第１の領域ＡＲ１に配置すれば、マスタークロック信号生成回路１２０と第１の検出回路６１の間の距離を離すことができる。従って、マスタークロック信号の生成によるノイズが第１の検出回路６１の検出特性に与える悪影響を、効果的に低減できるようになる。

また本実施形態の回路装置２０は、デジタル信号の入力及び出力の少なくとも一方を行うデジタルＩ／Ｆ回路１３０を含む。そして図１１に示すように、デジタルＩ／Ｆ回路１３０は、ロジック回路１１０と第２の辺ＳＤ２との間に配置される。例えば第２の辺ＳＤ２に沿って配置されるＩ／Ｏ領域（パッド配置領域）の第４の方向ＤＲ４側に、デジタルＩ／Ｆ回路１３０が配置され、デジタルＩ／Ｆ回路１３０の第４の方向ＤＲ４側に、ロジック回路１１０が配置される。具体的には、当該Ｉ／Ｏ領域の第４の方向ＤＲ４側に隣合うようにデジタルＩ／Ｆ回路１３０が配置され、デジタルＩ／Ｆ回路１３０の第４の方向ＤＲ４側に隣合うようにロジック回路１１０が配置される。

なおデジタルＩ／Ｆ回路１３０を構成する一部の回路を、第２の辺ＳＤ２に沿ったＩ／Ｏ領域に配置してもよい。例えばデジタルＩ／Ｆ回路１３０のＩ／Ｏバッファー回路等を、当該Ｉ／Ｏ領域のパッドとパッドの間に配置してもよい。この場合にもデジタルＩ／Ｆ回路１３０を構成する回路が、ロジック回路１１０と第２の辺ＳＤ２との間に配置されることになる。

デジタルＩ／Ｆ回路１３０では、例えば３Ｖ〜５Ｖ程度の電圧振幅で、クロック信号線やデータ線の信号が変化するため、大きなデジタルノイズが発生する。またノイズの発生タイミング等も、外部装置の処理タイミング等に依存し、回路装置２０の内部タイミングとは非同期である。このためデジタルＩ／Ｆ回路１３０からのデジタルノイズが、第１、第２の検出回路６１、６２やＡ／Ｄ変換回路１００に伝達されると、検出特性やＡ／Ｄ変換特性などの特性に大きな悪影響を与えてしまう。

この点、図１１、図１３では、デジタルＩ／Ｆ回路１３０は第２の辺ＳＤ２に沿って配置されており、デジタルＩ／Ｆ回路１３０と、第１、第２の検出回路６１、６２やＡ／Ｄ変換回路１００との間の距離を十分に離すことができる。従って、デジタルＩ／Ｆ回路１３０からのデジタルノイズを原因とする第１、第２の検出回路６１、６２、Ａ／Ｄ変換回路１００の特性の劣化を低減することが可能になる。特に、デジタルＩ／Ｆ回路１３０のクロック信号やデータ信号のパッド（端子）において大きなデジタルノイズが発生するが、これらのパッドと第１、第２の検出回路６１、６２、Ａ／Ｄ変換回路１００との間の距離を離すことで、特性の劣化を最小限に抑えることが可能になる。

なお図１１では、ロジック用のレギュレーター回路１４１が、第４の辺ＳＤ４より第３の方向ＤＲ３側に配置されている。例えば第４の辺に沿ったＩ／Ｏ領域（パッド配置領域）の第３の方向ＤＲ３側に隣合うように、レギュレーター回路１４１が配置されている。このレギュレーター回路１４１は電源回路１４０の構成回路の一部である。例えばレギュレーター回路１４１が生成するデジタル用の電源電圧は、外付け部品である外部コンデンサー（パスコン）により電圧の安定化が図られる。このため、レギュレーター回路１４１の第１の方向ＤＲ１側のＩ／Ｏ領域には、当該外部コンデンサーを接続するための接続用パッド（端子）が配置される。従って、レギュレーター回路１４１を、第４の辺ＳＤ４より第３の方向ＤＲ３側に配置することで、レギュレーター回路１４１と当該接続用パッドとの間の配線を短くでき、当該配線のインピーダンスを低くできる。これにより、外部コンデンサーによるデジタル用の電源電圧の安定化を実現できるようになる。またレギュレーター回路１４１が生成する電源電圧には、デジタル回路による大きなノイズが重畳するため、レギュレーター回路１４１は大きなノイズ源となる。従って、図１１のようにレギュレーター回路１４１を配置することで、ノイズ源であるレギュレーター回路１４１と、第１の検出回路６１やＡ／Ｄ変換回路１００との間の距離を離すことができ、ノイズを原因とする特性の劣化を効果的に低減できる。

４．各回路ブロックの詳細な構成例
次に回路装置２０の各回路ブロックの詳細な構成例について説明する。図１４は駆動回路３０、検出回路６０の構成例である。なお図１４では説明の簡素化のため、第１、第２の駆動回路３１、３２の構成を駆動回路３０の構成として示しており、第１、第２の検出回路６１、６２の構成を検出回路６０の構成として示している。

駆動回路３０（３１、３２）は、角速度センサー（１３、１４）からのフィードバック信号ＤＧ（ＤＧＡ、ＤＧＢ）が入力される増幅回路３４と、自動ゲイン制御を行うゲイン制御回路４０と、駆動信号ＤＳ（ＤＳＡ、ＤＳＢ）を角速度センサー（１３、１４）に出力する駆動信号出力回路５０を含む。また同期信号ＳＹＣ（ＳＹＣＡ、ＳＹＣＢ）を検出回路６０に出力する同期信号出力回路５２を含む。

増幅回路３４（Ｉ／Ｖ変換回路）は、角速度センサー（振動片）からのフィードバック信号ＤＧを増幅する。例えば角速度センサーからの電流の信号ＤＧを電圧の信号ＤＶに変換して出力する。この増幅回路３４は、演算増幅器、帰還抵抗、帰還キャパシターなどにより実現できる。

駆動信号出力回路５０は、増幅回路３４による増幅後の信号ＤＶに基づいて、駆動信号ＤＳを出力する。例えば駆動信号出力回路５０が、矩形波（又は正弦波）の駆動信号を出力する場合には、駆動信号出力回路５０はコンパレーター等により実現できる。

ゲイン制御回路４０（ＡＧＣ）は、駆動信号出力回路５０に制御電圧ＣＶを出力して、駆動信号ＤＳの振幅を制御する。具体的には、ゲイン制御回路４０は、信号ＤＶを監視して、発振ループのゲインを制御する。例えば駆動回路３０では、ジャイロセンサーの感度を一定に保つために、角速度センサー（振動片）に供給する駆動電圧の振幅を一定に保つ必要がある。このため、駆動振動系の発振ループ内に、ゲインを自動調整するためのゲイン制御回路４０が設けられる。ゲイン制御回路４０は、角速度センサーからのフィードバック信号ＤＧの振幅（振動片の振動速度）が一定になるように、ゲインを可変に自動調整する。このゲイン制御回路４０は、増幅回路３４の出力信号ＤＶを全波整流する全波整流器や、全波整流器の出力信号の積分処理を行う積分器などにより実現できる。

同期信号出力回路５２は、増幅回路３４による増幅後の信号ＤＶを受け、同期信号ＳＹＣ（参照信号）を検出回路６０に出力する。この同期信号出力回路５２は、正弦波（交流）の信号ＤＶの２値化処理を行って矩形波の同期信号ＳＹＣを生成するコンパレーターや、同期信号ＳＹＣの位相調整を行う位相調整回路（移相器）などにより実現できる。

検出回路６０（６１、６２）は、増幅回路６４、同期検波回路８１を含む。増幅回路６４は、角速度センサーからの差動の第１、第２の検出信号Ｓ１、Ｓ２を受けて、電荷−電圧変換や差動の信号増幅やゲイン調整などを行う。同期検波回路８１は、駆動回路３０からの同期信号ＳＹＣに基づいて同期検波を行う。そして、所望波の信号である角速度信号ＡＶ（ＡＶＡ、ＡＶＢ）を出力する。

図１５はローパスフィルター８６の構成例である。図１５では説明の簡素化のために、第１、第２のローパスフィルター８７、８８の構成をローパスフィルター８６の構成として示している。

ローパスフィルター８６は、抵抗ＲＡ１、ＲＡ２、ＲＡ３、ＲＡ４とキャパシターＣＡ１、ＣＡ２を含み、ＲＣのパッシブローパスフィルターを構成している。ローパスフィルター８６は、差動の信号ＩＰＡ、ＩＮＡが入力され、差動の信号ＱＰＡ、ＱＮＡを出力する。信号ＩＰＡ、ＩＮＡは、検出回路６０（６１、６２）から入力される角速度信号（ＡＶＡ、ＡＶＢ）であり、信号ＱＰＡ、ＱＮＡは、マルチプレクサー９０に出力されるローパスフィルター処理後の角速度信号（ＡＶＡ’、ＡＶＢ’）である。またＲＡ１〜ＲＡ４は例えばポリ抵抗により実現され、ＣＡ１、ＣＡ２は例えばＭＩＭ（Metal-Insulator-Metal）のキャパシターにより実現される。前述したようにローパスフィルター８６には、離調周波数の周波数成分を十分に減衰できるカットオフ周波数を持たせる必要があるため、ＲＡ１〜ＲＡ４の抵抗値やＣＡ１、ＣＡ２の容量値は大きくなる。従って、ローパスフィルター８６の出力インピーダンスが高くなってしまう。この点、本実施形態では図１２で説明したように、ローパスフィルター８６（８７、８８）とマルチプレクサー９０との間の配線長が短くなるようにレイアウト配置されている。従って、ローパスフィルター８６の出力インピーダンスが高いことに起因する信号特性の劣化を最小限に抑えることができる。

図１６はマルチプレクサー９０、Ａ／Ｄ変換回路１００の構成例である。マルチプレクサー９０には複数の信号ＩＰ１、ＩＮ１、ＩＰ２、ＩＮ２、ＩＰ３、ＩＮ３・・・ＩＰＭ、ＩＮＭが入力される。ＩＰ１及びＩＮ１は一対の差動信号を構成する。ＩＰ２及びＩＮ２、ＩＰ３及びＩＮ３・・・・ＩＰＭ及びＩＮＭの各々も一対の差動信号を構成する。マルチプレクサー９０にはこれの信号ＩＰ１、ＩＮ１・・・ＩＰＭ、ＩＮＭとして、第１の検出回路６１からの信号（差動信号）や第２の検出回路６２からの信号（差動信号）が入力される。その他にも例えば温度センサー等からの信号も入力される。

マルチプレクサー９０からの差動の出力信号ＭＱＰ、ＭＱＮはＡ／Ｄ変換回路１００に入力される。Ａ／Ｄ変換回路１００は、プログラマブルゲインアンプ（ＰＧＡ）１０１とＡ／Ｄ変換器１０２を含む。プログラマブルゲインアンプ（ＰＧＡ）１０１は、入力信号ＭＱＰ、ＭＱＮのゲインを可変に調整する。Ａ／Ｄ変換器１０２は、ゲイン調整後のアナログ信号のＡ／Ｄ変換を行い、デジタル信号ＤＴを出力する。

図１７にマスタークロック信号生成回路１２０の構成例を示す。マスタークロック信号生成回路１２０はレギュレーター回路１２２と発振回路１２４を含む。レギュレーター回路１２２は、デジタル用の電源電圧ＶＤＤＤに基づいてレギュレート動作を行い、定電圧の電源電圧ＶＯＳＣを生成して、発振回路１２４に供給する。発振回路１２４は電源電圧ＶＯＳＣが供給されて発振動作を行い、マスタークロック信号ＭＣＫを生成する。発振回路１２４は、例えば２状態が相互に切り替わることで発振するマルチバイブレーターにより実現できる。或いは発振回路１２４を、奇数個の反転回路をリング状に接続したリングオシレーターや、反転回路の出力をＣＲ回路（キャパシターと抵抗で構成される回路）で帰還させるＣＲ発振回路等により実現してもよい。

図１８にデジタルＩ／Ｆ回路１３０の構成例を示す。図１８はデジタルＩ／Ｆ回路１３０をＳＰＩ方式により実現した場合の構成例である。但しデジタルＩ／Ｆ回路１３０はＩ２Ｃ方式などにより実現してもよい。

デジタルＩ／Ｆ回路１３０は、ＳＰＩ制御回路１３２とレジスター回路１３４を含む。ＳＰＩ制御回路１３２には、外部装置からシリアルクロック線を介してシリアルクロック信号ＳＣＫが入力され、第１シリアルデータ線を介して受信シリアルデータＭＯＳＩが入力され、スレーブセレクト線を介してスレーブセレクト信号ＳＳが入力される。またＳＰＩ制御回路１３２は、外部装置へ第２シリアルデータ線を介して送信シリアルデータＭＩＳＯを出力する。具体的には、ＳＰＩ制御回路１３２は、物理層回路、通信処理回路を含む。例えば物理層回路は、シリアルクロック信号ＳＣＫ、受信シリアルデータＭＯＳＩ、送信シリアルデータＭＩＳＯ、スレーブセレクト信号ＳＳの送受信を行うＩ／Ｏバッファー回路である。通信処理回路は、ＳＰＩ通信の通信処理を行うロジック回路である。例えば通信処理回路は、受信シリアルデータＭＯＳＩのシリアルパラレル変換や、コマンドの解釈処理、送信シリアルデータＭＩＳＯの生成処理、送信シリアルデータＭＩＳＯのパラレルシリアル変換、レジスター回路１３４の読み書き制御等を行う。そしてレジスター回路１３４には、ＳＰＩ制御回路１３２により受信した情報や、ＳＰＩ制御回路１３２により送信される情報などが設定される。

図１９に電源回路１４０の構成例を示す。電源回路１４０は、レギュレーター回路１４１、１４２、基準電流生成回路１４３、バンドギャップ回路１４４、基準電圧生成回路１４５を含む。パッド（端子）ＴＶＤＤには、外部からの電源電圧ＶＤＤが供給される。回路装置２０内において、電源線が第１の電源線と第２の電源線に分岐する。そして第１の電源線を介して、アナログ用の電源電圧ＶＤＤＡがレギュレーター回路１４２に供給される。また第２の電源線を介して、デジタル用の電源電圧ＶＤＤＤがレギュレーター回路１４１に供給される。

レギュレーター回路１４２は、アナログ用の電源電圧ＶＤＤＡに基づいてレギュレート動作を行い、定電圧の電源電圧ＶＤＤＲを生成する。基準電流生成回路１４３は、電源電圧ＶＤＤＲが供給されて、各種の基準電流を生成する。生成された基準電流は、回路装置２０の各アナログ回路に供給される。バンドギャップ回路１４４は、電源電圧ＶＤＤＲが供給されて、バンドギャップリファレンス電圧ＶＢＧを生成する。基準電圧生成回路１４５は、バンドギャップリファレンス電圧ＶＢＧに基づいて、回路装置２０の各回路ブロックに供給する各種の基準電圧を生成する。例えば検出回路用の基準電圧、駆動回路用の基準電圧、或いはＡ／Ｄ変換回路用の基準電圧などを生成する。

レギュレーター回路１４１は、デジタル用の電源電圧ＶＤＤＤに基づいてレギュレート動作を行い、定電圧の電源電圧ＶＤＤＬを生成する。この電源電圧ＶＤＤＬはロジック回路１１０等に供給される。また前述したように、電源電圧ＶＤＤＬは、外付け部品である外部コンデンサーＣＬにより電圧の安定化が図られる。

図２０は、第２の物理量トランスデューサー１２が加速度センサー１５である場合の当該加速度センサー１５の構成例と、加速度センサー用の第２の検出回路６２の構成例を示す図である。

図２０の加速度センサー１５は静電容量型の加速度センサーである。この加速度センサー１５は、可動電極１６、１７と固定電極１８、１９を含む。可動電極１６、１７、固定電極１８、１９は例えば梁構造体などにより構成されている。可動電極１６と固定電極１８により容量ＣＳ１が形成され、可動電極１７と固定電極１９により容量ＣＳ２が形成される。容量ＣＳ１の固定電極１８には基準信号ＰＦ１（搬送波）が入力される。容量ＣＳ２の固定電極１９には、基準信号ＰＦ１をインバーター回路により反転した信号ＰＦ２（搬送波）が入力される。このように固定電極１８、１９に対して互いに反転する電圧を周期的に印加することで、可動電極１６、１７の変位に応じた差動容量の変化に基づく加速度の検出が可能になる。

第２の検出回路６２は、Ｃ／Ｖ変換回路６６（チャージアンプ）とサンプルホールド回路６７を含む。Ｃ／Ｖ変換回路６６は、上述の差動容量の変化を電圧の信号に変換する回路であり、得られた電圧信号をサンプルホールド回路６７に出力する。Ｃ／Ｖ変換回路６６は、例えば演算増幅器、帰還抵抗、帰還キャパシターなどにより実現できる。サンプルホールド回路６７は、Ｃ／Ｖ変換回路６６からの電圧信号をサンプリングして、一定期間保持する。サンプルホールド回路６７の出力電圧から例えば所定の周波数帯域の成分のみ取り出すことで、第２の物理量信号である加速度信号ＡＣが検出される。なお加速度センサー１５は図２０のような静電容量型には限定されず、ピエゾ抵抗型や熱検知型などの種々の方式の加速度センサーを用いることができる。

第２の物理量トランスデューサー１２として加速度センサー１５を用いた場合には、例えば図４の角速度センサー１４の位置には当該加速度センサー１５が配置されることになる。この加速度センサー１５は、例えば第１軸の方向、第２軸の方向というように複数軸の方向での加速度を検出できるセンサーであってもよい。そして図４において、回路装置２０の第１の検出回路６１の上方側には角速度センサー１３が配置され、第２の検出回路６２の上方側には、加速度センサー１５が配置されることになる。この場合にも、第１の検出回路６１と角速度センサー１３との間の信号経路や、第２の検出回路６２と加速度センサー１５との信号経路を短くすることができ、ノイズ等を原因とする検出特性の劣化を低減できる。

また、このように第２の物理量トランスデューサー１２として加速度センサー１５を用いた場合には、図１１の第２の駆動回路３２は設けられなくなる。そして第１の検出回路６１は、第２の検出回路６２に比べて、より微弱な信号を扱うため、ノイズによる検出特性の劣化の程度が大きい。従って、図１３に示すように第１の検出回路６１を第１の領域ＡＲ１に配置し、デジタルＩ／Ｆ回路１３０やマスタークロック信号生成回路１２０を第２の領域ＡＲ２に配置することで、ノイズ源となるデジタルＩ／Ｆ回路１３０やマスタークロック信号生成回路１２０を、第１の検出回路６１から離れた位置に配置できるようになる。この結果、これらのノイズ源からのノイズを原因とする第１の検出回路６１の検出特性の劣化を、効果的に低減することが可能になる。

５．移動体、電子機器
図２１〜図２４は、本実施形態の回路装置２０を含む移動体、電子機器の例である。本実施形態の回路装置２０は、例えば、車、飛行機、バイク、自転車、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器を備えて、地上や空や海上を移動する機器・装置である。

図２１は、移動体の具体例としての自動車２０６を概略的に示したものである。自動車２０６には、第１、第２の物理量トランスデューサー１１、１２と回路装置２０を有する物理量検出装置３００が組み込まれている。物理量検出装置３００（ジャイロセンサー、複合センサー）は車体２０７の姿勢を検出することができる。物理量検出装置３００の検出信号は車体姿勢制御装置２０８に供給される。車体姿勢制御装置２０８は例えば車体２０７の姿勢に応じてサスペンションの硬軟を制御したり個々の車輪２０９のブレーキを制御したりすることができる。その他、こういった姿勢制御は二足歩行ロボットや航空機、ヘリコプター等の各種の移動体において利用されることができる。姿勢制御の実現にあたって物理量検出装置３００（回路装置２０）は移動体に組み込まれることになる。

図２２、図２３は、電子機器の具体例としてのデジタルカメラ２１０、生体情報検出装置２２０を概略的に示したものである。このように、本実施形態の回路装置２０はデジタルカメラ２１０や生体情報検出装置２２０（ウェアラブル健康機器。例えば脈拍計、歩数計、活動量計等）などの種々の電子機器に適用できる。例えばデジタルカメラ２１０においてジャイロセンサーや加速度センサーを用いた手ぶれ補正等を行うことができる。また生体情報検出装置２２０において、ジャイロセンサーや加速度センサーを用いて、ユーザーの体動を検出したり、運動状態を検出することができる。

なお、デジタルカメラ２１０、生体情報検出装置２２０などの電子機器は、本実施形態の回路装置２０、処理部、記憶部、操作部などを含むことができる。また表示部などを含んでもよい。半導体メモリー（ＲＡＭ、ＲＯＭ）やＨＤＤなどにより実現される記憶部は、各種の情報を記憶する。ＣＰＵ、ＭＰＵなどにより実現される処理部（プロセッサー）は、記憶部（メモリー）に記憶された情報に基づいて各種の処理を行う。操作部は、ユーザーが電子機器を操作するためのものであり、表示部は種々の情報をユーザーに表示する。なお電子機器としては、デジタルカメラ２１０や生体情報検出装置２２０以外にも、スマートフォン、携帯電話機、カーナビゲーションシステム、ゲーム機、時計、健康器具、或いは携帯型情報端末等の種々の機器を想定できる。

図２４は、移動体又は電子機器の具体例としてのロボット２３０を概略的に示したものである。このように、本実施形態の回路装置２０はロボット２３０の可動部（アーム、関節）や本体部にも適用できる。ロボット２３０は、移動体（走行・歩行ロボット）、電子機器（非走行・非歩行ロボット）のいずれも想定できる。走行・歩行ロボットの場合には、例えば自律走行に本実施形態の回路装置２０を利用できる。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語（第１の物理量トランスデューサー、第２の物理量トランスデューサー、第１の物理量、第２の物理量、端子等）と共に記載された用語（角速度センサー、角速度センサー・加速度センサー、角速度、角速度・加速度、パッド等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また、回路装置や物理量検出装置や電子機器や移動体の構成、振動片の構造等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

ＳＤ１〜ＳＤ４…第１〜第４の辺、ＤＲ１〜ＤＲ４…第１〜第４の方向、
ＡＲ１…第１の領域、ＡＲ２…第２の領域、
１１…第１の物理量トランスデューサー、１２…第２の物理量トランスデューサー、
１３…角速度センサー（Ｚ軸用）、１４…角速度センサー（Ｘ軸用）、
１５…加速度センサー、１６、１７…可動電極、１８、１９…固定電極、
２０…回路装置、３０…駆動回路、３１…第１の駆動回路、３２…第２の駆動回路、
３４…増幅回路、４０…ゲイン制御回路、５０…駆動信号出力回路、
５２…同期信号出力回路、６０…検出回路、６１…第１の検出回路、
６２…第２の検出回路、６４…増幅回路、６６…Ｃ／Ｖ変換回路、
６７…サンプルホールド回路、８１…同期検波回路、８６…ローパスフィルター、
８７…第１のローパスフィルター、８８…第２のローパスフィルター、
９０…マルチプレクサー、１００…Ａ／Ｄ変換回路、
１０１…プログラマブルゲインアンプ、１０２…Ａ／Ｄ変換器、１１０…ロジック回路、
１２０…マスタークロック信号生成回路、１２２…レギュレーター回路、
１２４…発振回路、１３０…デジタルＩ／Ｆ回路、１３２…ＳＰＩ制御回路、
１３４…レジスター回路、１４０…電源回路、１４１、１４２…レギュレーター回路、
１４３…基準電流生成回路、１４４…バンドギャップ回路、１４５…基準電圧生成回路、
２０６…自動車、２０７…車体、２０８…車体姿勢制御装置、２０９…車輪、
２１０…デジタルカメラ、２２０…生体情報検出装置、２３０…ロボット、
３００…物理量検出装置、３１０…パッケージ、３１２…ベース、３１４…リッド、
３１５…外部端子、３１６、３１８…内部端子、３３０…支持基板、３３２…基部、
３３４…開口、３４０…振動片、３４１、３４２…駆動腕、３４３…検出腕、
３４４…基部、３４５、３４６…連結腕、３５１〜３５６…リード、
３６０…振動片、３６１、３６２…振動腕、３６３、３６４…検出腕、
３６５…基部、３７１〜３７６…リード、３８２…ボンディングワイヤー、

Claims

第１の物理量トランスデューサーと、
第２の物理量トランスデューサーと、
回路装置と、
前記第１の物理量トランスデューサー、前記第２の物理量トランスデューサー及び前記回路装置を収納するパッケージと、
を含み、
前記回路装置は、
前記第１の物理量トランスデューサーからの第１の検出信号が入力される増幅回路を含み、前記第１の検出信号に基づいて、第１の物理量に対応する第１の物理量信号を検出する第１の検出回路と、
前記第２の物理量トランスデューサーからの第２の検出信号が入力される増幅回路を含み、前記第２の検出信号に基づいて、第２の物理量に対応する第２の物理量信号を検出する第２の検出回路と、
前記第１の検出回路からの前記第１の物理量信号と前記第２の検出回路からの前記第２の物理量信号を含む複数の信号のうちのいずれかの信号を選択するマルチプレクサーと、
前記マルチプレクサーにより選択された信号のＡ／Ｄ変換を行いデジタル信号を出力するＡ／Ｄ変換回路と、
前記Ａ／Ｄ変換回路からの前記デジタル信号の処理を行うロジック回路と、
を含み、
前記パッケージ内において、前記第１の検出回路の上方に前記第１の物理量トランスデューサーが配置され、前記第２の検出回路の上方に前記第２の物理量トランスデューサーが配置され、
前記回路装置である半導体チップのレイアウト配置において、前記回路装置の第１の辺に沿った方向を第１の方向とし、前記第１の辺から前記第１の辺の反対側の第２の辺に向かう方向を第２の方向とする場合に、
前記第１の検出回路は、前記第１の辺より前記第２の方向側に配置され、
前記第２の検出回路は、前記第１の辺より前記第２の方向側であり、且つ、前記第１の検出回路より前記第１の方向側に配置され、
前記Ａ／Ｄ変換回路は、前記第１の検出回路及び前記第２の検出回路の少なくとも一方と、前記ロジック回路との間に配置されていることを特徴とする物理量検出装置。
請求項１に記載の物理量検出装置において、
前記マルチプレクサーは、前記第１の検出回路及び前記第２の検出回路の少なくとも一方と、前記ロジック回路との間に配置されていることを特徴とする物理量検出装置。
請求項１又は２に記載の物理量検出装置において、
前記第１の方向の反対方向を第３の方向とする場合に、
前記Ａ／Ｄ変換回路は、前記マルチプレクサーより前記第３の方向側又は前記第１の方向側に配置されていることを特徴とする物理量検出装置。
請求項３に記載の物理量検出装置において、
前記回路装置は、
電源電圧を供給する電源回路を含み、
前記Ａ／Ｄ変換回路が前記マルチプレクサーより前記第３の方向側に配置される場合には、前記電源回路は、前記マルチプレクサーより前記第１の方向側に配置され、
前記Ａ／Ｄ変換回路が前記マルチプレクサーより前記第１の方向側に配置される場合には、前記電源回路は、前記マルチプレクサーより前記第３の方向側に配置されていることを特徴とする物理量検出装置。
請求項１乃至４のいずれか一項に記載の物理量検出装置において、
前記第２の方向の反対方向を第４の方向とする場合に、
前記ロジック回路は、前記第２の辺より前記第４の方向側であって、前記第１の検出回路及び前記第２の検出回路の少なくとも一方より前記第２の方向側に配置されていることを特徴とする物理量検出装置。
請求項１乃至５のいずれか一項に記載の物理量検出装置において、
前記回路装置は、
前記第１の物理量信号のローパスフィルター処理を行う第１のローパスフィルターを含み、
前記第１のローパスフィルターは、前記第１の検出回路と前記マルチプレクサーとの間に配置されていることを特徴とする物理量検出装置。
請求項６に記載の物理量検出装置において、
前記回路装置は、
前記第２の物理量信号のローパスフィルター処理を行う第２のローパスフィルターを含み、
前記第２のローパスフィルターは、前記第２の検出回路と前記マルチプレクサーとの間に配置されていることを特徴とする物理量検出装置。
請求項１乃至７のいずれか一項に記載の物理量検出装置において、
前記第１の辺及び前記第２の辺に交差する辺を第３の辺とし、前記第１の辺及び前記第２の辺に交差すると共に前記第３の辺の反対側の辺を第４の辺とし、前記第３の辺及び前記第４の辺に平行な境界線と前記第３の辺とにより区画される前記回路装置の領域を第１の領域とし、前記境界線と前記第４の辺とにより区画される前記回路装置の領域を第２の領域とする場合に、
前記第１の検出回路は、前記第１の領域に配置され、
前記第２の検出回路は、前記第２の領域に配置されていることを特徴とする物理量検出装置。
請求項８に記載の物理量検出装置において、
前記回路装置は、
前記第１の物理量トランスデューサーを駆動する第１の駆動回路と、
前記第２の物理量トランスデューサーを駆動する第２の駆動回路と、
を含み、
前記第１の駆動回路は、前記第１の領域に配置され、前記第２の駆動回路は、前記第２の領域に配置されていることを特徴とする物理量検出装置。
請求項９に記載の物理量検出装置において、
前記第１の駆動回路は、前記第３の辺と前記ロジック回路との間、又は前記第２の辺と前記ロジック回路との間に配置されていることを特徴とする物理量検出装置。
請求項８乃至１０のいずれか一項に記載の物理量検出装置において、
前記Ａ／Ｄ変換回路は、前記第１の領域に配置されていることを特徴とする物理量検出装置。
請求項８乃至１１のいずれか一項に記載の物理量検出装置において、
前記回路装置は、
マスタークロック信号を生成するマスタークロック信号生成回路を含み、
前記マスタークロック信号生成回路は、前記第２の領域に配置されていることを特徴とする物理量検出装置。
請求項１乃至１２のいずれか一項に記載の物理量検出装置において、
前記回路装置は、
デジタル信号の入力及び出力の少なくとも一方を行うデジタルインターフェース回路を含み、
前記デジタルインターフェース回路は、前記ロジック回路と前記第２の辺との間に配置されていることを特徴とする物理量検出装置。
請求項１乃至１３のいずれか一項に記載の物理量検出装置において、
前記第１の物理量は、所定軸回りの角速度であり、
前記第２の物理量は、前記所定軸とは異なる軸回りの角速度であることを特徴とする物理量検出装置。
請求項１乃至１３のいずれか一項に記載の物理量検出装置において、
前記第１の物理量は、角速度であり、
前記第２の物理量は、加速度であることを特徴とする物理量検出装置。
請求項１乃至１５のいずれか一項に記載の物理量検出装置を含むことを特徴とする電子機器。
請求項１乃至１５のいずれか一項に記載の物理量検出装置を含むことを特徴とする移動体。