JP6677832B2 - 半導体チップ - Google Patents

Description

本発明は、半導体装置およびその製造技術に関し、例えば、パッドを有する半導体装置およびその製造技術に適用して有効な技術に関する。

特開平８−２４１９０９号公報（特許文献１）には、パッドを構成する複数の辺のうち、半導体チップの端辺に近い辺を覆う表面保護膜の被覆面積を、その他の辺を覆う表面保護膜の被覆面積よりも大きくする技術が記載されている。

特開平８−２４１９０９号公報

例えば、半導体チップに形成されているパッドにおいて、パッドの表面の大部分は、表面保護膜に設けられた開口部から露出している一方、パッドの端部は、表面保護膜で覆われている。すなわち、パッドの端部においては、パッドの厚みに起因する段差を覆うように表面保護膜が形成されている。

ここで、例えば、半導体チップを個片化するダイシング時に加わる応力や、半導体チップを封止する封止体から加わる応力などによって、パッドの端部に形成される段差を覆う表面保護膜にクラックが発生する場合がある。したがって、現状の半導体装置では、パッドの端部に形成される段差を覆う表面保護膜におけるクラックの発生を抑制して、半導体装置の信頼性を向上する観点から改善の余地が存在する。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態における半導体装置は、矩形形状の半導体チップを備え、半導体チップは、
複数のパッドのそれぞれと引き出し配線部との接続部位に設けられた傾斜部を有する。

一実施の形態によれば、半導体装置の信頼性を向上することができる。

ＱＦＰパッケージからなる半導体装置を上面から見た平面図である。 図１のＡ−Ａ線で切断した断面図である。 半導体チップのレイアウト構成を示す図である。 半導体チップに形成されているパッドの近傍領域を拡大して示す図である。 パッドの変形を模式的に示す図である。 実施の形態１における半導体チップの一部を拡大して示す平面図である。 実施の形態１の特徴である傾斜部が設けられていないパッドの一部を拡大して示す図である。 実施の形態１の特徴である傾斜部が設けられたパッドの一部を拡大して示す図である。 図６のＡ−Ａ線で切断した断面図である。 関連技術における複数のパッド間の構成を模式的に示す図である。 実施の形態１における複数のパッド間の構成を模式的に示す図である。 図６のＢ−Ｂ線で切断した模式的な断面図である。 実施の形態１の変形例における半導体チップの一部を拡大して示す平面図である。 半導体ウェハのレイアウト構成を示す平面図である。 実施の形態１における半導体装置の製造工程を示す断面図である。 図１５に続く半導体装置の製造工程を示す図であって、（ａ）は、平面図であり、（ｂ）は、図１６（ａ）のＡ−Ａ線で切断した断面図である。 図１６に続く半導体装置の製造工程を示す図であって、（ａ）は、平面図であり、（ｂ）は、図１７（ａ）のＡ−Ａ線で切断した断面図である。 図１７に続く半導体装置の製造工程を示す図であって、（ａ）は、平面図であり、（ｂ）は、図１８（ａ）のＡ−Ａ線で切断した断面図である。 図１８に続く半導体装置の製造工程を示す図であって、（ａ）は、平面図であり、（ｂ）は、図１９（ａ）のＡ−Ａ線で切断した断面図である。 パッドを形成した後の図であり、端辺（この段階では境界線）の境界領域近傍を示す断面模式図である。 半導体ウェハに集積回路を形成した後、例えば、ＱＦＰパッケージからなる半導体装置を製造する工程の流れを示すフローチャートである。 実施の形態２における半導体チップの一部を拡大して示す平面図である。 実施の形態３における半導体チップの一部を拡大して示す平面図である。 実施の形態３の変形例１における半導体チップの一部を拡大して示す平面図である。 実施の形態３の変形例２における半導体チップの一部を拡大して示す平面図である。 実施の形態４における半導体チップの一部を拡大して示す平面図である。 実施の形態４の変形例における半導体チップの一部を拡大して示す平面図である。 実施の形態５におけるパッドの模式的な構成を示す平面図である。 実施の形態５の変形例におけるパッドの模式的な構成を示す平面図である。 実施の形態６における半導体チップの一部を拡大して示す平面図である。 実施の形態７におけるパッドの一部を拡大して示す平面図である。 実施の形態７におけるパッド間を示す断面図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。

（実施の形態１）
＜半導体装置（ＱＦＰパッケージ）の構成例＞
半導体装置のパッケージ構造には、例えば、ＢＧＡ（Ball Grid Array）パッケージやＱＦＰ（Quad Flat Package）パッケージなどのように様々な種類がある。本実施の形態１における技術的思想は、これらのパッケージに適用可能であり、以下に、一例として、ＱＦＰパッケージからなる半導体装置の構成について説明する。

図１は、ＱＦＰパッケージからなる半導体装置ＳＡ１を上面から見た平面図である。図１に示すように、半導体装置ＳＡ１は矩形形状をしており、半導体装置ＳＡ１の上面は樹脂（封止体）ＭＲで覆われている。そして、樹脂ＭＲの外形を規定する４辺から外側に向ってアウターリードＯＬが突き出ている。

続いて、半導体装置ＳＡ１の内部構造について説明する。図２は、図１のＡ−Ａ線で切断した断面図である。図２に示すように、チップ搭載部ＴＡＢの裏面は樹脂ＭＲで覆われている。一方、チップ搭載部ＴＡＢの上面には半導体チップＣＨＰが搭載されており、チップ搭載部ＴＡＢはインナーリードＩＬ１（リード端子）と分離されている。半導体チップＣＨＰの主面にはパッドＰＤが形成されている。そして、半導体チップＣＨＰに形成されているパッドＰＤは、インナーリードＩＬ１とワイヤＷで電気的に接続されている。これらの半導体チップＣＨＰ、ワイヤＷおよびインナーリードＩＬ１は樹脂ＭＲで覆われており、インナーリードＩＬ１と一体化しているアウターリードＯＬ（リード端子）が樹脂ＭＲから突き出ている。樹脂ＭＲから突き出ているアウターリードＯＬは、ガルウィング形状に成形されており、その表面にめっき膜ＰＦが形成されている。

チップ搭載部ＴＡＢ、インナーリードＩＬ１、および、アウターリードＯＬは、例えば、銅材や鉄とニッケルとの合金である４２アロイ（４２Alloy）などから形成されており、ワイヤＷは、例えば、金線から形成されている。半導体チップＣＨＰは、例えば、シリコンや化合物半導体（ＧａＡｓなど）から形成されており、この半導体チップＣＨＰには、ＭＯＳＦＥＴなどの複数の半導体素子が形成されている。そして、半導体素子の上方に層間絶縁膜を介して多層配線が形成されており、この多層配線の最上層に多層配線と接続されるパッドＰＤが形成されている。したがって、半導体チップＣＨＰに形成されている半導体素子は、多層配線を介してパッドＰＤと電気的に接続されていることになる。つまり、半導体チップＣＨＰに形成されている半導体素子と多層配線により集積回路が形成され、この集積回路と半導体チップＣＨＰの外部とを接続する端子として機能するものがパッドＰＤである。このパッドＰＤは、ワイヤＷでインナーリードＩＬ１と接続され、インナーリードＩＬ１と一体的に形成されているアウターリードＯＬと接続されている。このことから、半導体チップＣＨＰに形成されている集積回路は、パッドＰＤ→ワイヤＷ→インナーリードＩＬ１→アウターリードＯＬ→外部接続機器の経路によって、半導体装置ＳＡ１の外部と電気的に接続することができることがわかる。つまり、半導体装置ＳＡ１に形成されているアウターリードＯＬから電気信号を入力することにより、半導体チップＣＨＰに形成されている集積回路を制御することができることがわかる。また、集積回路からの出力信号をアウターリードＯＬから外部へ取り出すこともできることがわかる。

次に、図３は、半導体チップＣＨＰのレイアウト構成を示す図である。図３において、半導体チップＣＨＰは、例えば、矩形形状をしており、半導体チップＣＨＰの端辺ＥＳに沿って、複数のパッドＰＤが配置されている。具体的には、図３に示すように、矩形形状をした半導体チップＣＨＰの端辺ＥＳに沿って、端辺ＥＳの内側にシールリングＳＲＧが形成されており、このシールリングＳＲＧの内側に、複数のパッドＰＤが半導体チップＣＨＰの端辺ＥＳに沿って配置されている。これらの複数のパッドＰＤのそれぞれにおいて、図３では図示されていないが、パッドＰＤの表面の大部分は、表面保護膜に設けられた開口部から露出している一方、パッドＰＤの端部は、表面保護膜で覆われている。

ここで、例えば、半導体チップＣＨＰを個片化するダイシング時に加わる応力や、半導体チップＣＨＰを封止する樹脂（封止体）から加わる応力などによって、パッドＰＤの端部を覆う表面保護膜にクラックが発生する場合がある。したがって、現状の樹脂封止型の半導体装置では、パッドＰＤの端部に形成される段差を覆う表面保護膜におけるクラックの発生を抑制して、半導体装置の信頼性を向上する観点から改善の余地が存在する。

＜改善の余地＞
図４は、半導体チップに形成されているパッドＰＤの近傍領域を拡大して示す図である。図４に示すように、半導体チップの端辺ＥＳの内側にシールリングＳＲＧが形成されており、このシールリングＳＲＧの内側にパッドＰＤが形成されている。このパッドＰＤは、矩形形状をしており、パッドＰＤと一体的に引き出し配線部ＤＷＵが形成されている。引き出し配線部ＤＷＵは、パッドＰＤと、パッドＰＤの下層に形成されている配線（図示せず）とを接続する機能を有する。そして、パッドＰＤを覆うように表面保護膜ＰＡＳが形成されており、この表面保護膜ＰＡＳにパッドＰＤの表面領域の一部を露出する開口部ＯＰが形成されている。すなわち、パッドＰＤの表面領域の大部分は、表面保護膜ＰＡＳに設けられた開口部ＯＰから露出している一方、パッドＰＤの端部を含む端部領域は、表面保護膜ＰＡＳで覆われている。

本明細書では、表面保護膜ＰＡＳで覆われているパッドＰＤの端部領域を被覆領域と定義し、例えば、図４において、この被覆領域には、ドットが付されている。さらに、図４においては、パッドＰＤの端部による段差の外側を覆う表面保護膜ＰＡＳの一部にもドットが付されている。すなわち、表面保護膜ＰＡＳは、パッドＰＤが形成されている下地にわたって形成されているが、例えば、図４では、この表面保護膜ＰＡＳのうち、特に、パッドＰＤの端部を覆う被覆領域と、パッドＰＤの端部による段差の外側近傍に形成されている表面保護膜ＰＡＳの部分にドットを付している。

ここで、例えば、温度サイクル試験などによって、半導体チップを封止する樹脂の膨張や収縮が生じ、例えば、図５に示すように、この樹脂の膨張や収縮に起因する応力がパッドＰＤに加わることが考えられる。すなわち、図５の矢印で示すように、半導体チップを封止する樹脂からの応力が、半導体チップの端辺ＥＳ側から加わることが考えられる。この場合、半導体チップを封止する樹脂からの応力によって、表面保護膜ＰＡＳで覆われたパッドＰＤの被覆領域が変形し、パッドＰＤの一部がずれる「アルミスライド」が発生したり、表面保護膜ＰＡＳで覆われたパッドＰＤの被覆領域の一部にクラックＣＬＫが発生する可能性が高まる。

この点について、本発明者が検討したところ、「アルミスライド」やクラックＣＬＫの発生要因として、以下に示す３つの要因が考えられることを見出した。すなわち、第１要因は、図５に示すように、パッドＰＤと引き出し配線部ＤＷＵとの接続部位が直角であることに起因して、この接続部位における表面保護膜ＰＡＳにクラックＣＬＫが発生しやすくなるというものである。この第１要因は、例えば、パッドＰＤと引き出し配線部ＤＷＵとの接続部位が直角である場合、この接続部位を覆う表面保護膜ＰＡＳの不連続領域（シーム領域）が１箇所に集中する結果、応力耐性の低い不連続領域に応力が集中することになり、接続部位で表面保護膜ＰＡＳにクラックＣＬＫが発生すると考えることができる。

次に、第２要因は、表面保護膜ＰＡＳで覆われたパッドＰＤの被覆領域の幅が小さいことに起因して、表面保護膜ＰＡＳにクラックＣＬＫが発生しやすくなるというものである。この第２要因は、表面保護膜ＰＡＳで覆われたパッドＰＤの被覆領域の幅が小さい方が、表面保護膜ＰＡＳで覆われたパッドＰＤの被覆領域の幅が大きい場合よりも応力耐性が低くなると考えられる。

続いて、第３要因は、表面保護膜ＰＡＳで覆われたパッドＰＤの被覆領域の幅に対して、被覆領域の幅と直交する方向の線分（パッドＰＤの１辺の一部）の長さが長くなることに起因して、パッドＰＤの一部がずれる「アルミスライド」や、表面保護膜ＰＡＳにクラックＣＬＫが発生しやすくなるというものである。この第３要因は、被覆領域の幅と直交する方向の線分の長さが長くなるほど、線分に直交する方向からの応力によって線分が撓みやすくなり、この線分の変形が大きくなることから理解することができる。

そこで、本明細書では、上述した第１要因〜第３要因に着目して、「アルミスライド」やクラックＣＬＫの発生を抑制する技術的思想について説明する。特に、本実施の形態１では，パッドＰＤと引き出し配線部ＤＷＵとの接続部位が直角であることに起因して、接続部位における表面保護膜ＰＡＳにクラックＣＬＫが発生するという第１要因に対する工夫を施した技術的思想について説明する。

＜半導体チップの構成＞
図６は、本実施の形態１における半導体チップＣＨＰの一部を拡大して示す平面図である。図６において、半導体チップＣＨＰは、例えば、複数の端辺ＥＳを有する矩形形状をしており、互いに交差する端辺ＥＳによって角部ＣＮＲが形成されている。そして、半導体チップＣＨＰの端辺の内側には、半導体チップＣＨＰの内部への異物の侵入を抑制するシールリングＳＲＧが形成されており、このシールリングＳＲＧの内側に、半導体チップＣＨＰの端辺ＥＳに沿って、アルミニウムを主成分とする複数のパッドＰＤが配置されている。複数のパッドＰＤのそれぞれは、例えば、長方形形状に代表される矩形形状をしており、これらの複数のパッドＰＤのそれぞれにおいて、パッドＰＤの表面の大部分は、表面保護膜ＰＡＳに設けられた開口部ＯＰから露出している一方、パッドＰＤの端部は、表面保護膜で覆われている。また、複数のパッドＰＤのそれぞれと一体的に引き出し配線部ＤＷＵが設けられており、この引き出し配線部ＤＷＵは、表面保護膜ＰＡＳで覆われている。なお、図６では、半導体チップＣＨＰの端辺ＥＳの内側にシールリングＳＲＧが形成されているが、半導体チップＣＨＰの端辺ＥＳとシールリングＳＲＧとの間に、ダイシング時に発生するおそれのあるクラックの半導体チップＣＨＰ内（チップ領域内）への進行を抑制するダミーパターンが設けられる場合がある。このとき、ダミーパターンは必ずしも必要ではないが、ダイシング時のクラック防止や、各配線層の形成時に行われるＣＭＰ工程での平坦性向上のため、ダミーパターンを設けることが望ましい。

本明細書で、「主成分」とは、部材（層や膜）を構成する構成材料のうち、最も多く含まれている材料成分のことをいい、例えば、「アルミニウムを主成分とするパッドＰＤ」とは、パッドＰＤの材料がアルミニウム（Ａｌ）を最も多く含んでいることを意味している。本明細書で「主成分」という言葉を使用する意図は、例えば、パッドＰＤが基本的にアルミニウムから構成されているが、その他に不純物を含む場合を排除するものではないことを表現するために使用している。

例えば、半導体装置で一般的に使用されているパッドＰＤに着目すると、このパッドＰＤは、通常、チタン／窒化チタン膜からなるバリア導体膜でアルミニウム膜を挟んだ構成をしている。すなわち、パッドＰＤは、第１バリア導体膜と、この第１バリア導体膜上に形成されたアルミニウム膜と、アルミニウム膜上に形成された第２バリア導体膜からなる。この場合、第１バリア導体膜とアルミニウム膜と第２バリア導体膜からなる積層膜でパッドＰＤが構成されている場合、このパッドＰＤは、アルミニウム膜が大部分を占めることになるため、「アルミニウムを主成分とするパッドＰＤ」となる。

また、本明細書でいうアルミニウム膜には、純粋なアルミニウム膜である場合だけでなく、アルミニウムにシリコンが添加されたアルミニウム合金膜（ＡｌＳｉ膜）や、アルミニウムにシリコンと銅が添加されたアルミニウム合金膜（ＡｌＳｉＣｕ膜）も含む広い概念で使用されている。したがって、これらのアルミニウム合金膜を含むパッドＰＤも「アルミニウムを主成分とするパッドＰＤ」に含まれることになる。つまり、本明細書でいう「アルミニウムを主成分とするパッドＰＤ」には、アルミニウム膜とバリア導体膜を含むパッドＰＤにも使用されるとともに、アルミニウム膜自体がアルミニウム合金膜である場合のパッドＰＤにも使用されることになる。

＜実施の形態における特徴＞
続いて、本実施の形態１における特徴点について説明する。図６において、本実施の形態１における特徴点は、パッドＰＤと引き出し配線部ＤＷＵとの接続部位に、補強パターンとしての傾斜部ＳＬＰを設けている点にある。これにより、本実施の形態１によれば、パッドＰＤの一部を表面保護膜ＰＡＳによって被覆する被覆領域にクラックＣＬＫが発生することを抑制することができる。以下に、この理由について、図面を参照しながら説明する。

図７は、本実施の形態１の特徴である傾斜部ＳＬＰが設けられていないパッドＰＤの一部を拡大して示す図である。図７において、パッドＰＤと引き出し配線部ＤＷＵが一体的に接続されており、パッドＰＤと引き出し配線部ＤＷＵとの接続部位には、傾斜部ＳＬＰが設けられていない。つまり、図７では、パッドＰＤと引き出し配線部ＤＷＵとの接続部位の接続角が垂直（直角）となっている。このため、図７に示すように、パッドＰＤと引き出し配線部ＤＷＵとの接続部位を覆う表面保護膜ＰＡＳには、点線で示す成膜時の不連続領域ＳＭ（シーム領域）が１箇所に集中して形成される。この結果、図７に示すパッドＰＤでは、応力耐性の低い不連続領域ＳＭに応力が集中することになり、パッドＰＤと引き出し配線部ＤＷＵとの接続部位で表面保護膜ＰＡＳにクラックが発生しやすくなる。

これに対し、図８は、本実施の形態１の特徴である補強パターンとして、傾斜部ＳＬＰが設けられたパッドＰＤの一部を拡大して示す図である。図８において、パッドＰＤと引き出し配線部ＤＷＵが一体的に接続されており、パッドＰＤと引き出し配線部ＤＷＵとの接続部位には、傾斜部ＳＬＰが設けられている。このとき、傾斜部ＳＬＰの形状は、例えば、直角三角形形状となっている。この結果、図８では、パッドＰＤと引き出し配線部ＤＷＵとの接続部位の接続角が９０度よりも大きい角度である鈍角となる。

この場合、図７に示すパッドＰＤでは、傾斜部ＳＬＰが存在しないことによって、パッドＰＤと引き出し配線部ＤＷＵとの接続部位の接続角は１箇所の直角から構成されることになる。これに対し、図８に示すパッドＰＤでは、傾斜部ＳＬＰが存在することによって、パッドＰＤと引き出し配線部ＤＷＵとの接続部位の接続角は２箇所の鈍角から構成されることになる。このことは、図７に示すパッドＰＤでは、１箇所の直角に対応して１箇所の不連続領域ＳＭが形成されることになるのに対し、図８に示すパッドＰＤでは、２箇所の鈍角に対応して２箇所の不連続領域ＳＭ１と不連続領域ＳＭ２が形成されることになることを意味している。つまり、図７に示すパッドＰＤにおいて、パッドＰＤと引き出し配線部ＤＷＵとの接続部位を覆う表面保護膜ＰＡＳには、点線で示す成膜時の不連続領域ＳＭ（シーム領域）が１箇所に集中して形成される。これに対し、図８に示すパッドＰＤにおいて、パッドＰＤと引き出し配線部ＤＷＵとの接続部位を覆う表面保護膜ＰＡＳには、点線で示す成膜時の不連続領域ＳＭ１と不連続領域ＳＭ２が２箇所に分散して形成されることになる。この結果、傾斜部ＳＬＰを有する本実施の形態１におけるパッドＰＤでは、応力耐性の低い不連続領域ＳＭ１と不連続領域ＳＭ２が２箇所存在するため、応力耐性の低い１箇所の不連続領域に応力が集中することを抑制できる。言い換えれば、傾斜部ＳＬＰを有する本実施の形態１におけるパッドＰＤでは、応力耐性の低い不連続領域ＳＭ１と不連続領域ＳＭ２が２箇所存在するため、応力が２箇所の不連続領域ＳＭ１と不連続領域ＳＭ２とに分散されることになる。この結果、本実施の形態１によれば、応力が２箇所の不連続領域ＳＭ１と不連続領域ＳＭ２とに分散されるため、不連続領域ＳＭ１と不連続領域ＳＭ２のそれぞれに加わる応力を低減することができる。したがって、本実施の形態１によれば、パッドＰＤと引き出し配線部ＤＷＵとの接続部位に傾斜部ＳＬＰを設けることにより、パッドＰＤと引き出し配線部ＤＷＵとの接続部位で表面保護膜ＰＡＳにクラックが発生することを効果的に抑制することができるのである。このことから、本実施の形態１における半導体装置によれば、表面保護膜ＰＡＳにクラックが発生することによる信頼性の低下を抑制することができる。言い換えれば、本実施の形態１によれば、半導体装置の信頼性を向上することができる。

特に、本実施の形態１において、引き出し配線部ＤＷＵの幅（Ｘ方向の幅）は、複数のパッドＰＤのそれぞれを構成する複数の辺のうち、引き出し配線部ＤＷＵが接続される辺の長さよりも短くなっており、傾斜部ＳＬＰは、引き出し配線部ＤＷＵの両側に設けられている。このため、本実施の形態によれば、パッドＰＤと引き出し配線部ＤＷＵとの接続部位の両側に傾斜部ＳＬＰを設けることにより、パッドＰＤと引き出し配線部ＤＷＵとの接続部位の両側において、表面保護膜ＰＡＳにクラックが発生することを効果的に抑制することができる。

ここで、例えば、パッドＰＤと引き出し配線部ＤＷＵと傾斜部ＳＬＰとは、アルミニウムを主成分とする膜から一体的に形成されている。そして、図６に示すように、引き出し配線部ＤＷＵは、複数のパッドＰＤのそれぞれを構成する複数の辺のうち、半導体チップＣＨＰの端辺ＥＳから最も離れた辺と接続されている。

これは、複数のパッドＰＤのそれぞれを構成する複数の辺のうち、半導体チップＣＨＰの端辺ＥＳから最も離れた辺が、半導体チップＣＨＰの内側に形成された集積回路領域に最も近く、半導体チップＣＨＰの端辺ＥＳから最も離れた辺に引き出し配線部ＤＷＵを設けることにより、集積回路領域に形成された集積回路と引き出し配線部ＤＷＵとの接続距離を短くすることができることを考慮したものである。つまり、半導体チップＣＨＰの端辺ＥＳから最も離れた辺に引き出し配線部ＤＷＵを設けることにより、集積回路と引き出し配線部ＤＷＵとを接続する配線の寄生抵抗を低減することができ、これによって、半導体装置の性能を向上することができる。

さらに、図６に示す半導体チップＣＨＰの端辺ＥＳから最も離れた辺に引き出し配線部ＤＷＵを設けるという構成は、パッドＰＤと引き出し配線部ＤＷＵとの接続部位で表面保護膜ＰＡＳにクラックが発生することを抑制する観点からも望ましい構成ということができる。なぜなら、本発明者の検討によると、例えば、図６において、パッドＰＤを構成する複数の辺のうち、半導体チップＣＨＰの端辺ＥＳに最も近い辺を被覆する被覆領域に加わる応力が相対的に大きくなる傾向があるからである。すなわち、図６において、パッドＰＤを構成する複数の辺のうち、半導体チップＣＨＰの端辺ＥＳに最も近い辺に引き出し配線部ＤＷＵが設けられている場合、半導体チップＣＨＰの端辺ＥＳに最も近い辺に、クラックの発生しやすいパッドＰＤと引き出し配線部ＤＷＵとの接続部位が設けられることになり、パッドＰＤと引き出し配線部ＤＷＵとの接続部位で表面保護膜ＰＡＳにクラックが発生しやすくなると考えられるからである。

本実施の形態１における半導体装置では、端辺ＥＳから最も離れた辺に引き出し配線部ＤＷＵを設けた場合であっても、クラックが発生する可能性を最小限に留める工夫を施している。すなわち、パッドＰＤと引き出し配線部ＤＷＵとの接続部位に傾斜部ＳＬＰを設けることにより（第１構成）、図８に示す２箇所の不連続領域ＳＭ１と不連続領域ＳＭ２とに応力が分散される結果、不連続領域ＳＭ１と不連続領域ＳＭ２のそれぞれに加わる応力を低減することができる（第１構成による応力低減効果）。これと同時に、本実施の形態１における半導体装置では、半導体チップＣＨＰの端辺ＥＳから最も離れた辺に引き出し配線部ＤＷＵを設けることにより（第２構成）、パッドＰＤと引き出し配線部ＤＷＵとの接続部位に加わる応力の大きさを低減できる（第２構成による応力低減効果）。

このように、本実施の形態１における半導体装置では、上述した第１構成と第２構成との相乗効果によって、パッドＰＤと引き出し配線部ＤＷＵとの接続部位で表面保護膜ＰＡＳにクラックが発生することを効果的に抑制することができる。

さらに、本実施の形態１によれば、上述した第２構成によって、半導体チップＣＨＰの内側領域に形成される集積回路と引き出し配線部ＤＷＵとの接続距離を短くすることができ、これによって、集積回路と引き出し配線部ＤＷＵとを接続する配線の寄生抵抗を低減することができるという利点も得ることできる。

以上のことから、本実施の形態１によれば、半導体装置の性能向上を図りながら、信頼性を向上することができるという顕著な効果を得ることができる。

次に、図９は、図６のＡ−Ａ線で切断した断面図である。図９に示すように、例えば、シリコンからなる半導体基板１Ｓ上に、半導体素子の一例である電界効果トランジスタＱが形成されており、この電界効果トランジスタＱの上方に、例えば、微細な銅配線からなるファイン層ＦＬが形成されている。そして、このファイン層ＦＬの上方に、ファイン層ＦＬを構成する銅配線よりも幅の大きな銅配線からなるグローバル層ＧＬが形成されている。このグローバル層ＧＬ上には、複数のパッドＰＤが形成されている。パッドＰＤとグローバル層ＧＬは、図７等で示される引き出し配線部ＤＷＵとコンタクトホールを介して接続されている。そして、図９に示すように、パッドＰＤは、グローバル層ＧＬおよびファイン層ＦＬを介して、半導体基板１Ｓ上に形成された電界効果トランジスタＱと電気的に接続されている。

続いて、複数のパッドＰＤを覆い、かつ、複数のパッドＰＤの間を埋め込むように表面保護膜ＰＡＳが形成されている。そして、表面保護膜ＰＡＳには、開口部ＯＰが形成されており、この開口部ＯＰの底部からパッドＰＤの表面の一部が露出している。開口部ＯＰから露出しているパッドＰＤの表面には、例えば、金線からなるワイヤＷが接続されており、ワイヤＷが接続されたパッドＰＤの表面を含む表面保護膜ＰＡＳ上は、例えば、樹脂ＭＲで覆われている。

ここで、本実施の形態１における特徴点の１つについて、図１０および図１１を参照しながら説明する。図１０は、関連技術における複数のパッドＰＤ間の構成を模式的に示す図であり、図１１は、本実施の形態１における複数のパッドＰＤ間の構成を模式的に示す図である。まず、図１０に示すように、パッドＰＤ間の隙間には、表面保護膜ＰＡＳが形成されており、この表面保護膜ＰＡＳは、例えば、プラズマＣＶＤ法で形成された酸化シリコン膜ＯＸＦ１と、ＣＶＤ法で形成された窒化シリコン膜ＳＮＦから構成される。このとき、パッドＰＤの膜厚は、１０００〜２０００ｎｍで形成され、例えば、１６００ｎｍ程度である。酸化シリコン膜ＯＸＦ１の膜厚は、２００ｎｍ程度であり、かつ、窒化シリコン膜ＳＮＦの膜厚は、６００ｎｍ程度である。したがって、パッドＰＤの膜厚は、酸化シリコン膜ＯＸＦ１の膜厚と窒化シリコン膜ＳＮＦの膜厚を加えた膜厚よりも厚いことになる（１６００ｎｍ＞２００ｎｍ＋６００ｎｍ＝８００ｎｍ）。このことから、図１０に示すように、パッドＰＤ間の隙間は、酸化シリコン膜ＯＸＦ１と窒化シリコン膜ＳＮＦからなる表面保護膜ＰＡＳによって完全に埋め込まれないことになる。この結果、例えば、温度サイクル試験における温度変化によって、パッドＰＤを覆う樹脂（図示せず）に膨張と収縮が生じた場合、パッドＰＤは、横方向（水平方向）に動きやすくなる。このことは、図１０に示す関連技術に示すパッドＰＤでは、温度変化に起因する「アルミスライド」が生じやすく、かつ、「アルミスライド」に起因して、パッドＰＤの端部を覆う表面保護膜ＰＡＳに大きな応力が加わりやすくなる点と、表面保護膜ＰＡＳの膜厚が薄い点との相乗要因によって、表面保護膜ＰＡＳにクラックが発生しやすくなることを意味する。つまり、図１０に示すパッドＰＤおよび表面保護膜ＰＡＳの構成は、「アルミスライド」の発生およびクラックの発生を抑制する観点から、改善の余地が存在するということができる。

なお、本実施の形態１では、上述のようにパッドＰＤの膜厚をかなり厚くしている。これは主に、パッドＰＤと同層の配線を引き回す際に低抵抗化を図るためや、プローブよる検査によってパッドＰＤ下方にプローブ接触時の応力を緩和するために、従来よりも厚く形成しているのである。しかしながら、アルミニウムの体積が増えることによって、上記の「アルミスライド」がより発生しやすくなる状況となるため、本実施の形態１のような対策が必要なのである。

これに対し、本実施の形態１では、図１１に示すように、パッドＰＤ間の隙間を完全に埋め込むように表面保護膜ＰＡＳが形成されている。具体的に、表面保護膜ＰＡＳは、プラズマＣＶＤ法によって形成された酸化シリコン膜ＯＸＦ１と、高密度プラズマＣＶＤ法（ＨＤＰ：High Density Plasma）によって形成された酸化シリコン膜ＯＸＦ２と、ＴＥＯＳを原料とするプラズマＣＶＤ法によって形成された酸化シリコン膜ＯＸＦ３と、ＣＶＤ法によって形成された窒化シリコン膜ＳＮＦから構成されている。

このとき、パッドＰＤの膜厚は、１０００〜２０００ｎｍで形成され、例えば、１７００ｎｍ程度であり、酸化シリコン膜ＯＸＦ１の膜厚は、２００ｎｍ程度である。また、酸化シリコン膜ＯＸＦ２の膜厚は、９００ｎｍ程度であり、酸化シリコン膜ＯＸＦ３の膜厚は、８００ｎｍ程度である。さらに、窒化シリコン膜ＳＮＦの膜厚は、例えば、６００ｎｍ程度である。したがって、パッドＰＤの膜厚は、酸化シリコン膜ＯＸＦ１の膜厚と酸化シリコン膜ＯＸＦ２と酸化シリコン膜ＯＸＦ３と窒化シリコン膜ＳＮＦの膜厚を加えた膜厚よりも薄いことになる（１７００ｎｍ＜２００ｎｍ＋９００ｎｍ＋８００ｎｍ＋６００ｎｍ＝２５００ｎｍ）。このことから、図１１に示すように、パッドＰＤ間の隙間は、酸化シリコン膜ＯＸＦ１と酸化シリコン膜ＯＸＦ２と酸化シリコン膜ＯＸＦ３と窒化シリコン膜ＳＮＦからなる表面保護膜ＰＡＳによって完全に埋め込まれることになる。この結果、例えば、温度サイクル試験における温度変化によって、パッドＰＤを覆う樹脂（図示せず）に膨張と収縮が生じても、パッドＰＤは、隙間を埋め込む表面保護膜ＰＡＳによって、しっかり固定されるため、パッドＰＤは、横方向（水平方向）に動きにくくなる。このことは、図１１に示す本実施の形態１に示すパッドＰＤでは、温度変化に起因する「アルミスライド」が生じにくく、これによって、「アルミスライド」に起因して表面保護膜ＰＡＳに働く応力も緩和されることになることを意味する。このことから、本実施の形態１によれば、パッドＰＤ間の隙間を完全に埋め込む程度に表面保護膜ＰＡＳの膜厚が厚くなっているという特徴点によって、パッドＰＤの「アルミスライド」が生じにくくなるとともに、表面保護膜ＰＡＳにクラックが発生しにくくなる。つまり、図１１に示すような本実施の形態１におけるパッドＰＤおよび表面保護膜ＰＡＳの構成は、「アルミスライド」の発生およびクラックの発生を抑制する観点から優位性があることになる。

このように本実施の形態１の特徴点の１つは、パッドＰＤ間の隙間を完全に埋め込むように表面保護膜ＰＡＳが形成されている点にあり、この特徴点によって、本実施の形態１によれば、「アルミスライド」の発生およびクラックの発生を効果的に抑制し、これによって、半導体装置の信頼性を向上することができることになる。

次に、図１２は、図６のＢ−Ｂ線で切断した模式的な断面図である。図１２に示すように、半導体チップＣＨＰの端辺ＥＳの内側に、シールリング領域ＳＲＲが設けられており、シールリング領域ＳＲＲには、シールリングＳＲＧが形成されている。さらに、シールリング領域ＳＲＲの内側領域が集積回路領域ＩＣＲとなっており、この集積回路領域ＩＣＲに、パッドＰＤおよびパッドＰＤと一体的に形成されている引き出し配線部ＤＷＵが形成されている。このとき、本実施の形態１では、シールリングＳＲＧの外側にダミー領域が設けられていないが、例えば、シールリングＳＲＧの外側であって、半導体チップＣＨＰの端辺ＥＳ側に、ダミーパターンを設けてもよい。

なお、本実施の形態で開示するシールリングＳＲＧは、多層の配線層を接続することで形成されており、半導体基板１Ｓと接続されている。詳細に図示はしないが、半導体基板１Ｓに形成されているウェルと接続しており、接地電位等の固定電位とされている。一方、ダミーパターンは、シールリングＳＲＧと同じように多層の配線層によって形成することができる、各配線層が接続されている場合もあるし、分離している場合もある。このダミーパターンは、シールリングＳＲＧと異なり、固定電位に接続されておらず、フローティング状態となっていることが多い。

さらに、図１２に示すように、一体的に形成されているパッドＰＤ１および引き出し配線部ＤＷＵを覆うように、表面保護膜ＰＡＳが形成されている。そして、表面保護膜ＰＡＳには、開口部ＯＰが形成されており、この開口部ＯＰの底部からパッドＰＤの表面の一部が露出している一方、引き出し配線部ＤＷＵの全体は、表面保護膜ＰＡＳで覆われている。そして、表面保護膜ＰＡＳは、集積回路領域ＩＣＲの外側に形成されているシールリング領域ＳＲＲを覆って、半導体チップＣＨＰの端辺ＥＳにまで延在している。

なお、図１２において、集積回路領域ＩＣＲに形成されているパッドＰＤおよび引き出し配線部ＤＷＵの下層に形成されている配線構造およびデバイス構造は、基本的に図９と同様であるため、省略している。また、図１２において、パッドＰＤと接続されるワイヤ、および、表面保護膜ＰＡＳを覆う樹脂の図示も省略している。

＜変形例＞
本実施の形態１における半導体装置は、上記のように構成されており、以下では、実施の形態１の変形例について説明する。

図１３は、本変形例における半導体チップＣＨＰの一部を拡大して示す平面図である。図１３において、本変形例の特徴点は、引き出し配線部ＤＷＵが、複数のパッドＰＤのそれぞれを構成する複数の辺のうち、半導体チップＣＨＰの端辺ＥＳに最も近い辺と接続されており、かつ、この引き出し配線部ＤＷＵとパッドＰＤとの接続部位に傾斜部ＳＬＰが設けられている点にある。これにより、本変形例によれば、実施の形態１と同様に、パッドＰＤと引き出し配線部ＤＷＵとの接続部位で表面保護膜ＰＡＳにクラックが発生することを効果的に抑制することができる。

例えば、本発明者の検討によると、パッドＰＤを構成する複数の辺のうち、半導体チップＣＨＰの端辺ＥＳに最も近い辺を被覆する被覆領域に加わる応力が相対的に大きくなる傾向がある。すなわち、図１３に示すように、パッドＰＤを構成する複数の辺のうち、半導体チップＣＨＰの端辺ＥＳに最も近い辺に引き出し配線部ＤＷＵが設けられている場合、半導体チップＣＨＰの端辺ＥＳに最も近い辺に、クラックの発生しやすいパッドＰＤと引き出し配線部ＤＷＵとの接続部位が設けられることになる。この場合、パッドＰＤと引き出し配線部ＤＷＵとの接続部位で表面保護膜ＰＡＳにクラックが発生しやすくなると考えられることから、通常の常識では、パッドＰＤを構成する複数の辺のうち、半導体チップＣＨＰの端辺ＥＳに最も近い辺に引き出し配線部ＤＷＵを設ける構成は、クラックの発生を抑制する観点から採用されにくいと考えることができる。

ところが、本変形例では、引き出し配線部ＤＷＵとパッドＰＤとの接続部位に傾斜部ＳＬＰを設けている結果、パッドＰＤを構成する複数の辺のうち、半導体チップＣＨＰの端辺ＥＳに最も近い辺に引き出し配線部ＤＷＵを設けても、パッドＰＤと引き出し配線部ＤＷＵとの接続部位で発生しやすいクラックを抑制することができるのである。すなわち、本変形例では、引き出し配線部ＤＷＵとパッドＰＤとの接続部位に傾斜部ＳＬＰを設ける構成によって、パッドＰＤと引き出し配線部ＤＷＵとの接続部位におけるクラックの発生を抑制できることから、パッドＰＤを構成する複数の辺のうち、半導体チップＣＨＰの端辺ＥＳに最も近い辺に引き出し配線部ＤＷＵを設ける構成も許容されるのである。つまり、本変形例では、クラックを防止する観点から、本来は採用されないような引き出し配線部ＤＷＵの配置であっても、引き出し配線部ＤＷＵとパッドＰＤとの接続部位に傾斜部ＳＬＰを設けるという技術的思想を採用することにより可能となるのである。

この結果、本変形例によれば、引き出し配線部ＤＷＵとパッドＰＤとの接続部位におけるクラックの発生を抑制しながら、引き出し配線部ＤＷＵを配置する自由度を向上することができる。つまり、本変形例によれば、パッドＰＤと一体的に形成される引き出し配線部ＤＷＵの配置位置の自由度を向上できる結果、半導体チップＣＨＰ全体のレイアウト配置の自由度も高めることができる。このことは、本変形例によれば、従来の制約に縛られない斬新なレイアウト配置を設計することができることを意味し、これによって、半導体装置の設計自由度を向上することができる。

＜半導体装置の製造方法＞
次に、本実施の形態１における半導体装置の製造方法について、図面を参照しながら説明する。図１４は、半導体ウェハＷＦのレイアウト構成を示す平面図である。図１４に示すように、半導体ウェハＷＦは、略円盤形状をしており、内部領域に複数のチップ領域ＣＲを有している。複数のチップ領域ＣＲのそれぞれには、電界効果トランジスタに代表される半導体素子と多層配線層が形成されており、これらの複数のチップ領域ＣＲは、スクライブ領域ＳＣＲによって区画されている。本実施の形態１では、図１４に示すように、矩形形状のチップ領域ＣＲと、チップ領域ＣＲを区画するスクライブ領域ＳＣＲとを有する半導体ウェハ（半導体基板）ＷＦを用意する。この段階で、半導体ウェハＷＦの複数のチップ領域ＣＲのそれぞれには、電界効果トランジスタに代表される半導体素子が形成され、この半導体素子の上方に、例えば、ダマシン法によって、銅配線からなる多層配線層が形成されている。そして、以下の工程では、複数のチップ領域ＣＲのそれぞれにおいて、多層配線層の最上層にパッドを形成する工程から説明することにする。

まず、図１５に示すように、層間絶縁膜ＩＬ上に、バリア導体膜ＢＣＦ１と、バリア導体膜ＢＣＦ１上に形成されたアルミニウム膜ＡＦと、アルミニウム膜ＡＦ上に形成されたバリア導体膜ＢＣＦ２とからなる積層膜を形成する。バリア導体膜ＢＣＦ１は、例えば、チタン膜と窒化チタン膜との積層膜から形成され、例えば、スパッタリング法を使用することにより形成することができる。また、アルミニウム膜ＡＦは、アルミニウムを主成分とする膜から形成され、例えば、スパッタリング法を使用することにより形成することができる。さらに、バリア導体膜ＢＣＦ２は、例えば、窒化チタン膜から形成され、例えば、スパッタリング法を使用することにより形成することができる。なお、チタンと窒化チタンの積層膜で形成しても良い。ここで、例えば、バリア導体膜ＢＣＦ１の膜厚は、１１０ｎｍ程度であり（チタン膜の膜厚（５０ｎｍ）＋窒化チタン膜の膜厚（６０ｎｍ））、アルミニウム膜ＡＦの膜厚は、１５００ｎｍ程度である。また、バリア導体膜ＢＣＦ２の膜厚（窒化チタン膜の膜厚）は、７５ｎｍ程度である。

続いて、図１６（ａ）および図１６（ｂ）に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、バリア導体膜ＢＣＦ１とアルミニウム膜ＡＦとバリア導体膜ＢＣＦ２とからなる積層膜をパターニングする。この積層膜のパターニングにより、チップ領域とスクライブ領域との境界線に沿って、チップ領域内に、矩形形状のパッドＰＤと、パッドＰＤに設けられた引き出し配線部ＤＷＵと、パッドＰＤと引き出し配線部ＤＷＵとの接続部位に設けられた傾斜部ＳＬＰとを一体的に形成する。このとき、パッドＰＤと引き出し配線部ＤＷＵと傾斜部ＳＬＰとは、同一の積層膜から形成されることになるため、パッドＰＤの高さと引き出し配線部ＤＷＵの高さと傾斜部ＳＬＰと高さは、ほぼ同一の高さとなる。

次に、図１７（ａ）および図１７（ｂ）に示すように、パッドＰＤと引き出し配線部ＤＷＵと傾斜部ＳＬＰとを覆うように、層間絶縁膜ＩＬ上に酸化シリコン膜ＯＸＦ１を形成する。この酸化シリコン膜ＯＸＦ１は、例えば、プラズマＣＶＤ法（Chemical Vapor Deposition）により形成することができ、酸化シリコン膜ＯＸＦ１の膜厚は、２００ｎｍ程度である。続いて、酸化シリコン膜ＯＸＦ１上に酸化シリコン膜ＯＸＦ２を形成する。酸化シリコン膜ＯＸＦ２は、例えば、膜のエッチングと膜の成膜とが同時進行する特性を有する高密度プラズマＣＶＤ法により形成することができ、酸化シリコン膜ＯＸＦ２の膜厚は、９００ｎｍ程度である。その後、酸化シリコン膜ＯＸＦ２上に酸化シリコン膜ＯＸＦ３を形成する。酸化シリコン膜ＯＸＦ３は、例えば、ＴＥＯＳを原料としたプラズマＣＶＤ法により形成することができ、酸化シリコン膜ＯＸＦ３の膜厚は、８００ｎｍ程度である。そして、酸化シリコン膜ＯＸＦ３上に窒化シリコン膜ＳＮＦを形成する。窒化シリコン膜ＳＮＦは、例えば、ＣＶＤ法を使用することにより形成することができる。このようにして、パッドＰＤと引き出し配線部ＤＷＵと傾斜部ＳＬＰとを覆うように、酸化シリコン膜ＯＸＦ１と酸化シリコン膜ＯＸＦ２と酸化シリコン膜ＯＸＦ３と窒化シリコン膜ＳＮＦからなる表面保護膜ＰＡＳを形成することができる。

このとき、本実施の形態１において、表面保護膜ＰＡＳの膜厚が、パッドＰＤの膜厚よりも厚くなることから、パッドＰＤ間の隙間は、酸化シリコン膜ＯＸＦ１と酸化シリコン膜ＯＸＦ２と酸化シリコン膜ＯＸＦ３と窒化シリコン膜ＳＮＦからなる表面保護膜ＰＡＳによって完全に埋め込まれることになる。

続いて、図１８（ａ）および図１８（ｂ）に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、表面保護膜ＰＡＳにパッドＰＤの表面の一部を露出する開口部ＯＰを形成する。一方、引き出し配線部ＤＷＵおよび傾斜部ＳＬＰを露出する開口部は形成されず、引き出し配線部ＤＷＵの表面および傾斜部ＳＬＰの表面は、表面保護膜ＰＡＳで覆われた状態を維持する。その後、図１９（ａ）および図１９（ｂ）に示すように、開口部ＯＰから露出するパッドＰＤの表面をエッチングすることにより、開口部ＯＰから露出するパッドＰＤの表面に形成されているバリア導体膜（窒化チタン膜）を除去する。これにより、開口部ＯＰからアルミニウム膜が露出することになる。

以上のようにして、多層配線層の最上層にパッドＰＤを形成することができる。具体的に、図２０は、パッドＰＤを形成した後の図であり、端辺ＥＳ（この段階では境界線）の境界領域近傍を示す断面模式図である。図２０において、スクライブ領域ＳＣＲの内側にシールリング領域ＳＲＲおよび集積回路領域ＩＣＲが形成されている。シールリング領域ＳＲＲには、シールリングＳＲＧが形成されている。このシールリングＳＲＧは、集積回路領域ＩＣＲに形成される多層配線（図２０では図示せず）と同一の工程で形成される。そして、集積回路領域ＩＣＲにおいては、最上層にパッドＰＤが形成されている。

次に、この後の工程について、フローチャートを参照しながら説明する。図２１は、半導体ウェハに集積回路を形成した後、例えば、ＱＦＰパッケージからなる半導体装置を製造する工程の流れを示すフローチャートである。

まず、半導体ウェハの複数のチップ領域のそれぞれに集積回路を形成した後、スクライブ領域に沿って、半導体ウェハをダイシングする（図２１のＳ１０１）。これにより、複数のチップ領域が個片化されて、集積回路が形成された半導体チップを取得することができる。そして、リードフレームに形成されているチップ搭載部に半導体チップを搭載した後（図２１のＳ１０２）、半導体チップに形成されているパッドとインナーリードとをワイヤで接続する（図２１のＳ１０３）。その後、チップ搭載部、半導体チップ、ワイヤ、インナーリードを樹脂で封止する（図２１のＳ１０４）。そして、リードフレームに形成されているダムを切断した後（図２１のＳ１０５）、樹脂から露出しているアウターリードの表面にめっき膜を形成する（図２１のＳ１０６）。続いて、樹脂の表面にマークを形成した後（図２１のＳ１０７）、樹脂から突き出ているアウターリードを成形する（図２１のＳ１０８）。このようにして半導体装置を製造した後、電気的特性検査が実施される（図２１のＳ１０９）。そして、半導体装置に対して、温度サイクル試験が実施され（図２１のＳ１１０）、良品と判断された半導体装置が製品として出荷される。

（実施の形態２）
前記実施の形態１では，パッドＰＤと引き出し配線部ＤＷＵとの接続部位が直角であることに起因して、接続部位における表面保護膜ＰＡＳにクラックＣＬＫが発生するという第１要因に対する工夫を施した技術的思想について説明した。本実施の形態２では、前記実施の形態１で説明した技術的思想に加えて、さらに、表面保護膜ＰＡＳで覆われたパッドＰＤの被覆領域の幅が小さいことに起因して、表面保護膜ＰＡＳにクラックＣＬＫが発生しやすくなるという第２要因に対する工夫を施した技術的思想について説明する。

図２２は、本実施の形態２における半導体チップＣＨＰの一部を拡大して示す平面図である。図２２において、本実施の形態２の特徴点は、開口部ＯＰの中心位置が、複数のパッドＰＤのそれぞれの中心位置に対して、半導体チップＣＨＰの内側方向（中心方向）にずれている点にある。

これにより、図２２に示すように、複数のパッドＰＤのそれぞれを構成する複数の辺のうち、半導体チップＣＨＰの端辺ＥＳに最も近い辺を覆う表面保護膜ＰＡＳの被覆領域ＣＶＲ２の幅は、半導体チップＣＨＰの端辺ＥＳから最も離れた辺を覆う表面保護膜ＰＡＳの被覆領域ＣＶＲ１の幅よりも広くなる。このことは、パッドＰＤを構成する複数の辺のうち、温度変化によって生じる樹脂（図示せず）の膨張および収縮に起因する応力が最も加わりやすい辺（半導体チップＣＨＰの端辺ＥＳに最も近い辺）を被覆する被覆領域ＣＶＲ２の幅（Ｙ方向の幅）を相対的に広くすることができることを意味する。そして、被覆領域ＣＶＲ２の幅（Ｙ方向の幅）を相対的に広くするということは、応力に対するクラック耐性が向上することを意味することから、本実施の形態２における半導体装置によれば、半導体チップＣＨＰの端辺ＥＳに最も近い辺を覆う表面保護膜ＰＡＳの被覆領域ＣＶＲ２におけるクラックの発生を抑制することができる。すなわち、本実施の形態２によれば、引き出し配線部ＤＷＵとパッドＰＤとの接続部位に傾斜部ＳＬＰを設けることによって、接続部位におけるクラックの発生を抑制できるとともに、半導体チップＣＨＰの端辺ＥＳに最も近い辺を覆う表面保護膜ＰＡＳの被覆領域ＣＶＲ２におけるクラックの発生を抑制することができる効果を得ることできる。つまり、本実施の形態２における技術的思想は、上述した第１要因と第２要因に対する工夫であり、第１要因と第２要因との相乗要因を効果的に抑制できる結果、優れたクラック耐性を有する信頼性の高い半導体装置を提供することができる。

さらに、図２２に示すように、本実施の形態２では、複数のパッドＰＤのうち、半導体チップＣＨＰの角部ＣＮＲに最も近いパッドＰＤ１に着目している。具体的には、図２２に示すように、半導体チップＣＨＰの角部ＣＮＲに最も近いパッドＰＤ１においては、パッドＰＤ１を構成する複数の辺のうち、半導体チップＣＨＰの角部に最も近い辺を覆う表面保護膜ＰＡＳの被覆領域ＣＶＲ３の幅も、半導体チップＣＨＰの端辺ＥＳから最も離れた辺を覆う表面保護膜ＰＡＳの被覆領域ＣＶＲ１の幅よりも広くしている。

これにより、本実施の形態２では、半導体チップＣＨＰの角部ＣＮＲに最も近いパッドＰＤ１において、温度変化によって生じる樹脂（図示せず）の膨張および収縮に起因する応力が大きくなりやすい辺（半導体チップＣＨＰの端辺ＥＳに最も近い辺）を被覆する被覆領域ＣＶＲ２の幅（Ｙ方向の幅）を相対的に広くすることができる。さらに、それだけでなく、本実施の形態２では、応力が大きくなりやすい角部ＣＮＲに最も近い辺を被覆する被覆領域ＣＶＲ３の幅も相対的に広くすることができる。この結果、本実施の形態２では、半導体チップＣＨＰの角部ＣＮＲに最も近い位置に配置されるパッドＰＤ１において、特に、クラック耐性が向上する。

なお、開口部ＯＰの中心位置を、複数のパッドＰＤのそれぞれの中心位置に対して、半導体チップＣＨＰの内側方向（中心方向）にずらす構成を実現する手段としては、パッドＰＤのサイズ（面積）を維持しながら、開口部ＯＰのサイズを小さくする第１手段と、開口部ＯＰのサイズ（面積）を維持しながら、パッドＰＤのサイズを大きくする第２手段を考えることができる。例えば、第１手段の利点としては、パッドＰＤのサイズが維持されることから、複数のパッドＰＤを配列する間隔（ピッチ）を大きくすることなく、本実施の形態２における技術的思想を実現できる点を挙げることができる。この場合、例えば、半導体チップの増大を抑制しながら、本実施の形態２における技術的思想を実現できる利点を得ることができる。

一方、第２手段の利点としては、開口部ＯＰのサイズが維持されることから、開口部ＯＰから露出するパッドＰＤの表面に接続されるワイヤの接続信頼性を損なうことなく、本実施の形態２における技術的思想を実現できる点を挙げることができる。この場合、例えば、半導体装置の信頼性（特に、ワイヤの接続信頼性）に影響を与えることなく、本実施の形態２における技術的思想を実現できる利点を得ることができる。

本実施の形態２における半導体装置の製造方法は、基本的に前記実施の形態１における半導体装置の製造方法と同様である。ただし、本実施の形態２における半導体装置の製造方法においては、表面保護膜ＰＡＳに複数のパッドＰＤのそれぞれの表面の一部を露出する開口部ＯＰを形成する工程において、フォトリソグラフィ技術およびエッチング技術を使用したパターニングが変更される。具体的には、開口部ＯＰのパターニング工程は、開口部ＯＰの中心位置が、複数のパッドＰＤのそれぞれの中心位置に対して、チップ領域の内側方向（中心方向）にずれるように実施される。つまり、開口部ＯＰのパターニング工程は、複数のパッドＰＤのそれぞれを構成する複数の辺のうち、境界線に最も近い辺を覆う表面保護膜ＰＡＳの被覆領域ＣＶＲ２の幅が、境界線から最も離れた辺を覆う表面保護膜ＰＡＳの被覆領域ＣＶＲ１の幅よりも広くなるように実施される。

さらに、本実施の形態２における開口部ＯＰのパターニング工程は、複数のパッドＰＤのうち、チップ領域の角部ＣＮＲに最も近いパッドＰＤ１において、パッドＰＤ１を構成する複数の辺のうち、チップ領域の角部ＣＮＲに最も近い辺を覆う表面保護膜ＰＡＳの被覆領域ＣＶＲ３の幅も、境界線から最も離れた辺を覆う表面保護膜ＰＡＳの被覆領域ＣＶＲ１の幅よりも広くなるように実施される。

（実施の形態３）
前記実施の形態１および前記実施の形態２では、半導体チップＣＨＰの端辺ＥＳに沿って、複数のパッドＰＤが１列に配置されている構成例について説明したが、本実施の形態３では、半導体チップＣＨＰの端辺ＥＳに沿って、複数のパッドＰＤが複数列（例えば、２列）に配置されている構成例について説明する。

図２３は、本実施の形態３における半導体チップＣＨＰの一部を拡大して示す平面図である。図２３において、半導体チップＣＨＰの端辺ＥＳに沿って、複数のパッドが２列に配置されている。具体的に、複数のパッドは、半導体チップＣＨＰの端辺ＥＳに近い側で、端辺ＥＳに沿って配置された複数の外側パッドＯＰＤと、半導体チップＣＨＰの端辺ＥＳから遠い側で、端辺ＥＳに沿って配置された複数の内側パッドＩＰＤを含んでいる。例えば、図２３においては、２列に配置されている外側パッドＯＰＤと内側パッドＩＰＤとが、いわゆる千鳥配置で配置されている例が示されている。ここでは、端辺ＥＳからの距離が近い１列目に外側パッドＯＰＤを配置し、端辺ＥＳからの距離が遠い２列目に内側パッドＩＰＤを配置している。

図２３に示すように、複数の内側パッドＩＰＤでは、複数の内側パッドＩＰＤのそれぞれを構成する複数の辺のうち、半導体チップＣＨＰの端辺ＥＳに最も近い辺と接続するように、引き出し配線部ＤＷＵが設けられており、かつ、複数の内側パッドＩＰＤのそれぞれと引き出し配線部ＤＷＵとの接続部位には、傾斜部ＳＬＰ（ＩＮ）が設けられている。

一方、複数の外側パッドＯＰＤでは、複数の外側パッドＯＰＤのそれぞれを構成する複数の辺のうち、半導体チップＣＨＰの端辺ＥＳから最も離れた辺と接続するように、引き出し配線部ＤＷＵが設けられている。そして、複数の外側パッドＯＰＤのそれぞれと引き出し配線部ＤＷＵとの接続部位には、傾斜部ＳＬＰ（ＯＵＴ）が設けられている。

ここで、例えば、内側パッドＩＰＤと一体的に設けられている傾斜部ＳＬＰ（ＩＮ）の形状やサイズは、外側パッドＯＰＤと一体的に設けられている傾斜部ＳＬＰ（ＯＵＴ）の形状やサイズと同一となっている。

このように本実施の形態３では、千鳥配置で配置された外側パッドＯＰＤと内側パッドＩＰＤのいずれにおいても、引き出し配線部ＤＷＵとの接続部位に傾斜部ＳＬＰ（ＯＵＴ）あるいは傾斜部ＳＬＰ（ＩＮ）が設けられている。これにより、本実施の形態３においても、外側パッドＯＰＤの一部を表面保護膜ＰＡＳによって被覆する被覆領域や内側パッドＩＰＤの一部を表面保護膜ＰＡＳによって被覆する被覆領域にクラックが発生することを抑制することができる。つまり、前記実施の形態１で説明した技術的思想は、１列に配置された複数のパッドＰＤに適用できるだけでなく、本実施の形態３のように、例えば、千鳥配置に代表される複数列に配置された複数の内側パッドＩＰＤや複数の外側パッドＯＰＤにも適用することができる。

＜変形例１＞
実施の形態３では、図２３に示すように、内側パッドＩＰＤと一体的に設けられている傾斜部ＳＬＰ（ＩＮ）の形状やサイズは、外側パッドＯＰＤと一体的に設けられている傾斜部ＳＬＰ（ＯＵＴ）の形状やサイズと同一となっている例について説明したが、本変形例１では、傾斜部ＳＬＰ（ＩＮ）のサイズと、傾斜部ＳＬＰ（ＯＵＴ）のサイズが異なる例について説明する。

図２４は、本変形例１における半導体チップＣＨＰの一部を拡大して示す平面図である。図２４において、本変形例１では、内側パッドＩＰＤと一体的に設けられている傾斜部ＳＬＰ（ＩＮ）のサイズ（面積）が、外側パッドＯＰＤと一体的に設けられている傾斜部ＳＬＰ（ＯＵＴ）のサイズ（面積）よりも大きくなっている。言い換えれば、外側パッドＯＰＤと一体的に設けられている傾斜部ＳＬＰ（ＯＵＴ）のサイズは、内側パッドＩＰＤと一体的に設けられている傾斜部ＳＬＰ（ＩＮ）のサイズよりも小さくなっている。

以下に、この理由について説明する。本発明者の検討によると、パッドを構成する複数の辺のうち、半導体チップＣＨＰの端辺ＥＳに最も近い辺を被覆する被覆領域に加わる応力が相対的に大きくなる傾向があることがわかっている。この点を踏まえて、図２４に示す内側パッドＩＰＤに着目すると、内側パッドＩＰＤにおいては、内側パッドＩＰＤを構成する複数の辺のうち、半導体チップＣＨＰの端辺ＥＳに最も近い辺に引き出し配線部ＤＷＵが設けられている。したがって、内側パッドＩＰＤにおいては、応力が大きくなりやすい半導体チップＣＨＰの端辺ＥＳに最も近い辺に、内側パッドＩＰＤと引き出し配線部ＤＷＵとの接続部位が存在することになる。このことは、内側パッドＩＰＤでは、相対的に応力が大きくなる箇所に、内側パッドＩＰＤと引き出し配線部ＤＷＵとの接続部位が存在することを意味し、この接続部位を被覆する表面保護膜ＰＡＳの被覆領域でクラックが発生しやすくなる。そこで、本変形例１では、内側パッドＩＰＤと引き出し配線部ＤＷＵとの接続部位でのクラックの発生を充分に抑制する観点から、この接続部位に大きなサイズの傾斜部ＳＬＰ（ＩＮ）を設けている。すなわち、傾斜部ＳＬＰ（ＩＮ）のサイズが大きくなればなるほど、内側パッドＩＰＤと引き出し配線部ＤＷＵとの接続部位でのクラックの発生を抑制できると考えられることから、内側パッドＩＰＤと引き出し配線部ＤＷＵとの接続部位に大きなサイズの傾斜部ＳＬＰ（ＩＮ）を設けている。これにより、内側パッドＩＰＤと引き出し配線部ＤＷＵとの接続部位に相対的に大きな応力が加わる場合であっても、この接続部位でのクラックの発生を充分に抑制することができる。

一方、図２４に示す外側パッドＯＰＤに着目すると、外側パッドＯＰＤにおいては、外側パッドＯＰＤを構成する複数の辺のうち、半導体チップＣＨＰの端辺ＥＳから最も離れた辺に引き出し配線部ＤＷＵが設けられている。したがって、外側パッドＯＰＤにおいては、応力が相対的に大きくならないと想定される半導体チップＣＨＰの端辺ＥＳから最も離れた辺に、外側パッドＯＰＤと引き出し配線部ＤＷＵとの接続部位が存在することになる。このことは、外側パッドＯＰＤでは、相対的に応力が大きくなりにくい箇所に、外側パッドＯＰＤと引き出し配線部ＤＷＵとの接続部位が存在することを意味し、この接続部位を被覆する表面保護膜ＰＡＳの被覆領域でクラックが発生しにくいと考えることができる。そこで、本変形例１では、外側パッドＯＰＤと引き出し配線部ＤＷＵとの接続部位でのクラックの発生が、内側パッドＩＰＤと引き出し配線部ＤＷＵとの接続部位でのクラックの発生よりも問題となりにくいことを考慮して、外側パッドＯＰＤと引き出し配線部ＤＷＵとの接続部位に小さなサイズの傾斜部ＳＬＰ（ＯＵＴ）を設けている。すなわち、傾斜部ＳＬＰ（ＯＵＴ）のサイズが小さくても、外側パッドＯＰＤと引き出し配線部ＤＷＵとの接続部位でのクラックの発生を抑制できると考えられることから、外側パッドＯＰＤと引き出し配線部ＤＷＵとの接続部位に小さなサイズの傾斜部ＳＬＰ（ＯＵＴ）を設けている。この結果、本変形例１では、内側パッドＩＰＤと一体的に設けられている傾斜部ＳＬＰ（ＩＮ）のサイズが、外側パッドＯＰＤと一体的に設けられている傾斜部ＳＬＰ（ＯＵＴ）のサイズよりも大きくなる構成が実現されることになる。この構成においても、内側パッドＩＰＤと引き出し配線部ＤＷＵとの接続部位でのクラックの発生を抑制することができるとともに、外側パッドＯＰＤと引き出し配線部ＤＷＵとの接続部位でのクラックの発生を抑制することができる。

＜変形例２＞
本変形例２では、内側パッドＩＰＤと一体的に傾斜部ＳＬＰ（ＩＮ）を設ける一方、外側パッドＯＰＤと引き出し配線部ＤＷＵとの接続部位には、傾斜部を設けない例について説明する。

図２５は、本変形例２における半導体チップＣＨＰの一部を拡大して示す平面図である。例えば、上述した変形例１で説明したように、外側パッドＯＰＤにおいては、外側パッドＯＰＤを構成する複数の辺のうち、半導体チップＣＨＰの端辺ＥＳから最も離れた辺に引き出し配線部ＤＷＵが設けられている。この場合、外側パッドＯＰＤにおいては、外側パッドＯＰＤと引き出し配線部ＤＷＵとの接続部位に加わる応力の大きさが比較的小さいと考えられることから、この接続部位を被覆する表面保護膜ＰＡＳの被覆領域でクラックが発生しにくいと推測することができる。そこで、本変形例２では、外側パッドＯＰＤと引き出し配線部ＤＷＵとの接続部位でのクラックの発生が、内側パッドＩＰＤと引き出し配線部ＤＷＵとの接続部位でのクラックの発生よりも問題となりにくいという点をさらに考慮して、外側パッドＯＰＤと引き出し配線部ＤＷＵとの接続部位には、傾斜部を設けないように構成している。このように構成される本変形例２においても、内側パッドＩＰＤにおいては、一体的に傾斜部ＳＬＰ（ＩＮ）を設けているため、内側パッドＩＰＤと引き出し配線部ＤＷＵとの接続部位でのクラックの発生を充分に抑制することができる。

（実施の形態４）
本実施の形態４では、前記実施の形態３と同様に、半導体チップＣＨＰの端辺ＥＳに沿って、複数のパッドが千鳥配置で配置されている構成例を前提として、さらに、表面保護膜ＰＡＳで覆われたパッドの被覆領域の幅が小さいことに起因して、表面保護膜ＰＡＳにクラックが発生しやすくなるという第２要因に対する工夫も取り入れた技術的思想について説明する。

図２６は、本実施の形態４における半導体チップＣＨＰの一部を拡大して示す平面図である。図２６において、本実施の形態４では、千鳥配置を前提として、千鳥配置を構成する複数の内側パッドＩＰＤにおいて、開口部ＯＰの中心位置が、複数の内側パッドＩＰＤのそれぞれの中心位置と一致している。これに対し、千鳥配置を構成する複数の外側パッドＯＰＤにおいて、開口部ＯＰの中心位置が、複数の外側パッドＯＰＤのそれぞれの中心位置に対して、半導体チップＣＨＰの内側方向（中心方向）にずれている。

これにより、図２６に示すように、複数の外側パッドＯＰＤのそれぞれを構成する複数の辺のうち、半導体チップＣＨＰの端辺ＥＳに最も近い辺を覆う表面保護膜ＰＡＳの被覆領域ＣＶＲ２の幅は、半導体チップＣＨＰの端辺ＥＳから最も離れた辺を覆う表面保護膜ＰＡＳの被覆領域ＣＶＲ１の幅よりも広くなる。このことは、外側パッドＯＰＤを構成する複数の辺のうち、温度変化によって生じる樹脂（図示せず）の膨張および収縮に起因する応力が最も加わりやすい辺（半導体チップＣＨＰの端辺ＥＳに最も近い辺）を被覆する被覆領域ＣＶＲ２の幅（Ｙ方向の幅）を相対的に広くすることができることを意味する。そして、被覆領域ＣＶＲ２の幅（Ｙ方向の幅）を相対的に広くするということは、応力に対するクラック耐性が向上することを意味することから、本実施の形態４における半導体装置によれば、外側パッドＯＰＤにおいて、半導体チップＣＨＰの端辺ＥＳに最も近い辺を覆う表面保護膜ＰＡＳの被覆領域ＣＶＲ２におけるクラックの発生を抑制することができる。すなわち、本実施の形態４によれば、前記実施の形態３と同様に、外側パッドＯＰＤと引き出し配線部ＤＷＵとの接続部位に傾斜部ＳＬＰ（ＯＵＴ）を設け、かつ、内側パッドＩＰＤと引き出し配線部ＤＷＵとの接続部位に傾斜部ＳＬＰ（ＩＮ）を設けることによって、接続部位でのクラックの発生を抑制することができる。さらに、本実施の形態４では、図２６に示すように、外側パッドＯＰＤの被覆領域ＣＶＲ２の幅（Ｙ方向の幅）を相対的に広くすることができる結果、半導体チップＣＨＰの端辺ＥＳに最も近い辺を覆う表面保護膜ＰＡＳの被覆領域ＣＶＲ２におけるクラックの発生も抑制することができる。

さらに、図２６に示すように、本実施の形態４では、複数の外側パッドＯＰＤのうち、半導体チップＣＨＰの角部ＣＮＲに最も近い外側パッドＯＰＤ１に着目している。具体的には、図２６に示すように、半導体チップＣＨＰの角部ＣＮＲに最も近い外側パッドＯＰＤ１においては、外側パッドＯＰＤ１を構成する複数の辺のうち、半導体チップＣＨＰの角部に最も近い辺を覆う表面保護膜ＰＡＳの被覆領域ＣＶＲ３の幅も、半導体チップＣＨＰの端辺ＥＳから最も離れた辺を覆う表面保護膜ＰＡＳの被覆領域ＣＶＲ１の幅よりも広くしている。

これにより、本実施の形態４では、半導体チップＣＨＰの角部ＣＮＲに最も近い外側パッドＯＰＤ１において、温度変化によって生じる樹脂（図示せず）の膨張および収縮に起因する応力が大きくなりやすい辺（半導体チップＣＨＰの端辺ＥＳに最も近い辺）を被覆する被覆領域ＣＶＲ２の幅（Ｙ方向の幅）を相対的に広くすることができる。さらに、それだけでなく、本実施の形態４では、応力が大きくなりやすい角部ＣＮＲに最も近い辺を被覆する被覆領域ＣＶＲ３の幅も相対的に広くすることができる。この結果、本実施の形態４では、半導体チップＣＨＰの角部ＣＮＲに最も近い位置に配置される外側パッドＯＰＤ１において、特に、クラック耐性を向上することができる。

＜変形例＞
次に、実施の形態４の変形例について説明する。実施の形態４では、外側パッドＯＰＤに着目して、表面保護膜ＰＡＳで覆われた外側パッドＯＰＤの被覆領域の幅が小さいことに起因して、表面保護膜ＰＡＳにクラックが発生しやすくなるという第２要因に対する工夫も取り入れた例について説明した。本変形例では、さらに、内側パッドＩＰＤにも着目して、内側パッドＩＰＤに対しても第２要因に対する工夫も取り入れる例について説明する。つまり、実施の形態４では、半導体チップＣＨＰの端辺ＥＳに近い外側パッドＯＰＤにおいて、上述した第２要因が顕在化すると考えられることから、まず、外側パッドＯＰＤに対して、第２要因に対する工夫を取り入れる例を説明した。さらに、本変形例では、内側パッドＩＰＤにおいては、外側パッドＯＰＤよりも半導体チップＣＨＰの端辺ＥＳから離れていることから、外側パッドＯＰＤよりも上述した第２要因に対する影響は少ないと考えられるが、第２要因の影響を多少受ける可能性を考慮している。すなわち、本変形例では、半導体装置の信頼性のさらなる向上を図る観点から、内側パッドＩＰＤに対しても第２要因に対する工夫も取り入れている。

図２７は、本変形例における半導体チップＣＨＰの一部を拡大して示す平面図である。図２７において、本変形例では、千鳥配置を前提として、千鳥配置を構成する複数の外側パッドＯＰＤだけでなく、内側パッドＩＰＤにおいても、開口部ＯＰの中心位置が、複数の内側パッドＩＰＤのそれぞれの中心位置に対して、半導体チップＣＨＰの内側方向（中心方向）にずれている点に特徴点がある。

これにより、図２７に示すように、複数の内側パッドＩＰＤのそれぞれを構成する複数の辺のうち、半導体チップＣＨＰの端辺ＥＳに最も近い辺を覆う表面保護膜ＰＡＳの被覆領域ＣＶＲ２の幅は、半導体チップＣＨＰの端辺ＥＳから最も離れた辺を覆う表面保護膜ＰＡＳの被覆領域ＣＶＲ１の幅よりも広くなる。このことは、内側パッドＩＰＤを構成する複数の辺のうち、温度変化によって生じる樹脂（図示せず）の膨張および収縮に起因する応力が最も加わりやすい辺（半導体チップＣＨＰの端辺ＥＳに最も近い辺）を被覆する被覆領域ＣＶＲ２の幅（Ｙ方向の幅）を相対的に広くすることができることを意味する。そして、被覆領域ＣＶＲ２の幅（Ｙ方向の幅）を相対的に広くするということは、応力に対するクラック耐性が向上することを意味することから、本変形例における半導体装置によれば、内側パッドＩＰＤにおいて、半導体チップＣＨＰの端辺ＥＳに最も近い辺を覆う表面保護膜ＰＡＳの被覆領域ＣＶＲ２におけるクラックの発生を抑制することができる。

さらに、図２７に示すように、本変形例では、複数の内側パッドＩＰＤのうち、半導体チップＣＨＰの角部ＣＮＲに最も近い内側パッドＩＰＤ１に着目している。具体的には、図２７に示すように、半導体チップＣＨＰの角部ＣＮＲに最も近い内側パッドＩＰＤ１においては、内側パッドＩＰＤ１を構成する複数の辺のうち、半導体チップＣＨＰの角部に最も近い辺を覆う表面保護膜ＰＡＳの被覆領域ＣＶＲ３の幅も、半導体チップＣＨＰの端辺ＥＳから最も離れた辺を覆う表面保護膜ＰＡＳの被覆領域ＣＶＲ１の幅よりも広くしている。

これにより、本変形例では、半導体チップＣＨＰの角部ＣＮＲに最も近い内側パッドＩＰＤ１において、温度変化によって生じる樹脂（図示せず）の膨張および収縮に起因する応力が大きくなりやすい辺（半導体チップＣＨＰの端辺ＥＳに最も近い辺）を被覆する被覆領域ＣＶＲ２の幅（Ｙ方向の幅）を相対的に広くすることができる。さらに、それだけでなく、本変形例では、応力が大きくなりやすい角部ＣＮＲに最も近い辺を被覆する被覆領域ＣＶＲ３の幅も相対的に広くすることができる。この結果、本変形例では、半導体チップＣＨＰの角部ＣＮＲに最も近い位置に配置される内側パッドＩＰＤ１において、特に、クラック耐性を向上することができる。

このように本変形例によれば、外側パッドＯＰＤだけでなく、内側パッドＩＰＤにおいても、第２要因に対する工夫を取り入れている。この結果、本変形例によれば、千鳥配置で配置された複数の外側パッドＯＰＤおよび複数の内側パッドＩＰＤの両方で、第１要因と第２要因に対するクラック耐性を向上することができ、これによって、半導体装置のさらなる信頼性向上を図ることができる。

（実施の形態５）
本実施の形態５では、上述した第３要因に対する工夫を施した技術的思想について説明する。つまり、本実施の形態５では、表面保護膜ＰＡＳで覆われたパッドＰＤの被覆領域の幅（Ｙ方向の幅）に対して、被覆領域の幅と直交する方向の線分（パッドＰＤの１辺の一部）の長さ（Ｘ方向の長さ）が長くなることに起因して、パッドＰＤの一部がずれる「アルミスライド」や、表面保護膜ＰＡＳにクラックＣＬＫが発生しやすくなる点に対する工夫を説明する。

図２８は、本実施の形態５におけるパッドＰＤの模式的な構成を示す平面図である。図２８において、パッドＰＤと一体的に引き出し配線部ＤＷＵが設けられている。このとき、引き出し配線部ＤＷＵの幅（Ｘ方向の幅）は、パッドＰＤを構成する複数の辺のうち、引き出し配線部ＤＷＵが接続される辺の長さよりも短くなっている。そして、引き出し配線部ＤＷＵの幅の中心位置は、パッドＰＤを構成する複数の辺のうち、引き出し配線部ＤＷＵが接続される辺の中心位置に対して、ずれている。

このように構成される本実施の形態５におけるパッドＰＤでは、図２８に示すように、引き出し配線部ＤＷＵの一方の片側は、引き出し配線部ＤＷＵが接続される辺のうちの引き出し配線部ＤＷＵと接触しない線分の長さが長い側（長線分側）（図２８の引き出し配線部ＤＷＵの左側）となる。一方、引き出し配線部ＤＷＵの他方の片側は、引き出し配線部ＤＷＵが接続される辺のうちの引き出し配線部ＤＷＵと接触しない線分の長さが短い側（短線分側）（図２８の引き出し配線部ＤＷＵの右側）となる。

このように構成されている本実施の形態５におけるパッドＰＤでは、温度変化に起因する樹脂（図示せず）の膨張および収縮によって、特に長線分側での辺の撓みが大きくなる。この結果、長線分側で「アルミスライド」やクラックの発生が顕在化するおそれが高まる。

そこで、本実施の形態５では、引き出し配線部ＤＷＵの両側に傾斜部が設けることを前提として、引き出し配線部ＤＷＵの一方の片側（長線分側）に設けられている傾斜部ＳＬＰ１の形状と、引き出し配線部ＤＷＵの他方の片側（短線分側）に設けられている傾斜部ＳＬＰ２の形状とが非対称になるようにしている。

具体的には、図２８に示すように、引き出し配線部ＤＷＵの一方の片側（長線分側）に設けられている傾斜部ＳＬＰ１のサイズは、引き出し配線部の他方の片側（短線分側）に設けられている傾斜部ＳＬＰ２のサイズよりも大きくなっている。そして、例えば、図２８に示すように、引き出し配線部ＤＷＵの一方の片側（長線分側）に設けられている傾斜部ＳＬＰ１の形状は、台形形状となっており、引き出し配線部ＤＷＵの他方の片側（短線分側）に設けられている傾斜部ＳＬＰ２の形状は、三角形形状となっている。

これにより、辺の撓みが大きくなると考えられる長線分側に設けられる傾斜部ＳＬＰのサイズが大きくなるため、長線分側での撓みを抑制することができる。この結果、本実施の形態５によれば、長線分側での撓みによって顕在化する「アルミスライド」やクラックの発生が効果的に抑制することができる。

特に、本発明者の検討によると、図２８において、パッドＰＤを構成する複数の辺のうち、引き出し配線部ＤＷＵが接続される辺を覆う表面保護膜ＰＡＳの被覆領域の幅（Ｙ方向の幅）をａ１とし、表面保護膜ＰＡＳの被覆領域の幅（Ｘ方向の幅）をｂ１とする場合、ｂ１／ａ１＜３の関係を満たす場合には、樹脂の膨張および収縮に起因する応力によって、パッドＰＤの辺の撓みを充分に抑制できることを見出している。また、傾斜部ＳＬＰ１である台形形状の高さ（Ｙ方向）をａ２とし、傾斜部ＳＬＰ１である台形形状の底辺の長さをｂ２とする場合、ｂ２／ａ２＜３の関係を満たすことが、同様の理由から望ましい。さらに、（ｂ２／ａ２）＋（ｂ１／ａ１）＜３を満たす事がより望ましい。

＜変形例１＞
実施の形態５で説明したように、引き出し配線部ＤＷＵの一方の片側（長線分側）に設けられている傾斜部ＳＬＰ１のサイズを、引き出し配線部の他方の片側（短線分側）に設けられている傾斜部ＳＬＰ２のサイズよりも大きくすることが、長線分側での撓みによって顕在化する「アルミスライド」やクラックの発生を防止する観点から望ましい。

ただし、傾斜部ＳＬＰ１の形状を台形形状にし、かつ、傾斜部ＳＬＰ２の形状を三角形形状とすることは、一例に過ぎず、例えば、図２９に示すように、引き出し配線部ＤＷＵの一方の片側（長線分側）に設けられている傾斜部ＳＬＰ１の形状を第１三角形形状とし、かつ、引き出し配線部ＤＷＵの他方の片側（短線分側）に設けられている傾斜部ＳＬＰ２の形状を第２三角形形状としてもよい。

このとき、パッドＰＤを構成する複数の辺のうち、引き出し配線部ＤＷＵが接続される辺を覆う表面保護膜ＰＡＳの被覆領域の幅（Ｙ方向の幅）をａ１とし、表面保護膜ＰＡＳの被覆領域の幅（Ｘ方向の幅）ｂ１とする場合、ｂ１／ａ１＜３の関係を満たすことが長線分側での撓みによって顕在化する「アルミスライド」やクラックの発生を確実に防止する観点から望ましい。また、傾斜部ＳＬＰ１である第１三角形形状の高さ（Ｙ方向）をａ２とし、傾斜部ＳＬＰ１である第１三角形形状の底辺（Ｘ方向）の長さをｂ２とする場合、ｂ２／ａ２＜３の関係を満たすことが同様の理由から望ましい。さらに、（ｂ２／ａ２）＋（ｂ１／ａ１）＜３を満たす事がより望ましい。

＜変形例２＞
また、上述の図２８および図２９に開示した技術を、前述の実施の形態３に記載した図２３、図２４および図２５に適用することも可能である。すなわち、図２３のように、上述の傾斜部ＳＬＰ１および傾斜部ＳＬＰ２を、千鳥配置の１列目および２列目に形成してもよい。また、図２４のように、千鳥配置の２列目に形成する傾斜部ＳＬＰ１および傾斜部ＳＬＰ２の大きさを、千鳥配置の１列目に形成する傾斜部ＳＬＰ１および傾斜部ＳＬＰ２の大きさよりも大きくなるように形成してもよい。また、図２５のように、傾斜部ＳＬＰ１および傾斜部ＳＬＰ２を千鳥配置の２列目にのみ形成し、１列目には形成しないようにしてもよい。また、上述の図２８および図２９に開示した技術を、前述の実施の形態４に適用することも可能である。

（実施の形態６）
本実施の形態６では、パッドＰＤと一体的に設けられる引き出し配線部ＤＷＵが複数存在する構成を前提として、この前提構成に対して、第１要因に対する工夫を施した技術的思想を適用する例について説明する。

図３０は、本実施の形態６における半導体チップＣＨＰの一部を拡大して示す平面図である。図３０において、例えば、千鳥配置で配置された複数の外側パッドＯＰＤと複数の内側パッドＩＰＤのうち、複数の外側パッドＯＰＤのうちの外側パッドＯＰＤ２では、外側パッドＯＰＤ２と一体的に引き出し配線部ＤＷＵ１と引き出し配線部ＤＷＵ２が設けられている。これは、例えば、外側パッドＯＰＤ２に流れる電流量を確保するために実施されるレイアウト構成の一例である。すなわち、例えば、外側パッドＯＰＤ２を流れる電流量が大きく、単一の引き出し配線部ＤＷＵ１だけでは対応が困難な場合に、外側パッドＯＰＤ２と一体的に引き出し配線部ＤＷＵ１と引き出し配線部ＤＷＵ２とを設けることにより、電流量が大きな場合にも対応することができる。なお、図示はしていないが、引き出し配線部ＤＷＵ２には、引き出し配線部ＤＷＵ１と同様に下層配線へのコンタクトが設けられており、集積回路領域に設けられた電界効果トランジスタＱと電気的に接続している。

また、このような引き出し配線部ＤＷＵ２は、２つの外側パッドＯＰＤ間に更にパッドを設けるスペースが無い場合や、電源等の同じ機能を有するパッドＯＰＤを２つ並べる必要がある場合に、チップ面積の縮小を図れる点で効果的である。

具体的には、図３０に示すように、外側パッドＯＰＤ２は、長方形形状をしており、外側パッドＯＰＤ２と接続されている複数の引き出し配線部は、外側パッドＯＰＤ２の短辺と接続される引き出し配線部ＤＷＵ１と、外側パッドＯＰＤ２の長辺と接続される引き出し配線部ＤＷＵ２から構成される。この場合、外側パッドＯＰＤ２と引き出し配線部ＤＷＵ１との接続部位に傾斜部ＳＬＰ（ＯＵＴ）が設けられるとともに、外側パッドＯＰＤ２と引き出し配線部ＤＷＵ２との接続部位にも傾斜部ＳＬＰ（ＯＵＴ）が設けられる。

このように構成される本実施の形態６における外側パッドＯＰＤ２においても、外側パッドＯＰＤ２と引き出し配線部ＤＷＵ１との接続部位でのクラックの発生を抑制できるとともに、外側パッドＯＰＤ２と引き出し配線部ＤＷＵ２との接続部位でもクラックの発生を抑制することができる。

また、本実施の形態６では、外側パッドＯＰＤ２に引き出し配線部ＤＷＵ１と引き出し配線部ＤＷＵ２の両方を形成する場合を例示したが、これに限らず、例えば、外側パッドＯＰＤ２に引き出し配線部ＤＷＵ２のみを形成する場合であっても、同様の効果が得られる。

また、本実施の形態６では、千鳥配置の例で示しているが、前述の実施の形態１および実施の形態２のように、パッドが１列のみの場合であっても適用することができる。すなわち、本実施の形態６に開示した技術を、前述の実施の形態１〜５にも適用することができる。

（実施の形態７）
本実施の形態７では、図１１に開示した表面保護膜ＰＡＳのうち、窒化シリコン膜ＳＮＦの開口部の位置を変更している例について説明する。

図３１は、パッドＰＤの平面図であり、図３２はパッドＰＤの断面図を示している。本実施の形態７では、酸化シリコン膜ＯＸＦ１、酸化シリコン膜ＯＸＦ２、酸化シリコン膜ＯＸＦ３を形成した後に、フォトレジスト膜をマスクとしてパターニングすることで開口部ＯＰ１を形成する。なお、バリア導体膜ＢＣＦ２も同工程でエッチングされ、開口部ＯＰ１からアルミニウム膜ＡＦが露出する。その後、窒化シリコン膜ＳＮＦを形成して、別途パターニングすることで、開口部ＯＰ１の内側に開口部ＯＰ２を形成する。

本実施の形態７では、開口部ＯＰ１において、酸化シリコン膜ＯＸＦ１、酸化シリコン膜ＯＸＦ２、酸化シリコン膜ＯＸＦ３およびバリア導体膜ＢＣＦ２の側面を、窒化シリコン膜ＳＮＦによって覆うことができる。このため、バリア導体膜ＢＣＦ２として窒化チタンが用いられている場合に、窒化チタンが酸化されることを防止することができる。窒化チタンが酸化されると、その体積が膨張し、その上の表面保護膜ＰＡＳに応力が加わることになる。その結果、窒化シリコン膜ＳＮＦにクラックが発生しやすくなってしまうという懸念がある。このため、本実施の形態７ではバリア導体膜ＢＣＦ２の側面を、窒化シリコン膜ＳＮＦによって覆うことで、クラックの発生を更に防止することが可能となる。

なお、本実施の形態７に開示した技術は、前述の実施の形態１〜６に適用できることは勿論である。その場合、本実施の形態７の開口部ＯＰ２が前述の実施の形態１〜６で示した開口部ＯＰに相当する。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で各々を組み合わせて実施することが可能であることは言うまでもない。

前記実施の形態は、以下の形態を含む。

（付記１）
矩形形状の半導体チップを備え、
前記半導体チップは、
（ａ）前記半導体チップの端辺に沿って配置された複数のパッド、
（ｂ）前記複数のパッドのそれぞれに設けられた引き出し配線部、
（ｃ）前記複数のパッドのそれぞれと前記引き出し配線部との接続部位に設けられた傾斜部、
を有し、
前記引き出し配線部の幅は、前記複数のパッドのそれぞれを構成する複数の辺のうち、前記引き出し配線部が接続される辺の長さよりも短く、
前記引き出し配線部の幅の中心位置は、前記複数のパッドのそれぞれを構成する複数の辺のうち、前記引き出し配線部が接続される辺の中心位置に対して、ずれている半導体装置。

（付記２）
付記１に記載の半導体装置において、
前記引き出し配線部の両側に前記傾斜部が設けられている、半導体装置。

（付記３）
付記２に記載の半導体装置において、
前記引き出し配線部の一方の片側に設けられている前記傾斜部の形状と、前記引き出し配線部の他方の片側に設けられている前記傾斜部の形状とは、非対称である、半導体装置。

（付記４）
付記３に記載の半導体装置において、
前記引き出し配線部の一方の片側は、前記引き出し配線部が接続される辺のうちの前記引き出し配線部と接触しない線分の長さが長い側であり、
前記引き出し配線部の他方の片側は、前記引き出し配線部が接続される辺のうちの前記引き出し配線部と接触しない線分の長さが短い側であり、
前記引き出し配線部の一方の片側に設けられている前記傾斜部のサイズは、前記引き出し配線部の他方の片側に設けられている前記傾斜部のサイズよりも大きい、半導体装置。

（付記５）
付記４に記載の半導体装置において、
前記引き出し配線部の一方の片側に設けられている前記傾斜部の形状は、台形形状であり、前記引き出し配線部の他方の片側に設けられている前記傾斜部の形状は、三角形形状である、半導体装置。

（付記６）
付記５に記載の半導体装置において、
（ｄ）前記複数のパッドのそれぞれと、前記引き出し配線部と、前記傾斜部とを覆う表面保護膜を有し、
前記表面保護膜には、前記複数のパッドのそれぞれの表面の一部を露出する開口部が設けられており、
前記台形形状の高さをａ２とし、
前記台形形状の底辺の長さをｂ２とする場合、ｂ２／ａ２＜３の関係を満たす、半導体装置。

（付記７）
付記４に記載の半導体装置において、
前記引き出し配線部の一方の片側に設けられている前記傾斜部の形状は、第１三角形形状であり、前記引き出し配線部の他方の片側に設けられている前記傾斜部の形状は、第２三角形形状である、半導体装置。

（付記８）
付記７に記載の半導体装置において、
（ｄ）前記複数のパッドのそれぞれと、前記引き出し配線部と、前記傾斜部とを覆う表面保護膜を有し、
前記表面保護膜には、前記複数のパッドのそれぞれの表面の一部を露出する開口部が設けられており、
前記第１三角形形状の高さをａ２とし、
前記第１三角形形状の底辺の長さをｂ２とする場合、ｂ２／ａ２＜３の関係を満たす、半導体装置。

（付記９）
矩形形状の半導体チップを備え、
前記半導体チップは、
（ａ）前記半導体チップの端辺に沿って配置された複数のパッド、
（ｂ）前記複数のパッドのそれぞれに設けられた引き出し配線部、
（ｃ）前記複数のパッドのそれぞれと前記引き出し配線部との接続部位に設けられた傾斜部、
を有し、
前記複数のパッドのうちの第１パッドには、複数の引き出し配線部が接続されており、
前記第１パッドと接続されている複数の引き出し配線部のそれぞれの接続部位には、前記傾斜部が設けられている、半導体装置。

（付記１０）
付記９に記載の半導体装置において、
前記複数のパッドのそれぞれは、長方形形状をしており、
前記第１パッドと接続されている前記複数の引き出し配線部は、前記第１パッドの短辺と接続される第１引き出し配線部と、前記第１パッドの長辺と接続される第２引き出し配線部とを含む、半導体装置。

（付記１１）
（ａ）矩形形状のチップ領域と、前記チップ領域を区画するスクライブ領域とを有する半導体基板を用意する工程、
（ｂ）前記チップ領域と前記スクライブ領域との境界線に沿って、前記チップ領域内に、矩形形状の複数のパッドと、前記複数のパッドのそれぞれに設けられた引き出し配線部と、
前記複数のパッドのそれぞれと前記引き出し配線部との接続部位に設けられた傾斜部とを形成する工程、
を備える、半導体装置の製造方法。

（付記１２）
付記１１に記載の半導体装置の製造方法において、
（ｃ）前記複数のパッドと前記引き出し配線部と前記傾斜部とを覆う表面保護膜を形成する工程、
（ｄ）前記表面保護膜に前記複数のパッドのそれぞれの表面の一部を露出する開口部を形成する工程、
（ｅ）前記（ｄ）工程後、前記スクライブ領域に沿って、前記半導体基板をダイシングすることにより、半導体チップを取得する工程、
（ｆ）前記（ｅ）工程後、前記開口部から露出する前記複数のパッドのそれぞれの表面にワイヤを接続する工程、
（ｇ）前記（ｆ）工程後、前記半導体チップを封止する工程、
を有する、半導体装置の製造方法。

（付記１３）
付記１２に記載の半導体装置の製造方法において、
（ｇ）工程後、温度サイクル試験を実施する工程を有する、半導体装置の製造方法。

（付記１４）
付記１２に記載の半導体装置の製造方法において、
前記（ｄ）工程は、前記開口部の中心位置が、前記複数のパッドのそれぞれの中心位置に対して、前記チップ領域の内側方向にずれるように、前記開口部を形成する、半導体装置の製造方法。

（付記１５）
付記１２に記載の半導体装置の製造方法において、
前記（ｄ）工程は、前記複数のパッドのそれぞれを構成する複数の辺のうち、前記境界線に最も近い辺を覆う前記表面保護膜の被覆領域の幅が、前記境界線から最も離れた辺を覆う前記表面保護膜の被覆領域の幅よりも広くなるように、前記開口部を形成する、半導体装置の製造方法。

（付記１６）
付記１５に記載の半導体装置の製造方法において、
前記（ｄ）工程は、前記複数のパッドのうち、前記チップ領域の角部に最も近い第１パッドにおいては、さらに、前記第１パッドを構成する複数の辺のうち、前記チップ領域の角部に最も近い辺を覆う前記表面保護膜の被覆領域の幅も、前記境界線から最も離れた辺を覆う前記表面保護膜の被覆領域の幅よりも広くなるように、前記開口部を形成する、半導体装置の製造方法。

１Ｓ 半導体基板
ＡＦ アルミニウム膜
ＢＣＦ１ バリア導体膜
ＢＣＦ２ バリア導体膜
ＣＨＰ 半導体チップ
ＣＬＫ クラック
ＣＮＲ 角部
ＣＲ チップ領域
ＣＶＲ１ 被覆領域
ＣＶＲ２ 被覆領域
ＣＶＲ３ 被覆領域
ＤＷＵ 引き出し配線部
ＤＷＵ１ 引き出し配線部
ＤＷＵ２ 引き出し配線部
ＥＳ 端辺
ＦＬ ファイン層
ＧＬ グローバル層
ＩＣＲ 集積回路領域
ＩＬ 層間絶縁膜
ＩＬ１ インナーリード
ＩＰＤ 内側パッド
ＩＰＤ１ 内側パッド
ＭＲ 樹脂
ＯＬ アウターリード
ＯＰ 開口部
ＯＰＤ 外側パッド
ＯＰＤ１ 外側パッド
ＯＰＤ２ 外側パッド
ＯＸＦ１ 酸化シリコン膜
ＯＸＦ２ 酸化シリコン膜
ＯＸＦ３ 酸化シリコン膜
ＰＡＳ 表面保護膜
ＰＤ パッド
ＰＤ１ パッド
ＰＦ めっき膜
Ｑ 電界効果トランジスタ
ＳＡ１ 半導体装置
ＳＣＲ スクライブ領域
ＳＬＰ 傾斜部
ＳＬＰ（ＩＮ） 傾斜部
ＳＬＰ（ＯＵＴ） 傾斜部
ＳＬＰ１ 傾斜部
ＳＬＰ２ 傾斜部
ＳＭ 不連続領域
ＳＭ１ 不連続領域
ＳＭ２ 不連続領域
ＳＮＦ 窒化シリコン膜
ＳＲＧ シールリング
ＳＲＲ シールリング領域
ＴＡＢ チップ搭載部
Ｗ ワイヤ
ＷＦ 半導体ウェハ

Claims (19)

1. 第１方向に沿って延在している第１辺と、平面視において、前記第１方向と直交する第２方向に沿って延在し、かつ前記第１辺と交差している第２辺と、を有する第１パッドと、
   前記第１方向に沿って延在している第３辺と、前記第２方向に沿って延在し、かつ前記第３辺と交差している第４辺と、を有し、前記第１パッドと一体的に形成され、かつ、第１コンタクトを介して下層配線と接続された第１引き出し配線部と、
   前記第１方向に沿って延在している第５辺と、前記第２方向に沿って延在し、かつ前記第５辺と交わっている第６辺と、を有する第２パッドと、
   前記第１方向に沿って延在している第７辺と、前記第２方向に沿って延在し、かつ前記第７辺と交差している第８辺と、を有し、前記第２パッドと一体的に形成され、かつ、第２コンタクトを介して下層配線と接続された第２引き出し配線部と、
   前記第１パッドおよび第２パッドのそれぞれの表面の一部を露出している開口部が形成された表面保護膜と、
   前記第１方向に沿って延在している第１１辺と、前記第２方向に沿って延在し、かつ前記第１１辺と交差している第１２辺と、を有する第３パッドと、
   前記第１方向に沿って延在している第１３辺と、前記第２方向に沿って延在し、かつ前記第１３辺と交差している第１４辺と、を有し、前記第３パッドと一体的に形成され、かつ第３コンタクトを介して下層配線と接続された第３引き出し配線部と、
   前記第１１辺で前記第３パッドと一体的に形成された第４引き出し配線部と、
   を有し、
   前記第２辺および前記第３辺は、平面視において、前記第１方向および前記第２方向と異なり、かつ、前記第１辺および前記第４辺の一方から他方に向かう第３方向に沿って延在している第９辺を介して互いに接続されており、
   前記第６辺および前記第７辺は、平面視において、前記第３方向に沿って延在している第１０辺を介して互いに接続されており、
   前記第１パッドは、平面視において、半導体チップの端辺と、前記第１引き出し配線部との間に位置しており、
   前記第２引き出し配線部は、平面視において、前記半導体チップの前記端辺と、前記第２パッドとの間に位置しており、
   前記第１コンタクトおよび前記第２コンタクトは、前記第２方向に沿って並び、かつ互いに隣接しており、
   前記第１２辺および前記第１４辺は、平面視において、前記第３方向に沿って延在している第１５辺を介して互いに接続されている、半導体チップ。
2. 請求項１に記載の半導体チップにおいて、
   前記第１パッドは、複数存在し、
   前記第２パッドは、複数存在し、
   複数の前記第１パッドは、前記半導体チップの前記端辺に沿うように配置され、
   複数の前記第２パッドは、前記半導体チップの前記端辺に沿うように配置されている、半導体チップ。
3. 請求項１または請求項２に記載の半導体チップにおいて、
   前記第１パッドを構成する複数の辺のうち、前記半導体チップの前記端辺に最も近い辺を覆う前記表面保護膜の被覆領域の幅は、前記第１パッドを構成する前記複数の辺のうち、前記半導体チップの前記端辺から最も離れた辺を覆う前記表面保護膜の被覆領域の幅より大きい、半導体チップ。
4. 請求項１〜３のいずれか一項に記載の半導体チップにおいて、
   前記第１パッドは、前記半導体チップの角部に最も近く位置し、
   前記第２パッドは、前記半導体チップの角部から前記第１パッドより遠くに位置し、
   前記第１パッドの前記第１辺を覆っている前記表面保護膜の被覆領域の幅は、前記第２パッドの前記第５辺を覆っている前記表面保護膜の被覆領域の幅より大きい、半導体チップ。
5. 請求項４に記載の半導体チップにおいて、
   前記第１パッドを構成する複数の辺のうち、前記半導体チップの角部に最も近い辺を覆っている前記表面保護膜の被覆領域の幅は、前記第１パッドを構成する前記複数の辺のうち、前記半導体チップの前記端辺から最も離れた辺を覆っている前記表面保護膜の被覆領域の幅より大きい、半導体チップ。
6. 請求項１〜５のいずれか一項に記載の半導体チップにおいて、
   前記第１引き出し配線部は、前記第１パッドを構成する複数の辺のうち、前記半導体チップの前記端辺から最も離れた前記第２辺と接続されており、
   前記第２引き出し配線部は、前記第２パッドを構成する複数の辺のうち、前記半導体チップの前記端辺と最も近い前記第６辺と接続されている、半導体チップ。
7. 請求項１〜６のいずれか一項に記載の半導体チップにおいて、
   前記半導体チップの前記端辺に沿うように配置された複数の前記第１パッドと、
   複数の前記第１パッドより、前記半導体チップの前記端辺から遠くに配置された複数の前記第２パッドと、
   を有する、半導体チップ。
8. 請求項７に記載の半導体チップにおいて、
   複数の前記第１パッドのそれぞれの前記第１引き出し配線部と、複数の前記第２パッドのそれぞれの前記第２引き出し配線部とは、前記半導体チップの前記端辺に沿って交互に配列されている、半導体チップ。
9. 請求項１〜８のいずれか一項に記載の半導体チップにおいて、
   前記第１パッドおよび前記第２パッドの主成分は、アルミニウムである、半導体チップ。
10. 請求項１〜９のいずれか一項に記載の半導体チップにおいて、
    前記表面保護膜は、
    酸化シリコン膜と、
    前記酸化シリコン膜上に形成された窒化シリコン膜と、
    を有する、半導体チップ。
11. 請求項１〜１０のいずれか一項に記載の半導体チップにおいて、
    前記第１方向における、前記第２辺および前記第４辺の間の距離は、前記第１辺の長さより小さい、半導体チップ。
12. 請求項１〜１１のいずれか一項に記載の半導体チップにおいて、
    前記第３パッドは、平面視において、前記半導体チップの前記端辺と、前記第３引き出し配線部との間に位置している、半導体チップ。
13. 請求項１〜１２のいずれか一項に記載の半導体チップにおいて、
    前記第１コンタクト、前記第２コンタクトおよび前記第３コンタクトは、前記第２方向に沿って並んでいる、半導体チップ。
14. 請求項１〜１３のいずれか一項に記載の半導体チップにおいて、
    前記下層配線と同じ層に形成されたダミーパターンをさらに有する、半導体チップ。
15. 請求項１４に記載の半導体チップにおいて、
    平面視において、前記半導体チップの前記端辺に沿うように、前記第１パッドおよび前記第２パッドの外側に形成されたシールリングをさらに有し、
    前記ダミーパターンは、平面視において、前記半導体チップの前記端辺と、前記シールリングとの間に形成されている、半導体チップ。
16. 請求項１〜１５のいずれか一項に記載の半導体チップにおいて、
    前記第２方向に沿って形成された複数の前記第１コンタクトを有し、
    複数の前記第１コンタクトは、
    平面視において、前記第１引き出し配線部の前記第４辺に沿うように形成された複数の第４コンタクトと、
    平面視において、前記複数の第４コンタクトおよび前記第１パッドの間に形成された複数の第５コンタクトと、
    を有する、半導体チップ。
17. 請求項１〜１６のいずれか一項に記載の半導体チップにおいて、
    前記第１引き出し配線部は、平面視において、前記第２引き出し配線部と隣り合っている、半導体チップ。
18. 請求項１〜１７のいずれか一項に記載の半導体チップにおいて、
    前記第２辺および前記第９辺により構成される接続角は、９０度よりも大きく、
    前記第３辺および前記第９辺により構成される接続角は、９０度よりも大きい、半導体チップ。
19. 請求項１〜１８のいずれか一項に記載の半導体チップにおいて、
    前記第６辺および前記第１０辺により構成される接続角は、９０度よりも大きく、
    前記第７辺および前記第１０辺により構成される接続角は、９０度よりも大きい、半導体チップ。

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