JP6366754B2 - 半導体装置の作製方法 - Google Patents

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Description

酸化物半導体を用いる半導体装置及びその作製方法に関する。
液晶表示装置に代表されるように、ガラス基板等の平板に形成される薄膜トランジスタは
、アモルファスシリコン、多結晶シリコンによって作製されている。アモルファスシリコ
ンを用いた薄膜トランジスタは、電界効果移動度が低いもののガラス基板の大面積化に対
応することができ、一方、結晶シリコンを用いた薄膜トランジスタは電界効果移動度が高
いものの、レーザアニール等の結晶化工程が必要であり、ガラス基板の大面積化には必ず
しも適応しないといった特性を有している。
これに対し、酸化物半導体を用いて薄膜トランジスタを作製し、電子デバイスや光デバイ
スに応用する技術が注目されている。例えば、酸化物半導体膜として酸化亜鉛、In−G
a−Zn−O系酸化物半導体を用いて薄膜トランジスタを作製し、画像表示装置のスイッ
チング素子などに用いる技術が特許文献1及び特許文献2で開示されている。
特開2007−123861号公報 特開2007−96055号公報
酸化物半導体にチャネル形成領域を設ける薄膜トランジスタは、アモルファスシリコンを
用いた薄膜トランジスタよりも高い電界効果移動度が得られている。酸化物半導体膜はス
パッタリング法などによって300℃以下の温度で膜形成が可能であり、多結晶シリコン
を用いた薄膜トランジスタよりも製造工程が簡単である。
このような酸化物半導体を用いてガラス基板、プラスチック基板等に薄膜トランジスタを
形成し、液晶ディスプレイ、エレクトロルミネセンスディスプレイ又は電子ペーパー等へ
の応用が期待されている。
また、薄膜トランジスタの作製には、多数の露光マスク(フォトマスクともいう)を用い
、フォトリソグラフィ工程によって積層構造を形成する方法が用いられる。しかし、フォ
トリソグラフィ工程は、多数の工程を含む工程であり、製造コストや歩留まり、生産性な
どに大きく影響を与える要因の1つである。中でも設計や製造コストが高い露光マスク数
の削減は大きな課題である。
上述した問題に鑑み、露光マスク数を削減することでフォトリソグラフィ工程を簡略化し
、半導体装置を低コストで生産性よく作製することを課題の一とする。
逆スタガ型薄膜トランジスタを有する半導体装置の作製方法において、透過した光が複数
の強度となる露光マスクである多階調マスクによって形成されたマスク層を用いてエッチ
ング工程を行う。
多階調マスクを用いて形成したマスク層は複数の膜厚を有する形状となり、エッチングを
行うことでさらに形状を変形することができるため、異なるパターンに加工する複数のエ
ッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも
二種類以上の異なるパターンに対応するマスク層を形成することができる。よって露光マ
スク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程
の簡略化が可能となる。
逆スタガ型薄膜トランジスタの作製工程においては、半導体膜、及び導電膜を島状に加工
するエッチング工程(第1のエッチング工程)と、導電膜と半導体層をソース電極層、ド
レイン電極層、及び凹部を有する半導体層にエッチング加工するエッチング工程(第2の
エッチング工程)を行う。この第1のエッチング工程及び第2のエッチング工程をエッチ
ングガスによるドライエッチングを用いて行う。
エッチングガスとしては、塩素を含むガス(塩素系ガス、例えばCl、BCl、Si
Clなど)が好ましい。さらに上記ガスに酸素や希ガス(例えばArなど)を添加した
エッチングガスを用いてもよい。
本明細書中で用いる酸化物半導体は、InMO(ZnO)(m>0)で表記される薄
膜を形成し、その薄膜を半導体層として用いた薄膜トランジスタを作製する。なお、Mは
、ガリウム(Ga)、鉄(Fe)、ニッケル(Ni)、マンガン(Mn)及びコバルト(
Co)から選ばれた一の金属元素又は複数の金属元素を示す。例えばMとして、Gaの場
合があることの他、GaとNi又はGaとFeなど、Ga以外の上記金属元素が含まれる
場合がある。また、上記酸化物半導体において、Mとして含まれる金属元素の他に、不純
物元素としてFe、Niその他の遷移金属元素、又は該遷移金属の酸化物が含まれている
ものがある。本明細書においてはこの薄膜をIn−Ga−Zn−O系非単結晶膜とも呼ぶ
In−Ga−Zn−O系非単結晶膜の結晶構造は、スパッタ法で成膜した後、200℃〜
500℃、代表的には300〜400℃で10分〜100分行っているため、アモルファ
ス構造がXRD(X線回析)の分析では観察される。また、薄膜トランジスタの電気特性
もゲート電圧±20Vにおいて、オンオフ比が10以上、移動度が10以上のものを作
製することができる。
本明細書で開示する発明の構成の他の一形態は、絶縁表面を有する基板上にゲート電極層
を形成し、ゲート電極層上にゲート絶縁層、酸化物半導体膜、及び導電膜を積層し、ゲー
ト絶縁層、酸化物半導体膜、及び導電膜上に第1のマスク層を形成し、第1のマスク層を
用いて酸化物半導体膜、及び導電膜を第1のエッチング工程によりエッチングして、酸化
物半導体層及び導電層を形成し、第1のマスク層をエッチング(アッシング)して第2の
マスク層を形成し、第2のマスク層を用いて酸化物半導体層及び導電層を第2のエッチン
グ工程によりエッチングして、凹部を有する酸化物半導体層、ソース電極層、及びドレイ
ン電極層を形成し、第1のマスク層は透過した光が複数の強度となる露光マスクを用いて
形成し、第1のエッチング工程及び第2のエッチング工程はエッチングガスによるドライ
エッチングを用い、凹部を有する酸化物半導体層において、ソース電極層及びドレイン電
極層と重なる領域の膜厚より薄い膜厚の領域を有する。
本明細書で開示する発明の構成の他の一形態は、絶縁表面を有する基板上にゲート電極層
を形成し、ゲート電極層上にゲート絶縁層、第1の酸化物半導体膜、第2の酸化物半導体
膜、及び導電膜を積層し、ゲート絶縁層、第1の酸化物半導体膜、第2の酸化物半導体膜
、及び導電膜上に第1のマスク層を形成し、第1のマスク層を用いて第1の酸化物半導体
膜、第2の酸化物半導体膜、及び導電膜を第1のエッチング工程によりエッチングして、
第1の酸化物半導体層、第2の酸化物半導体層、及び導電層を形成し、第1のマスク層を
エッチング(アッシング)して第2のマスク層を形成し、第2のマスク層を用いて第1の
酸化物半導体層、第2の酸化物半導体層、及び導電層を第2のエッチング工程によりエッ
チングして、凹部を有する酸化物半導体層、ソース領域、ドレイン領域、ソース電極層及
びドレイン電極層を形成し、第1のマスク層は透過した光が複数の強度となる露光マスク
を用いて形成し、第1のエッチング工程及び第2のエッチング工程はエッチングガスによ
るドライエッチングを用い、凹部を有する酸化物半導体層において、ソース領域及びドレ
イン領域と重なる領域の膜厚より薄い膜厚の領域を有する。
本明細書に開示する半導体装置の作製方法は、上記課題の少なくとも一つを解決する。
また、薄膜トランジスタのソース領域及びドレイン領域として用いる第2の酸化物半導体
膜は、チャネル形成領域として用いる第1の酸化物半導体膜の膜厚よりも薄く、且つ、よ
り高い導電率(電気伝導度)を有するのが好ましい。
第2の酸化物半導体膜は、n型の導電型を示し、ソース領域及びドレイン領域として機能
する。
また第1の酸化物半導体膜は非晶質構造を有し、第2の酸化物半導体膜は非晶質構造の中
に結晶粒(ナノクリスタル)を含む場合がある。この第2の酸化物半導体膜中の結晶粒(
ナノクリスタル)は直径1nm〜10nm、代表的には2nm〜4nm程度である。
ソース領域及びドレイン領域(n+層)として用いる第2の酸化物半導体膜としてIn−
Ga−Zn−O系非単結晶膜を用いることができる。
薄膜トランジスタを覆い、かつチャネル形成領域を含む酸化物半導体層に接する絶縁膜を
形成してもよい。
また、薄膜トランジスタは静電気などにより破壊されやすいため、ゲート線またはソース
線に対して、駆動回路保護用の保護回路を同一基板上に設けることが好ましい。保護回路
は、酸化物半導体を用いた非線形素子を用いて構成することが好ましい。
なお、第1、第2として付される序数詞は便宜上用いるものであり、工程順又は積層順を
示すものではない。また、本明細書において発明を特定するための事項として固有の名称
を示すものではない。
また、駆動回路を有する表示装置としては、液晶表示装置の他に、発光素子を用いた発光
表示装置や、電気泳動表示素子を用いた電子ペーパーとも称される表示装置が挙げられる
発光素子を用いた発光表示装置においては、画素部に複数の薄膜トランジスタを有し、画
素部においてもある薄膜トランジスタのゲート電極と他のトランジスタのソース配線、或
いはドレイン配線を接続させる箇所を有している。また、発光素子を用いた発光表示装置
の駆動回路においては、薄膜トランジスタのゲート電極とその薄膜トランジスタのソース
配線、或いはドレイン配線を接続させる箇所を有している。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
露光マスク数を削減することでフォトリソグラフィ工程を簡略化し、信頼性のある半導体
装置を低コストで生産性よく作製することができる。
半導体装置の作製方法を説明する図。 半導体装置を説明する図。 半導体装置の作製方法を説明する図。 半導体装置を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置のブロック図を説明する図。 信号線駆動回路の構成を説明する図。 信号線駆動回路の動作を説明するタイミングチャート。 信号線駆動回路の動作を説明するタイミングチャート。 シフトレジスタの構成を説明する図。 図18に示すフリップフロップの接続構成を説明する図。 半導体装置の画素等価回路を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 電子ペーパーの使用形態の例を説明する図。 電子書籍の一例を示す外観図。 テレビジョン装置およびデジタルフォトフレームの例を示す外観図。 遊技機の例を示す外観図。 携帯電話機の一例を示す外観図。 多階調マスクを説明する図。
実施の形態について、図面を用いて詳細に説明する。但し、以下の説明に限定されず、趣
旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者
であれば容易に理解される。従って、以下に示す実施の形態の記載内容に限定して解釈さ
れるものではない。なお、以下に説明する構成において、同一部分又は同様な機能を有す
る部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
(実施の形態1)
本実施の形態の半導体装置の作製方法を図1及び図2を用いて説明する。
図2(A1)は本実施の形態の半導体装置の有する薄膜トランジスタ420の平面図であ
り、図2(A2)は図2(A1)の線C1−C2における断面図である。薄膜トランジス
タ420は逆スタガ型の薄膜トランジスタであり、ゲート電極層401、ゲート絶縁層4
02、半導体層403、ソース領域又はドレイン領域として機能するn層404a、4
04b、ソース電極層又はドレイン電極層405a、405bを含む。
図1(A)乃至(E)は薄膜トランジスタ420の作製工程を示す断面図に相当する。
図1(A)において、下地膜となる絶縁膜407が設けられた基板400上にゲート電極
層401を設ける。絶縁膜407は、基板400からの不純物元素の拡散を防止する機能
があり、窒化珪素膜、酸化珪素膜、窒化酸化珪素膜、又は酸化窒化珪素膜から選ばれた一
又は複数の膜による積層構造により形成することができる。本実施の形態では、酸化珪素
膜(膜厚100nm)を用いる。ゲート電極層401の材料は、モリブデン、チタン、ク
ロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材
料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができ
る。
例えば、ゲート電極層401の2層の積層構造としては、アルミニウム層上にモリブデン
層が積層された2層の積層構造、または銅層上にモリブデン層を積層した二層構造、また
は銅層上に窒化チタン層若しくは窒化タンタル層を積層した二層構造、窒化チタン層とモ
リブデン層とを積層した二層構造とすることが好ましい。3層の積層構造としては、タン
グステン層または窒化タングステン層と、アルミニウムとシリコンの合金層またはアルミ
ニウムとチタンの合金層と、窒化チタン層またはチタン層とを積層した積層とすることが
好ましい。
ゲート電極層401上にゲート絶縁層402、第1の酸化物半導体膜431、第2の酸化
物半導体膜432、及び導電膜433を順に積層する。
ゲート絶縁層402は、プラズマCVD法又はスパッタリング法等を用いて、酸化シリコ
ン層、窒化シリコン層、酸化窒化シリコン層又は窒化酸化シリコン層を単層で又は積層し
て形成することができる。また、ゲート絶縁層402として、有機シランガスを用いたC
VD法により酸化シリコン層を形成することも可能である。有機シランガスとしては、珪
酸エチル(TEOS:化学式Si(OC)、テトラメチルシラン(TMS:化
学式Si(CH)、テトラメチルシクロテトラシロキサン(TMCTS)、オクタ
メチルシクロテトラシロキサン(OMCTS)、ヘキサメチルジシラザン(HMDS)、
トリエトキシシラン(SiH(OC)、トリスジメチルアミノシラン(SiH
(N(CH)等のシリコン含有化合物を用いることができる。
なお、第1の酸化物半導体膜431をスパッタ法により成膜する前に、アルゴンガスを導
入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層402の表面に付着してい
るゴミを除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、
アルゴン雰囲気下で基板側にRF電源を用いて電圧を印加して基板にプラズマを形成して
表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いて
もよい。また、アルゴン雰囲気に酸素、水素、NOなどを加えた雰囲気で行ってもよい
。また、アルゴン雰囲気にCl、CFなどを加えた雰囲気で行ってもよい。
また、第2の酸化物半導体膜432と導電膜433との接触領域はプラズマ処理によって
改質されていることが好ましい。本実施の形態では、導電膜433を形成する前に、第2
の酸化物半導体膜432(本実施の形態ではIn−Ga−Zn−O系非単結晶膜)にアル
ゴン雰囲気下でプラズマ処理を行う。
プラズマ処理は、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、ア
ルゴン雰囲気に酸素、水素、NOなどを加えた雰囲気で行ってもよい。また、アルゴン
雰囲気にCl、CFなどを加えた雰囲気で行ってもよい。
本実施の形態では、第1の酸化物半導体膜431及び第2の酸化物半導体膜432として
In−Ga−Zn−O系非単結晶膜を用いる。第1の酸化物半導体膜431と第2の酸化
物半導体膜432とは異なる成膜条件で形成され、第2の酸化物半導体膜432の方がよ
り導電率が高く低抵抗な酸化物半導体膜である。例えば第2の酸化物半導体膜432とし
て、スパッタ法でのアルゴンガス流量を40sccmとした条件で得られる酸化物半導体
膜で形成する。第2の酸化物半導体膜432は、n型の導電型を有し、活性化エネルギー
(ΔE)が0.01eV以上0.1eV以下である。なお、本実施の形態では、第2の酸
化物半導体膜432は、In−Ga−Zn−O系非単結晶膜であり、少なくともアモルフ
ァス成分を含んでいるものとする。第2の酸化物半導体膜432は非晶質構造の中に結晶
粒(ナノクリスタル)を含む場合がある。この第2の酸化物半導体膜432中の結晶粒(
ナノクリスタル)は直径1nm〜10nm、代表的には2nm〜4nm程度である。
層となる第2の酸化物半導体膜432を設けることにより、金属層である導電膜43
3と、チャネル形成領域となる第1の酸化物半導体膜431との間を良好な接合としてシ
ョットキー接合に比べて熱的にも安定動作を有せしめる。また、チャネルのキャリアを供
給する(ソース側)、またはチャネルのキャリアを安定して吸収する(ドレイン側)、ま
たは抵抗成分を配線との界面に作らないためにも積極的にn層を設けると効果的である
。また低抵抗化により、高いドレイン電圧でも良好な移動度を保持することができる。
ゲート絶縁層402、第1の酸化物半導体膜431、第2の酸化物半導体膜432、導電
膜433を大気に触れさせることなく連続的に形成することができる。大気に触れさせる
ことなく連続成膜することで、大気成分や大気中に浮遊する汚染不純物元素に汚染される
ことなく各積層界面を形成することができるので、薄膜トランジスタ特性のばらつきを低
減することができる。
ゲート絶縁層402、第1の酸化物半導体膜431、第2の酸化物半導体膜432、導電
膜433上にマスク434を形成する。
本実施の形態では、マスク434を形成するために高階調マスクを用いた露光を行う例を
示す。マスク434を形成するためレジストを形成する。レジストは、ポジ型レジストま
たはネガ型レジストを用いることができる。ここでは、ポジ型レジストを用いて示す。
次に、露光マスクとして多階調マスク59を用いて、レジストに光を照射して、レジスト
を露光する。
ここで、多階調マスク59を用いた露光について、図30を用いて説明する。
多階調マスクとは、露光部分、中間露光部分、及び未露光部分に3つの露光レベルを行う
ことが可能なマスクであり、透過した光が複数の強度となる露光マスクである。一度の露
光及び現像工程により、複数(代表的には二種類)の厚さの領域を有するレジストマスク
を形成することが可能である。このため、多階調マスクを用いることで、露光マスクの枚
数を削減することが可能である。
多階調マスクの代表例としては、図30(A)に示すようなグレートーンマスク59a、
図30(C)に示すようなハーフトーンマスク59bがある。
図30(A)に示すように、グレートーンマスク59aは、透光性基板63及びその上に
形成される遮光部64並びに回折格子65で構成される。遮光部64においては、光の透
過率が0%である。一方、回折格子65はスリット、ドット、メッシュ等の光透過部の間
隔を、露光に用いる光の解像度限界以下の間隔とすることにより、光の透過率を制御する
ことができる。なお、回折格子65は、周期的なスリット、ドット、メッシュ、または非
周期的なスリット、ドット、メッシュどちらも用いることができる。
透光性基板63としては、石英等の透光性基板を用いることができる。遮光部64及び回
折格子65は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することがで
きる。
グレートーンマスク59aに露光光を照射した場合、図30(B)に示すように、遮光部
64においては、光透過率66は0%であり、遮光部64及び回折格子65が設けられて
いない領域では光透過率66は100%である。また、回折格子65においては、10〜
70%の範囲で調整可能である。回折格子65における光の透過率の調整は、回折格子の
スリット、ドット、またはメッシュの間隔及びピッチの調整により可能である。
図30(C)に示すように、ハーフトーンマスク59bは、透光性基板63及びその上に
形成される半透過部68並びに遮光部67で構成される。半透過部68は、MoSiN、
MoSi、MoSiO、MoSiON、CrSiなどを用いることができる。遮光部67
は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。
ハーフトーンマスク59bに露光光を照射した場合、図30(D)に示すように、遮光部
67においては、光透過率69は0%であり、遮光部67及び半透過部68が設けられて
いない領域では光透過率69は100%である。また、半透過部68においては、10〜
70%の範囲で調整可能である。半透過部68に於ける光の透過率の調整は、半透過部6
8の材料により調整により可能である。
多階調マスクを用いて露光した後、現像することで、図1(B)に示すように膜厚の異な
る領域を有するマスク434を形成することができる。
次に、マスク434を用いて第1のエッチング工程を行い、第1の酸化物半導体膜431
、第2の酸化物半導体膜432、導電膜433をエッチングし島状に加工する。この結果
、第1の酸化物半導体層435、第2の酸化物半導体層436、導電層437を形成する
ことができる(図1(B)参照。)。
次に、マスク434をアッシングする。この結果、マスクの面積が縮小し、厚さが薄くな
る。このとき、膜厚の薄い領域のマスクのレジスト(ゲート電極層401の一部と重畳す
る領域)は除去され、分離されたマスク438を形成することができる(図1(C)参照
。)。
マスク438を用いて第1の酸化物半導体層435、第2の酸化物半導体層436、導電
層437を第2のエッチング工程によりエッチングし、半導体層403、n+層404a
、404b、ソース電極層又はドレイン電極層405a、405bを形成する。(図1(
D)参照。)。なお、半導体層403は一部のみがエッチングされ、溝部(凹部)を有す
る半導体層となり、かつ端部においても、一部エッチングされ露出した形状となる。
本実施の形態では、この第1のエッチング工程及び第2のエッチング工程をエッチングガ
スによるドライエッチングを用いて行う。
エッチングガスとしては、塩素を含むガス(塩素系ガス、例えば塩素(Cl)、塩化硼
素(BCl)、塩化珪素(SiCl)、四塩化炭素(CCl)など)が好ましい。
塩素を含有するガスを用いてエッチングを行うことで、塩素を含有しないガスを用いる場
合と比較して、エッチングの面内ばらつきを低減することができるためである。
また、フッ素を含むガス(フッ素系ガス、例えば四弗化炭素(CF)、弗化硫黄(SF
)、弗化窒素(NF)、トリフルオロメタン(CHF)など)、臭化水素(HBr
)、酸素(O)、これらのガスにヘリウム(He)やアルゴン(Ar)などの希ガスを
添加したガス、などを用いることができる。
ドライエッチング法としては、平行平板型RIE(Reactive Ion Etch
ing)法や、ICP(Inductively Coupled Plasma:誘導
結合型プラズマ)エッチング法を用いることができる。所望の加工形状にエッチングでき
るように、エッチング条件(コイル型の電極に印加される電力量、基板側の電極に印加さ
れる電力量、基板側の電極温度等)を適宜調節する。
本実施の形態では、ICPエッチング法により、ClとO用いて、エッチング条件は
、コイル型の電極に印加される電力量1500W、基板側の電極に印加される電力量20
0W、圧力1.5Pa、基板温度−10℃で行う。
また、ICPエッチング法により、エッチングガスとしてCl(流量100sccm)
を用いて、エッチング条件は、コイル型の電極に印加される電力量2000W、基板側の
電極に印加される電力量600W、圧力1.5Pa、基板温度−10℃で行ってもよい。
In−Ga−Zn−O系非単結晶膜である第1の酸化物半導体膜431及び第2の酸化物
半導体膜432のエッチングを該エッチング条件で行うと、半導体層403の端部を5度
以下の低いテーパー角とすることができ、積層する膜の被覆性が向上する。また、エッチ
ング処理中、プラズマの発光強度を測定し、酸化物半導体膜中の各原子に対応する波長を
モニターすることでエッチングの終点(エンドポイントともいう)を判断するとよい。該
方法を用いると、半導体層下のゲート絶縁層の膜減りや、酸化物半導体膜のエッチング残
りを軽減するようにエッチングを制御することができる。
塩素系ガス(Cl)に酸素ガス(O)(好ましくはエッチングガス中の酸素ガスの含
有量を15体積%以上)を添加してエッチングを行うと、ゲート絶縁層402に酸化窒化
珪素膜を用いる場合、第1の酸化物半導体層435、第2の酸化物半導体層436に用い
られるIn−Ga−Zn−O系非単結晶膜との選択比を高くすることができるため、より
第1の酸化物半導体膜431、第2の酸化物半導体膜432のみを選択的にエッチングす
ることが可能となり、ゲート絶縁層402へのダメージを十分に低減できるためである。
第1の酸化物半導体膜431、第2の酸化物半導体膜432、導電膜433を第1のエッ
チング工程でドライエッチングすると、第1の酸化物半導体膜431、第2の酸化物半導
体膜432、導電膜433は異方的にエッチングされるため、マスク434の端部と、第
1の酸化物半導体層435、第2の酸化物半導体層436、導電層437の端部は一致し
、連続的な形状となる。
同様に第1の酸化物半導体層435、第2の酸化物半導体層436、導電層437を第2
のエッチング工程でドライエッチングすると、第1の酸化物半導体層435、第2の酸化
物半導体層436、導電層437は異方的にエッチングされるため、マスク438の端部
と、半導体層403の凹部及び端部、n+層404a、404b、ソース電極層又はドレ
イン電極層405a、405bの端部は一致し、連続的な形状となる。
また、本実施の形態では、半導体層403、n+層404a、404b、ソース電極層又
はドレイン電極層405a、405bの端部は同じテーパー角で連続的に積層されている
形状を示すが、エッチング条件や、酸化物半導体及び導電性材料によって、エッチングレ
ートが異なるため、それぞれ異なるテーパー角や不連続な端部形状を有する場合もある。
この後、マスク438を除去する。
また、ソース電極層又はドレイン電極層405a、405bの材料として、半導体層40
3よりエッチングレートが高い材料を用いることが好ましい。これは、ドライエッチング
により、ソース電極層又はドレイン電極層405a、405bと半導体層403を一回で
エッチングする場合、半導体層403のエッチングレートをソース電極層又はドレイン電
極層405a、405bのエッチングレートより小さくすることにより、半導体層403
が過度にエッチングされることを抑制することができるためである。その結果、半導体層
403の消失を抑制することが可能となる。
その後、200℃〜600℃、代表的には300℃〜500℃の熱処理を行うと良い。こ
こでは、窒素雰囲気下で350℃、1時間の熱処理を行う。この熱処理により半導体層4
03、n+層404a、404bを構成するIn−Ga−Zn−O系酸化物半導体の原子
レベルの再配列が行われる。この熱処理(光アニール等も含む)は、半導体層403、n
+層404a、404b中におけるキャリアの移動を阻害する歪みを解放できる点で重要
である。なお、上記の熱処理を行うタイミングは、第1の酸化物半導体膜431、第2の
酸化物半導体膜432の形成後であれば特に限定されない。
また、露出している半導体層403の凹部に対して酸素ラジカル処理を行ってもよい。酸
素ラジカル処理を行うことにより半導体層403をチャネル形成領域とする薄膜トランジ
スタをノーマリーオフとすることができる。また、ラジカル処理を行うことにより、半導
体層403のエッチングによるダメージを回復することができる。ラジカル処理は、O
、NO、酸素を含むN、He、Arなどの雰囲気下で行うことが好ましい。また、上
記雰囲気にCl、CFを加えた雰囲気下で行ってもよい。なお、ラジカル処理は、基
板側にバイアス電圧を印加せずに行うことが好ましい。
以上の工程で、図1(E)に示す逆スタガ型の薄膜トランジスタ420を作製することが
できる。
本実施の形態のように、多階調マスクにより形成した複数(代表的には二種類)の厚さの
領域を有するレジストマスクを用いると、レジストマスクの数を減らすことができるため
、工程簡略化、低コスト化が計れる。よって、信頼性のある半導体装置を低コストで生産
性よく作製することができる。
(実施の形態2)
ここでは、実施の形態1において、ソース電極層及びドレイン電極層と半導体層とが接す
る構成の薄膜トランジスタを有する半導体装置の例を図3及び図4に示す。
図4(A1)は本実施の形態の半導体装置の有する薄膜トランジスタ460の平面図であ
り、図4(A2)は図4(A1)の線D1−D2における断面図である。薄膜トランジス
タ460は逆スタガ型の薄膜トランジスタであり、ゲート電極層451、ゲート絶縁層4
52、半導体層453、ソース電極層又はドレイン電極層455a、455bを含む。
図3(A)乃至(E)は薄膜トランジスタ460の作製工程を示す断面図に相当する。
図3(A)において、絶縁膜457が設けられた基板450上にゲート電極層451を設
ける。本実施の形態では、絶縁膜457として酸化珪素膜(膜厚100nm)を用いる。
ゲート電極層451上にゲート絶縁層452、酸化物半導体膜481及び導電膜483を
順に積層する。
酸化物半導体膜481と導電膜483との接触領域はプラズマ処理によって改質されてい
ることが好ましい。本実施の形態では、導電膜483を形成する前に、酸化物半導体膜4
81(本実施の形態ではIn−Ga−Zn−O系非単結晶膜)にアルゴン雰囲気下でプラ
ズマ処理を行う。
プラズマ処理は、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、ア
ルゴン雰囲気に酸素、水素、NOなどを加えた雰囲気で行ってもよい。また、アルゴン
雰囲気にCl、CFなどを加えた雰囲気で行ってもよい。
ゲート絶縁層452、酸化物半導体膜481、導電膜483を大気に触れさせることなく
連続的に形成することができる。大気に触れさせることなく連続成膜することで、大気成
分や大気中に浮遊する汚染不純物元素に汚染されることなく各積層界面を形成することが
できるので、薄膜トランジスタ特性のばらつきを低減することができる。
ゲート絶縁層452、酸化物半導体膜481、導電膜483上にマスク484を形成する
本実施の形態では、マスク484を形成するために多階調(高階調)マスクを用いた露光
を行う例を示す。マスク484は実施の形態1のマスク434と同様に形成することがで
きる。
透過した光が複数の強度となる多階調マスクを用いて露光した後、現像することで、図3
(B)に示すように膜厚の異なる領域を有するマスク484を形成することができる。多
階調マスクを用いることで、露光マスクの枚数を削減することが可能である。
次に、マスク484を用いて第1のエッチング工程を行い、酸化物半導体膜4481、導
電膜483をエッチングし島状に加工する。この結果、酸化物半導体層485、導電層4
87を形成することができる(図3(B)参照。)。
次に、マスク484をアッシングする。この結果、マスクの面積が縮小し、厚さが薄くな
る。このとき、膜厚の薄い領域のマスクのレジスト(ゲート電極層451の一部と重畳す
る領域)は除去され、分離されたマスク488を形成することができる(図3(C)参照
。)。
マスク488を用いて酸化物半導体層485、導電層487を第2のエッチング工程によ
りエッチングし、半導体層453、ソース電極層又はドレイン電極層455a、455b
を形成する。(図3(D)参照。)。なお、半導体層453は一部のみがエッチングされ
、溝部(凹部)を有する半導体層となり、かつ端部においても、一部エッチングされ露出
した形状となる。
本実施の形態では、この第1のエッチング工程及び第2のエッチング工程をエッチングガ
スによるドライエッチングを用いて行う。
エッチングガスとしては、塩素を含むガス(塩素系ガス、例えば塩素(Cl)、塩化硼
素(BCl)、塩化珪素(SiCl)、四塩化炭素(CCl)など)が好ましい。
塩素を含有するガスを用いてエッチングを行うことで、塩素を含有しないガスを用いる場
合と比較して、エッチングの面内ばらつきを低減することができるためである。
また、フッ素を含むガス(フッ素系ガス、例えば四弗化炭素(CF)、弗化硫黄(SF
)、弗化窒素(NF)、トリフルオロメタン(CHF)など)、臭化水素(HBr
)、酸素(O)、これらのガスにヘリウム(He)やアルゴン(Ar)などの希ガスを
添加したガス、などを用いることができる。
ドライエッチング法としては、平行平板型RIE(Reactive Ion Etch
ing)法や、ICP(Inductively Coupled Plasma:誘導
結合型プラズマ)エッチング法を用いることができる。所望の加工形状にエッチングでき
るように、エッチング条件(コイル型の電極に印加される電力量、基板側の電極に印加さ
れる電力量、基板側の電極温度等)を適宜調節する。
本実施の形態では、ICPエッチング法により、ClをとO用いて、エッチング条件
は、コイル型の電極に印加される電力量1500W、基板側の電極に印加される電力量2
00W、圧力1.5Pa、基板温度−10℃で行う。
塩素系ガス(Cl)に酸素ガス(O)(好ましくは15体積%以上)を添加してエッ
チングを行うと、ゲート絶縁層452に酸化窒化珪素膜を用いる場合、酸化物半導体層4
85に用いられるIn−Ga−Zn−O系非単結晶膜との選択比を高くすることができる
ため、より酸化物半導体膜481のみを選択的にエッチングすることが可能となる。
酸化物半導体膜481、導電膜483を第1のエッチング工程でドライエッチングすると
、酸化物半導体膜481、導電膜483は異方的にエッチングされるため、マスク484
の端部と、酸化物半導体層485、導電層487の端部は一致し、連続的な形状となる。
同様に酸化物半導体層485、導電層487を第2のエッチング工程でドライエッチング
すると、酸化物半導体層485、導電層487は異方的にエッチングされるため、マスク
488の端部と、半導体層453の凹部及び端部、ソース電極層又はドレイン電極層45
5a、455bの端部は一致し、連続的な形状となる。
また、本実施の形態では、半導体層453、ソース電極層又はドレイン電極層455a、
455bの端部は同じテーパー角で連続的に積層されている形状を示すが、エッチング条
件や、酸化物半導体層及び導電層の材料によって、エッチングレートが異なるため、それ
ぞれ異なるテーパー角や不連続な端部形状を有する場合もある。
この後、マスク488を除去する。
以上の工程で、図3(E)に示す逆スタガ型の薄膜トランジスタ460を作製することが
できる。
本実施の形態のように、多階調マスクにより形成した複数(代表的には二種類)の厚さの
領域を有するレジストマスクを用いると、レジストマスクの数を減らすことができるため
、工程簡略化、低コスト化が計れる。よって、信頼性のある半導体装置を低コストで生産
性よく作製することができる。
(実施の形態3)
本実施の形態では、薄膜トランジスタを含む表示装置の作製工程について、図5乃至図1
2を用いて説明する。
図5(A)において、透光性を有する基板100にはバリウムホウケイ酸ガラスやアルミ
ノホウケイ酸ガラスなどのガラス基板を用いることができる。
次いで、導電層を基板100全面に形成した後、第1のフォトリソグラフィ工程を行い、
レジストマスクを形成し、エッチングにより不要な部分を除去して配線及び電極(ゲート
電極層101を含むゲート配線、容量配線108、及び第1の端子121)を形成する。
このとき少なくともゲート電極層101の端部にテーパー形状が形成されるようにエッチ
ングする。この段階での断面図を図5(A)に示した。なお、この段階での上面図が図7
に相当する。
ゲート電極層101を含むゲート配線と容量配線108、端子部の第1の端子121は、
耐熱性導電性材料としては、チタン(Ti)、タンタル(Ta)、タングステン(W)、
モリブデン(Mo)、クロム(Cr)、Nd(ネオジム)、スカンジウム(Sc)から選
ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金
膜、または上述した元素を成分とする窒化物で形成することが望ましい。また、アルミニ
ウム(Al)や銅(Cu)などの低抵抗導電性材料で形成する場合は、Al単体では耐熱
性が劣り、また腐蝕しやすい等の問題点があるので上記耐熱性導電性材料と組み合わせて
形成する。
次いで、ゲート電極層101上にゲート絶縁層102を全面に成膜する。ゲート絶縁層1
02はスパッタ法などを用い、膜厚を50〜250nmとする。
例えば、ゲート絶縁層102としてスパッタ法により酸化シリコン膜を用い、100nm
の厚さで形成する。勿論、ゲート絶縁層102はこのような酸化シリコン膜に限定される
ものでなく、酸化窒化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化タンタル
膜などの他の絶縁膜を用い、これらの材料から成る単層または積層構造として形成しても
良い。
なお、酸化物半導体膜を成膜する前に、アルゴンガスを導入してプラズマを発生させる逆
スパッタを行い、ゲート絶縁層の表面に付着しているゴミを除去することが好ましい。な
お、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気
に酸素、水素、NOなどを加えた雰囲気で行ってもよい。また、アルゴン雰囲気にCl
、CFなどを加えた雰囲気で行ってもよい。
次に、ゲート絶縁層102上に、第1の酸化物半導体膜109(本実施の形態では第1の
In−Ga−Zn−O系非単結晶膜)を成膜する。プラズマ処理後、大気に曝すことなく
第1のIn−Ga−Zn−O系非単結晶膜を成膜することは、ゲート絶縁層と半導体膜の
界面にゴミや水分を付着させない点で有用である。ここでは、直径8インチのIn、Ga
、及びZnを含む酸化物半導体ターゲット(In:Ga:ZnO=1:1:
1)を用いて、基板とターゲットの間との距離を170mm、圧力0.4Pa、直流(D
C)電源0.5kW、アルゴン又は酸素雰囲気下で成膜する。なお、パルス直流(DC)
電源を用いると、ごみが軽減でき、膜厚分布も均一となるために好ましい。第1のIn−
Ga−Zn−O系非単結晶膜の膜厚は、5nm〜200nmとする。本実施の形態では第
1のIn−Ga−Zn−O系非単結晶膜の膜厚は、100nmとする。
次いで、大気に曝すことなく、第2の酸化物半導体膜111(本実施の形態では第2のI
n−Ga−Zn−O系非単結晶膜)をスパッタ法で成膜する。ここでは、In:G
:ZnO=1:1:1としたターゲットを用い、成膜条件は、圧力を0.4Pa
とし、電力を500Wとし、成膜温度を室温とし、アルゴンガス流量40sccmを導入
してスパッタ成膜を行う。In:Ga:ZnO=1:1:1としたターゲッ
トを意図的に用いているにも関わらず、成膜直後で大きさ1nm〜10nmの結晶粒を含
むIn−Ga−Zn−O系非単結晶膜が形成されることがある。なお、ターゲットの成分
比、成膜圧力(0.1Pa〜2.0Pa)、電力(250W〜3000W:8インチφ)
、温度(室温〜100℃)、反応性スパッタの成膜条件などを適宜調節することで結晶粒
の有無や、結晶粒の密度や、直径サイズは、1nm〜10nmの範囲で調節されうると言
える。第2のIn−Ga−Zn−O系非単結晶膜の膜厚は、5nm〜20nmとする。勿
論、膜中に結晶粒が含まれる場合、含まれる結晶粒のサイズが膜厚を超える大きさとなら
ない。本実施の形態では第2のIn−Ga−Zn−O系非単結晶膜の膜厚は、5nmとす
る。
第1のIn−Ga−Zn−O系非単結晶膜は、第2のIn−Ga−Zn−O系非単結晶膜
の成膜条件と異ならせる。例えば、第2のIn−Ga−Zn−O系非単結晶膜の成膜条件
における酸素ガス流量とアルゴンガス流量の比よりも第1のIn−Ga−Zn−O系非単
結晶膜の成膜条件における酸素ガス流量の占める比率が多い条件とする。具体的には、第
2のIn−Ga−Zn−O系非単結晶膜の成膜条件は、希ガス(アルゴン、又はヘリウム
など)雰囲気下(または酸素ガス10%以下、アルゴンガス90%以上)とし、第1のI
n−Ga−Zn−O系非単結晶膜の成膜条件は、酸素雰囲気下(又は酸素ガスの流量がア
ルゴンガスの流量と等しいかそれ以上)とする。
第2のIn−Ga−Zn−O系非単結晶膜の成膜は、先に逆スパッタを行ったチャンバー
と同一チャンバーを用いてもよいし、先に逆スパッタを行ったチャンバーと異なるチャン
バーで成膜してもよい。
スパッタ法にはスパッタ用電源に高周波電源を用いるRFスパッタ法と、DCスパッタ法
があり、さらにパルス的にバイアスを与えるパルスDCスパッタ法もある。RFスパッタ
法は主に絶縁膜を成膜する場合に用いられ、DCスパッタ法は主に金属膜を成膜する場合
に用いられる。
また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ
装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種
類の材料を同時に放電させて成膜することもできる。
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタ法を用いるスパッタ装置
や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるECRスパッタ
法を用いるスパッタ装置がある。
また、スパッタ法を用いる成膜方法として、成膜中にターゲット物質とスパッタガス成分
とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタ法や、成膜中に
基板にも電圧をかけるバイアススパッタ法もある。
次に、第1の酸化物半導体膜109及び第2の酸化物半導体膜111上に金属材料からな
る導電膜132をスパッタ法や真空蒸着法で形成する。この段階での断面図を図5(B)
に示した。
導電膜132の材料としては、Al、Cr、Ta、Ti、Mo、Wから選ばれた元素、ま
たは上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられ
る。また、200℃〜600℃の熱処理を行う場合には、この熱処理に耐える耐熱性を導
電膜に持たせることが好ましい。Al単体では耐熱性が劣り、また腐蝕しやすい等の問題
点があるので耐熱性導電性材料と組み合わせて形成する。Alと組み合わせる耐熱性導電
性材料としては、チタン(Ti)、タンタル(Ta)、タングステン(W)、モリブデン
(Mo)、クロム(Cr)、Nd(ネオジム)、Sc(スカンジウム)から選ばれた元素
、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜、または
上述した元素を成分とする窒化物で形成する。
ここでは、導電膜132としてチタン膜の単層構造とする。また、導電膜132は、2層
構造としてもよく、アルミニウム膜上にチタン膜を積層してもよい。また、導電膜132
としてTi膜と、そのTi膜上に重ねてNdを含むアルミニウム(Al−Nd)膜を積層
し、さらにその上にTi膜を成膜する3層構造としてもよい。導電膜132は、シリコン
を含むアルミニウム膜の単層構造としてもよい。
次に、第2のフォトリソグラフィ工程を行い、レジストマスクであるマスク133を形成
する。本実施の形態では、マスク133を形成するために多階調(高階調)マスクを用い
た露光を行う例を示す。マスク133は実施の形態1のマスク434と同様に形成するこ
とができる。
透過した光が複数の強度となる多階調マスクを用いて露光した後、現像することで、図5
(C)に示すように膜厚の異なる領域を有するマスク133を形成することができる。多
階調マスクを用いることで、露光マスクの枚数を削減することが可能である。
次に、マスク133を用いて第1のエッチング工程を行い、第1のIn−Ga−Zn−O
系非単結晶膜である第1の酸化物半導体膜109、第2のIn−Ga−Zn−O系非単結
晶膜である第2の酸化物半導体膜111、導電膜132をエッチングし島状に加工する。
この結果、第1の酸化物半導体層134、第2の酸化物半導体層135、導電層136を
形成することができる(図5(C)参照。)。なお、この段階での上面図が図8に相当す
る。
次に、マスク133をアッシングする。この結果、マスクの面積が縮小し、厚さが薄くな
る。このとき、膜厚の薄い領域のマスクのレジスト(ゲート電極層101の一部と重畳す
る領域)は除去され、分離されたマスク131を形成することができる(図6(A)参照
。)。
マスク131を用いて第1の酸化物半導体層134、第2の酸化物半導体層135、導電
層136を第2のエッチング工程によりエッチングし、半導体層103、ソース領域及び
ドレイン領域であるn+層104a、104b、ソース電極層又はドレイン電極層105
a、105bを形成する。なお、半導体層103は一部のみがエッチングされ、溝部(凹
部)を有する半導体層となり、かつ端部においても、一部エッチングされ露出した形状と
なる。
本実施の形態では、この第1のエッチング工程及び第2のエッチング工程をエッチングガ
スによるドライエッチングを用いて行う。
エッチングガスとしては、塩素を含むガス(塩素系ガス、例えば塩素(Cl)、塩化硼
素(BCl)、塩化珪素(SiCl)、四塩化炭素(CCl)など)が好ましい。
塩素を含有するガスを用いてエッチングを行うことで、塩素を含有しないガスを用いる場
合と比較して、エッチングの面内ばらつきを低減することができるためである。
また、フッ素を含むガス(フッ素系ガス、例えば四弗化炭素(CF)、弗化硫黄(SF
)、弗化窒素(NF)、トリフルオロメタン(CHF)など)、臭化水素(HBr
)、酸素(O)、これらのガスにヘリウム(He)やアルゴン(Ar)などの希ガスを
添加したガス、などを用いることができる。
ドライエッチング法としては、平行平板型RIE(Reactive Ion Etch
ing)法や、ICP(Inductively Coupled Plasma:誘導
結合型プラズマ)エッチング法を用いることができる。所望の加工形状にエッチングでき
るように、エッチング条件(コイル型の電極に印加される電力量、基板側の電極に印加さ
れる電力量、基板側の電極温度等)を適宜調節する。
本実施の形態では、ICPエッチング法により、ClをとO用いて、エッチング条件
は、コイル型の電極に印加される電力量1500W、基板側の電極に印加される電力量2
00W、圧力1.5Pa、基板温度−10℃で行う。
塩素系ガス(Cl)に酸素ガス(O)(好ましは15体積%以上)を添加してエッチ
ングを行うと、ゲート絶縁層102に酸化窒化珪素膜を用いる場合、第1の酸化物半導体
層134、第2の酸化物半導体層135に用いられるIn−Ga−Zn−O系非単結晶膜
との選択比を高くすることができるため、より酸化物半導体膜のみを選択的にエッチング
することが可能となる。
第1の酸化物半導体膜109、第2の酸化物半導体膜111、導電膜132を第1のエッ
チング工程でドライエッチングすると、第1の酸化物半導体膜109、第2の酸化物半導
体膜111、導電膜132は異方的にエッチングされるため、マスク133の端部と、第
1の酸化物半導体層134、第2の酸化物半導体層135、導電層136の端部は一致し
、連続的な形状となる。
同様に第1の酸化物半導体層134、第2の酸化物半導体層135、導電層136を第2
のエッチング工程でドライエッチングすると、第1の酸化物半導体層134、第2の酸化
物半導体層135、導電層136は異方的にエッチングされるため、マスク131の端部
と、半導体層103の凹部、n+層104a、104b、ソース電極層又はドレイン電極
層105a、105bの端部は一致し、連続的な形状となる。
次いで、200℃〜600℃、代表的には300℃〜500℃の熱処理を行うことが好ま
しい。ここでは炉に入れ、窒素雰囲気下で350℃、1時間の熱処理を行う。この熱処理
によりIn−Ga−Zn−O系非単結晶膜の原子レベルの再配列が行われる。この熱処理
によりキャリアの移動を阻害する歪が解放されるため、ここでの熱処理(光アニールも含
む)は重要である。なお、熱処理を行うタイミングは、第2のIn−Ga−Zn−O系非
単結晶膜の成膜後であれば特に限定されず、例えば画素電極形成後に行ってもよい。
さらに、露出している半導体層103のチャネル形成領域に、酸素ラジカル処理を行って
もよい。酸素ラジカル処理を行うことにより薄膜トランジスタをノーマリーオフとするこ
とができる。また、ラジカル処理を行うことにより、半導体層103のエッチングによる
ダメージを回復することができる。ラジカル処理はO、NO、好ましくは酸素を含む
、He、Ar雰囲気下で行うことが好ましい。また、上記雰囲気にCl、CF
加えた雰囲気下で行ってもよい。なお、ラジカル処理は、無バイアスで行うことが好まし
い。
以上の工程で半導体層103をチャネル形成領域とする薄膜トランジスタ170が作製で
きる。この段階での断面図を図6(A)に示した。なお、この段階での上面図が図9に相
当する。
また、第2のエッチング工程において、半導体層103と同じ材料である端子層124、
n+層104a、104bと同じ材料である端子123、ソース電極層又はドレイン電極
層105a、105bと同じ材料である第2の端子122を端子部に残す。なお、第2の
端子122はソース配線(ソース電極層又はドレイン電極層105a、105bを含むソ
ース配線)と電気的に接続されている。
多階調マスクにより形成した複数(代表的には二種類)の厚さの領域を有するレジストマ
スクを用いると、レジストマスクの数を減らすことができるため、工程簡略化、低コスト
化が図れる。
次いで、マスク131を除去し、薄膜トランジスタ170を覆う保護絶縁層107を形成
する。保護絶縁層107はスパッタ法などを用いて得られる窒化シリコン膜、酸化シリコ
ン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化タンタル膜などを用いることがで
きる。
次に、第3のフォトリソグラフィ工程を行い、レジストマスクを形成し、ゲート絶縁層1
02、及び保護絶縁層107のエッチングによりドレイン電極層105bに達するコンタ
クトホール125を形成する。また、ここでのエッチングにより第2の端子122に達す
るコンタクトホール127、第1の端子121に達するコンタクトホール126も形成す
る。この段階での断面図を図6(B)に示す。
次いで、レジストマスクを除去した後、透明導電膜を成膜する。透明導電膜の材料として
は、酸化インジウム(In)や酸化インジウム酸化スズ合金(In―SnO
、ITOと略記する)などをスパッタ法や真空蒸着法などを用いて形成する。このよう
な材料のエッチング処理は塩酸系の溶液により行う。しかし、特にITOのエッチングは
残渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合
金(In―ZnO)を用いても良い。
次に、第4のフォトリソグラフィ工程を行い、レジストマスクを形成し、エッチングによ
り不要な部分を除去して画素電極層110を形成する。
また、この第4のフォトリソグラフィ工程において、容量部におけるゲート絶縁層102
及び保護絶縁層107を誘電体として、容量配線108と画素電極層110とで保持容量
が形成される。
また、この第4のフォトリソグラフィ工程において、第1の端子及び第2の端子をレジス
トマスクで覆い端子部に形成された透明導電膜128、129を残す。透明導電膜128
、129はFPCとの接続に用いられる電極または配線となる。第1の端子121上に形
成された透明導電膜128は、ゲート配線の入力端子として機能する接続用の端子電極と
なる。第2の端子122上に形成された透明導電膜129は、ソース配線の入力端子とし
て機能する接続用の端子電極である。
次いで、レジストマスクを除去し、この段階での断面図を図6(C)に示す。なお、この
段階での上面図が図10に相当する。
また、図11(A1)、図11(A2)は、この段階でのゲート配線端子部の上面図及び
断面図をそれぞれ図示している。図11(A1)は図11(A2)中のE1−E2線に沿
った断面図に相当する。図11(A1)において、保護絶縁膜154上に形成される透明
導電膜155は、入力端子として機能する接続用の端子電極である。また、図11(A1
)において、端子部では、ゲート配線と同じ材料で形成される第1の端子151と、ソー
ス配線と同じ材料で形成される接続電極層153とがゲート絶縁層152、半導体層15
7及びn+層158を介して重なり、透明導電膜155で導通させている。なお、図6(
C)に図示した透明導電膜128と第1の端子121とが接触している部分が、図11(
A1)の透明導電膜155と第1の端子151が接触している部分に対応している。
また、図11(B1)、及び図11(B2)は、図6(C)に示すソース配線端子部とは
異なるソース配線端子部の上面図及び断面図をそれぞれ図示している。また、図11(B
1)は図11(B2)中のF1−F2線に沿った断面図に相当する。図11(B1)にお
いて、保護絶縁膜154上に形成される透明導電膜155は、入力端子として機能する接
続用の端子電極である。また、図11(B1)において、端子部では、ゲート配線と同じ
材料で形成される電極層156が、ソース配線と電気的に接続される第2の端子150の
下方にゲート絶縁層152、半導体層157及びn+層158を介して重なる。電極層1
56は第2の端子150とは電気的に接続しておらず、電極層156を第2の端子150
と異なる電位、例えばフローティング、GND、0Vなどに設定すれば、ノイズ対策のた
めの容量または静電気対策のための容量を形成することができる。また、第2の端子15
0は、保護絶縁膜154を介して透明導電膜155と電気的に接続している。
ゲート配線、ソース配線、及び容量配線は画素密度に応じて複数本設けられるものである
。また、端子部においては、ゲート配線と同電位の第1の端子、ソース配線と同電位の第
2の端子、容量配線と同電位の第3の端子などが複数並べられて配置される。それぞれの
端子の数は、それぞれ任意な数で設ければ良いものとし、実施者が適宣決定すれば良い。
こうして4回のフォトリソグラフィー工程により、4枚のフォトマスクを使用して、ボト
ムゲート型のnチャネル型薄膜トランジスタである薄膜トランジスタ170を有する画素
薄膜トランジスタ部、保持容量を完成させることができる。そして、これらを個々の画素
に対応してマトリクス状に配置して画素部を構成することによりアクティブマトリクス型
の表示装置を作製するための一方の基板とすることができる。本明細書では便宜上このよ
うな基板をアクティブマトリクス基板と呼ぶ。
アクティブマトリクス型の液晶表示装置を作製する場合には、アクティブマトリクス基板
と、対向電極が設けられた対向基板との間に液晶層を設け、アクティブマトリクス基板と
対向基板とを固定する。なお、対向基板に設けられた対向電極と電気的に接続する共通電
極をアクティブマトリクス基板上に設け、共通電極と電気的に接続する第4の端子を端子
部に設ける。この第4の端子は、共通電極を固定電位、例えばGND、0Vなどに設定す
るための端子である。
また、図10の画素構成に限定されず、図10とは異なる上面図の例を図12に示す。図
12では容量配線を設けず、画素電極を隣り合う画素のゲート配線と保護絶縁膜及びゲー
ト絶縁層を介して重ねて保持容量を形成する例であり、この場合、容量配線及び容量配線
と接続する第3の端子は省略することができる。なお、図12において、図10と同じ部
分には同じ符号を用いて説明する。
アクティブマトリクス型の液晶表示装置においては、マトリクス状に配置された画素電極
を駆動することによって、画面上に表示パターンが形成される。詳しくは選択された画素
電極と該画素電極に対応する対向電極との間に電圧が印加されることによって、画素電極
と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターン
として観察者に認識される。
液晶表示装置の動画表示において、液晶分子自体の応答が遅いため、残像が生じる、また
は動画のぼけが生じるという問題がある。液晶表示装置の動画特性を改善するため、全面
黒表示を1フレームおきに行う、所謂、黒挿入と呼ばれる駆動技術がある。
また、垂直周期を通常の垂直周期の1.5倍若しくは2倍以上にすることで動画特性を改
善する、所謂、倍速駆動と呼ばれる駆動技術もある。
また、液晶表示装置の動画特性を改善するため、バックライトとして複数のLED(発光
ダイオード)光源または複数のEL光源などを用いて面光源を構成し、面光源を構成して
いる各光源を独立して1フレーム期間内で間欠点灯駆動する駆動技術もある。面光源とし
て、3種類以上のLEDを用いてもよいし、白色発光のLEDを用いてもよい。独立して
複数のLEDを制御できるため、液晶層の光学変調の切り替えタイミングに合わせてLE
Dの発光タイミングを同期させることもできる。この駆動技術は、LEDを部分的に消灯
することができるため、特に一画面を占める黒い表示領域の割合が多い映像表示の場合に
は、消費電力の低減効果が図れる。
これらの駆動技術を組み合わせることによって、液晶表示装置の動画特性などの表示特性
を従来よりも改善することができる。
本実施の形態で得られるnチャネル型のトランジスタは、In−Ga−Zn−O系非単結
晶膜をチャネル形成領域に用いており、良好な動特性を有するため、これらの駆動技術を
組み合わせることができる。
また、発光表示装置を作製する場合、有機発光素子の一方の電極(カソードとも呼ぶ)は
、低電源電位、例えばGND、0Vなどに設定するため、端子部に、カソードを低電源電
位、例えばGND、0Vなどに設定するための第4の端子が設けられる。また、発光表示
装置を作製する場合には、ソース配線、及びゲート配線に加えて電源供給線を設ける。従
って、端子部には、電源供給線と電気的に接続する第5の端子を設ける。
本実施の形態のように、酸化物半導体を用いた薄膜トランジスタで形成することにより、
製造コストを低減することができる。
本実施の形態のように、多階調マスクにより形成した複数(代表的には二種類)の厚さの
領域を有するレジストマスクを用いると、レジストマスクの数を減らすことができるため
、工程簡略化、低コスト化が計れる。よって、信頼性のある半導体装置を低コストで生産
性よく作製することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
(実施の形態4)
本実施の形態では、半導体装置の一例である表示装置において、同一基板上に少なくとも
駆動回路の一部と、画素部に配置する薄膜トランジスタを作製する例について以下に説明
する。
画素部に配置する薄膜トランジスタは、実施の形態1乃至3に従って形成する。また、実
施の形態1乃至3に示す薄膜トランジスタはnチャネル型TFTであるため、駆動回路の
うち、nチャネル型TFTで構成することができる駆動回路の一部を画素部の薄膜トラン
ジスタと同一基板上に形成する。
半導体装置の一例であるアクティブマトリクス型液晶表示装置のブロック図の一例を図1
4(A)に示す。図14(A)に示す表示装置は、基板5300上に表示素子を備えた画
素を複数有する画素部5301と、各画素を選択する走査線駆動回路5302と、選択さ
れた画素へのビデオ信号の入力を制御する信号線駆動回路5303とを有する。
画素部5301は、信号線駆動回路5303から列方向に伸張して配置された複数の信号
線S1〜Sm(図示せず。)により信号線駆動回路5303と接続され、走査線駆動回路
5302から行方向に伸張して配置された複数の走査線G1〜Gn(図示せず。)により
走査線駆動回路5302と接続され、信号線S1〜Sm並びに走査線G1〜Gnに対応し
てマトリクス状に配置された複数の画素(図示せず。)を有する。そして、各画素は、信
号線Sj(信号線S1〜Smのうちいずれか一)、走査線Gi(走査線G1〜Gnのうち
いずれか一)と接続される。
また、実施の形態1乃至3に示す薄膜トランジスタは、nチャネル型TFTであり、nチ
ャネル型TFTで構成する信号線駆動回路について図15を用いて説明する。
図15に示す信号線駆動回路は、ドライバIC5601、スイッチ群5602_1〜56
02_M、第1の配線5611、第2の配線5612、第3の配線5613及び配線56
21_1〜5621_Mを有する。スイッチ群5602_1〜5602_Mそれぞれは、
第1の薄膜トランジスタ5603a、第2の薄膜トランジスタ5603b及び第3の薄膜
トランジスタ5603cを有する。
ドライバIC5601は第1の配線5611、第2の配線5612、第3の配線5613
及び配線5621_1〜5621_Mに接続される。そして、スイッチ群5602_1〜
5602_Mそれぞれは、第1の配線5611、第2の配線5612、第3の配線561
3及びスイッチ群5602_1〜5602_Mそれぞれに対応した配線5621_1〜5
621_Mに接続される。そして、配線5621_1〜5621_Mそれぞれは、第1の
薄膜トランジスタ5603a、第2の薄膜トランジスタ5603b及び第3の薄膜トラン
ジスタ5603cを介して、3つの信号線に接続される。例えば、J列目の配線5621
_J(配線5621_1〜配線5621_Mのうちいずれか一)は、スイッチ群5602
_Jが有する第1の薄膜トランジスタ5603a、第2の薄膜トランジスタ5603b及
び第3の薄膜トランジスタ5603cを介して、信号線Sj−1、信号線Sj、信号線S
j+1に接続される。
なお、第1の配線5611、第2の配線5612、第3の配線5613には、それぞれ信
号が入力される。
なお、ドライバIC5601は、単結晶基板上に形成されていることが望ましい。さらに
、スイッチ群5602_1〜5602_Mは、画素部と同一基板上に形成されていること
が望ましい。したがって、ドライバIC5601とスイッチ群5602_1〜5602_
MとはFPCなどを介して接続するとよい。
次に、図15に示した信号線駆動回路の動作について、図16のタイミングチャートを参
照して説明する。なお、図16のタイミングチャートは、i行目の走査線Giが選択され
ている場合のタイミングチャートを示している。さらに、i行目の走査線Giの選択期間
は、第1のサブ選択期間T1、第2のサブ選択期間T2及び第3のサブ選択期間T3に分
割されている。さらに、図15の信号線駆動回路は、他の行の走査線が選択されている場
合でも図16と同様の動作をする。
なお、図16のタイミングチャートは、J列目の配線5621_Jが第1の薄膜トランジ
スタ5603a、第2の薄膜トランジスタ5603b及び第3の薄膜トランジスタ560
3cを介して、信号線Sj−1、信号線Sj、信号線Sj+1に接続される場合について
示している。
なお、図16のタイミングチャートは、i行目の走査線Giが選択されるタイミング、第
1の薄膜トランジスタ5603aのオン・オフのタイミング5703a、第2の薄膜トラ
ンジスタ5603bのオン・オフのタイミング5703b、第3の薄膜トランジスタ56
03cのオン・オフのタイミング5703c及びJ列目の配線5621_Jに入力される
信号5721_Jを示している。
なお、配線5621_1〜配線5621_Mには第1のサブ選択期間T1、第2のサブ選
択期間T2及び第3のサブ選択期間T3において、それぞれ別のビデオ信号が入力される
。例えば、第1のサブ選択期間T1において配線5621_Jに入力されるビデオ信号は
信号線Sj−1に入力され、第2のサブ選択期間T2において配線5621_Jに入力さ
れるビデオ信号は信号線Sjに入力され、第3のサブ選択期間T3において配線5621
_Jに入力されるビデオ信号は信号線Sj+1に入力される。さらに、第1のサブ選択期
間T1、第2のサブ選択期間T2及び第3のサブ選択期間T3において、配線5621_
Jに入力されるビデオ信号をそれぞれData_j−1、Data_j、Data_j+
1とする。
図16に示すように、第1のサブ選択期間T1において第1の薄膜トランジスタ5603
aがオンし、第2の薄膜トランジスタ5603b及び第3の薄膜トランジスタ5603c
がオフする。このとき、配線5621_Jに入力されるData_j−1が、第1の薄膜
トランジスタ5603aを介して信号線Sj−1に入力される。第2のサブ選択期間T2
では、第2の薄膜トランジスタ5603bがオンし、第1の薄膜トランジスタ5603a
及び第3の薄膜トランジスタ5603cがオフする。このとき、配線5621_Jに入力
されるData_jが、第2の薄膜トランジスタ5603bを介して信号線Sjに入力さ
れる。第3のサブ選択期間T3では、第3の薄膜トランジスタ5603cがオンし、第1
の薄膜トランジスタ5603a及び第2の薄膜トランジスタ5603bがオフする。この
とき、配線5621_Jに入力されるData_j+1が、第3の薄膜トランジスタ56
03cを介して信号線Sj+1に入力される。
以上のことから、図15の信号線駆動回路は、1ゲート選択期間を3つに分割することで
、1ゲート選択期間中に1つの配線5621から3つの信号線にビデオ信号を入力するこ
とができる。したがって、図15の信号線駆動回路は、ドライバIC5601が形成され
る基板と、画素部が形成されている基板との接続数を信号線の数に比べて約1/3にする
ことができる。接続数が約1/3になることによって、図15の信号線駆動回路は、信頼
性、歩留まりなどを向上できる。
なお、図15のように、1ゲート選択期間を複数のサブ選択期間に分割し、複数のサブ選
択期間それぞれにおいて、ある1つの配線から複数の信号線それぞれにビデオ信号を入力
することができれば、薄膜トランジスタの配置や数、駆動方法などは限定されない。
例えば、3つ以上のサブ選択期間それぞれにおいて1つの配線から3つ以上の信号線それ
ぞれにビデオ信号を入力する場合は、薄膜トランジスタ及び薄膜トランジスタを制御する
ための配線を追加すればよい。ただし、1ゲート選択期間を4つ以上のサブ選択期間に分
割すると、1つのサブ選択期間が短くなる。したがって、1ゲート選択期間は、2つ又は
3つのサブ選択期間に分割されることが望ましい。
別の例として、図17のタイミングチャートに示すように、1つの選択期間をプリチャー
ジ期間Tp、第1のサブ選択期間T1、第2のサブ選択期間T2、第3の選択期間T3に
分割してもよい。さらに、図17のタイミングチャートは、i行目の走査線Giが選択さ
れるタイミング、第1の薄膜トランジスタ5603aのオン・オフのタイミング5803
a、第2の薄膜トランジスタ5603bのオン・オフのタイミング5803b、第3の薄
膜トランジスタ5603cのオン・オフのタイミング5803c及びJ列目の配線562
1_Jに入力される信号5821_Jを示している。図17に示すように、プリチャージ
期間Tpにおいて第1の薄膜トランジスタ5603a、第2の薄膜トランジスタ5603
b及び第3の薄膜トランジスタ5603cがオンする。このとき、配線5621_Jに入
力されるプリチャージ電圧Vpが第1の薄膜トランジスタ5603a、第2の薄膜トラン
ジスタ5603b及び第3の薄膜トランジスタ5603cを介してそれぞれ信号線Sj−
1、信号線Sj、信号線Sj+1に入力される。第1のサブ選択期間T1において第1の
薄膜トランジスタ5603aがオンし、第2の薄膜トランジスタ5603b及び第3の薄
膜トランジスタ5603cがオフする。このとき、配線5621_Jに入力されるDat
a_j−1が、第1の薄膜トランジスタ5603aを介して信号線Sj−1に入力される
。第2のサブ選択期間T2では、第2の薄膜トランジスタ5603bがオンし、第1の薄
膜トランジスタ5603a及び第3の薄膜トランジスタ5603cがオフする。このとき
、配線5621_Jに入力されるData_jが、第2の薄膜トランジスタ5603bを
介して信号線Sjに入力される。第3のサブ選択期間T3では、第3の薄膜トランジスタ
5603cがオンし、第1の薄膜トランジスタ5603a及び第2の薄膜トランジスタ5
603bがオフする。このとき、配線5621_Jに入力されるData_j+1が、第
3の薄膜トランジスタ5603cを介して信号線Sj+1に入力される。
以上のことから、図17のタイミングチャートを適用した図15の信号線駆動回路は、サ
ブ選択期間の前にプリチャージ選択期間を設けることによって、信号線をプリチャージで
きるため、画素へのビデオ信号の書き込みを高速に行うことができる。なお、図17にお
いて、図16と同様なものに関しては共通の符号を用いて示し、同一部分又は同様な機能
を有する部分の詳細な説明は省略する。
また、走査線駆動回路の構成について説明する。走査線駆動回路は、シフトレジスタ、バ
ッファを有している。また場合によってはレベルシフタを有していても良い。走査線駆動
回路において、シフトレジスタにクロック信号(CLK)及びスタートパルス信号(SP
)が入力されることによって、選択信号が生成される。生成された選択信号はバッファに
おいて緩衝増幅され、対応する走査線に供給される。走査線には、1ライン分の画素のト
ランジスタのゲート電極が接続されている。そして、1ライン分の画素のトランジスタを
一斉にONにしなくてはならないので、バッファは大きな電流を流すことが可能なものが
用いられる。
走査線駆動回路の一部に用いるシフトレジスタの一形態について図18及び図19を用い
て説明する。
図18にシフトレジスタの回路構成を示す。図18に示すシフトレジスタは、フリップフ
ロップ5701_1〜5701_nという複数のフリップフロップで構成される。また、
第1のクロック信号、第2のクロック信号、スタートパルス信号、リセット信号が入力さ
れて動作する。
図18のシフトレジスタの接続関係について説明する。図18のシフトレジスタは、i段
目のフリップフロップ5701_i(フリップフロップ5701_1〜5701_nのう
ちいずれか一)は、図19に示した第1の配線5501が第7の配線5717_i−1に
接続され、図19に示した第2の配線5502が第7の配線5717_i+1に接続され
、図19に示した第3の配線5503が第7の配線5717_iに接続され、図19に示
した第6の配線5506が第5の配線5715に接続される。
また、図19に示した第4の配線5504が奇数段目のフリップフロップでは第2の配線
5712に接続され、偶数段目のフリップフロップでは第3の配線5713に接続され、
図19に示した第5の配線5505が第4の配線5714に接続される。
ただし、1段目のフリップフロップ5701_1の図19に示す第1の配線5501は第
1の配線5711に接続され、n段目のフリップフロップ5701_nの図19に示す第
2の配線5502は第6の配線5716に接続される。
なお、第1の配線5711、第2の配線5712、第3の配線5713、第6の配線57
16を、それぞれ第1の信号線、第2の信号線、第3の信号線、第4の信号線と呼んでも
よい。さらに、第4の配線5714、第5の配線5715を、それぞれ第1の電源線、第
2の電源線と呼んでもよい。
次に、図18に示すフリップフロップの詳細について、図19に示す。図19に示すフリ
ップフロップは、第1の薄膜トランジスタ5571、第2の薄膜トランジスタ5572、
第3の薄膜トランジスタ5573、第4の薄膜トランジスタ5574、第5の薄膜トラン
ジスタ5575、第6の薄膜トランジスタ5576、第7の薄膜トランジスタ5577及
び第8の薄膜トランジスタ5578を有する。なお、第1の薄膜トランジスタ5571、
第2の薄膜トランジスタ5572、第3の薄膜トランジスタ5573、第4の薄膜トラン
ジスタ5574、第5の薄膜トランジスタ5575、第6の薄膜トランジスタ5576、
第7の薄膜トランジスタ5577及び第8の薄膜トランジスタ5578は、nチャネル型
トランジスタであり、ゲート・ソース間電圧(Vgs)がしきい値電圧(Vth)を上回
ったとき導通状態になるものとする。
次に、図19に示すフリップフロップの接続構成について、以下に示す。
第1の薄膜トランジスタ5571の第1の電極(ソース電極またはドレイン電極の一方)
が第4の配線5504に接続され、第1の薄膜トランジスタ5571の第2の電極(ソー
ス電極またはドレイン電極の他方)が第3の配線5503に接続される。
第2の薄膜トランジスタ5572の第1の電極が第6の配線5506に接続され、第2の
薄膜トランジスタ5572の第2の電極が第3の配線5503に接続される。
第3の薄膜トランジスタ5573の第1の電極が第5の配線5505に接続され、第3の
薄膜トランジスタ5573の第2の電極が第2の薄膜トランジスタ5572のゲート電極
に接続され、第3の薄膜トランジスタ5573のゲート電極が第5の配線5505に接続
される。
第4の薄膜トランジスタ5574の第1の電極が第6の配線5506に接続され、第4の
薄膜トランジスタ5574の第2の電極が第2の薄膜トランジスタ5572のゲート電極
に接続され、第4の薄膜トランジスタ5574のゲート電極が第1の薄膜トランジスタ5
571のゲート電極に接続される。
第5の薄膜トランジスタ5575の第1の電極が第5の配線5505に接続され、第5の
薄膜トランジスタ5575の第2の電極が第1の薄膜トランジスタ5571のゲート電極
に接続され、第5の薄膜トランジスタ5575のゲート電極が第1の配線5501に接続
される。
第6の薄膜トランジスタ5576の第1の電極が第6の配線5506に接続され、第6の
薄膜トランジスタ5576の第2の電極が第1の薄膜トランジスタ5571のゲート電極
に接続され、第6の薄膜トランジスタ5576のゲート電極が第2の薄膜トランジスタ5
572のゲート電極に接続される。
第7の薄膜トランジスタ5577の第1の電極が第6の配線5506に接続され、第7の
薄膜トランジスタ5577の第2の電極が第1の薄膜トランジスタ5571のゲート電極
に接続され、第7の薄膜トランジスタ5577のゲート電極が第2の配線5502に接続
される。第8の薄膜トランジスタ5578の第1の電極が第6の配線5506に接続され
、第8の薄膜トランジスタ5578の第2の電極が第2の薄膜トランジスタ5572のゲ
ート電極に接続され、第8の薄膜トランジスタ5578のゲート電極が第1の配線550
1に接続される。
なお、第1の薄膜トランジスタ5571のゲート電極、第4の薄膜トランジスタ5574
のゲート電極、第5の薄膜トランジスタ5575の第2の電極、第6の薄膜トランジスタ
5576の第2の電極及び第7の薄膜トランジスタ5577の第2の電極の接続箇所をノ
ード5543とする。さらに、第2の薄膜トランジスタ5572のゲート電極、第3の薄
膜トランジスタ5573の第2の電極、第4の薄膜トランジスタ5574の第2の電極、
第6の薄膜トランジスタ5576のゲート電極及び第8の薄膜トランジスタ5578の第
2の電極の接続箇所をノード5544とする。
なお、第1の配線5501、第2の配線5502、第3の配線5503及び第4の配線5
504を、それぞれ第1の信号線、第2の信号線、第3の信号線、第4の信号線と呼んで
もよい。さらに、第5の配線5505を第1の電源線、第6の配線5506を第2の電源
線と呼んでもよい。
また、信号線駆動回路及び走査線駆動回路を実施の形態1に示すnチャネル型TFTのみ
で作製することも可能である。実施の形態1に示すnチャネル型TFTはトランジスタの
移動度が大きいため、駆動回路の駆動周波数を高くすることが可能となる。また、実施の
形態1に示すnチャネル型TFTはIn−Ga−Zn−O系非単結晶膜であるソース領域
又はドレイン領域により寄生容量が低減されるため、周波数特性(f特性と呼ばれる)が
高い。例えば、実施の形態1に示すnチャネル型TFTを用いた走査線駆動回路は、高速
に動作させることができるため、フレーム周波数を高くすること、または、黒画面挿入を
実現することなども実現することができる。
さらに、走査線駆動回路のトランジスタのチャネル幅を大きくすることや、複数の走査線
駆動回路を配置することなどによって、さらに高いフレーム周波数を実現することができ
る。複数の走査線駆動回路を配置する場合は、偶数行の走査線を駆動する為の走査線駆動
回路を片側に配置し、奇数行の走査線を駆動するための走査線駆動回路をその反対側に配
置することにより、フレーム周波数を高くすることを実現することができる。また、複数
の走査線駆動回路により、同じ走査線に信号を出力すると、表示装置の大型化に有利であ
る。
また、半導体装置の一例であるアクティブマトリクス型発光表示装置を作製する場合、少
なくとも一つの画素に複数の薄膜トランジスタを配置するため、走査線駆動回路を複数配
置することが好ましい。アクティブマトリクス型発光表示装置のブロック図の一例を図1
4(B)に示す。
図14(B)に示す発光表示装置は、基板5400上に表示素子を備えた画素を複数有す
る画素部5401と、各画素を選択する第1の走査線駆動回路5402及び第2の走査線
駆動回路5404と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路5
403とを有する。
図14(B)に示す発光表示装置の画素に入力されるビデオ信号をデジタル形式とする場
合、画素はトランジスタのオンとオフの切り替えによって、発光もしくは非発光の状態と
なる。よって、面積階調法または時間階調法を用いて階調の表示を行うことができる。面
積階調法は、1画素を複数の副画素に分割し、各副画素を独立にビデオ信号に基づいて駆
動させることによって、階調表示を行う駆動法である。また時間階調法は、画素が発光す
る期間を制御することによって、階調表示を行う駆動法である。
発光素子は、液晶素子などに比べて応答速度が高いので、液晶素子よりも時間階調法に適
している。具体的に時間階調法で表示を行なう場合、1フレーム期間を複数のサブフレー
ム期間に分割する。そしてビデオ信号に従い、各サブフレーム期間において画素の発光素
子を発光または非発光の状態にする。複数のサブフレーム期間に分割することによって、
1フレーム期間中に画素が実際に発光する期間のトータルの長さを、ビデオ信号により制
御することができ、階調を表示することができる。
なお、図14(B)に示す発光表示装置では、一つの画素に2つのスイッチング用TFT
を配置する場合、一方のスイッチング用TFTのゲート配線である第1の走査線に入力さ
れる信号を第1の走査線駆動回路5402で生成し、他方のスイッチング用TFTのゲー
ト配線である第2の走査線に入力される信号を第2の走査線駆動回路5404で生成して
いる例を示しているが、第1の走査線に入力される信号と、第2の走査線に入力される信
号とを、共に1つの走査線駆動回路で生成するようにしても良い。また、例えば、1つの
画素が有するスイッチング用TFTの数によって、スイッチング素子の動作を制御するの
に用いられる走査線が、各画素に複数設けられることもあり得る。この場合、複数の走査
線に入力される信号を、全て1つの走査線駆動回路で生成しても良いし、複数の各走査線
駆動回路で生成しても良い。
また、発光表示装置においても、駆動回路のうち、nチャネル型TFTで構成することが
できる駆動回路の一部を画素部の薄膜トランジスタと同一基板上に形成することができる
。また、信号線駆動回路及び走査線駆動回路を実施の形態1乃至3に示すnチャネル型T
FTのみで作製することも可能である。
また、上述した駆動回路は、液晶表示装置や発光表示装置に限らず、スイッチング素子と
電気的に接続する素子を利用して電子インクを駆動させる電子ペーパーに用いてもよい。
電子ペーパーは、電気泳動表示装置(電気泳動ディスプレイ)も呼ばれており、紙と同じ
読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能という利
点を有している。
電気泳動ディスプレイは、様々な形態が考えられ得るが、プラスの電荷を有する第1の粒
子と、マイナスの電荷を有する第2の粒子とを含むマイクロカプセルが溶媒または溶質に
複数分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロ
カプセル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示す
るものである。なお、第1の粒子または第2の粒子は染料を含み、電界がない場合におい
て移動しないものである。また、第1の粒子の色と第2の粒子の色は異なるもの(無色を
含む)とする。
このように、電気泳動ディスプレイは、誘電定数の高い物質が高い電界領域に移動する、
いわゆる誘電泳動的効果を利用したディスプレイである。電気泳動ディスプレイは、液晶
表示装置には必要な偏光板、対向基板も電気泳動表示装置には必要なく、厚さや重さが半
減する。
上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、こ
の電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。また
、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。
また、アクティブマトリクス基板上に適宜、二つの電極の間に挟まれるように上記マイク
ロカプセルを複数配置すればアクティブマトリクス型の表示装置が完成し、マイクロカプ
セルに電界を印加すれば表示を行うことができる。例えば、実施の形態1乃至3の薄膜ト
ランジスタによって得られるアクティブマトリクス基板を用いることができる。
なお、マイクロカプセル中の第1の粒子および第2の粒子は、導電体材料、絶縁体材料、
半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレク
トロクロミック材料、磁気泳動材料から選ばれた一種の材料、またはこれらの複合材料を
用いればよい。
以上の工程により、半導体装置として信頼性の高い表示装置を作製することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
(実施の形態5)
薄膜トランジスタを作製し、該薄膜トランジスタを画素部、さらには駆動回路に用いて表
示機能を有する半導体装置(表示装置ともいう)を作製することができる。また、薄膜ト
ランジスタを駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システム
オンパネルを形成することができる。
表示装置は表示素子を含む。表示素子としては液晶素子(液晶表示素子ともいう)、発光
素子(発光表示素子ともいう)を用いることができる。発光素子は、電流または電圧によ
って輝度が制御される素子をその範疇に含んでおり、具体的には無機EL(Electr
o Luminescence)、有機EL等が含まれる。また、電子インクなど、電気
的作用によりコントラストが変化する表示媒体も適用することができる。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラ
を含むIC等を実装した状態にあるモジュールとを含む。さらに、該表示装置を作製する
過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該素子基板は
、電流を表示素子に供給するための手段を複数の各画素に備える。素子基板は、具体的に
は、表示素子の画素電極のみが形成された状態であっても良いし、画素電極となる導電膜
を成膜した後であって、エッチングして画素電極を形成する前の状態であっても良いし、
あらゆる形態があてはまる。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光
源(照明装置含む)を指す。また、コネクター、例えばFPC(Flexible pr
inted circuit)もしくはTAB(Tape Automated Bon
ding)テープもしくはTCP(Tape Carrier Package)が取り
付けられたモジュール、TABテープやTCPの先にプリント配線板が設けられたモジュ
ール、または表示素子にCOG(Chip On Glass)方式によりIC(集積回
路)が直接実装されたモジュールも全て表示装置に含むものとする。
本実施の形態では、半導体装置の一形態に相当する液晶表示パネルの外観及び断面につい
て、図22を用いて説明する。図22は、第1の基板4001上に形成された実施の形態
1示したIn−Ga−Zn−O系非単結晶膜を半導体層として含む信頼性の高い薄膜トラ
ンジスタ4010、4011、及び液晶素子4013を、第2の基板4006との間にシ
ール材4005によって封止した、パネルの上面図であり、図22(B)は、図22(A
1)(A2)のM−Nにおける断面図に相当する。
第1の基板4001上に設けられた画素部4002と、走査線駆動回路4004とを囲む
ようにして、シール材4005が設けられている。また画素部4002と、走査線駆動回
路4004の上に第2の基板4006が設けられている。よって画素部4002と、走査
線駆動回路4004とは、第1の基板4001とシール材4005と第2の基板4006
とによって、液晶層4008と共に封止されている。また第1の基板4001上のシール
材4005によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶
半導体膜又は多結晶半導体膜で形成された信号線駆動回路4003が実装されている。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、COG方法、
ワイヤボンディング方法、或いはTAB方法などを用いることができる。図22(A1)
は、COG方法により信号線駆動回路4003を実装する例であり、図22(A2)は、
TAB方法により信号線駆動回路4003を実装する例である。
また第1の基板4001上に設けられた画素部4002と、走査線駆動回路4004は、
薄膜トランジスタを複数有しており、図22(B)では、画素部4002に含まれる薄膜
トランジスタ4010と、走査線駆動回路4004に含まれる薄膜トランジスタ4011
とを例示している。薄膜トランジスタ4010、4011上には絶縁層4020、402
1が設けられている。
薄膜トランジスタ4010、4011は、In−Ga−Zn−O系非単結晶膜を半導体層
として含む信頼性の高い実施の形態3に示す薄膜トランジスタを適用することができる。
また実施の形態1又は実施の形態2に示す薄膜トランジスタを適用してもよい。本実施の
形態において、薄膜トランジスタ4010、4011はnチャネル型薄膜トランジスタで
ある。
また、液晶素子4013が有する画素電極層4030は、薄膜トランジスタ4010と電
気的に接続されている。そして液晶素子4013の対向電極層4031は第2の基板40
06上に形成されている。画素電極層4030と対向電極層4031と液晶層4008と
が重なっている部分が、液晶素子4013に相当する。なお、画素電極層4030、対向
電極層4031はそれぞれ配向膜として機能する絶縁層4032、4033が設けられ、
絶縁層4032、4033を介して液晶層4008を挟持している。
なお、第1の基板4001、第2の基板4006としては、ガラス、金属(代表的にはス
テンレス)、セラミックス、プラスチックを用いることができる。プラスチックとしては
、FRP(Fiberglass−Reinforced Plastics)板、PV
F(ポリビニルフルオライド)フィルム、ポリエステルフィルム、ポリエステルフィルム
またはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをPVF
フィルムやポリエステルフィルムで挟んだ構造のシートを用いることもできる。
また4035は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、
画素電極層4030と対向電極層4031との間の距離(セルギャップ)を制御するため
に設けられている。なお球状のスペーサを用いていても良い。また、対向電極層4031
は、薄膜トランジスタ4010と同一基板上に設けられる共通電位線と電気的に接続され
る。共通接続部を用いて、一対の基板間に配置される導電性粒子を介して対向電極層40
31と共通電位線とを電気的に接続することができる。なお、導電性粒子はシール材40
05に含有させる。
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つで
あり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直
前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善
するために5重量%以上のカイラル剤を混合させた液晶組成物を用いて液晶層4008に
用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が10μs〜
100μsと短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さ
い。
なお本実施の形態は透過型液晶表示装置の例であるが、反射型液晶表示装置でも半透過型
液晶表示装置でも適用できる。
また、本実施の形態の液晶表示装置では、基板の外側(視認側)に偏光板を設け、内側に
着色層、表示素子に用いる電極層という順に設ける例を示すが、偏光板は基板の内側に設
けてもよい。また、偏光板と着色層の積層構造も本実施の形態に限定されず、偏光板及び
着色層の材料や作製工程条件によって適宜設定すればよい。また、ブラックマトリクスと
して機能する遮光膜を設けてもよい。
また、本実施の形態では、薄膜トランジスタの表面凹凸を低減するため、及び薄膜トラン
ジスタの信頼性を向上させるため、実施の形態3で得られた薄膜トランジスタを保護膜や
平坦化絶縁膜として機能する絶縁層(絶縁層4020、絶縁層4021)で覆う構成とな
っている。なお、保護膜は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物
の侵入を防ぐためのものであり、緻密な膜が好ましい。保護膜は、スパッタ法を用いて、
酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、窒化
アルミニウム膜、酸化窒化アルミニウム膜、又は窒化酸化アルミニウム膜の単層、又は積
層で形成すればよい。本実施の形態では保護膜をスパッタ法で形成する例を示すが、特に
限定されず種々の方法で形成すればよい。
ここでは、保護膜として積層構造の絶縁層4020を形成する。ここでは、絶縁層402
0の一層目として、スパッタ法を用いて酸化珪素膜を形成する。保護膜として酸化珪素膜
を用いると、ソース電極層及びドレイン電極層として用いるアルミニウム膜のヒロック防
止に効果がある。
また、保護膜の二層目として絶縁層を形成する。ここでは、ここでは、絶縁層4020の
二層目として、スパッタ法を用いて窒化珪素膜を形成する。保護膜として窒化珪素膜を用
いると、ナトリウム等の可動イオンが半導体領域中に侵入して、TFTの電気特性を変化
させることを抑制することができる。
また、保護膜を形成した後に、半導体層のアニール(300℃〜400℃)を行ってもよ
い。
また、平坦化絶縁膜として絶縁層4021を形成する。絶縁層4021としては、ポリイ
ミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機
材料を用いることができる。また上記有機材料の他に、低誘電率材料(low−k材料)
、シロキサン系樹脂、PSG(リンガラス)、BPSG(リンボロンガラス)等を用いる
ことができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁層
4021を形成してもよい。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたSi−O−S
i結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基(例えばアルキ
ル基やアリール基)やフルオロ基を用いても良い。また、有機基はフルオロ基を有してい
ても良い。
絶縁層4021の形成法は、特に限定されず、その材料に応じて、スパッタ法、SOG法
、スピンコート、ディップ、スプレー塗布、液滴吐出法(インクジェット法、スクリーン
印刷、オフセット印刷等)、ドクターナイフ、ロールコーター、カーテンコーター、ナイ
フコーター等を用いることができる。絶縁層4021を材料液を用いて形成する場合、ベ
ークする工程で同時に、半導体層のアニール(300℃〜400℃)を行ってもよい。絶
縁層4021の焼成工程と半導体層のアニールを兼ねることで効率よく半導体装置を作製
することが可能となる。
画素電極層4030、対向電極層4031は、酸化タングステンを含むインジウム酸化物
、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、
酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物(以下、ITOと示す。)、
インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する
導電性材料を用いることができる。
また、画素電極層4030、対向電極層4031として、導電性高分子(導電性ポリマー
ともいう)を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形
成した画素電極は、シート抵抗が10000Ω/□以下、波長550nmにおける透光率
が70%以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗
率が0.1Ω・cm以下であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例え
ば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンま
たはその誘導体、若しくはこれらの2種以上の共重合体などがあげられる。
また別途形成された信号線駆動回路4003と、走査線駆動回路4004または画素部4
002に与えられる各種信号及び電位は、FPC4018から供給されている。
本実施の形態では、接続端子電極4015が、液晶素子4013が有する画素電極層40
30と同じ導電膜から形成され、端子電極4016は、薄膜トランジスタ4010、40
11のソース電極層及びドレイン電極層と同じ導電膜で形成されている。なお、接続端子
電極4015及び端子電極4016は、n+層4025及び半導体層4026上に形成さ
れている。
接続端子電極4015は、FPC4018が有する端子と、異方性導電膜4019を介し
て電気的に接続されている。
また図22においては、信号線駆動回路4003を別途形成し、第1の基板4001に実
装している例を示しているが、本実施の形態はこの構成に限定されない。走査線駆動回路
を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部の
みを別途形成して実装しても良い。
図23は、本明細書に開示する半導体装置の作製方法によって作製されるTFT基板26
00を用いて半導体装置として液晶表示モジュールを構成する一例を示している。
図23は液晶表示モジュールの一例であり、TFT基板2600と対向基板2601がシ
ール材2602により固着され、その間にTFT等を含む画素部2603、液晶層を含む
表示素子2604、着色層2605が設けられ表示領域を形成している。着色層2605
はカラー表示を行う場合に必要であり、RGB方式の場合は、赤、緑、青の各色に対応し
た着色層が各画素に対応して設けられている。TFT基板2600と対向基板2601の
外側には偏光板2606、偏光板2607、拡散板2613が配設されている。光源は冷
陰極管2610と反射板2611により構成され、回路基板2612は、フレキシブル配
線基板2609によりTFT基板2600の配線回路部2608と接続され、コントロー
ル回路や電源回路などの外部回路が組みこまれている。また偏光板と、液晶層との間に位
相差板を有した状態で積層してもよい。
液晶表示モジュールには、TN(Twisted Nematic)モード、IPS(I
n−Plane−Switching)モード、FFS(Fringe Field S
witching)モード、MVA(Multi−domain Vertical A
lignment)モード、PVA(Patterned Vertical Alig
nment)、ASM(Axially Symmetric aligned Mic
ro−cell)モード、OCB(Optical Compensated Bire
fringence)モード、FLC(Ferroelectric Liquid C
rystal)モード、AFLC(AntiFerroelectric Liquid
Crystal)などを用いることができる。
以上の工程により、半導体装置として信頼性の高い液晶表示パネルを作製することができ
る。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
(実施の形態6)
本実施の形態では、半導体装置として電子ペーパーの例を示す。
図13は、半導体装置の例としてアクティブマトリクス型の電子ペーパーを示す。半導体
装置に用いられる薄膜トランジスタ581としては、実施の形態3で示す薄膜トランジス
タと同様に作製でき、In−Ga−Zn−O系非単結晶膜を半導体層として含む信頼性の
高い薄膜トランジスタである。また、実施の形態1又は実施の形態2で示す薄膜トランジ
スタも本実施の薄膜トランジスタ581として適用することもできる。
図13の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。ツイス
トボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極層であ
る第1の電極層及び第2の電極層の間に配置し、第1の電極層及び第2の電極層に電位差
を生じさせての球形粒子の向きを制御することにより、表示を行う方法である。
基板580上に設けられた薄膜トランジスタ581はボトムゲート構造の薄膜トランジス
タであり、ソース電極層又はドレイン電極層によって第1の電極層587と、絶縁層58
3、絶縁層584及び絶縁層585に形成する開口で接しており電気的に接続している。
第1の電極層587と第2の電極層588との間には黒色領域590a及び白色領域59
0bを有し、周りに液体で満たされているキャビティ594を含む球形粒子589が設け
られており、球形粒子589の周囲は樹脂等の充填材595で充填されている(図13参
照。)。本実施の形態においては、第1の電極層587が画素電極に相当し、第2の電極
層588が共通電極に相当する。基板596に設けられた第2の電極層588は、薄膜ト
ランジスタ581と同一基板上に設けられる共通電位線と電気的に接続される。共通接続
部を用いて、一対の基板580間に配置される導電性粒子を介して第2の電極層588と
共通電位線とを電気的に接続することができる。
また、ツイストボールの代わりに、電気泳動素子を用いることも可能である。透明な液体
と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径10μm〜20
0μm程度のマイクロカプセルを用いる。第1の電極層と第2の電極層との間に設けられ
るマイクロカプセルは、第1の電極層と第2の電極層によって、電場が与えられると、白
い微粒子と、黒い微粒子が逆の方向に移動し、白または黒を表示することができる。この
原理を応用した表示素子が電気泳動表示素子であり、一般的に電子ペーパーとよばれてい
る。電気泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは不要で
あり、また消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。また
、表示部に電源が供給されない場合であっても、一度表示した像を保持することが可能で
あるため、電波発信源から表示機能付き半導体装置(単に表示装置、又は表示装置を具備
する半導体装置ともいう)を遠ざけた場合であっても、表示された像を保存しておくこと
が可能となる。
以上の工程により、半導体装置として信頼性の高い電子ペーパーを作製することができる
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
(実施の形態7)
本実施の形態では、半導体装置として発光表示装置の例を示す。表示装置の有する表示素
子としては、ここではエレクトロルミネッセンスを利用する発光素子を用いて示す。エレ
クトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合
物であるかによって区別され、一般的に、前者は有機EL素子、後者は無機EL素子と呼
ばれている。
有機EL素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔
がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャ
リア(電子および正孔)が再結合することにより、発光性の有機化合物が励起状態を形成
し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このよう
な発光素子は、電流励起型の発光素子と呼ばれる。
無機EL素子は、その素子構成により、分散型無機EL素子と薄膜型無機EL素子とに分
類される。分散型無機EL素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−ア
クセプター再結合型発光である。薄膜型無機EL素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、ここでは、発光素子として有機EL素子を用いて説明す
る。
図20は、半導体装置の例としてデジタル時間階調駆動を適用可能な画素構成の一例を示
す図である。
デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。ここで
は酸化物半導体層(In−Ga−Zn−O系非単結晶膜)をチャネル形成領域に用いるn
チャネル型のトランジスタを1つの画素に2つ用いる例を示す。
画素6400は、スイッチング用トランジスタ6401、駆動用トランジスタ6402、
発光素子6404及び容量素子6403を有している。スイッチング用トランジスタ64
01はゲートが走査線6406に接続され、第1電極(ソース電極及びドレイン電極の一
方)が信号線6405に接続され、第2電極(ソース電極及びドレイン電極の他方)が駆
動用トランジスタ6402のゲートに接続されている。駆動用トランジスタ6402は、
ゲートが容量素子6403を介して電源線6407に接続され、第1電極が電源線640
7に接続され、第2電極が発光素子6404の第1電極(画素電極)に接続されている。
発光素子6404の第2電極は共通電極6408に相当する。共通電極6408は、同一
基板上に形成される共通電位線と電気的に接続される。
なお、発光素子6404の第2電極(共通電極6408)には低電源電位が設定されてい
る。なお、低電源電位とは、電源線6407に設定される高電源電位を基準にして低電源
電位<高電源電位を満たす電位であり、低電源電位としては例えばGND、0Vなどが設
定されていても良い。この高電源電位と低電源電位との電位差を発光素子6404に印加
して、発光素子6404に電流を流して発光素子6404を発光させるため、高電源電位
と低電源電位との電位差が発光素子6404の順方向しきい値電圧以上となるようにそれ
ぞれの電位を設定する。
なお、容量素子6403は駆動用トランジスタ6402のゲート容量を代用して省略する
ことも可能である。駆動用トランジスタ6402のゲート容量については、チャネル領域
とゲート電極との間で容量が形成されていてもよい。
ここで、電圧入力電圧駆動方式の場合には、駆動用トランジスタ6402のゲートには、
駆動用トランジスタ6402が十分にオンするか、オフするかの二つの状態となるような
ビデオ信号を入力する。つまり、駆動用トランジスタ6402は線形領域で動作させる。
駆動用トランジスタ6402は線形領域で動作させるため、電源線6407の電圧よりも
高い電圧を駆動用トランジスタ6402のゲートにかける。なお、信号線6405には、
(電源線電圧+駆動用トランジスタ6402のVth)以上の電圧をかける。
また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合、信号の入力を異な
らせることで、図20と同じ画素構成を用いることができる。
アナログ階調駆動を行う場合、駆動用トランジスタ6402のゲートに発光素子6404
の順方向電圧+駆動用トランジスタ6402のVth以上の電圧をかける。発光素子64
04の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向し
きい値電圧を含む。なお、駆動用トランジスタ6402が飽和領域で動作するようなビデ
オ信号を入力することで、発光素子6404に電流を流すことができる。駆動用トランジ
スタ6402を飽和領域で動作させるため、電源線6407の電位は、駆動用トランジス
タ6402のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発光素子
6404にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
なお、図20に示す画素構成は、これに限定されない。例えば、図20に示す画素に新た
にスイッチ、抵抗素子、容量素子、トランジスタ又は論理回路などを追加してもよい。
次に、発光素子の構成について、図21を用いて説明する。ここでは、駆動用TFTがn
型の場合を例に挙げて、画素の断面構造について説明する。図21(A)(B)(C)の
半導体装置に用いられる駆動用TFTであるTFT7001、7011、7021は、実
施の形態3で示す薄膜トランジスタと同様に作製でき、In−Ga−Zn−O系非単結晶
膜を半導体層として含む信頼性の高い薄膜トランジスタである。また、実施の形態1又は
実施の形態2で示す薄膜トランジスタをTFT7001、7011、7021として適用
することもできる。
発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そ
して、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取
り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対
側の面から発光を取り出す両面射出構造の発光素子があり、画素構成はどの射出構造の発
光素子にも適用することができる。
上面射出構造の発光素子について図21(A)を用いて説明する。
図21(A)に、駆動用TFTであるTFT7001がn型で、発光素子7002から発
せられる光が陽極7005側に抜ける場合の、画素の断面図を示す。図21(A)では、
発光素子7002の陰極7003と駆動用TFTであるTFT7001が電気的に接続さ
れており、陰極7003上に発光層7004、陽極7005が順に積層されている。陰極
7003は仕事関数が小さく、なおかつ光を反射する導電膜であれば様々の材料を用いる
ことができる。例えば、Ca、Al、CaF、MgAg、AlLi等が望ましい。そして
発光層7004は、単数の層で構成されていても、複数の層が積層されるように構成され
ていてもどちらでも良い。複数の層で構成されている場合、陰極7003上に電子注入層
、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なおこれらの層を
全て設ける必要はない。陽極7005は光を透過する透光性を有する導電性材料を用いて
形成し、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むイン
ジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫
酸化物、インジウム錫酸化物(以下、ITOと示す。)、インジウム亜鉛酸化物、酸化ケ
イ素を添加したインジウム錫酸化物などの透光性を有する導電性導電膜を用いても良い。
陰極7003及び陽極7005で発光層7004を挟んでいる領域が発光素子7002に
相当する。図21(A)に示した画素の場合、発光素子7002から発せられる光は、矢
印で示すように陽極7005側に射出する。
次に、下面射出構造の発光素子について図21(B)を用いて説明する。駆動用TFT7
011がn型で、発光素子7012から発せられる光が陰極7013側に射出する場合の
、画素の断面図を示す。図21(B)では、駆動用TFT7011と電気的に接続された
透光性を有する導電膜7017上に、発光素子7012の陰極7013が成膜されており
、陰極7013上に発光層7014、陽極7015が順に積層されている。なお、陽極7
015が透光性を有する場合、陽極上を覆うように、光を反射または遮蔽するための遮蔽
膜7016が成膜されていてもよい。陰極7013は、図21(A)の場合と同様に、仕
事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は
、光を透過する程度(好ましくは、5nm〜30nm程度)とする。例えば20nmの膜
厚を有するアルミニウム膜を、陰極7013として用いることができる。そして発光層7
014は、図21(A)と同様に、単数の層で構成されていても、複数の層が積層される
ように構成されていてもどちらでも良い。陽極7015は光を透過する必要はないが、図
21(A)と同様に、透光性を有する導電性材料を用いて形成することができる。そして
遮蔽膜7016は、例えば光を反射する金属等を用いることができるが、金属膜に限定さ
れない。例えば黒の顔料を添加した樹脂等を用いることもできる。
陰極7013及び陽極7015で、発光層7014を挟んでいる領域が発光素子7012
に相当する。図21(B)に示した画素の場合、発光素子7012から発せられる光は、
矢印で示すように陰極7013側に射出する。
次に、両面射出構造の発光素子について、図21(C)を用いて説明する。図21(C)
では、駆動用TFT7021と電気的に接続された透光性を有する導電膜7027上に、
発光素子7022の陰極7023が成膜されており、陰極7023上に発光層7024、
陽極7025が順に積層されている。陰極7023は、図21(A)の場合と同様に、仕
事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は
、光を透過する程度とする。例えば20nmの膜厚を有するAlを、陰極7023として
用いることができる。そして発光層7024は、図21(A)と同様に、単数の層で構成
されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極70
25は、図21(A)と同様に、光を透過する透光性を有する導電性材料を用いて形成す
ることができる。
陰極7023と、発光層7024と、陽極7025とが重なっている部分が発光素子70
22に相当する。図21(C)に示した画素の場合、発光素子7022から発せられる光
は、矢印で示すように陽極7025側と陰極7023側の両方に射出する。
なお、ここでは、発光素子として有機EL素子について述べたが、発光素子として無機E
L素子を設けることも可能である。
なお本実施の形態では、発光素子の駆動を制御する薄膜トランジスタ(駆動用TFT)と
発光素子が電気的に接続されている例を示したが、駆動用TFTと発光素子との間に電流
制御用TFTが接続されている構成であってもよい。
なお本実施の形態で示す半導体装置は、図21に示した構成に限定されるものではなく、
本明細書に開示する技術的思想に基づく各種の変形が可能である。
次に、半導体装置の一形態に相当する発光表示パネル(発光パネルともいう)の外観及び
断面について、図24を用いて説明する。図24は、第1の基板上に形成された薄膜トラ
ンジスタ及び発光素子を、第2の基板との間にシール材によって封止した、パネルの上面
図であり、図24(B)は、図24(A)のH−Iにおける断面図に相当する。
第1の基板4501上に設けられた画素部4502、信号線駆動回路4503a、450
3b、及び走査線駆動回路4504a、4504bを囲むようにして、シール材4505
が設けられている。また画素部4502、信号線駆動回路4503a、4503b、及び
走査線駆動回路4504a、4504bの上に第2の基板4506が設けられている。よ
って画素部4502、信号線駆動回路4503a、4503b、及び走査線駆動回路45
04a、4504bは、第1の基板4501とシール材4505と第2の基板4506と
によって、充填材4507と共に密封されている。このように外気に曝されないように気
密性が高く、脱ガスの少ない保護フィルム(貼り合わせフィルム、紫外線硬化樹脂フィル
ム等)やカバー材でパッケージング(封入)することが好ましい。
また第1の基板4501上に設けられた画素部4502、信号線駆動回路4503a、4
503b、及び走査線駆動回路4504a、4504bは、薄膜トランジスタを複数有し
ており、図24(B)では、画素部4502に含まれる薄膜トランジスタ4510と、信
号線駆動回路4503aに含まれる薄膜トランジスタ4509とを例示している。
薄膜トランジスタ4509、4510は、In−Ga−Zn−O系非単結晶膜を半導体層
として含む信頼性の高い実施の形態3に示す薄膜トランジスタを適用することができる。
また実施の形態1又は実施の形態2に示す薄膜トランジスタを適用してもよい。本実施の
形態において、薄膜トランジスタ4509、4510はnチャネル型薄膜トランジスタで
ある。
また4511は発光素子に相当し、発光素子4511が有する画素電極である第1の電極
層4517は、薄膜トランジスタ4510のソース電極層またはドレイン電極層と電気的
に接続されている。なお発光素子4511の構成は、第1の電極層4517、電界発光層
4512、第2の電極層4513の積層構造であるが、本実施の形態に示した構成に限定
されない。発光素子4511から取り出す光の方向などに合わせて、発光素子4511の
構成は適宜変えることができる。
隔壁4520は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。
特に感光性の材料を用い、第1の電極層4517上に開口部を形成し、その開口部の側壁
が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
電界発光層4512は、単数の層で構成されていても、複数の層が積層されるように構成
されていてもどちらでも良い。
発光素子4511に酸素、水素、水分、二酸化炭素等が侵入しないように、第2の電極層
4513及び隔壁4520上に保護膜を形成してもよい。保護膜としては、窒化珪素膜、
窒化酸化珪素膜、DLC膜等を形成することができる。
また、信号線駆動回路4503a、4503b、走査線駆動回路4504a、4504b
、または画素部4502に与えられる各種信号及び電位は、FPC4518a、4518
bから供給されている。
本実施の形態では、接続端子電極4515が、発光素子4511が有する第1の電極層4
517と同じ導電膜から形成され、端子電極4516は、薄膜トランジスタ4509、4
510が有するソース電極層及びドレイン電極層と同じ導電膜から形成されている。なお
、接続端子電極4515及び端子電極4516は、n+層4525及び半導体層4526
上に形成されている。
接続端子電極4515は、FPC4518aが有する端子と、異方性導電膜4519を介
して電気的に接続されている。
発光素子4511からの光の取り出し方向に位置する基板には、第2の基板は透光性でな
ければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまた
はアクリルフィルムのような透光性を有する材料を用いる。
また、充填材4507としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹
脂または熱硬化樹脂を用いることができ、PVC(ポリビニルクロライド)、アクリル、
ポリイミド、エポキシ樹脂、シリコーン樹脂、PVB(ポリビニルブチラル)またはEV
A(エチレンビニルアセテート)を用いることができる。本実施の形態は充填材として窒
素を用いた。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板(楕円偏光板を含む)、
位相差板(λ/4板、λ/2板)、カラーフィルタなどの光学フィルムを適宜設けてもよ
い。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により
反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
信号線駆動回路4503a、4503b、及び走査線駆動回路4504a、4504bは
、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜によって形成された駆動回
路で実装されていてもよい。また、信号線駆動回路のみ、或いは一部、又は走査線駆動回
路のみ、或いは一部のみを別途形成して実装しても良く、本実施の形態は図24の構成に
限定されない。
以上の工程により、半導体装置として信頼性の高い発光表示装置(表示パネル)を作製す
ることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
(実施の形態8)
半導体装置は、電子ペーパーとして適用することができる。電子ペーパーは、情報を表示
するものであればあらゆる分野の電子機器に用いることが可能である。例えば、電子ペー
パーを用いて、電子書籍(電子ブック)、ポスター、電車などの乗り物の車内広告、クレ
ジットカード等の各種カードにおける表示等に適用することができる。電子機器の一例を
図25、図26に示す。
図25(A)は、電子ペーパーで作られたポスター2631を示している。広告媒体が紙
の印刷物である場合には、広告の交換は人手によって行われるが、本明細書に開示する電
子ペーパーを用いれば短時間で広告の表示を変えることができる。また、表示も崩れるこ
となく安定した画像が得られる。なお、ポスターは無線で情報を送受信できる構成として
もよい。
また、図25(B)は、電車などの乗り物の車内広告2632を示している。広告媒体が
紙の印刷物である場合には、広告の交換は人手によって行われるが、本明細書に開示する
電子ペーパーを用いれば人手を多くかけることなく短時間で広告の表示を変えることがで
きる。また表示も崩れることなく安定した画像が得られる。なお、車内広告は無線で情報
を送受信できる構成としてもよい。
また、図26は、電子書籍2700の一例を示している。例えば、電子書籍2700は、
筐体2701および筐体2703の2つの筐体で構成されている。筐体2701および筐
体2703は、軸部2711により一体とされており、該軸部2711を軸として開閉動
作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能
となる。
筐体2701には表示部2705が組み込まれ、筐体2703には表示部2707が組み
込まれている。表示部2705および表示部2707は、続き画面を表示する構成として
もよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とするこ
とで、例えば右側の表示部(図26では表示部2705)に文章を表示し、左側の表示部
(図26では表示部2707)に画像を表示することができる。
また、図26では、筐体2701に操作部などを備えた例を示している。例えば、筐体2
701において、電源2721、操作キー2723、スピーカ2725などを備えている
。操作キー2723により、頁を送ることができる。なお、筐体の表示部と同一面にキー
ボードやポインティングディバイスなどを備える構成としてもよい。また、筐体の裏面や
側面に、外部接続用端子(イヤホン端子、USB端子、またはACアダプタおよびUSB
ケーブルなどの各種ケーブルと接続可能な端子など)、記録媒体挿入部などを備える構成
としてもよい。さらに、電子書籍2700は、電子辞書としての機能を持たせた構成とし
てもよい。
また、電子書籍2700は、無線で情報を送受信できる構成としてもよい。無線により、
電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすること
も可能である。
(実施の形態9)
本明細書に開示する半導体装置は、さまざまな電子機器(遊技機も含む)に適用すること
ができる。電子機器としては、例えば、テレビジョン装置(テレビ、またはテレビジョン
受信機ともいう)、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメ
ラ、デジタルフォトフレーム、携帯電話機(携帯電話、携帯電話装置ともいう)、携帯型
ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられ
る。
図27(A)は、テレビジョン装置9600の一例を示している。テレビジョン装置96
00は、筐体9601に表示部9603が組み込まれている。表示部9603により、映
像を表示することが可能である。また、ここでは、スタンド9605により筐体9601
を支持した構成を示している。
テレビジョン装置9600の操作は、筐体9601が備える操作スイッチや、別体のリモ
コン操作機9610により行うことができる。リモコン操作機9610が備える操作キー
9609により、チャンネルや音量の操作を行うことができ、表示部9603に表示され
る映像を操作することができる。また、リモコン操作機9610に、当該リモコン操作機
9610から出力する情報を表示する表示部9607を設ける構成としてもよい。
なお、テレビジョン装置9600は、受信機やモデムなどを備えた構成とする。受信機に
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線に
よる通信ネットワークに接続することにより、一方向(送信者から受信者)または双方向
(送信者と受信者間、あるいは受信者間同士など)の情報通信を行うことも可能である。
図27(B)は、デジタルフォトフレーム9700の一例を示している。例えば、デジタ
ルフォトフレーム9700は、筐体9701に表示部9703が組み込まれている。表示
部9703は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影
した画像データを表示させることで、通常の写真立てと同様に機能させることができる。
なお、デジタルフォトフレーム9700は、操作部、外部接続用端子(USB端子、US
Bケーブルなどの各種ケーブルと接続可能な端子など)、記録媒体挿入部などを備える構
成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に
備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒
体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像デー
タを取り込み、取り込んだ画像データを表示部9703に表示させることができる。
また、デジタルフォトフレーム9700は、無線で情報を送受信できる構成としてもよい
。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
図28(A)は携帯型遊技機であり、筐体9881と筐体9891の2つの筐体で構成さ
れており、連結部9893により、開閉可能に連結されている。筐体9881には表示部
9882が組み込まれ、筐体9891には表示部9883が組み込まれている。また、図
28(A)に示す携帯型遊技機は、その他、スピーカ部9884、記録媒体挿入部988
6、LEDランプ9890、入力手段(操作キー9885、接続端子9887、センサ9
888(力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、
化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振
動、におい又は赤外線を測定する機能を含むもの)、マイクロフォン9889)等を備え
ている。もちろん、携帯型遊技機の構成は上述のものに限定されず、少なくとも本明細書
に開示する半導体装置を備えた構成であればよく、その他付属設備が適宜設けられた構成
とすることができる。図28(A)に示す携帯型遊技機は、記録媒体に記録されているプ
ログラム又はデータを読み出して表示部に表示する機能や、他の携帯型遊技機と無線通信
を行って情報を共有する機能を有する。なお、図28(A)に示す携帯型遊技機が有する
機能はこれに限定されず、様々な機能を有することができる。
図28(B)は大型遊技機であるスロットマシン9900の一例を示している。スロット
マシン9900は、筐体9901に表示部9903が組み込まれている。また、スロット
マシン9900は、その他、スタートレバーやストップスイッチなどの操作手段、コイン
投入口、スピーカなどを備えている。もちろん、スロットマシン9900の構成は上述の
ものに限定されず、少なくとも本明細書に開示する半導体装置を備えた構成であればよく
、その他付属設備が適宜設けられた構成とすることができる。
図29(A)は、携帯電話機1000の一例を示している。携帯電話機1000は、筐体
1001に組み込まれた表示部1002の他、操作ボタン1003、外部接続ポート10
04、スピーカ1005、マイク1006などを備えている。
図29(A)に示す携帯電話機1000は、表示部1002を指などで触れることで、情
報を入力ことができる。また、電話を掛ける、或いはメールを打つなどの操作は、表示部
1002を指などで触れることにより行うことができる。
表示部1002の画面は主として3つのモードがある。第1は、画像の表示を主とする表
示モードであり、第2は、文字等の情報の入力を主とする入力モードである。第3は表示
モードと入力モードの2つのモードが混合した表示+入力モードである。
例えば、電話を掛ける、或いはメールを作成する場合は、表示部1002を文字の入力を
主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合
、表示部1002の画面のほとんどにキーボードまたは番号ボタンを表示させることが好
ましい。
また、携帯電話機1000内部に、ジャイロ、加速度センサ等の傾きを検出するセンサを
有する検出装置を設けることで、携帯電話機1000の向き(縦か横か)を判断して、表
示部1002の画面表示を自動的に切り替えるようにすることができる。
また、画面モードの切り替えは、表示部1002を触れること、又は筐体1001の操作
ボタン1003の操作により行われる。また、表示部1002に表示される画像の種類に
よって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画の
データであれば表示モード、テキストデータであれば入力モードに切り替える。
また、入力モードにおいて、表示部1002の光センサで検出される信号を検知し、表示
部1002のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モード
から表示モードに切り替えるように制御してもよい。
表示部1002は、イメージセンサとして機能させることもできる。例えば、表示部10
02に掌や指を触れることで、掌紋、指紋等を撮像することで、本人認証を行うことがで
きる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシ
ング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。
図29(B)も携帯電話機の一例である。図29(B)の携帯電話機は、筐体9411に
、表示部9412、及び操作ボタン9413を含む表示装置9410と、筐体9401に
操作ボタン9402、外部入力端子9403、マイク9404、スピーカ9405、及び
着信時に発光する発光部9406を含む通信装置9400とを有しており、表示機能を有
する表示装置9410は電話機能を有する通信装置9400と矢印の2方向に脱着可能で
ある。よって、表示装置9410と通信装置9400の短軸同士を取り付けることも、表
示装置9410と通信装置9400の長軸同士を取り付けることもできる。また、表示機
能のみを必要とする場合、通信装置9400より表示装置9410を取り外し、表示装置
9410を単独で用いることもできる。通信装置9400と表示装置9410とは無線通
信又は有線通信により画像又は入力情報を授受することができ、それぞれ充電可能なバッ
テリーを有する。

Claims (3)

  1. ゲート電極を形成する工程と、
    前記ゲート電極上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に酸化物半導体膜を形成する工程と、
    前記酸化物半導体膜を形成後、窒素雰囲気下で300℃〜500℃の熱処理を行う工程と、
    前記熱処理工程後、前記酸化物半導体膜上に導電膜を形成する工程と、
    前記導電膜上に第1のマスク層を形成する工程と、
    前記第1のマスク層を用いて、ドライエッチングによりエッチングする工程と、
    前記第1のマスク層をアッシングして第2のマスク層を形成する工程と、
    前記第2のマスク層を用いて、ドライエッチングによりエッチングする工程と、を有し、
    前記ドライエッチングによりエッチングする工程を経て形成された前記酸化物半導体膜の端部は、前記導電膜の端部とテーパー角が異なることを特徴とする半導体装置の作製方法。
  2. ゲート電極を形成する工程と、
    前記ゲート電極上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に酸化物半導体膜を形成する工程と、
    前記酸化物半導体膜を形成後、窒素雰囲気下で300℃〜500℃の熱処理を行う工程と、
    前記熱処理工程後、前記酸化物半導体膜上に導電膜を形成する工程と、
    前記導電膜上に第1のマスク層を形成する工程と、
    前記第1のマスク層を用いて、ドライエッチングによりエッチングする工程と、
    前記第1のマスク層をアッシングして第2のマスク層を形成する工程と、
    前記第2のマスク層を用いて、ドライエッチングによりエッチングする工程と、を有し、
    前記ドライエッチングによりエッチングする工程を経て形成された前記酸化物半導体膜の端部は、前記導電膜の端部と不連続となることを特徴とする半導体装置の作製方法。
  3. 請求項1又は2において、
    前記第2のマスク層を用いたエッチング工程において、前記酸化物半導体上に、ソース電極層及びドレイン電極層が形成され、且つ前記酸化物半導体に凹部が形成され、
    前記凹部は、前記酸化物半導体の前記ゲート電極と重なる領域に形成され、
    前記第2のマスク層を用いたエッチング工程の後、前記凹部に対して、酸素を含む雰囲気下でラジカル処理を行う工程を有することを特徴とする半導体装置の作製方法。
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Families Citing this family (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101719493B (zh) 2008-10-08 2014-05-14 株式会社半导体能源研究所 显示装置
JP5361651B2 (ja) 2008-10-22 2013-12-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101667909B1 (ko) * 2008-10-24 2016-10-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
EP2180518B1 (en) * 2008-10-24 2018-04-25 Semiconductor Energy Laboratory Co, Ltd. Method for manufacturing semiconductor device
JP5616012B2 (ja) * 2008-10-24 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2010047288A1 (en) 2008-10-24 2010-04-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductordevice
US8741702B2 (en) 2008-10-24 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8247276B2 (en) 2009-02-20 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, method for manufacturing the same, and semiconductor device
KR101782176B1 (ko) 2009-07-18 2017-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
EP3217435A1 (en) 2009-09-16 2017-09-13 Semiconductor Energy Laboratory Co., Ltd. Transistor and display device
KR20210048590A (ko) 2009-09-16 2021-05-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101914026B1 (ko) 2009-09-24 2018-11-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
CN102648524B (zh) 2009-10-08 2015-09-23 株式会社半导体能源研究所 半导体器件、显示装置和电子电器
WO2011043176A1 (en) 2009-10-08 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor layer and semiconductor device
KR101396096B1 (ko) 2009-10-09 2014-05-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
EP2494692B1 (en) 2009-10-30 2016-11-23 Semiconductor Energy Laboratory Co. Ltd. Logic circuit and semiconductor device
KR101876473B1 (ko) 2009-11-06 2018-07-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR102691611B1 (ko) 2009-11-06 2024-08-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR101931206B1 (ko) 2009-11-13 2018-12-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
WO2011065259A1 (en) * 2009-11-27 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
CN105609509A (zh) 2009-12-04 2016-05-25 株式会社半导体能源研究所 显示装置
KR102117506B1 (ko) 2009-12-04 2020-06-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
EP2521180A4 (en) * 2009-12-29 2014-06-25 Sharp Kk ACTIVE MATRIX SUBSTRATE AND METHOD FOR THE PRODUCTION THEREOF
US9142804B2 (en) * 2010-02-09 2015-09-22 Samsung Display Co., Ltd. Organic light-emitting device including barrier layer and method of manufacturing the same
JP5744366B2 (ja) 2010-04-12 2015-07-08 株式会社半導体エネルギー研究所 液晶表示装置
KR101107170B1 (ko) 2010-05-04 2012-01-25 삼성모바일디스플레이주식회사 스퍼터링 시스템 및 스퍼터링 방법
US8552425B2 (en) 2010-06-18 2013-10-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20230003647A (ko) 2010-07-02 2023-01-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR101932576B1 (ko) * 2010-09-13 2018-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US8558960B2 (en) 2010-09-13 2013-10-15 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same
US8461630B2 (en) 2010-12-01 2013-06-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR20200052993A (ko) 2010-12-03 2020-05-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
JP5975635B2 (ja) 2010-12-28 2016-08-23 株式会社半導体エネルギー研究所 半導体装置
KR101981808B1 (ko) 2010-12-28 2019-08-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
US8536571B2 (en) * 2011-01-12 2013-09-17 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP5977523B2 (ja) 2011-01-12 2016-08-24 株式会社半導体エネルギー研究所 トランジスタの作製方法
JP5836846B2 (ja) * 2011-03-11 2015-12-24 株式会社半導体エネルギー研究所 液晶表示装置の作製方法
KR101843871B1 (ko) * 2011-03-11 2018-04-02 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
WO2013009505A2 (en) * 2011-07-13 2013-01-17 Applied Materials, Inc. Methods of manufacturing thin film transistor devices
JP6004308B2 (ja) * 2011-08-12 2016-10-05 Nltテクノロジー株式会社 薄膜デバイス
KR102128369B1 (ko) 2011-09-29 2020-06-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2013054933A1 (en) 2011-10-14 2013-04-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20130040706A (ko) 2011-10-14 2013-04-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR101976212B1 (ko) * 2011-10-24 2019-05-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR102067051B1 (ko) 2011-10-24 2020-01-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US8829528B2 (en) * 2011-11-25 2014-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including groove portion extending beyond pixel electrode
TWI621185B (zh) 2011-12-01 2018-04-11 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
JP6033071B2 (ja) * 2011-12-23 2016-11-30 株式会社半導体エネルギー研究所 半導体装置
JP6220526B2 (ja) 2012-02-29 2017-10-25 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9059219B2 (en) * 2012-06-27 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR102099860B1 (ko) * 2012-07-03 2020-04-13 아이엠이씨 브이제트더블유 박막 트랜지스터의 제작 방법
KR102002131B1 (ko) * 2012-08-03 2019-07-22 삼성디스플레이 주식회사 식각액 조성물 및 이를 이용한 박막 트랜지스터 제조 방법
JP6351947B2 (ja) 2012-10-12 2018-07-04 株式会社半導体エネルギー研究所 液晶表示装置の作製方法
TWI681233B (zh) 2012-10-12 2020-01-01 日商半導體能源研究所股份有限公司 液晶顯示裝置、觸控面板及液晶顯示裝置的製造方法
TWI527230B (zh) * 2012-10-19 2016-03-21 元太科技工業股份有限公司 薄膜電晶體結構及其製作方法
DE112013007567B3 (de) 2012-11-08 2018-11-15 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtungen mit einem Metalloxidfilm
KR102290247B1 (ko) 2013-03-14 2021-08-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치와 그 제작 방법
US9153650B2 (en) 2013-03-19 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor
US9368636B2 (en) * 2013-04-01 2016-06-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device comprising a plurality of oxide semiconductor layers
TWI652822B (zh) 2013-06-19 2019-03-01 日商半導體能源研究所股份有限公司 氧化物半導體膜及其形成方法
TWI608523B (zh) 2013-07-19 2017-12-11 半導體能源研究所股份有限公司 Oxide semiconductor film, method of manufacturing oxide semiconductor film, and semiconductor device
KR102232539B1 (ko) * 2013-11-13 2021-03-29 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 표시 기판 및 박막 트랜지스터의 제조 방법
KR102235443B1 (ko) * 2014-01-10 2021-04-02 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
WO2015132697A1 (en) 2014-03-07 2015-09-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20160155803A1 (en) * 2014-11-28 2016-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor Device, Method for Manufacturing the Semiconductor Device, and Display Device Including the Semiconductor Device
JP2016134469A (ja) 2015-01-19 2016-07-25 株式会社ジャパンディスプレイ 薄膜トランジスタの製造方法
US10509008B2 (en) 2015-04-29 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Biological device and biosensing method thereof
CN107664889B (zh) * 2017-09-14 2020-05-22 深圳市华星光电半导体显示技术有限公司 一种tft器件及液晶显示面板的静电保护电路
CN110718561A (zh) * 2019-10-23 2020-01-21 成都中电熊猫显示科技有限公司 阵列基板的制作方法及阵列基板
CN115692540B (zh) * 2022-11-11 2024-08-09 上海天马微电子有限公司 感光晶体管及其制作方法、探测器、显示器及微流控芯片

Family Cites Families (194)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5256897A (en) 1988-11-28 1993-10-26 Hitachi, Ltd. Oxide superconducting device
EP0445535B1 (en) * 1990-02-06 1995-02-01 Sel Semiconductor Energy Laboratory Co., Ltd. Method of forming an oxide film
JP2572003B2 (ja) * 1992-03-30 1997-01-16 三星電子株式会社 三次元マルチチャンネル構造を有する薄膜トランジスタの製造方法
JP2642849B2 (ja) 1993-08-24 1997-08-20 株式会社フロンテック 薄膜の製造方法および製造装置
US6124606A (en) 1995-06-06 2000-09-26 Ois Optical Imaging Systems, Inc. Method of making a large area imager with improved signal-to-noise ratio
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3663261B2 (ja) * 1995-10-05 2005-06-22 株式会社東芝 表示装置用アレイ基板及びその製造方法
US5847410A (en) * 1995-11-24 1998-12-08 Semiconductor Energy Laboratory Co. Semiconductor electro-optical device
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH10293321A (ja) * 1997-04-17 1998-11-04 Mitsubishi Electric Corp 液晶表示装置およびその製造方法
US6359672B2 (en) 1997-10-20 2002-03-19 Guardian Industries Corp. Method of making an LCD or X-ray imaging device with first and second insulating layers
JP3216804B2 (ja) 1998-01-06 2001-10-09 富士電機株式会社 炭化けい素縦形fetの製造方法および炭化けい素縦形fet
JP4170454B2 (ja) 1998-07-24 2008-10-22 Hoya株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) * 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP2001053283A (ja) * 1999-08-12 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP3761756B2 (ja) * 1999-12-16 2006-03-29 シャープ株式会社 液晶表示装置およびその製造方法
KR100739366B1 (ko) 1999-12-20 2007-07-16 엘지.필립스 엘시디 주식회사 박막 트랜지스터 및 그 제조방법
JP2001284592A (ja) * 2000-03-29 2001-10-12 Sony Corp 薄膜半導体装置及びその駆動方法
US7633471B2 (en) * 2000-05-12 2009-12-15 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and electric appliance
JP2001324725A (ja) * 2000-05-12 2001-11-22 Hitachi Ltd 液晶表示装置およびその製造方法
JP4777500B2 (ja) * 2000-06-19 2011-09-21 三菱電機株式会社 アレイ基板およびそれを用いた表示装置ならびにアレイ基板の製造方法
WO2002016679A1 (fr) 2000-08-18 2002-02-28 Tohoku Techno Arch Co., Ltd. Matiere semi-conductrice polycristalline
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
US6549071B1 (en) * 2000-09-12 2003-04-15 Silicon Laboratories, Inc. Power amplifier circuitry and method using an inductance coupled to power amplifier switching devices
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
US7071037B2 (en) * 2001-03-06 2006-07-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP3771456B2 (ja) * 2001-03-06 2006-04-26 株式会社日立製作所 液晶表示装置及び薄膜トランジスタの製造方法
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
US6623653B2 (en) 2001-06-12 2003-09-23 Sharp Laboratories Of America, Inc. System and method for etching adjoining layers of silicon and indium tin oxide
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
EP1443130B1 (en) * 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4401641B2 (ja) * 2001-11-07 2010-01-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2003156764A (ja) * 2001-11-20 2003-05-30 Matsushita Electric Ind Co Ltd 薄膜トランジスタアレイ基板の製造方法およびそれを備える液晶表示装置
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 LnCuO(S,Se,Te)単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) * 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
KR100436181B1 (ko) * 2002-04-16 2004-06-12 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판 제조방법
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US6767847B1 (en) 2002-07-02 2004-07-27 Taiwan Semiconductor Manufacturing Company Method of forming a silicon nitride-silicon dioxide gate stack
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
KR100892087B1 (ko) 2002-10-28 2009-04-06 엘지디스플레이 주식회사 횡전계방식 액정표시장치용 어레이기판과 그 제조방법
JP2004172150A (ja) * 2002-11-15 2004-06-17 Nec Kagoshima Ltd 積層構造配線の製造方法
KR100905472B1 (ko) * 2002-12-17 2009-07-02 삼성전자주식회사 박막 트랜지스터 어레이 기판 및 이를 포함하는 액정 표시장치
KR100497095B1 (ko) * 2002-12-26 2005-06-28 엘지.필립스 엘시디 주식회사 듀얼패널타입 유기전계발광 소자용 어레이 기판 및 그 제조방법
JP2004235180A (ja) * 2003-01-28 2004-08-19 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
KR101054819B1 (ko) 2003-06-24 2011-08-05 엘지디스플레이 주식회사 횡전계 방식 액정표시장치용 어레이기판과 그 제조방법
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4936643B2 (ja) 2004-03-02 2012-05-23 株式会社リコー 半導体装置及びその製造方法
CN1918672B (zh) * 2004-03-09 2012-10-03 出光兴产株式会社 薄膜晶体管、薄膜晶体管基板、液晶显示装置、溅射靶、透明导电膜、透明电极及它们的制造方法
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
JP4461873B2 (ja) * 2004-03-29 2010-05-12 カシオ計算機株式会社 亜鉛酸化物の加工方法および薄膜トランジスタの製造方法
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) * 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
JP5118811B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 発光装置及び表示装置
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
KR20060064264A (ko) * 2004-12-08 2006-06-13 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
JP4667846B2 (ja) 2004-12-10 2011-04-13 三菱電機株式会社 薄膜トランジスタアレイ基板の製造方法
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置,電子裝置,和半導體裝置的製造方法
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
US7868320B2 (en) * 2005-05-31 2011-01-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
JP2006351844A (ja) * 2005-06-16 2006-12-28 Mitsubishi Electric Corp 電気光学表示装置およびその製造方法
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
KR20060133834A (ko) 2005-06-21 2006-12-27 엘지.필립스 엘시디 주식회사 산화아연을 박막트랜지스터의 액티브층으로 사용하는액정표시소자의 제조방법
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機el表示装置およびその製造方法
KR101298940B1 (ko) * 2005-08-23 2013-08-22 주식회사 동진쎄미켐 포토레지스트 조성물 및 이를 이용한 박막 트랜지스터기판의 제조방법
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1995787A3 (en) * 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP1933293A4 (en) * 2005-10-05 2009-12-23 Idemitsu Kosan Co TFT SUBSTRATE AND METHOD FOR MANUFACTURING A TFT SUBSTRATE
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
JP2007123700A (ja) 2005-10-31 2007-05-17 Toppan Printing Co Ltd 酸化物半導体のパターニング方法と薄膜トランジスタの製造方法
KR20090115222A (ko) * 2005-11-15 2009-11-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 제조방법
US7998372B2 (en) 2005-11-18 2011-08-16 Idemitsu Kosan Co., Ltd. Semiconductor thin film, method for manufacturing the same, thin film transistor, and active-matrix-driven display panel
JP5250929B2 (ja) * 2005-11-30 2013-07-31 凸版印刷株式会社 トランジスタおよびその製造方法
JP5171258B2 (ja) 2005-12-02 2013-03-27 出光興産株式会社 Tft基板及びtft基板の製造方法
JP5121221B2 (ja) 2005-12-26 2013-01-16 株式会社半導体エネルギー研究所 半導体装置
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) * 2006-01-21 2012-07-18 三星電子株式会社 ZnOフィルム及びこれを用いたTFTの製造方法
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
JP4921997B2 (ja) 2006-02-07 2012-04-25 三星電子株式会社 薄膜トランジスタ表示パネル及びその製造方法
JP2007212699A (ja) 2006-02-09 2007-08-23 Idemitsu Kosan Co Ltd 反射型tft基板及び反射型tft基板の製造方法
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5110803B2 (ja) 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
JP2007250982A (ja) 2006-03-17 2007-09-27 Canon Inc 酸化物半導体を用いた薄膜トランジスタ及び表示装置
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ZnO TFT
KR100785038B1 (ko) * 2006-04-17 2007-12-12 삼성전자주식회사 비정질 ZnO계 TFT
KR101232061B1 (ko) * 2006-04-24 2013-02-12 삼성디스플레이 주식회사 금속 배선의 제조 방법 및 표시 기판의 제조 방법
TWI298545B (en) 2006-04-24 2008-07-01 Au Optronics Corp Method for fabricating a thin film transistor
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP2007311404A (ja) * 2006-05-16 2007-11-29 Fuji Electric Holdings Co Ltd 薄膜トランジスタの製造方法
EP2025004A1 (en) * 2006-06-02 2009-02-18 Kochi Industrial Promotion Center Semiconductor device including an oxide semiconductor thin film layer of zinc oxide and manufacturing method thereof
JP5028033B2 (ja) * 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
KR20080001181A (ko) * 2006-06-29 2008-01-03 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이 기판과 그 제조방법
JP5328083B2 (ja) 2006-08-01 2013-10-30 キヤノン株式会社 酸化物のエッチング方法
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Nec液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4404881B2 (ja) 2006-08-09 2010-01-27 日本電気株式会社 薄膜トランジスタアレイ、その製造方法及び液晶表示装置
JP4999400B2 (ja) * 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP5127183B2 (ja) * 2006-08-23 2013-01-23 キヤノン株式会社 アモルファス酸化物半導体膜を用いた薄膜トランジスタの製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
KR101425635B1 (ko) * 2006-11-29 2014-08-06 삼성디스플레이 주식회사 산화물 박막 트랜지스터 기판의 제조 방법 및 산화물 박막트랜지스터 기판
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーelディスプレイおよびその製造方法
JP2008151963A (ja) 2006-12-15 2008-07-03 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の駆動方法
KR100922802B1 (ko) 2006-12-29 2009-10-21 엘지디스플레이 주식회사 Tft 어레이 기판 및 그 제조방법
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
KR20080068240A (ko) * 2007-01-18 2008-07-23 삼성전자주식회사 박막 트랜지스터 기판의 제조 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR101410926B1 (ko) * 2007-02-16 2014-06-24 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
KR101373735B1 (ko) * 2007-02-22 2014-03-14 삼성디스플레이 주식회사 신호선의 제조 방법, 박막 트랜지스터 표시판 및 그의 제조방법
KR100858088B1 (ko) * 2007-02-28 2008-09-10 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
KR101431136B1 (ko) * 2007-03-08 2014-08-18 삼성디스플레이 주식회사 박막 트랜지스터 기판의 제조 방법
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP2008274515A (ja) 2007-03-30 2008-11-13 Nippon Paper Industries Co Ltd 未離解片の低減方法
JP2008256854A (ja) * 2007-04-03 2008-10-23 Sharp Corp 薄膜トランジスタアレイ基板、その製造方法および液晶表示装置
WO2008126879A1 (en) * 2007-04-09 2008-10-23 Canon Kabushiki Kaisha Light-emitting apparatus and production method thereof
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) * 2007-05-29 2013-12-24 삼성전자주식회사 ZnO 계 박막 트랜지스터 및 그 제조방법
US7935964B2 (en) 2007-06-19 2011-05-03 Samsung Electronics Co., Ltd. Oxide semiconductors and thin film transistors comprising the same
KR20090002841A (ko) 2007-07-04 2009-01-09 삼성전자주식회사 산화물 반도체, 이를 포함하는 박막 트랜지스터 및 그 제조방법
US7738050B2 (en) * 2007-07-06 2010-06-15 Semiconductor Energy Laboratory Co., Ltd Liquid crystal display device
JP5380037B2 (ja) * 2007-10-23 2014-01-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101270174B1 (ko) * 2007-12-03 2013-05-31 삼성전자주식회사 산화물 반도체 박막 트랜지스터의 제조방법
JP5377940B2 (ja) * 2007-12-03 2013-12-25 株式会社半導体エネルギー研究所 半導体装置
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
KR101461127B1 (ko) 2008-05-13 2014-11-14 삼성디스플레이 주식회사 반도체 장치 및 이의 제조 방법
TWI570937B (zh) 2008-07-31 2017-02-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR101499239B1 (ko) 2008-08-26 2015-03-06 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
US9082857B2 (en) 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
US9306078B2 (en) 2008-09-08 2016-04-05 Cbrite Inc. Stable amorphous metal oxide semiconductor
WO2010029865A1 (en) 2008-09-12 2010-03-18 Semiconductor Energy Laboratory Co., Ltd. Display device
KR20110056542A (ko) 2008-09-12 2011-05-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR102275487B1 (ko) 2008-09-19 2021-07-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
KR101831167B1 (ko) 2008-09-19 2018-02-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
EP2172977A1 (en) 2008-10-03 2010-04-07 Semiconductor Energy Laboratory Co., Ltd. Display device
KR20160113329A (ko) 2008-10-03 2016-09-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5361651B2 (ja) 2008-10-22 2013-12-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
EP2180518B1 (en) 2008-10-24 2018-04-25 Semiconductor Energy Laboratory Co, Ltd. Method for manufacturing semiconductor device
WO2010047288A1 (en) 2008-10-24 2010-04-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductordevice
KR101667909B1 (ko) * 2008-10-24 2016-10-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
US8741702B2 (en) * 2008-10-24 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5616012B2 (ja) 2008-10-24 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN103730509B (zh) 2008-11-07 2018-03-30 株式会社半导体能源研究所 半导体器件
KR101627728B1 (ko) * 2008-12-30 2016-06-08 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
JP5564331B2 (ja) 2009-05-29 2014-07-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
EP3217435A1 (en) 2009-09-16 2017-09-13 Semiconductor Energy Laboratory Co., Ltd. Transistor and display device
KR20210048590A (ko) 2009-09-16 2021-05-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102648524B (zh) 2009-10-08 2015-09-23 株式会社半导体能源研究所 半导体器件、显示装置和电子电器
EP2494692B1 (en) 2009-10-30 2016-11-23 Semiconductor Energy Laboratory Co. Ltd. Logic circuit and semiconductor device

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