JP5367955B2 - 動作特性とフリッカーノイズ特性が向上したアナログトランジスタを備える半導体素子及びその製造方法 - Google Patents

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Description

本発明は半導体素子及びその製造方法に関し、特にフリッカーノイズ特性が向上した半導体素子及びその製造方法に関するものである。
半導体素子のデザインルールの減少による素子特性の劣化に関する解決策として、チャネル領域に歪み（ｓｔｒａｉｎ）を誘導することによって電子及び正孔の移動度を向上させる方法が導入されている。ところが、歪みを誘導したアナログＭＯＳトランジスタの場合、フリッカーノイズ特性が劣化する傾向がある。したがって、歪み誘導技術を適用する場合、アナログＭＯＳトランジスタの相互コンダクタンスや遮断周波数特性が向上するにもかかわらず、歪み誘導技術を適用するのは困難である。
特に、システムＬＳＩの場合にはデジタルＭＯＳトランジスタとアナログＭＯＳトランジスタが混在されて１つの完全な機能を行う。したがって、システムＬＳＩの場合、デジタルＭＯＳトランジスタとアナログＭＯＳトランジスタに同時に歪み誘導技術を適用するのは困難である。このため、素子特性の向上とともにノイズ特性の向上という共同相乗効果を達成し得る半導体素子が要求される。
大韓民国特開第２００６−００４５９５号明細書
本発明が達成しようとする技術的課題はフリッカーノイズ特性が向上したアナログＭＯＳトランジスタを含む半導体素子を提供することである。
本発明が達成しようとする他の技術的課題はフリッカーノイズ特性が向上したアナログＭＯＳトランジスタを含む半導体素子の製造方法を提供することである。
本発明の技術的課題は以上で言及した技術的課題に制限されず、言及していないさらなる技術的課題は下記によって当業者に明確に理解できるものである。
前記技術的課題を達成するための本発明の例示的な実施形態による半導体素子は、非歪み（not strained）チャネルアナログＭＯＳトランジスタに対するフリッカーノイズパワーの相対値が１以下の歪みチャネルアナログＭＯＳトランジスタを含む。
前記技術的課題を達成するための本発明のいくつかの実施形態による半導体素子は、基板、基板上のアナログｎＭＯＳトランジスタと圧縮歪みチャネルアナログｐＭＯＳトランジスタ、及び前記ｎＭＯＳ及びｐＭＯＳトランジスタを各々覆う第１及び第２エッチングストッパライナを含むが、前記ｎＭＯＳ及びｐＭＯＳトランジスタは各々レファレンス非歪みチャネルアナログｎＭＯＳ及びｐＭＯＳトランジスタに対する５００Ｈｚでのフリッカーノイズパワーの相対値が１以下である。
前記他の技術的課題を達成するための本発明のいくつかの実施形態による半導体素子の製造方法は、基板上にアナログｎＭＯＳトランジスタとアナログｐＭＯＳトランジスタを形成し、前記ｎＭＯＳトランジスタを覆い、かつ水素濃度１×１０２１／ｃｍ３の第１エッチングストッパライナと、前記ｐＭＯＳトランジスタを覆い、かつ前記ｐＭＯＳトランジスタのチャネルに圧縮歪みを誘導する第２エッチングストッパライナを形成することを含む。
その他、実施形態の具体的な事項は詳細な説明及び図面に含まれている。
本発明の実施形態による半導体素子は素子特性の向上とともにノイズ特性の向上という共同相乗効果を達成し得る。
本発明の利点及び特徴、そしてそれらを達成する方法は添付する図面とともに詳細に後述する実施形態を参照すれば明確になる。しかし、本発明は以下に開示される実施形態に限定されず、相異なる多様な形態によって具現でき、単に本実施形態は本発明の開示を完全なものにし、本発明の属する技術分野における通常の知識を有する者に発明の範疇を完全に知らせるために提供するものであって、本発明は請求項の範疇によってのみ定義される。明細書全体にわたって同じ参照符号は同じ構成要素を示す。
図１ないし図５は本発明の実施形態による半導体素子を説明するための概略図である。図１ないし図５を参照すれば、本発明の実施形態による半導体素子は図１に示されているレファレンスアナログＭＯＳトランジスタ１０００，２０００に対する５００Ｈｚでのフリッカー（１／ｆ）ノイズパワーＳｖｇ（Ｖ２／Ｈｚ）の相対値が１以下になる歪みチャネルアナログｐＭＯＳトランジスタ（図２の２１００）と歪みチャネルまたは非歪みチャネルアナログｎＭＯＳトランジスタ（図３の３１００、図４の４１００、図５の５１００）の多様な組み合わせからなる。フリッカーノイズパワーの相対値が１以下になることはレファレンスアナログＭＯＳトランジスタ１０００，２０００対比フリッカーノイズ特性の劣化が無いことを意味する。
歪みチャネルとは、チャネルに圧縮応力（compressive stress）または引張応力（tensile stress）などが加えられてチャネルの歪みを誘導することによってキャリア（電子または正孔）の移動度（μ）が変形されたチャネルをいう。
図１に示されているレファレンス非歪みチャネルアナログＭＯＳトランジスタ１０００，２０００は、本発明の実施形態による半導体素子を構成するｐＭＯＳトランジスタ２１００とｎＭＯＳトランジスタ３１００，４１００，５１００と同じデザインルール、同じ材質で形成されるが、チャネルに歪みが誘導されないＭＯＳトランジスタである。すなわち、チャネルに±│２│Ｇｄｙｎｅ／ｃｍ２以上の応力が誘導されない構造のＭＯＳトランジスタをいう。したがって、レファレンスアナログＭＯＳトランジスタ１０００，２０００を構成するエッチングストッパライナ（以下、ＥＳＬ）１１５２ａ，１１５２ｂは±│２│Ｇｄｙｎｅ／ｃｍ２以上の応力を誘導しない中性ＥＳＬ（以下、ＮＥＳＬ）である。ＮＥＳＬ１１５２ａ，１１５２ｂは水素濃度が１×１０２２／ｃｍ３未満、より具体的には１×１０２１／ｃｍ３以下であり得る。
図１ないし図５を参照すれば、本発明の実施形態による半導体素子を構成するアナログｎＭＯＳトランジスタ３１００，４１００，５１００とレファレンスアナログｎＭＯＳトランジスタ１０００は、基板１００、基板１００内に形成された浅いトレンチ素子分離領域（ＳＴＩ）１０２、ＳＴＩ１０２により定義された活性領域内に形成されたｎ型ソース／ドレイン領域１２８ａ、ｎ型ソース／ドレイン領域１２８ａ間のチャネル領域１０４ａ上にゲート絶縁膜１１０を介在して形成されたゲート１２０、ゲート１２０側壁のスペーサ１２３を含む。ゲート１２０とｎ型ソース／ドレイン領域１２８ａには金属シリサイド層１３０が形成され得る。
同様に、歪みチャネルアナログｐＭＯＳトランジスタ２１００とレファレンス非歪みチャネルアナログｐＭＯＳトランジスタ２０００は、基板１００、基板１００内に形成された浅いトレンチ素子分離領域１０２により定義された活性領域内に形成されたｐ型ソース／ドレイン領域１２８ｂ、ソース／ドレイン領域１２８ｂ間のチャネル領域１０４ｂ上にゲート絶縁膜１１０を介在して形成されたゲート１２０、ゲート１２０側壁のスペーサ１２３を含む。ゲート１２０とソース／ドレイン領域１２８ｂには金属シリサイド層１３０が形成され得る。
アナログｎＭＯＳトランジスタ３１００，４１００，５１００は各々ゲート１２０とスペーサ１２３を覆い、かつ基板上に延長された第１ＥＳＬ１５２ａ，２５２ａ，３５２ａを含む。歪みチャネルアナログｐＭＯＳトランジスタ２１００はゲート１２０とスペーサ１２３を覆い、かつ基板上に延長された第２ＥＳＬ１５２ｂ，３５２ｂを含む。
第１ＥＳＬ１５２ａ，２５２ａ，３５２ａと第２ＥＳＬ１５２ｂ，３５２ｂは、半導体素子の集積度が増加してトランジスタ間の間隔が狭くなり、トランジスタのデザインルールも著しく減少することによってコンタクト領域も縮小されて、コンタクトホールのエッチング時にエッチングマージンが減少するのを解決するために導入したものである。
本発明の実施形態による半導体素子を構成する歪みチャネルアナログｐＭＯＳトランジスタ２１００とアナログｎＭＯＳトランジスタ３１００，４１００，５１００は、チャネル歪みによる素子特性の向上とともにノイズ特性の向上という共同相乗効果を可能にするトランジスタ構造のみからなっている。
このようなトランジスタ構造は図６ないし図１１に示されているように、１／ｆノイズ特性に主な影響を与える因子がアナログｎＭＯＳトランジスタの場合にはＥＳＬ内の水素濃度であり、アナログｐＭＯＳトランジスタの場合にはチャネルに誘導された圧縮歪みであるという発明者の新しい発見に基づくものである。このような発見は現在まで誰も提示していない。
１／ｆノイズパワーＳｖｇを表す下記式１を参照すれば、ノイズパワーに影響を与える主な変数は界面状態密度とキャリア散乱である。
前記式中、Ｓｖｇはノイズパワー、Ｎｔは界面状態密度、μは移動度、Ｎはキャリア密度、αは散乱係数を各々示す。
図６ないし図１１の結果から、応力は却ってノイズパワーを減少させ、水素による界面状態密度の増加がノイズパワー増加の原因になることが分かる。
図６はＰＥＣＶＤにより形成したＳｉＯＮ膜の応力と水素濃度を示すグラフである。
図６を参照すれば、中性応力を示すＮＥＳＬの場合、水素濃度が低い場合（ＬＨ）（１×１０２１／ｃｍ３）と水素濃度が高い場合（ＨＨ）（１×１０２２／ｃｍ３）のいずれも約２Ｇｄｙｎｅ／ｃｍ２程度の応力を示し、水素濃度が高い（ＨＨ）圧縮ＥＳＬ（以下、ＣＥＳＬ）の場合、約−１２Ｇｄｙｎｅ／ｃｍ２程度の応力を示す。
図７は同じデザインルール、同じ材質のアナログｐＭＯＳトランジスタを製造するが、ＮＥＳＬ（ＬＨ）、水素濃度が高くチャネルに圧縮歪みを誘導するＣＥＳＬ（ＨＨ）及びチャネルに圧縮歪みを誘導するエピタキシャルＳｉＧｅ（以下、ｅＳｉＧｅ）とともにＮＥＳＬ（ＬＨ）を含むアナログｐＭＯＳトランジスタについてＮＢＴＩを測定したものである。ｅＳｉＧｅは基板内に形成された溝を埋め込んでソース／ドレイン領域が形成される領域である。
図８はＮＥＳＬ（ＬＨ）、ＮＥＳＬ（ＨＨ）、ＣＥＳＬ（ＬＨ）、ＣＥＳＬ（ＨＨ）を各々備えるアナログｐＭＯＳトランジスタの５００Ｈｚでのノイズパワーを測定した結果を示す。また、各ＥＳＬとともにｅＳｉＧｅを含むアナログｐＭＯＳトランジスタに対しても５００Ｈｚでのノイズパワーを測定した結果を示す。図９は図８の結果に基づいてＮＥＳＬ（ＬＨ）を含むレファレンスアナログｐＭＯＳトランジスタに対する残りのｐＭＯＳトランジスタのノイズパワーの相対値を示すグラフである。
図７を参照すれば、ＮＥＳＬ（ＬＨ）＋ｅＳｉＧｅの場合はＮＥＳＬ（ＬＨ）の場合と実質的に同じ特性を示す反面、ＣＥＳＬ（ＨＨ）の場合はＮＥＳＬ（ＬＨ）と異なる特性を示すのが分かる。
ところが、図８の結果によれば、ＮＥＳＬ（ＬＨ）と実質的に同じＮＢＴＩ特性を示すＮＥＳＬ（ＬＨ）＋ｅＳｉＧｅの場合、ノイズパワーが減少することが分かる。結論的に、ｅＳｉＧｅは本来水素を含まないため、ノイズ特性の向上に影響を与える因子がｅＳｉＧｅにより誘導される圧縮歪みであることが分かる。すなわち、圧縮歪みがキャリアの質量を減少させて散乱係数を減少させることによって結果的にノイズパワーを減少させることが分かる。
一方、ＮＥＳＬ（ＬＨ）、ＣＥＳＬ（ＬＨ）対ＮＥＳＬ（ＨＨ）、ＣＥＳＬ（ＨＨ）の場合、各々ノイズパワーが２倍程度増加することから、水素による界面状態密度の増加がノイズパワー増加の原因であることが分かる。
しかし、ＮＥＳＬ（ＬＨ）対ＣＥＳＬ（ＨＨ）の場合、ノイズ特性が少し向上することから、圧縮歪みが水素によるノイズ特性の劣化を相殺し、一定程度ノイズ特性を向上させ得ることが分かる。
すなわち、アナログｐＭＯＳトランジスタの場合にはＥＳＬ内の水素濃度がノイズ特性を一定程度劣化させるが、適切な圧縮歪みを誘導することによってノイズ特性の劣化を防止し得ることが分かる。したがって、図９に示されているように、チャネルに圧縮歪みを誘導したｐＭＯＳトランジスタの場合、ＥＳＬの種類及び水素濃度にかかわらずＮＥＳＬ（ＬＨ）を含むレファレンス非歪みチャネルアナログｐＭＯＳトランジスタに対するノイズパワーの相対値を１以下にさせ得ることが分かる。
図１０は同じデザインルール、同じ材質のアナログｎＭＯＳトランジスタを製造するが、ＮＥＳＬ（ＬＨ）、ＮＥＳＬ（ＨＨ）、ＣＥＳＬ（ＬＨ）、ＣＥＳＬ（ＨＨ）、チャネルに引張歪みを誘導する引張ＥＳＬ（以下、ＴＥＳＬ）（ＬＨ）、ＴＥＳＬ（ＨＨ）を各々備えるアナログｎＭＯＳトランジスタの５００Ｈｚでのノイズパワーを測定した結果を示す。図１１は図１０の結果に基づいてＮＥＳＬ（ＬＨ）を含むレファレンスアナログｎＭＯＳトランジスタに対する残りのｎＭＯＳトランジスタのノイズパワーの相対値を示すグラフである。
図１０を参照すれば、ＮＥＳＬ（ＨＨ）、ＣＥＳＬ（ＨＨ）、ＴＥＳＬ（ＨＨ）対ＮＥＳＬ（ＬＨ）、ＣＥＳＬ（ＬＨ）、ＴＥＳＬ（ＬＨ）の場合、各々のノイズ特性が著しく向上する反面、ＮＥＳＬ（ＬＨ）、ＮＥＳＬ（ＨＨ）対ＣＥＳＬ（ＬＨ）、ＣＥＳＬ（ＨＨ）の場合、各々のノイズ特性がほとんど変化しないことから、アナログｎＭＯＳトランジスタのノイズパワーは圧縮歪みによる影響よりは水素濃度の影響をさらに大きく受けることが分かる。また、ＮＥＳＬ（ＬＨ）対ＴＥＳＬ（ＬＨ）の場合、ノイズ特性が少し向上することから、引張歪みの誘導によりノイズ特性を一定程度向上させ得ることが分かる。しかし、ＮＥＳＬ（ＬＨ）対ＴＥＳＬ（ＨＨ）の場合、ノイズ特性が著しく劣化することから、アナログｎＭＯＳトランジスタのノイズパワーは引張歪みによる影響よりは水素濃度の影響をさらに大きく受けることが分かる。
図１１を参照すれば、ＮＥＳＬ（ＬＨ）を含むレファレンスアナログｎＭＯＳトランジスタに対する残りのｎＭＯＳトランジスタのノイズパワーの相対値を１以下にさせるためには、ＥＳＬ内の水素濃度を低濃度（１×１０２１／ｃｍ３以下）に維持しなければならないことが分かる。
図６ないし図１１の結果についての多様で深層的な分析によって、図２に示されている歪みチャネルアナログｐＭＯＳトランジスタ２１００と図３ないし図５に示されているアナログｎＭＯＳトランジスタ３１００，４１００，５１００を組み合わせた本発明の実施形態による半導体素子を創案した。その結果、本発明の実施形態による半導体素子は素子特性向上とともにノイズ特性の向上という共同相乗効果を達成し得る。
図２に示されている歪みチャネルアナログｐＭＯＳトランジスタ２１００は第２ＥＳＬ１５２ｂ，３５２ｂの水素濃度には制限されず、チャネルに圧縮歪みを誘導し得る構造を採用することによってチャネル歪みによる素子特性の向上とともにノイズ特性の向上という共同相乗効果を達成し得る。
具体的に、２１００ａはチャネル１０４ｂに圧縮歪みを誘導しないＮＥＳＬ１５２ｂを使用するが、基板１００内に形成された溝を埋め込んでソース／ドレイン領域１２８ｂが形成された引張エピタキシャル半導体層１２４ｂ（例えば、ＳｉＧｅ層）によりチャネル１０４ｂに圧縮歪みを誘導する歪みチャネルｐＭＯＳトランジスタを示し、２１００ｂはチャネル１０４ｂに圧縮歪みを誘導するＣＥＳＬ３５２ｂを含む歪みチャネルｐＭＯＳトランジスタを示し、２１００ｃはＣＥＳＬ１５２ｂと引張エピタキシャル半導体層１２４ｂがともにチャネル１０４ｂに圧縮歪みを誘導する歪みチャネルｐＭＯＳトランジスタを示す。
図３ないし図５に示されているｎＭＯＳトランジスタ３１００，４１００，５１００はチャネル歪みの誘導有無にかかわらず第１ＥＳＬ１５２ａ，２５２ａ，３５２ａの水素濃度を低濃度（１×１０２２／ｃｍ３未満、好ましくは１×１０２１／ｃｍ３以下）にさせることによってｐＭＯＳトランジスタ２１００とともに半導体素子を構成して半導体素子特性の向上とともにノイズ特性の向上という共同相乗効果を達成し得る。
具体的に、図３は低濃度のＮＥＳＬ１５２ａを備えるアナログｎＭＯＳトランジスタ３１００を示す。３１００ａはＮＥＳＬ１５２ａのみ備える非歪みチャネルｎＭＯＳトランジスタを示し、３１００ｂは基板１００内に形成された溝を埋め込んでソース／ドレイン領域１２８ａが形成された引張エピタキシャル半導体層１２４ａ（例えば、ＳｉＣ層）によりチャネル１０４ａに引張歪みを誘導する歪みチャネルｎＭＯＳトランジスタを示し、１１００ｃは圧縮歪みゲート１２０’によりチャネル１０４ａに引張歪みを誘導する歪みチャネルｎＭＯＳトランジスタを示す。図示していないが、１１００ｂと１１００ｃを組み合わせて引張エピタキシャル半導体層１２４ａとＣＳＧ１２０’をともに含む歪みチャネルｎＭＯＳトランジスタも使用することができる。
図４は低濃度のＴＥＳＬ２５２ａを備えるアナログｎＭＯＳトランジスタ３１００を示す。４１００ａはチャネル１０４ａに引張歪みを誘導するＴＥＳＬ２５２ａのみ備える歪みチャネルｎＭＯＳトランジスタを示し、４１００ｂはＴＥＳＬ２５２ａと基板１００内に形成された溝を埋め込んでソース／ドレイン領域１２８ａが形成された引張エピタキシャル半導体層１２４ａ（例えば、ＳｉＣ層）がともにチャネル１０４ａに引張歪みを誘導する歪みチャネルｎＭＯＳトランジスタを示し、４１００ｃはＴＥＳＬ２５２ａと圧縮歪みゲート１２０’がともにチャネル１０４ａに引張歪みを誘導する歪みチャネルｎＭＯＳトランジスタを示す。図示していないが、４１００ｂと４１００ｃを組み合わせてＴＥＳＬ２５２ａ、引張エピタキシャル半導体層１２４ａ及びＧＳＧ１２０’をともに含む歪みチャネルｎＭＯＳトランジスタも使用することができる。
図５は低濃度のＣＥＳＬ３５２ａを備えるアナログｎＭＯＳトランジスタ５１００を示す。５１００ａはチャネル１０４ａに圧縮歪みを誘導するＣＥＳＬ３５２ａのみ備える歪みチャネルｎＭＯＳトランジスタを示し、５１００ｂはチャネル１０４ａにＣＥＳＬ３５２ａが誘導する圧縮歪みと基板１００内に形成された溝を埋め込んでソース／ドレイン領域１２８ａが形成された引張エピタキシャル半導体層１２４ａ（例えば、ＳｉＣ層）が誘導する引張歪みがともに誘導される歪みチャネルｎＭＯＳトランジスタを示し、５１００ｃはチャネル１０４ａにＣＥＳＬ２５２ａが誘導する圧縮歪みと圧縮歪みゲート１２０’が誘導する引張歪みがともに誘導される歪みチャネルｎＭＯＳトランジスタを示す。図示していないが、５１００ｂと５１００ｃを組み合わせてＣＥＳＬ３５２ａ、引張エピタキシャル半導体層１２４ａ及びＧＳＧ１２０’をともに含む歪みチャネルｎＭＯＳトランジスタも使用することができる。
図示していないが、本発明の実施形態による半導体素子が１つの完全なシステムを提供するために、デジタル回路及びアナログ回路を単一チップ上に形成したシステムＬＳＩである場合にはアナログ回路領域とデジタル回路領域をともに含む。したがって、アナログ回路領域は図２ないし図５に示されているアナログｐＭＯＳトランジスタ及びアナログｎＭＯＳトランジスタを含み、デジタル回路領域はシステムＬＳＩで要求する性能によって歪みチャネルまたは非歪みチャネルデジタルｎＭＯＳトランジスタ及び／またはｐＭＯＳトランジスタを含むことができる。
以下、図１２Ａないし図１２Ｆを参照して本発明のいくつかの実施形態による半導体素子の製造方法を説明する。図１２Ａないし図１２Ｆには図２の２１００ｃと図４の４１００ｂを組み合わせた半導体素子を示す。
まず、図１２Ａを参照すれば、半導体基板１００、例えばシリコン基板のデジタル回路領域及びアナログ回路領域に各々素子分離のためのＳＴＩ１０２を形成する。その後、形成しようとするトランジスタのチャネルタイプによって半導体基板１００の各領域に適切なイオンを使用してチャネルイオン注入を行う。次いで、基板１００上に絶縁膜及び導電膜を形成した後、これをパターニングしてゲート絶縁膜１１０とゲート１２０として形成する。その後、ソース／ドレイン拡張領域１２２を形成してチャネル１０４ａ，１０４ｂを定義し、ゲート１２０の側壁に絶縁スペーサ１２３を形成する。
図１２Ｂを参照すれば、基板１００の一部をエッチングしてチャネル１０４ａ，１０４ｂに所定の歪みを誘導するエピタキシャル半導体層が埋め込まれる溝Ｇを形成する。溝Ｇの形成時にゲート１２０の一部もエッチングされ得る。
図１２Ｃを参照すれば、溝Ｇを埋め込むエピタキシャル半導体層１２４ａ，１２４ｂを形成する。ｎＭＯＳ領域にはチャネル１０４ａに引張歪みを誘導するＳｉＣ層を形成し、ｐＭＯＳ領域にはチャネル１０４ｂに圧縮歪みを誘導するＳｉＧｅ層を形成することができる。埋め込みエピタキシャル半導体層１２４ａ，１２４ｂは選択的エピタキシャル成長ＳＥＧ工程によって形成することができる。例えば、低圧化学気相蒸着（ＬＰＣＶＤ）、高真空化学気相蒸着法（ＵＨＶ−ＣＶＤ）などによって形成することができるが、これに限定されない。また、埋め込みエピタキシャル半導体層１２４ａ，１２４ｂの形成時にディープソース／ドレイン領域１２６に適用されるドーパントをインシチュでドーピングすることもできる。
埋め込みエピタキシャル半導体層１２４ａ，１２４ｂの形成に使用されるＳｉソースガスとしては、Ｓｉ２Ｈ６、ＳｉＨ４、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４などを使用することができ、ＧｅのソースとしてはＧｅＨ４を使用することができ、ＣのソースとしてはＣ２Ｈ６、ＣＨ３ＳｉＨ３などを使用することができるが、これに限定されない。また選択的特性を向上させるためにＨＣｌまたはＣｌ２などのガスを添加することができる。このとき特にドーピングを目的とする場合、Ｂ２Ｈ６またはＰＨ３ＡｓＨ３などのガスを添加することができる。ＨＣｌを添加すれば素子分離領域１０２ではエピタキシャル半導体層１２４ａ，１２４ｂが形成されずＳｉが現れた領域だけでエピタキシャル半導体層１２４ａ，１２４ｂが形成される選択的エピタキシャル成長が可能である。ＳＥＧ工程は当業界に広く知られているので、その具体的な説明は省略する。
エピタキシャル半導体層１２４ａ，１２４ｂの形成後、ディープソース／ドレイン領域１２６を形成してｎ型ソース／ドレイン領域１２８ａとｐ型ソース／ドレイン領域１２８ｂを完成する。エピタキシャル工程時、同時にドーピングした場合にはディープソース／ドレイン領域１２６の形成を省略することができる。その後、通常のサリサイド工程を通じてゲート１２０とソース／ドレイン領域１２８ａ，１２８ｂ上にシリサイド膜１３０を形成する。
図１２Ｄを参照すれば、ｎＭＯＳトランジスタを覆う引張歪み誘導ライナ２５２とｐＭＯＳトランジスタを覆う圧縮歪み誘導ライナ３５２を形成する。
異種物質を使用して互いに異なる歪みを誘導し得るだけでなく、同種物質でも工程条件の調整によって互いに異なる歪みを誘導するライナを形成することができる。これは当業界に広く知られているので、その具体的な説明は省略する。ＳｉＯＮ膜を使用する場合、図１３に示されているように、引張歪み誘導ライナ２５２内の水素濃度は１×１０２１／ｃｍ３を超過する。また、引張歪み誘導ライナ２５２内の水素濃度は圧縮歪み誘導ライナ３５２内の水素濃度より高い。
したがって、アナログｎＭＯＳトランジスタのフリッカーノイズ特性を向上させるために、引張歪み誘導ライナ２５２内の水素濃度を下げるための工程を必要とする。水素濃度を下げる工程はＵＶ照射などで行なうことができ、照射時間は約１ないし１０分程度である。ＵＶ照射により圧縮歪み誘導ライナ３５２内の水素濃度も下げることができる。
その結果、図１２Ｅに示されているように、トランジスタの動作特性とフリッカーノイズ特性が向上したアナログｎＭＯＳトランジスタとアナログｐＭＯＳトランジスタを含む半導体素子を完成することができる。
以後、半導体素子の技術分野において通常の知識を有する者に広く知られている工程段階によって、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタに各々電気的信号の入出力を可能にする配線を形成する段階、基板上にパッシベーション層を形成する段階、及び前記基板をパッケージする段階をさらに行って半導体素子を完成する。このような後続段階は本発明が曖昧に解析されるのを避けるために概略的に説明する。
基本的には図１２Ａないし図１２Ｅを参照して説明した製造方法を使用するが、エピタキシャル半導体層１２４ａ，１２４ｂの形成を選択的に省略したり、ｎＭＯＳトランジスタ上の第１ＥＳＬ及びｐＭＯＳトランジスタ上の第２ＥＳＬを所望の歪み誘導特性を有するライナとして形成することによって、図２ないし図５を参照して説明した多様な組み合わせのアナログトランジスタを含む半導体素子を製造することができる。
図１４はｎＭＯＳトランジスタのチャネル１０４ａに引張歪みを誘導する圧縮歪みゲート１２０’を形成する方法を説明するための断面図である。
図１４を参照すれば、ソース／ドレイン領域１２８ａ，１２８ｂの形成後、サリサイド工程前に基板１００の全面にゲート変形用膜１２４を形成した後、アニーリングを行えば、ポリシリコンからなるゲート１２０に圧縮歪みが加えられる。その結果、図示していないが、上部が変形された形態を有する圧縮歪みゲート１２０’を形成することができる。ゲート変形用膜１２４の種類及び圧縮歪みゲート１２０’の形成工程はＫ Ｏｔａなどにより２００２ ＩＥＤＭ、ｐｐ２７〜３０に掲載された「Ｎｏｖｅｌ Ｌｏｃａｌｌｙ Ｓｔｒａｉｎｅｄ Ｃｈａｎｎｅｌ Ｔｅｃｈｎｉｑｕｅ ｆｏｒ Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ ５５ｎｍ ＣＭＯＳ」という題目の論文とＣｈｉｅｎ−Ｈａｏ Ｃｈｅｎなどにより２００４ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙに掲載された「Ｓｔｒｅｓｓ Ｍｅｍｏｒｉｚａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ （ＳＭＴ） ｂｙ Ｓｅｌｅｃｔｉｖｅｌｙ Ｓｔｒａｉｎｅｄ−Ｎｉｔｒｉｄｅ Ｃａｐｐｉｎｇ ｆｏｒ Ｓｕｂ−６５ｎｍ Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ Ｓｔｒａｉｎｅｄ−Ｓｉ Ｄｅｖｉｃｅ Ａｐｐｌｉｃａｔｉｏｎ」に開示されており、前記内容は本明細書に援用されて統合される。
以後、ゲート変形用膜１２４を除去した後、図１２Ｂないし図１２Ｄを参照して説明した工程段階にしたがって本発明のいくつかの実施形態による半導体素子を形成することができる。
以上、添付する図面を参照して本発明の実施形態を説明したが、本発明の属する技術分野における通常の知識を有する者は本発明がその技術的思想や必須的な特徴を変更せずに他の具体的な形態によって実施できることを理解することができる。したがって前述した実施形態はすべての面で例示的なものであって、限定的なものではないことを理解しなければならない。
本発明はデジタルＭＯＳトランジスタとアナログＭＯＳトランジスタが混在されて１つの完全な機能を行うシステムＬＳＩに適用され得る。
本発明の実施形態によるアナログＭＯＳトランジスタのノイズパワー特性の評価基準になる、レファレンス非歪みチャネルアナログＭＯＳトランジスタの断面図である。 本発明の実施形態による半導体素子を構成する圧縮歪みチャネルアナログｐＭＯＳトランジスタの断面図である。 本発明の実施形態による半導体素子を構成するアナログｎＭＯＳトランジスタの断面図である。 本発明の実施形態による半導体素子を構成するアナログｎＭＯＳトランジスタの断面図である。 本発明の実施形態による半導体素子を構成するアナログｎＭＯＳトランジスタの断面図である。 ＰＥＣＶＤにより形成したＳｉＯＮ膜の応力と水素濃度を示すグラフである。 フリッカーノイズ特性に主な影響を与える因子を分析するための多様な実験データである。 フリッカーノイズ特性に主な影響を与える因子を分析するための多様な実験データである。 フリッカーノイズ特性に主な影響を与える因子を分析するための多様な実験データである。 フリッカーノイズ特性に主な影響を与える因子を分析するための多様な実験データである。 フリッカーノイズ特性に主な影響を与える因子を分析するための多様な実験データである。 本発明のいくつかの実施形態による半導体素子の製造方法を説明するための断面図である。 本発明のいくつかの実施形態による半導体素子の製造方法を説明するための断面図である。 本発明のいくつかの実施形態による半導体素子の製造方法を説明するための断面図である。 本発明のいくつかの実施形態による半導体素子の製造方法を説明するための断面図である。 本発明のいくつかの実施形態による半導体素子の製造方法を説明するための断面図である。 圧縮歪み誘導ＳｉＯＮ膜と引張歪み誘導ＳｉＯＮ膜内の水素濃度をＩＲで測定したグラフである。 圧縮歪みゲートによりチャネルに引張歪みが誘導されたｎＭＯＳ素子を含む本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
符号の説明
１００ 基板
１０２ 素子分離領域
１０４ａ、１０４ｂ チャネル
１１０ ゲート絶縁膜
１２０ ゲート
１２３ スペーサ
１２８ａ、１２８ｂ ソース／ドレイン領域
１３０ シリサイド膜
１５２ａ、２５２ａ、３５２ａ 第１エッチングストッパライナ
１５２ｂ、３５２ｂ 第２エッチングストッパライナ

Claims (9)

  1. 基板と、
    前記基板上に配置されたアナログｎＭＯＳトランジスタと、
    前記基板上に配置された圧縮歪みチャネルアナログｐＭＯＳトランジスタと、
    前記ｎＭＯＳトランジスタを覆う第１エッチングストッパライナと、
    前記ｐＭＯＳトランジスタを覆う第２エッチングストッパライナとを含むが、
    前記ｎＭＯＳ及びｐＭＯＳトランジスタは各々レファレンス非歪みチャネルアナログｎＭＯＳ及びｐＭＯＳトランジスタに対する５００Ｈｚでのフリッカーノイズパワーの相対値が１以下であり、
    前記第１エッチングストッパライナの水素濃度は１×１０ ２１ ／ｃｍ ３ 以下であり、前記レファレンス非歪みチャネルアナログｎＭＯＳ及びｐＭＯＳトランジスタは±│２│Ｇｄｙｎｅ／ｃｍ ２ 以上の応力を誘導せず、
    前記第１エッチングストッパライナは中性エッチングストッパライナであり、
    前記ｎＭＯＳトランジスタは前記基板内に形成された溝を埋め込む引張エピタキシャル半導体層と、
    前記引張エピタキシャル半導体層内に形成されたソース／ドレイン領域とを含むが、前記引張エピタキシャル半導体層及び前記ソース／ドレイン領域は前記ｎＭＯＳトランジスタのチャネルに引張歪みを誘導する歪みチャネルトランジスタである
    ことを特徴とする半導体素子。
  2. 基板と、
    前記基板上に配置されたアナログｎＭＯＳトランジスタと、
    前記基板上に配置された圧縮歪みチャネルアナログｐＭＯＳトランジスタと、
    前記ｎＭＯＳトランジスタを覆う第１エッチングストッパライナと、
    前記ｐＭＯＳトランジスタを覆う第２エッチングストッパライナとを含むが、
    前記ｎＭＯＳ及びｐＭＯＳトランジスタは各々レファレンス非歪みチャネルアナログｎＭＯＳ及びｐＭＯＳトランジスタに対する５００Ｈｚでのフリッカーノイズパワーの相対値が１以下であり、
    前記第１エッチングストッパライナの水素濃度は１×１０ ２１ ／ｃｍ ３ 以下であり、前記レファレンス非歪みチャネルアナログｎＭＯＳ及びｐＭＯＳトランジスタは±│２│Ｇｄｙｎｅ／ｃｍ ２ 以上の応力を誘導せず、
    前記第１エッチングストッパライナは中性エッチングストッパライナであり、前記ｎＭＯＳトランジスタはｎＭＯＳトランジスタのチャネルに引張歪みを誘導する圧縮歪みゲートを含む歪みチャネルトランジスタである
    ことを特徴とする半導体素子。
  3. 基板と、
    前記基板上に配置されたアナログｎＭＯＳトランジスタと、
    前記基板上に配置された圧縮歪みチャネルアナログｐＭＯＳトランジスタと、
    前記ｎＭＯＳトランジスタを覆う第１エッチングストッパライナと、
    前記ｐＭＯＳトランジスタを覆う第２エッチングストッパライナとを含むが、
    前記ｎＭＯＳ及びｐＭＯＳトランジスタは各々レファレンス非歪みチャネルアナログｎＭＯＳ及びｐＭＯＳトランジスタに対する５００Ｈｚでのフリッカーノイズパワーの相対値が１以下であり、
    前記第１エッチングストッパライナの水素濃度は１×１０ ２１ ／ｃｍ ３ 以下であり、前記レファレンス非歪みチャネルアナログｎＭＯＳ及びｐＭＯＳトランジスタは±│２│Ｇｄｙｎｅ／ｃｍ ２ 以上の応力を誘導せず、
    前記第１エッチングストッパライナは引張歪み誘導ライナであり、前記ｎＭＯＳトランジスタは前記引張歪み誘導ライナにより引張歪みチャネルを含む歪みチャネルトランジスタである
    ことを特徴とする半導体素子。
  4. 前記第１エッチングストッパライナは圧縮歪み誘導ライナであり、前記ｎＭＯＳトランジスタは前記圧縮歪み誘導ライナによりチャネルに圧縮歪みが誘導された歪みチャネルトランジスタである請求項１に記載の半導体素子。
  5. 基板と、
    前記基板上に配置されたアナログｎＭＯＳトランジスタと、
    前記基板上に配置されたアナログｐＭＯＳトランジスタと、
    前記ｎＭＯＳトランジスタを覆い、かつ水素濃度１×１０２１／ｃｍ３以下の第１エッチングストッパライナと、
    前記ｐＭＯＳトランジスタを覆い、かつ前記ｐＭＯＳトランジスタのチャネルに圧縮歪みを誘導する第２エッチングストッパライナとを含み、
    前記ｎＭＯＳ及びｐＭＯＳトランジスタは各々レファレンス非歪みチャネルアナログｎＭＯＳ及びｐＭＯＳトランジスタに対する５００Ｈｚでのフリッカーノイズパワーの相対値が１以下であって、前記レファレンス非歪みチャネルアナログｎＭＯＳ及びｐＭＯＳトランジスタは±│２│Ｇｄｙｎｅ／ｃｍ２以上の応力を誘導せず、
    前記第１エッチングストッパライナは前記ｎＭＯＳトランジスタのチャネルに引張歪みを誘導する
    ことを特徴とする半導体素子。
  6. 基板と、
    水素濃度１×１０２１／ｃｍ３以下の第１エッチングストッパライナと、
    前記第１エッチングストッパライナと前記基板の間に形成された歪みチャネルアナログｎＭＯＳトランジスタとを含み、
    前記ｎＭＯＳトランジスタはレファレンス非歪みチャネルアナログｎＭＯＳトランジスタに対する５００Ｈｚでのフリッカーノイズパワーの相対値が１以下であって、前記レファレンス非歪みチャネルアナログｎＭＯＳトランジスタは±│２│Ｇｄｙｎｅ／ｃｍ２以上の応力を誘導せず、
    前記第１エッチングストッパライナは中性エッチングストッパライナであり、
    前記ｎＭＯＳトランジスタは前記基板内に形成された溝を埋め込む引張エピタキシャル半導体層と、
    前記引張エピタキシャル半導体層内に形成されたソース／ドレイン領域とを含むが、前記引張エピタキシャル半導体層及び前記ソース／ドレイン領域は前記ｎＭＯＳトランジスタのチャネルに引張歪みを誘導する歪みチャネルトランジスタである
    ことを特徴とする半導体素子。
  7. 基板と、
    水素濃度１×１０ ２１ ／ｃｍ ３ 以下の第１エッチングストッパライナと、
    前記第１エッチングストッパライナと前記基板の間に形成された歪みチャネルアナログｎＭＯＳトランジスタとを含み、
    前記ｎＭＯＳトランジスタはレファレンス非歪みチャネルアナログｎＭＯＳトランジスタに対する５００Ｈｚでのフリッカーノイズパワーの相対値が１以下であって、前記レファレンス非歪みチャネルアナログｎＭＯＳトランジスタは±│２│Ｇｄｙｎｅ／ｃｍ ２ 以上の応力を誘導せず、
    前記第１エッチングストッパライナは中性エッチングストッパライナであり、前記ｎＭＯＳトランジスタはｎＭＯＳトランジスタのチャネルに引張歪みを誘導する圧縮歪みゲートを含む歪みチャネルトランジスタである
    ことを特徴とする半導体素子。
  8. 基板と、
    水素濃度１×１０ ２１ ／ｃｍ ３ 以下の第１エッチングストッパライナと、
    前記第１エッチングストッパライナと前記基板の間に形成された歪みチャネルアナログｎＭＯＳトランジスタとを含み、
    前記ｎＭＯＳトランジスタはレファレンス非歪みチャネルアナログｎＭＯＳトランジスタに対する５００Ｈｚでのフリッカーノイズパワーの相対値が１以下であって、前記レファレンス非歪みチャネルアナログｎＭＯＳトランジスタは±│２│Ｇｄｙｎｅ／ｃｍ ２ 以上の応力を誘導せず、
    前記第１エッチングストッパライナは引張歪み誘導ライナであり、前記ｎＭＯＳトランジスタは前記引張歪み誘導ライナによる引張歪みチャネルを含む歪みチャネルトランジスタである
    ことを特徴とする半導体素子。
  9. 基板上にアナログｎＭＯＳトランジスタとアナログｐＭＯＳトランジスタを形成し、前記ｎＭＯＳトランジスタを覆い、かつ水素濃度１×１０２１／ｃｍ３以下の第１エッチングストッパライナを形成し、
    前記ｐＭＯＳトランジスタを覆い、かつ前記ｐＭＯＳトランジスタのチャネルに圧縮歪みを誘導する第２エッチングストッパライナを形成することを含み、
    前記ｎＭＯＳ及びｐＭＯＳトランジスタは各々レファレンス非歪みチャネルアナログｎＭＯＳ及びｐＭＯＳトランジスタに対する５００Ｈｚでのフリッカーノイズパワーの相対値が１以下であって、前記レファレンス非歪みチャネルアナログｎＭＯＳ及びｐＭＯＳトランジスタは±│２│Ｇｄｙｎｅ／ｃｍ２以上の応力を誘導せず、
    前記第１エッチングストッパライナと前記第２エッチングストッパライナを形成することは、前記ｎＭＯＳトランジスタを覆う引張歪みエッチングストッパライナを形成し、前記ｐＭＯＳトランジスタを覆う圧縮歪みライナを形成し、前記結果物の全面にＵＶを照射することをさらに含む
    ことを特徴とする半導体素子の製造方法。
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