JP5367641B2 - 不揮発性半導体記憶装置 - Google Patents

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Description

本発明の実施形態は、不揮発性半導体記憶装置に関する。
従来、電気的に書き換え可能な不揮発性メモリとしては、フローティングゲート構造を有するメモリセルをNAND接続又はNOR接続してセルアレイを構成したフラッシュメモリが周知である。また、不揮発性で且つ高速なランダムアクセスが可能なメモリとして、強誘電体メモリも知られている。
一方、メモリセルの更なる微細化を図る技術として、可変抵抗素子をメモリセルに使用した抵抗変化型メモリが提案されている。可変抵抗素子としては、カルコゲナイド化合物の結晶/アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるMRAM素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電RAM(PFRAM)のメモリ素子、電気パルス印加によって抵抗変化を起こすReRAM素子等が知られている。
このうち、ReRAMに使用される可変抵抗素子は、電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。
また、ReRAMに使用される可変抵抗素子には、2種類の動作モードがある。1つは、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗状態とを設定するもので、これはバイポーラ型といわれる。もう1つは、印加電圧の極性を切り替えることなく、電圧値と電圧印加時間を制御することにより、高抵抗状態と低抵抗状態との設定を可能とするもので、これはユニポーラ型といわれる。
従来技術では、メモリセルの書き換え動作を行う際、書き換え電圧を一定時間ずつ印加し、その度毎に、書き換えの成否を確認するためのベリファイ動作を行っていた。しかし、メモリセルの書き換え時間にはばらつきがあり、ベリファイは全てのメモリセルが書き換え動作を完了しないとパスしないため、大多数のメモリセルの書き換えが完了しても一部の書き換え速度の遅いメモリセルにより書き換え時間が決定されてしまうという問題があった。従来技術では、このようなメモリセルの書き換え状況を外部から把握することはできず、サイクルタイムを短縮することが困難であった。
特開2010−80041号
本発明は、動作速度を向上させた不揮発性半導体記憶装置を提供することを目的とする。
実施形態に係る不揮発性半導体記憶装置は、複数の第1の配線、前記第1の配線に交差する複数の第2の配線、並びに前記第1及び第2の配線の各交差部に配置された電気的書き換え可能な抵抗値をデータとして不揮発に記憶する可変抵抗素子からなる複数のメモリセルを有するメモリセルアレイと、前記メモリセルに対するデータの書き込み又はフォーミング時に、前記第1の配線及び第2の配線を介して前記メモリセルに所定の電圧を印加する電圧印加手段と、前記メモリセルに対する前記所定の電圧の印加時に前記メモリセルの抵抗状態の変化を検出して検出情報を出力する検出手段と、前記検出手段から出力された検出情報の少なくとも一部を外部に出力する出力手段とを備えたことを特徴としている。
第1の実施形態に係る不揮発性半導体記憶装置のブロック図である。 同不揮発性半導体記憶装置のメモリセルアレイの一部の斜視図である。 図2におけるI−I´線で切断して矢印方向に見たときのメモリセル1個分の断面図である。 同不揮発性半導体記憶装置のメモリセルの可変抵抗素子の一例を示す模式的な断面図である。 同不揮発性半導体記憶装置のメモリセルアレイの回路図である。 同カラム制御回路中のセット回路の回路図である。 同セット回路によるセット動作を説明するタイミングチャートである。 同カラム制御回路中のリセット回路の回路図である。 同セット回路によるリセット動作を説明するタイミングチャートである。 同不揮発性半導体記憶装置のフォーミング動作を説明するタイミングチャートである。 同不揮発性半導体記憶装置のフラグデータを利用したセット電圧とセット時間との相関を示す図である。 同不揮発性半導体装置におけるセット動作時のタイミング波形を示すタイミングチャートである。 第2の実施形態におけるセット動作時のフローチャートである。 第3の実施形態におけるセット動作を説明するタイミングチャートである。
以下、図面を参照しながら、実施形態に係る不揮発性半導体記憶装置について詳細に説明する。
[第1の実施形態]
[全体構成]
図1は、第1の実施形態に係る不揮発性半導体記憶装置のブロック図である。
この不揮発性半導体記憶装置は、後述するReRAM(可変抵抗素子)を使用したメモリセルをマトリクス状に配置したメモリセルアレイ1を備える。メモリセルアレイ1のビット線BL方向に隣接する位置には、メモリセルアレイ1のビット線BLを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路2が設けられている。また、メモリセルアレイ1のワード線WL方向に隣接する位置には、メモリセルアレイ1のワード線WLを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路3が設けられている。
データ入出力バッファ4は、I/O線を介して外部コントローラ10に接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取り、及びメモリセルアレイ1の抵抗状態に応じて出力されるフラグの受け取り等を行う。また、データ入出力バッファ4は、受け取った書き込みデータをカラム制御回路2に送り、カラム制御回路2から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ4に供給されたアドレスは、アドレスレジスタ5を介してカラム制御回路2及びロウ制御回路3に送られる。また、外部コントローラ10からデータ入出力バッファ4に供給されたコマンドは、コマンド・インタフェース6に送られる。コマンド・インタフェース6は、外部コントローラ10からの外部制御信号を受け、データ入出力バッファ4に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン7に転送する。ステートマシン7は、この半導体記憶装置全体の管理を行うもので、外部コントローラ10からのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部コントローラ10は、ステートマシン7が管理するステータス情報を受け取って、書き込み、消去の成否を判断することも可能である。このステータス情報は書き込み、消去の制御にも利用される。更に、外部コントローラ10は、入力された情報を集計し、これを分析する事によって、動作条件を適切なものに調整する事が可能である。
また、ステートマシン7によって電圧供給回路であるパルスジェネレータ9が制御される。この制御により、パルスジェネレータ9は任意の電圧、任意のタイミングのパルスを出力することが可能となる。具体的には、ステートマシン7が、外部から与えられたアドレスをアドレスレジスタ5を介して入力し、どのメモリ層へのアクセスかを判定し、そのメモリ層に対応するパラメータを用いて、パルスジェネレータ9からのパルスの高さ・幅を制御する。このパラメータは、メモリ層毎の書き込み等の特性を把握した上で、各メモリ層の書き込み特性が均一になるように求められた値であり、メモリセルに保存されている。ここで、形成されたパルスはカラム制御回路2及びロウ制御回路3で選択された任意の配線へ転送することが可能である。
なお、メモリセルアレイ1以外の周辺回路素子はメモリセルアレイ1の直下のシリコン基板に形成可能であり、これにより、この半導体記憶装置のチップ面積はほぼ、メモリセルアレイ1の面積に等しくすることも可能である。
[メモリセル及びメモリセルアレイ]
図2は、メモリセルアレイ1の一部の斜視図、図3は、図2におけるI−I’線で切断して矢印方向に見たメモリセル1つ分の断面図である。
複数本の第1の配線としてワード線WL0〜WL2が平行に配設され、これと交差して複数本の第2の配線としてビット線BL0〜BL2が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルMCが配置される。ワード線WL及びビット線BLは、熱に強く、且つ抵抗値の低い材料が望ましく、例えばW,WSi、NiSi、CoSi等を用いることができる。
メモリセルMCは、図3に示すように、可変抵抗素子VRと非オーミック素子NOの直列接続回路からなる。
可変抵抗素子VRとしては、電圧印加によって、電流、熱、化学エネルギ等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極EL1、EL2が配置される。電極材としては、Pt、Au、Ag、TiAlN、SrRuO、Ru、RuN、Ir、Co、Ti、TiN、TaN、LaNiO、Al、PtIrOx、PtRhOx、Rh/TaAlN等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
可変抵抗素子VRは、遷移元素となる陽イオンを含む複合化合物であって陽イオンの移動により抵抗値が変化するもの(ReRAM)を用いることができる。
図4は、この可変抵抗素子VRの例を示す図である。図4に示す可変抵抗素子VRは、電極層11、13の間に記録層12を配置してなる。記録層12は、少なくとも2種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも1種類は電子が不完全に満たされたd軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、0.32nm以下とする。具体的には、化学式A(AとMは互いに異なる元素)で表され、例えばスピネル構造(AM)、イルメナイト構造(AMO)、デラフォサイト構造(AMO)、LiMoN構造(AMN)、ウルフラマイト構造(AMO)、オリビン構造(AMO)、ホランダイト構造(AxMO)、ラムスデライト構造(AxMO)、ペロブスカイト構造(AMO)等の結晶構造を持つ材料により構成される。
図4の例では、AがZn、MがMn、XがOである。記録層12内の小さな白丸は拡散イオン(Zn)、大きな白丸は陰イオン(O)、小さな黒丸は遷移元素イオン(Mn)をそれぞれ表している。記録層12の初期状態は高抵抗状態であるが、電極層11を固定電位、電極層13側に負の電圧を印加すると、記録層12中の拡散イオンの一部が電極層13側に移動し、記録層12内の拡散イオンが陰イオンに対して相対的に減少する。電極層13側に移動した拡散イオンは、電極層12から電子を受け取り、メタルとして析出するため、メタル層14を形成する。記録層12の内部では、陰イオンが過剰となり、結果的に記録層12内の遷移元素イオンの価数を上昇させる。これにより、記録層12はキャリアの注入により電子伝導性を有するようになってセット動作が完了する。再生に関しては、記録層12を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。低抵抗状態を高抵抗状態(初期状態)にリセットするには、例えば記録層12に大電流を充分な時間流してジュール加熱して、記録層12の酸化還元反応を促進すれば良い。また、セット時と逆向きの電場を印加することによってもリセットが可能である。
図5は、図1に示すメモリセルアレイ1の詳細を示す等価回路図である。なお、ここでは、非オーミック素子NOとしてダイオードDiを用い、説明を簡単にするため、1層構造であるとして説明する。
図5において、メモリセルアレイ1のメモリセルMCは、直列接続されたダイオードDi及び可変抵抗素子VRにより構成されている。ダイオードDiのカソードは、ワード線WLに接続され、アノードは、可変抵抗素子VRを介してビット線BLに接続されている。各ビット線BLには、カラム制御回路2内のセンスアンプ回路S/Aが設けられている。センスアンプ回路S/Aとしては、シングルエンド型、参照セルを用いた差動型等、種々のタイプを用いることができる。また、ワード線WLには、ロウ制御回路3のワード線ドライバDRVが設けられている。このワード線ドライバDRVは、データ書き込み/消去、あるいはデータ読み出しに必要な電圧をワード線WLに供給するものである。
なお、メモリセルMCは、個別に選択されても、選択されたワード線WLにつながる複数のメモリセルMCのデータが一括で読み出される形式でも良い。また、メモリセルアレイ1は、ワード線WL側からビット線BL側に電流が流れるようにしても良い。
[カラム制御回路]
次に、本実施形態に係る不揮発性半導体記憶装置のカラム制御回路2について説明するが、その前に、不揮発性メモリの動作について説明する。
いま、図5の点線円で示すように、ワード線WL4と、ビット線BL1〜3につながるメモリセルMC1〜3を選択して、これら選択メモリセルMC1〜3にアクセスする場合を想定する。
データの消去(“1”データの書き込み)は、例えば、選択ワード線WL4を接地電圧VSSに近いロウ接地電圧VSSROW、その他のワード線WLに書き込み電圧Vwrよりも0.8V程度低い電圧VUXを印加し、選択ビット線BL1〜3に書き込み電圧Vwr(=Vrst)、その他のビット線BLに接地電圧VSSROWよりも0.8V程度高い電圧VUBを印加し、1μA〜10μA程度の電流を500ns〜2μsだけ流す消去動作によって行う。
データの書き込み(“0”データの書き込み)は、例えば、選択ワード線WL4に接地電圧VSSROW、その他のワード線WLに書き込み電圧Vwrよりも0.8V程度低い電圧VUXを印加し、選択ビット線BL1〜3に書き込み電圧Vwr(=VSEL)、その他のビット線BLにロウ接地電圧VSSROWよりも0.8V程度高い電圧VUBを印加し、10nA程度の電流を10ns〜100nsだけ流す書き込み動作によって行う。
データの読み出しは、例えば、選択ワード線WL4及び非選択ビット線BLに接地電位VSSに近いロウ接地電圧VSSROW、選択ビット線BL1〜3及び非選択ワード線WLに電圧VUXを印加するリード動作によって行う。この時の電圧VUX−VSSROWは、選択メモリセルMC1〜3の可変抵抗素子VRの抵抗状態が変化しない程度の電圧となっている。この時、センスアンプ回路S/Aが選択メモリセルMC1〜3を流れる電流Icell1〜3をモニタリングし、メモリセルMC1〜3の可変抵抗素子VRの抵抗状態が低抵抗状態(“0”データ)か高抵抗状態(“1”データ)かを判別する。
[セット動作]
次に、カラム制御回路2中のセット動作に用いるセット回路2aの構成について、図6を参照して説明する。
セット回路2aは、センスアンプ回路S/Aの内部に設けられ、セット状態検知回路100と、電圧供給回路150とを含んでいる。
セット状態検知回路100は、メモリセルMCのダイオードのアノード側にあるセンスノードNSENの電圧と所定の基準電圧VREF_AMPとを比較する比較器101を有する。セット動作中、メモリセルMCには、セット回路2aによって、一定のセル電流が流される。この場合、メモリセルMCの可変抵抗素子の抵抗状態の低下がセンスノードNSENの電圧の低下として現れる。セット状態検知回路100は、このセンスノードNSENの電圧が基準電圧VREF_AMP以下になったことを比較器101によって検知することで、メモリセルMCがセット状態になったことを検知する。
セット電圧供給回路150は、セット電圧VSEL端子及び接地端子間に直列接続されたPMOSトランジスタQ101及びNMOSトランジスタQ102を有する。このうちトランジスタQ102のゲートには、負荷電流信号ILOADが入力される。これによって、トランジスタQ101及びQ102は、定電流回路を構成する。また、この定電流回路と並列に、セット電圧VSEL端子及びセンスノードNSEN間に直列接続されたPMOSトランジスタQ103及びQ104を有する。このうちトランジスタQ103は、トランジスタQ101との組み合わせによってカレントミラー回路CM101を構成する。また、センスノードNSEN及びビット線BLに繋がるノードDSA間に電圧クランプ用のNMOSトランジスタQ105を有する。このトランジスタQ105のゲートにはクランプ電圧VCLAMPが与えられている。これによって、ビット線BLの電圧がクランプされる。さらに、ノードDSA及び接地間に接続されたNMOSトランジスタQ106を有する。このNMOSトランジスタQ106がオンすることで、ビット線BLの電圧が放電される。
セット状態検知回路100は、センスノードNSENの電圧と一定の基準電圧VREF_AMPとを比較してその比較結果であるセットフラグSET_FLAGを出力する比較器101と、セットフラグSET_FLAGの状態を保持するラッチ回路102とを有する。ラッチ回路102に保持されたセットフラグSET_FLAGは、セット電圧供給回路150のトランジスタQ104及びQ106のベースに入力される。これによって、セットフラグSET_FLAGが“H”になった場合、トランジスタQ104がオフになるため、セット電圧供給回路150からの選択メモリセルへのセット電圧VSELの供給が停止する。また、トランジスタQ106がオンになるため、ビット線BLの電圧は放電される。
また、ラッチ回路102に保持されたセットフラグSET_FLAGは、所定ビットずつパラレル又はシリアルにデータ入出力バッファ4を介して外部コントローラ10に出力される。
次に、上記構成のセット回路2aを用いたセット動作について説明する。
図7は、本実施形態に係る不揮発性半導体記憶装置におけるセット動作時の動作波形図である。
セット動作前(ステップS100)、ワード線WL、ビット線BL、センスノードNSENは、すべて接地電圧になっている。
始めに、ステップS101において、ワード線WLに非選択ワード線電圧VUXを供給すると共に、ビット線BLに非選択ビット線電圧VUBを供給する。
続いて、ステップS102において、セット電圧供給回路150から選択ビット線BL1〜3に対してセット電圧VSELを供給する。この際、センスノードNSENはセット電圧VSELに上昇する。
続いて、ステップS103において、選択ワード線WL4をワード線接地電圧VSSROWに引き下げる。これによって、メモリセルMC1〜MC3には電圧VSEL−VSSROWが印加される。この時点では、メモリセルMC1〜MC3の抵抗状態は高抵抗状態であり、センスノードNSENの電圧も基準電圧VREF_AMPよりも高いため、比較器101の出力であるセットフラグSET_FLAGは“L”のままとなっている。
続いて、ステップS104において、メモリセルMC1のセット動作が完了する。このセット動作完了によってメモリセルMC1の抵抗状態は低抵抗状態になっている。この場合、メモリセルMC1に繋がるセンスノードNSENの電圧も基準電圧VREF_AMPより低くなるため、セットフラグSET_FLAGは“H”になる。このようにセットフラグSET_FLAGが“H”になると、セット電圧供給回路150のトランジスタQ104はオフになる。これによって、セット電圧供給回路150からビット線BL1へのセット電圧VSELの供給は停止する。
続いて、ステップS105において、メモリセルMC3のセット動作が完了する。この場合、ステップS104と同様に、メモリセルMC3に繋がるセンスノードNSENの電圧が基準電圧VREF_AMPより低くなり、セットフラグSET_FLAGが“H”になる。これによって、セット電圧供給回路150からビット線BL2へのセット電圧VSELの供給は停止する。
更に、ステップS106において、メモリセルMC2のセット動作が完了する。この場合にも、ステップS104,S105と同様に、メモリセルMC3に繋がるセンスノードNSENの電圧が基準電圧VREF_AMPより低くなり、セットフラグSET_FLAGが“H”になる。これによって、セット電圧供給回路150からビット線BL2へのセット電圧VSELの供給は停止する。
最後に、ステップS107において、セット動作を必要とする全てのメモリセルMC1〜3のセット動作完了を受けて非選択ワード線電圧WLに対する非選択ワード線電圧VUXの供給を停止する。
以上によって、メモリセルMC1〜MC3に対するセット動作が完了する。
なお、この例では、セット動作の間、データ入出力バッファ4は、メモリセルMC1〜MC3の抵抗状態を示すセットフラグSET_FLAGを、3ビットのフラグデータとして外部コントローラ10に出力する出力回路として機能する。3ビットのフラグデータは、第1ビット(右端)、第2ビット(中央)及び第3ビット(左端)が、それぞれメモリセルMC1,MC2,MC3のセットフラグSET_FLAGに対応している。外部コントローラ10へのフラグデータは、図7のIOxで示すように、メモリセルMC1〜MC3のいずれかがセット状態となる毎に、“000”→“001”→“101”→“111”のように、セットされたメモリセルMCの位置に対応するビットを反転させながら出力される。これにより、外部コントローラ10は、どのメモリセルMCがセット状態に変化したかを外部から把握することができる。
[リセット動作]
次に、カラム制御回路2中のリセット動作に用いるリセット回路2bについて、図8を参照して説明する。
リセット回路2bは、センスアンプ回路S/Aの内部に設けられ、リセット状態検知回路200と、電圧供給回路250とを含んでいる。
リセット状態検知回路200は、メモリセルMCに流れるセル電流と所定の基準電流Irstwdとを比較する比較器201を有する。リセット動作中、メモリセルMCには、リセット用センスアンプ回路2bによって、一定のリセット電圧が供給される。この場合、メモリセルMCの可変抵抗素子の抵抗値の上昇がセル電流の低下として現れる。リセット状態検知回路200は、このセル電流が基準電流Irstwd以下になったことを比較器201によって検知することで、メモリセルMCがリセット状態になったことを検知する。
リセット電圧供給回路250は、セット電圧VSEL端子及びノードDSA間に直列接続されたPMOSトランジスタQ201及びQ202を有する。また、セット電圧VSEL端子及び接地間に直列接続されたPMOSトランジスタQ203及びQ204を有する。このうちトランジスタQ204は、トランジスタQ202との組み合わせによってカレントミラー回路CM201を構成する。さらに、正入力端子に所定のクランプ電圧VCLAMP、負入力端子にノードDSA、出力端子にトランジスタQ201及びQ203のゲートがそれぞれ接続されたオペアンプ203を有する。オペアンプ203は、クランプ電圧VCLAMPとノードDSAの電圧との差に応じてトランジスタQ201及びQ203を制御する。これによって、リセット電圧供給回路250は、セット電圧VSELからリセット電圧Vrstを生成して安定的にビット線BLに供給することができる。ここで、オペアンプ203は、直流電源205からの直流電圧を受けて動作する電源制御部204によって駆動される。
リセット状態検知回路200は、所定の電圧V0端子及び接地間に直列接続されたPMOSトランジスタQ206及びNMOSトランジスタQ207を有する。このうちトランジスタQ207は、リセット電圧供給回路250のトランジスタQ205との組み合わせによってカレントミラー回路CM202を構成する。したがって、このトランジスタQ207には、カレントミラー回路CM201及びCM202を介してノードDSAに流れるセル電流Icellが流れる。また、リセット状態検知回路200は、電圧V0端子及び接地間に直列接続されたPMOSトランジスタQ208及びNMOSトランジスタQ209を有する。このうちトランジスタQ208は、トランジスタQ206との組み合わせでカレントミラー回路CM203を構成する。一方、トランジスタQ209は、基準電流信号IREF_RSTによって制御される。これによって、トランジスタQ209には、一定の基準電流Irstwdが流れる。この基準電流Irstwdは、カレントミラー回路CM203を介してトランジスタQ206に流れる。その結果、トランジスタQ206及びQ207間のノードCMoutから電流Irstwd−Icellを取り出すことができる。さらに、ノードCMoutに入力端子が接続されたAND回路202を有する。このAND回路202の他方には、検出信号DETが入力されている。つまり、このAND回路202の出力であるリセットフラグRST_FLAGは、検出信号DETが活性化され、且つ、セル電流Icellが基準電流Irstwdよりも小さい場合にだけ“H”になる。このリセットフラグRST_FLAGは、セット回路2aのラッチ回路102にラッチされると共に、直流電源205の制御に用いられており、リセットフラグRST_FLAGが“H”の場合、直流電源205は非活性になる。その結果、ビット線BLに対するリセット電圧供給回路250からのリセット電圧Vrstの供給が停止する。なお、トランジスタQ206〜209及びAND回路202によって、図8に示す比較器201を構成している。なお、リセットフラグRST_FLAGの出力部はセットフラグSET_FLAGの出力部と同様の構成でも良い。また、セットフラグSET_FLAGとリセットフラグRST_FLAGは図示しないOR回路を介してラッチ回路にラッチされるようにしても良い。
ラッチ回路102に保持されたリセットフラグRST_FLAGは、所定ビットずつパラレル又はシリアルにデータ入出力バッファ4を介して外部コントローラ10に出力される。
次に、上記構成のリセット回路2bを用いたリセット動作について説明する。
図9は、本実施形態に係る不揮発性半導体記憶装置におけるリセット動作時の動作波形図である。
リセット動作前(ステップS200)、ワード線WL、ビット線BLは、すべて接地電圧になっている。
始めに、ステップS201において、ワード線WLに非選択ワード線電圧VUXを供給すると共に、ビット線BLに非選択ビット線電圧VUBを供給する。
続いて、ステップS202において、リセット電圧供給回路250から選択ビット線BL1〜BL3に対してリセット電圧Vrstを供給する。
続いて、ステップS203において、選択ワード線WL4をワード線接地電圧VSSROWに引き下げる。これによって、メモリセルMC1〜MC3には電圧Vrst−VSSROWが印加される。また、検知信号DETを“H”にし、AND回路202によるセル電流Icellの検知を開始する。この時点では、メモリセルMC1〜MC3の可変抵抗素子は低抵抗状態であり、セル電流Icellは、基準電流Irstwdよりも大きいため、AND回路202の出力であるリセットフラグRST_FLAGは“L”のままである。
続いて、ステップS204において、メモリセルMC1のリセット動作が完了する。このリセット動作完了によってメモリセルMC1の抵抗状態は高抵抗状態になる。これに伴い、セル電流Icellも基準電流Irstwdよりも低くなるため、メモリセルMC1に対応するリセットフラグRST_FLAGは“H”になる。このようにリセットフラグRST_FLAGが“H”になると、リセット電圧供給回路250の直流電源205が非活性になる。これによって、リセット電圧供給回路250からビット線BL1へのリセット電圧Vrstの供給は停止する。
続いて、ステップS205において、メモリセルMC3のリセット動作が完了し、メモリセルMC3に対応するリセットフラグRST_FLAGが“H”になる。その結果、セット電圧供給回路250からビット線BL3へのリセット電圧Vrstの供給は停止する。
更に、ステップS206において、メモリセルMC2のリセット動作が完了し、メモリセルMC2に対応するリセットフラグRST_FLAGが“H”になる。その結果、セット電圧供給回路250からビット線BL2へのリセット電圧Vrstの供給は停止する。
最後に、ステップS207において、リセット動作を必要とする全てのメモリセルMC1〜MC3のリセット動作完了を受けて非選択ワード線電圧WLに対する非選択ワード線電圧VUXの供給を停止する。また、検出信号DETを“L”にし、ANDゲート202の出力であるリセットフラグRST_FLAGを“L”にし、次のリセット動作に備える。
以上によって、メモリセルMC1〜3に対するリセット動作が完了する。
なお、この例においても、セット動作と同様に、リセット動作の間、データ入出力バッファ4は、メモリセルMC1〜MC3の抵抗状態を示すリセットフラグRST_FLAGを、3ビットのフラグデータとして外部コントローラ10に出力する出力回路として機能する。すなわち、外部コントローラ10へのフラグデータは、図9のIOxで示すように、メモリセルMC1〜MC3のいずれかがリセット状態となる毎に、“000”→“001”→“101”→“111”のように、リセットされたメモリセルMCの位置に対応するビットを反転させながら出力される。これにより、外部コントローラ10は、どのメモリセルMCがリセット状態に変化したかを外部から把握することができる。
[フォーミング動作]
図10は、フォーミング時のビット線電圧とフラグデータの出力状態を示している。フォーミング動作においても、セット動作と同様に、メモリセルMCの抵抗値変化を検出して、メモリセルMCのフォーミングが終了する毎にフラグを複数ビットのデータとして外部コントローラ10に出力することにより、外部コントローラ10でフォーミング進行状態を把握することが可能になる。
[フラグデータの利用例1]
外部コントローラ10は、フラグデータを利用することによって、セット又はリセット完了までの最適なサイクルタイムが得られる電圧印加条件を統計的に求めることが出来る。
図11は、書き込み電圧とセット時間の関係を示したものである。例えばBIST(Built in self test)を利用して、例えばワード線WLの電圧を順次変えながら、セット又はリセット完了までの時間をフラグデータにより集計する。上記の工程によって、図11に示すような、書き込み電圧とセット又はリセット時間の相関関係が得られる。この相関関係を分析し、メモリ動作時の動作条件(書き込み電圧、書き込み時間等)を適切なものに調整する。
[フラグデータの利用例2]
本実施形態ではメモリセルMCの抵抗状態がフラグデータとして直接、実時間で出力されているため、ベリファイを行うことなくメモリセルMCの抵抗状態を把握する事が可能である。従って本実施形態においては、図12に示す通り、セットフラグ又はリセットフラグが出力されるまで書き込み時間を徐々に増加させながら書き込みパルスを印加し続け、所定のメモリセル又は全てのメモリセルに対応するフラグが出力された時点でベリファイを行えばよい。これによりベリファイの回数を減少させ、セット動作時間を大幅に短縮する事が可能となる。
以上の通り、可変抵抗素子のセット時間は、同じメモリセルアレイ内においてさえも個体差が大きく、書き込み電圧を適切に設定する事は非常に困難であった。即ち、書き込み時間を短く設定した場合には、記憶素子としての信頼性が損なわれる事となり、その一方で、長く設定しすぎてしまうと動作速度が犠牲となってしまう。またこの場合、一部の動作速度の遅いメモリセルに合わせて動作速度の速いメモリセルも動作させることとなり、メモリセルアレイの性能を有効に活用することができなくなってしまう。
本実施形態においては、メモリセルMCの抵抗状態に応じて書き込み時間を調整する、即ち、メモリセルMCのそれぞれの動作速度に応じてセット動作を行うことが可能となるため、不要な待機時間を省略し、これによってセット動作時間を短縮する事が可能となった。また、セット動作時において、パルスジェネレータ9による電圧の印加はSET_FLAGの確認を待って終了となる。従来ではSET_FLAGの出力は無く、書き込み動作の成否はベリファイ動作のみによって判断していた。これに対し、本実施形態においては外部コントローラ10によって常に書き込み動作の成否を監視できる事となり、記憶素子としての信頼性も向上する。
[第2の実施形態:フラグデータの利用例3]
上記の第1の実施形態では、書き込み電圧が常に一定であったが、第2の実施形態では、メモリセルMCの状態に応じて徐々に変化させていく。図13に、この時のフローチャートを示す。まず、図13に示す通り、メモリセルMCに対して書き込み電圧を印加し、書き込み動作を行う。一定の条件(たとえば一定時間の経過、一定数のSET_FLAGの確認等)が満たされた後、制御条件を変更し(たとえば書き込み電圧を上昇させ)、残ったメモリセルMCに対して更に書き込み動作を行う。以上の動作を、対象とする全てのメモリセルMCのSET_FLAGが出力されるまで繰り返す。
この様な方法においては、必要なメモリセルにのみ比較的大きな書き込み電圧を印加する事が可能である。このため、消費電力及び発熱量の増加等の問題を生じさせることなく、更なるセット動作時間の短縮が可能となる。尚、以上の説明においては印加電圧を段階的に変化させていたが、これを連続的に変化させていくことも可能である。
[第3の実施形態:フラグデータの利用例4]
図14は、本発明の第3の実施形態におけるセット動作の簡易タイミングチャートである。本実施形態におけるセット動作は、基本的には第1の実施形態に記載されているセット動作と同様である。しかしながら、第1の実施形態ではSET_FLAG出力後にベリファイ動作を行っているのに対し、本実施形態においてはベリファイ動作を完全に省略している。
本実施形態においては、ベリファイ動作を省略することで、さらなるセット動作時間の短縮を図っている。メモリセルMCの抵抗状態はフラグを通じて外部コントローラ10に出力されるため、ベリファイ動作を省略してもメモリセルの抵抗状態を確認する事は可能である。また、本実施形態では、書き込み電圧を徐々に変化(主に増加)させていくようにしているが、常に等しい書き込み電圧を印加するようにしても良い。また、一部のメモリセルについてのみベリファイを行い、それ以外のメモリセルについては行わない、という形式でも良い。尚、上記の説明はセット動作を例に挙げて説明したが、同様の方法をリセット動作について採用してもよい。
1・・・メモリセルアレイ、2・・・カラム制御回路、3・・・ロウ制御回路、4・・・データ入出力バッファ、5・・・アドレスレジスタ、6・・・コマンドI/F、7・・・ステートマシン、8・・・パルスジェネレータ、9・・・パルスジェネレータ、10・・・外部コントローラ。

Claims (3)

  1. 複数の第1の配線、前記第1の配線に交差する複数の第2の配線、並びに前記第1及び第2の配線の各交差部に配置された電気的書き換え可能な抵抗値をデータとして不揮発に記憶する可変抵抗素子からなる複数のメモリセルを有するメモリセルアレイと、
    前記メモリセルに対するフォーミング時に、前記第1の配線及び第2の配線を介して前記メモリセルに所定の電圧を印加する電圧印加手段と、
    前記メモリセルに対する前記所定の電圧の印加時に前記メモリセルの抵抗状態の変化を検出して検出情報を出力する検出手段と、
    前記フォーミング時に前記検出手段から出力された検出情報の少なくとも一部を不揮発性半導体記憶装置の外部に出力する出力手段と
    を備えた
    ことを特徴とする不揮発性半導体記憶装置。
  2. 前記検出手段は、
    前記第1の配線を介して前記メモリセルに定電流を供給する定電流回路と、
    前記定電流の経路に設けられたセンスノードの電圧と基準電圧とを比較してその比較結果を前記検出情報として出力する差動増幅回路と、
    前記差動増幅回路から出力される検出情報に基づいて前記電圧印加手段から前記メモリセルへの電圧の印加を制御するスイッチ回路と
    を備えたことを特徴とする請求項1記載の不揮発性半導体記憶装置。
  3. 前記出力手段は、
    n個のメモリセルに対応するnビットの検出情報を外部に出力するものであり、
    前記nビットの検出情報は、前記n個のメモリセルのうち抵抗状態が変化したら当該メモリセルに対応する位置のビットが実時間で反転する情報である
    ことを特徴とする請求項1又は2記載の不揮発性半導体記憶装置。
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