JP5367641B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
[全体構成]
図1は、第1の実施形態に係る不揮発性半導体記憶装置のブロック図である。
図2は、メモリセルアレイ1の一部の斜視図、図3は、図2におけるI−I’線で切断して矢印方向に見たメモリセル1つ分の断面図である。
次に、本実施形態に係る不揮発性半導体記憶装置のカラム制御回路2について説明するが、その前に、不揮発性メモリの動作について説明する。
次に、カラム制御回路2中のセット動作に用いるセット回路2aの構成について、図6を参照して説明する。
次に、カラム制御回路2中のリセット動作に用いるリセット回路2bについて、図8を参照して説明する。
図10は、フォーミング時のビット線電圧とフラグデータの出力状態を示している。フォーミング動作においても、セット動作と同様に、メモリセルMCの抵抗値変化を検出して、メモリセルMCのフォーミングが終了する毎にフラグを複数ビットのデータとして外部コントローラ10に出力することにより、外部コントローラ10でフォーミング進行状態を把握することが可能になる。
外部コントローラ10は、フラグデータを利用することによって、セット又はリセット完了までの最適なサイクルタイムが得られる電圧印加条件を統計的に求めることが出来る。
本実施形態ではメモリセルMCの抵抗状態がフラグデータとして直接、実時間で出力されているため、ベリファイを行うことなくメモリセルMCの抵抗状態を把握する事が可能である。従って本実施形態においては、図12に示す通り、セットフラグ又はリセットフラグが出力されるまで書き込み時間を徐々に増加させながら書き込みパルスを印加し続け、所定のメモリセル又は全てのメモリセルに対応するフラグが出力された時点でベリファイを行えばよい。これによりベリファイの回数を減少させ、セット動作時間を大幅に短縮する事が可能となる。
上記の第1の実施形態では、書き込み電圧が常に一定であったが、第2の実施形態では、メモリセルMCの状態に応じて徐々に変化させていく。図13に、この時のフローチャートを示す。まず、図13に示す通り、メモリセルMCに対して書き込み電圧を印加し、書き込み動作を行う。一定の条件(たとえば一定時間の経過、一定数のSET_FLAGの確認等)が満たされた後、制御条件を変更し(たとえば書き込み電圧を上昇させ)、残ったメモリセルMCに対して更に書き込み動作を行う。以上の動作を、対象とする全てのメモリセルMCのSET_FLAGが出力されるまで繰り返す。
図14は、本発明の第3の実施形態におけるセット動作の簡易タイミングチャートである。本実施形態におけるセット動作は、基本的には第1の実施形態に記載されているセット動作と同様である。しかしながら、第1の実施形態ではSET_FLAG出力後にベリファイ動作を行っているのに対し、本実施形態においてはベリファイ動作を完全に省略している。
Claims (3)
- 複数の第1の配線、前記第1の配線に交差する複数の第2の配線、並びに前記第1及び第2の配線の各交差部に配置された電気的書き換え可能な抵抗値をデータとして不揮発に記憶する可変抵抗素子からなる複数のメモリセルを有するメモリセルアレイと、
前記メモリセルに対するフォーミング時に、前記第1の配線及び第2の配線を介して前記メモリセルに所定の電圧を印加する電圧印加手段と、
前記メモリセルに対する前記所定の電圧の印加時に前記メモリセルの抵抗状態の変化を検出して検出情報を出力する検出手段と、
前記フォーミング時に前記検出手段から出力された検出情報の少なくとも一部を不揮発性半導体記憶装置の外部に出力する出力手段と
を備えた
ことを特徴とする不揮発性半導体記憶装置。 - 前記検出手段は、
前記第1の配線を介して前記メモリセルに定電流を供給する定電流回路と、
前記定電流の経路に設けられたセンスノードの電圧と基準電圧とを比較してその比較結果を前記検出情報として出力する差動増幅回路と、
前記差動増幅回路から出力される検出情報に基づいて前記電圧印加手段から前記メモリセルへの電圧の印加を制御するスイッチ回路と
を備えたことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記出力手段は、
n個のメモリセルに対応するnビットの検出情報を外部に出力するものであり、
前記nビットの検出情報は、前記n個のメモリセルのうち抵抗状態が変化したら当該メモリセルに対応する位置のビットが実時間で反転する情報である
ことを特徴とする請求項1又は2記載の不揮発性半導体記憶装置。
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