JP5210806B2 - Multi-phase DC / DC converter - Google Patents
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Description
本発明は、マルチフェーズ型DC/DCコンバータに関するものである。 The present invention relates to a multi-phase DC / DC converter.
図4は、マルチフェーズ型DC/DCコンバータの一従来例を示す回路ブロック図である。本図に示すように、本従来例のマルチフェーズ型DC/DCコンバータは、並列接続された複数のDC/DCコンバータ回路100−1〜100−m(ただしm≧2)と、DC/DCコンバータ回路100−1〜100−mの出力位相を互いにずらして駆動するように駆動信号S1〜Smを生成する制御回路200と、を有して成り、DC/DCコンバータ回路100−1〜100−mの各出力を足し合わせることで、入力電圧Vinから所望の出力電圧Voutを生成する構成とされていた。
FIG. 4 is a circuit block diagram showing a conventional example of a multi-phase DC / DC converter. As shown in the figure, the conventional multi-phase DC / DC converter includes a plurality of DC / DC converter circuits 100-1 to 100-m (where m ≧ 2) connected in parallel, and a DC / DC converter. And a
また、制御回路200は、外部入力されるフェーズ制御信号PHASEに基づいてDC/DCコンバータ回路100−1〜100−mの駆動フェーズ数x(ただし1≦x≦m)を任意に設定することが可能な構成とされていた。なお、DC/DCコンバータ回路100−1〜100−mの駆動フェーズ数xがその最大値mより小さく設定されていた場合、駆動フェーズ以外のDC/DCコンバータ回路100−y(ただし(x+1)≦y≦m)については、トランジスタNHy、NLyがいずれもオフとされ、その出力端がハイインピーダンス状態とされていた。
Further, the
また、制御回路200は、出力電圧Voutの過電圧が検出されたときに、駆動フェーズのDC/DCコンバータ回路100−xについて、トランジスタNHx、NLxのスイッチング動作を停止するとともに、ローサイドのトランジスタNLxをオンさせることにより、出力電圧Voutを接地電位に引き下げる構成とされていた。
When the overvoltage of the output voltage Vout is detected, the
なお、上記に関連する従来技術の一例としては、下記の特許文献1や特許文献2を挙げることができる。
確かに、上記従来のマルチフェーズ型DC/DCコンバータであれば、シングルフェーズ型DC/DCコンパレータに比べて負荷に大電流を出力することができるので、消費電流の大きい負荷(CPU[Central Processing Unit]など)の電源として、好適に用いることが可能である。 Certainly, the conventional multi-phase DC / DC converter can output a large current to the load as compared with the single-phase DC / DC comparator, so a load with a large current consumption (CPU [Central Processing Unit] ] And the like.
また、上記従来のマルチフェーズ型DC/DCコンバータであれば、出力電圧Voutの過電圧が検出されたときに、先述の過電圧保護動作を行うことができるので、回路素子や負荷を保護することが可能である。 Further, with the conventional multi-phase DC / DC converter, when the overvoltage of the output voltage Vout is detected, the above-described overvoltage protection operation can be performed, so that circuit elements and loads can be protected. It is.
しかしながら、上記従来のマルチフェーズ型DC/DCコンバータでは、DC/DCコンバータ回路100−1〜100−mの駆動フェーズ数xが最大値mよりも小さく設定されていた場合、駆動フェーズ以外のDC/DCコンバータ回路100−yについては、出力電圧Voutの過電圧が検出されているか否かに依ることなく、ローサイドのトランジスタNLyが常にオフとされていたので、全フェーズ駆動時に比べて、出力電圧Voutを接地電位に引き下げるスピードが遅いという課題があった。 However, in the conventional multiphase DC / DC converter, when the number x of drive phases of the DC / DC converter circuits 100-1 to 100-m is set smaller than the maximum value m, the DC / DC other than the drive phase For the DC converter circuit 100-y, the low-side transistor NLy is always turned off regardless of whether or not the overvoltage of the output voltage Vout is detected. There was a problem that the speed of lowering to the ground potential was slow.
図5は、上記の従来課題を説明するためのタイミングチャートであり、上から順に、出力電圧Vout、過電圧検出信号OVP、トランジスタNL1のゲート信号、トランジスタNL2のゲート信号、及び、トランジスタNL3〜NLmのゲート信号が各々描写されている。なお、図5では、駆動フェーズ数xが「2」に設定されているものとする。 FIG. 5 is a timing chart for explaining the above-described conventional problem. In order from the top, the output voltage Vout, the overvoltage detection signal OVP, the gate signal of the transistor NL1, the gate signal of the transistor NL2, and the transistors NL3 to NLm. Each gate signal is depicted. In FIG. 5, it is assumed that the drive phase number x is set to “2”.
図5に示すように、2フェーズ駆動時において、出力電圧Voutの過電圧が検出された場合、駆動フェーズのDC/DCコンバータ100−1、100−2では、そのスイッチング動作が停止されるとともに、ローサイドのトランジスタNL1、NL2がオンされる。一方、駆動フェーズ以外のDC/DCコンバータ100−3〜100−mでは、出力電圧Voutの過電圧が生じているか否かに依ることなく、ローサイドのトランジスタNL3〜NLmが常にオフされたままとなる。 As shown in FIG. 5, when an overvoltage of the output voltage Vout is detected during the two-phase driving, the DC / DC converters 100-1 and 100-2 in the driving phase are stopped in switching operation and low side The transistors NL1 and NL2 are turned on. On the other hand, in the DC / DC converters 100-3 to 100-m other than the drive phase, the low-side transistors NL3 to NLm are always kept off regardless of whether or not the overvoltage of the output voltage Vout is generated.
すなわち、上記従来のマルチフェーズ型DC/DCコンバータでは、トランジスタNL3〜NLmを介する放電経路が何ら活用されるないので、全フェーズ駆動時に比べて、出力電圧Voutを接地電位に引き下げるスピードが遅くなってしまう。 That is, in the conventional multi-phase DC / DC converter, the discharge path through the transistors NL3 to NLm is not utilized at all, so that the speed of lowering the output voltage Vout to the ground potential is slower than in all-phase driving. End up.
本発明は、上記の問題点に鑑み、駆動フェーズ数に依らず、適切な過電圧保護動作を行うことが可能なマルチフェーズ型DC/DCコンバータを提供することを目的とする。 In view of the above problems, an object of the present invention is to provide a multi-phase DC / DC converter capable of performing an appropriate overvoltage protection operation regardless of the number of drive phases.
上記目的を達成するために、本発明に係るマルチフェーズ型DC/DCコンバータ用の制御回路は、並列接続された複数のDC/DCコンバータ回路の出力位相を互いにずらして駆動する制御回路であって、前記DC/DCコンバータ回路の駆動フェーズ数を任意に設定するフェーズ制御部と;前記DC/DCコンバータ回路を用いて生成される出力電圧の過電圧が検出されたときに、前記駆動フェーズ数に依らず、全てのDC/DCコンバータ回路について、各々の出力段を形成するローサイドのトランジスタをオンとする過電圧保護部と;を有して成る構成(第1の構成)とされている。 In order to achieve the above object, a control circuit for a multi-phase DC / DC converter according to the present invention is a control circuit that drives by shifting the output phases of a plurality of DC / DC converter circuits connected in parallel. A phase control unit that arbitrarily sets the number of drive phases of the DC / DC converter circuit; and when an overvoltage of an output voltage generated using the DC / DC converter circuit is detected, depends on the number of drive phases. First, all DC / DC converter circuits have an overvoltage protection unit that turns on a low-side transistor forming each output stage (first configuration).
なお、上記第1の構成から成る制御回路は、前記出力電圧と所定の基準電圧とを比較して比較信号を出力するコンパレータと;前記比較信号をトリガとして所定のパルス幅を有するパルス信号を生成するパルス信号生成部と;前記パルス信号のパルスを順次分配して前記複数のDC/DCコンバータ回路に供給する駆動信号を生成するパルス分配部と;を有して成り、前記フェーズ制御部は、前記DC/DCコンバータ回路の駆動フェーズ数に応じて前記パルス分配部のパルス分配数を制御し、前記過電圧保護部は、前記出力電圧の過電圧が検出されているか否かに応じて前記駆動信号の論理ゲート処理を行う構成(第2の構成)にするとよい。 The control circuit having the first configuration compares the output voltage with a predetermined reference voltage and outputs a comparison signal; and generates a pulse signal having a predetermined pulse width using the comparison signal as a trigger. And a pulse distribution unit that sequentially distributes pulses of the pulse signal and generates a drive signal to be supplied to the plurality of DC / DC converter circuits, and the phase control unit includes: The number of pulse distribution of the pulse distribution unit is controlled according to the number of drive phases of the DC / DC converter circuit, and the overvoltage protection unit determines whether the drive signal has an overvoltage detected according to whether or not an overvoltage of the output voltage is detected. A configuration for performing logic gate processing (second configuration) is preferable.
また、本発明に係るマルチフェーズ型DC/DCコンバータは、並列接続された複数のDC/DCコンバータ回路と、前記複数のDC/DCコンバータ回路の出力位相を互いにずらして駆動する上記第1または第2の構成から成る制御回路と、出力電圧の過電圧を検出する過電圧検出回路と、を有して成り、前記複数のDC/DCコンバータ回路の各出力を足し合わせることで、入力電圧から所望の出力電圧を生成する構成(第3の構成)とされている。 Also, the multiphase DC / DC converter according to the present invention is the first or the second driving, wherein the plurality of DC / DC converter circuits connected in parallel and the output phases of the plurality of DC / DC converter circuits are shifted from each other. 2 and an overvoltage detection circuit for detecting an overvoltage of the output voltage, and by adding the outputs of the plurality of DC / DC converter circuits, a desired output is obtained from the input voltage. The configuration generates a voltage (third configuration).
本発明によれば、駆動フェーズ数に依らず、適切な過電圧保護動作を行うことが可能なマルチフェーズ型DC/DCコンバータを提供することが可能となる。 According to the present invention, it is possible to provide a multi-phase DC / DC converter capable of performing an appropriate overvoltage protection operation regardless of the number of drive phases.
図1は、本発明に係るマルチフェーズ型DC/DCコンバータの一実施形態を示すブロック図である。図1に示したように、本実施形態のマルチフェーズ型DC/DCコンバータは、並列接続された複数のDC/DCコンバータ回路10−1〜10−m(ただしm≧2)と、DC/DCコンバータ回路10−1〜10−mの出力位相を互いにずらして駆動する制御回路20と、出力電圧Voutの過電圧を検出して過電圧検出信号OVPを生成する過電圧検出回路30(例えば、出力電圧Voutと所定の閾値電圧Vthとを比較するコンパレータ)と、を有して成り、DC/DCコンバータ回路10−1〜10−mの各出力を足し合わせることで、入力電圧Vinから所望の出力電圧Voutを生成する構成とされている。
FIG. 1 is a block diagram showing an embodiment of a multi-phase DC / DC converter according to the present invention. As shown in FIG. 1, the multi-phase DC / DC converter of this embodiment includes a plurality of DC / DC converter circuits 10-1 to 10-m (where m ≧ 2) connected in parallel, and DC / DC The
DC/DCコンバータ回路10−k(ただし1≦k≦m)は、Nチャネル型MOS電界効果トランジスタNHk、NLkと、インダクタLkと、ドライバDRVkと、を有して成る。トランジスタNHk、NLkは、入力電圧Vinの印加端と接地端との間に直列接続されており、互いの接続ノードは、インダクタLkの一端に接続されている。インダクタLkの他端は、出力電圧Voutの出力端に接続されている。出力電圧Voutの出力端と接地端との間には、キャパシタC1が接続されている。トランジスタNHk、NLkのゲートは、ドライバDRVkのゲート信号出力端に各々接続されている。 The DC / DC converter circuit 10-k (where 1 ≦ k ≦ m) includes N-channel MOS field effect transistors NHk and NLk, an inductor Lk, and a driver DRVk. The transistors NHk and NLk are connected in series between the application terminal of the input voltage Vin and the ground terminal, and the connection node of the transistors NHk and NLk is connected to one end of the inductor Lk. The other end of the inductor Lk is connected to the output end of the output voltage Vout. A capacitor C1 is connected between the output terminal of the output voltage Vout and the ground terminal. The gates of the transistors NHk and NLk are connected to the gate signal output terminal of the driver DRVk.
ドライバDRVkは、制御回路20から入力される駆動信号Skに基づいて、トランジスタNHk、NLkのゲート信号を各々生成する。本実施形態に即してより具体的に述べると、ドライバDRVkには、上記した駆動信号Skとして、トランジスタNHkの駆動制御に用いられる駆動信号Sk(H)と、トランジスタNLkの駆動制御に用いられる駆動信号Sk(L)の2系統が入力されている。ドライバDRVkは、駆動信号Sk(H)がハイレベルであるときに、トランジスタNHkをオンとするように、逆に、駆動信号Sk(H)がローレベルであるときに、トランジスタNHkをオフとするように、トランジスタNHkのゲート信号を生成する。同様に、ドライバDRVkは、駆動信号Sk(L)がハイレベルであるときに、トランジスタNLkをオンとするように、逆に、駆動信号Sk(L)がローレベルであるときに、トランジスタNLkをオフとするように、トランジスタNLkのゲート信号を生成する。ただし、駆動信号Sk(H)、Sk(L)の論理レベルとトランジスタNHk、NLkのオン/オフ状態との上記関係はあくまで例示であって、逆でも構わない。
The driver DRVk generates gate signals for the transistors NHk and NLk based on the drive signal Sk input from the
一方、制御回路20は、コンパレータ21と、パルス信号生成部22と、パルス分配部23と、フェーズ制御部24と、過電圧保護部25と、を有して成る。
On the other hand, the
コンパレータ21は、反転入力端(−)に入力される出力電圧Vout(ここでは、出力電圧Voutの分圧電圧も含むものとする)と、非反転入力端(+)に入力される所定の基準電圧Vrefと、を比較して比較信号を出力する。すなわち、比較信号の論理レベルは、出力電圧Voutが基準電圧Vrefよりも高いときにローレベルとなり、逆に、出力電圧Voutが基準電圧Vrefよりも低いときにハイレベルとなる。 The comparator 21 includes an output voltage Vout (here, including a divided voltage of the output voltage Vout) input to the inverting input terminal (−) and a predetermined reference voltage Vref input to the non-inverting input terminal (+). And a comparison signal is output. That is, the logic level of the comparison signal is low when the output voltage Vout is higher than the reference voltage Vref, and conversely, is high when the output voltage Vout is lower than the reference voltage Vref.
パルス信号生成部22は、上記した比較信号の立上がりエッジをトリガとして所定のパルス幅を有するパルス信号S0を生成する。
The pulse
パルス分配部23は、パルス信号S0のパルスを順次分配して駆動信号S1〜Smを生成する。
The
フェーズ制御部24は、フェーズ制御信号PHASEの入力を受けて、DC/DCコンバータ回路10−1〜10−mの駆動フェーズ数xを任意に設定する。具体的に述べるとフェーズ制御部24は、DC/DCコンバータ回路10−1〜10−mの駆動フェーズ数xに応じて、パルス分配部23で設定されるパルス信号S0のパルス分配数を制御する。
The
過電圧保護部25は、過電圧検出回路30から入力される過電圧検出信号OVPに基づいて、出力電圧Voutの過電圧が検出されていると判断したときに、フェーズ制御信号PHASEによって設定された駆動フェーズ数xに依ることなく、全てのDC/DCコンバータ回路10−1〜10−mについて、各々の出力段を形成するローサイドのトランジスタNL1〜NLmを強制的にオンとする。
When the
図2は、過電圧保護部25の一構成例を示す図である。図2に示すように、本構成例の過電圧保護部25は、論理積演算器AND1〜ANDmと、論理和演算器OR1〜ORmと、を有して成る。
FIG. 2 is a diagram illustrating a configuration example of the
論理積演算器ANDk(ただし1≦k≦m)は、過電圧検出信号OVPの論理反転信号と駆動信号Sk(H)との論理積演算信号をドライバDRVkに出力する。論理和演算器ORkは、過電圧検出信号OVPと駆動信号Sk(L)との論理和演算信号をドライバDRVkに出力する。 The AND operator ANDk (where 1 ≦ k ≦ m) outputs an AND operation signal of the logical inversion signal of the overvoltage detection signal OVP and the drive signal Sk (H) to the driver DRVk. The logical sum operator ORk outputs a logical sum operation signal of the overvoltage detection signal OVP and the drive signal Sk (L) to the driver DRVk.
上記構成から成る過電圧保護部25において、過電圧検出信号OVPがローレベルである場合、論理積演算器ANDkは、駆動信号Sk(H)をドライバDRVkにスルー出力する形となり、論理和演算器ORkは、駆動信号Sk(L)をドライバDRVkにスルー出力する形となる。従って、DC/DCコンバータ回路10−kの出力段を形成するハイサイドのトランジスタNHk、及び、ローサイドのトランジスタNLkは、それぞれ、駆動信号Sk(H)、Sk(L)に基づいてオン/オフ制御される。
In the
一方、過電圧検出信号OVPがハイレベルである場合、論理積演算器ANDkは、駆動信号Sk(H)に依ることなく、ドライバDRVkにローレベルを出力する形となり、論理和演算器ORkは、駆動信号Sk(L)に依ることなく、ドライバDRVkにハイレベルを出力する形となる。従って、DC/DCコンバータ回路10−kの出力段を形成するハイサイドのトランジスタNHkは強制的にオフとされ、ローサイドのトランジスタNLkは強制的にオンとされる。 On the other hand, when the overvoltage detection signal OVP is at a high level, the AND operator ANDk outputs a low level to the driver DRVk without depending on the drive signal Sk (H), and the OR operator ORk A high level is output to the driver DRVk without depending on the signal Sk (L). Accordingly, the high-side transistor NHk forming the output stage of the DC / DC converter circuit 10-k is forcibly turned off, and the low-side transistor NLk is forcibly turned on.
図3は、過電圧保護動作の一例を示すタイミングチャートであり、上から順に、出力電圧Vout、過電圧検出信号OVP、パルス信号S0、及び、駆動信号S1〜Smの挙動を示している。なお、図3では駆動フェーズ数xが「2」に設定されているものとする。 FIG. 3 is a timing chart showing an example of the overvoltage protection operation, and shows the behavior of the output voltage Vout, the overvoltage detection signal OVP, the pulse signal S0, and the drive signals S1 to Sm in order from the top. In FIG. 3, it is assumed that the number x of drive phases is set to “2”.
出力電圧Voutが徐々に低下して基準電圧Vrefを下回ると、コンパレータ21の比較信号(図3では不図示)がローレベルからハイレベルに立ち上がる。パルス信号生成部22は、上記比較信号の立上がり時点から、所定のオン時間が経過するまでの間、パルス信号S0をハイレベルに立ち上げ、その後パルス信号S0をローレベルに立ち下げる。すなわち、パルス信号生成部22では、比較信号の立上がりエッジをトリガとして所定のパルス幅を有するパルス信号S0が生成される。
When the output voltage Vout gradually decreases and falls below the reference voltage Vref, the comparison signal (not shown in FIG. 3) of the comparator 21 rises from the low level to the high level. The pulse
パルス分配部23は、パルス信号S0のパルスを2系統に順次分配して、駆動信号S1(H、L)、S2(H、L)を生成し、これをドライバDRV1、DRV2に出力する。また、パルス分配部23は、駆動フェーズ以外のDC/DCコンバータ回路10−3〜10−mに対して、ローレベルに固定された駆動信号S3〜Sm(H、L)を出力する。
The
なお、時刻t1以前では、出力電圧Voutの過電圧が生じておらず、過電圧検出回路30で生成される過電圧検出信号OVPがローレベルに維持されているため、過電圧保護部25は、上記の駆動信号S1〜SmをドライバDRV1〜DRVmにスルー出力する。その結果、駆動フェーズのDC/DCコンバータ回路10−1、10−2は、その出力位相を互いにずらした形で駆動され、駆動フェーズ以外のDC/DCコンバータ回路10−3〜10−mは、その出力端がハイインピーダンス状態とされる。
Before the time t1, the overvoltage of the output voltage Vout has not occurred, and the overvoltage detection signal OVP generated by the
時刻t1以前では、出力電圧Voutが基準電圧Vrefを下回るレベルまで低下する度に、駆動フェーズを順次切り替えながら、上述の動作が繰り返されるが、時刻t1において、過電圧検出回路30で出力電圧Voutの過電圧が検出され、過電圧検出信号OVPがハイレベルに遷移されると、過電圧保護部25は、先述したように、フェーズ制御信号PHASEによって設定された駆動フェーズ数xに依ることなく、全てのDC/DCコンバータ回路10−1〜10−mについて、各々の出力段を形成するハイサイドのトランジスタNH1〜NHmを強制的にオフとし、かつ、ローサイドのトランジスタNL1〜NLmを強制的にオンとする。
Prior to time t1, the above-described operation is repeated while switching the drive phase each time the output voltage Vout drops to a level lower than the reference voltage Vref. At time t1, the
このような構成とすることにより、出力電圧Voutの過電圧が検出されたときには、駆動フェーズのDC/DCコンバータ10−1、10−2に含まれるローサイドのトランジスタNL1、NL2を介した放電経路に加えて、駆動フェーズ以外のDC/DCコンバータ10−3〜10−mに含まれるローサイドのトランジスタNL3〜NLmを介した放電経路についても、これを積極的に活用することができるので、より早急に出力電圧Voutを接地電位に引き下げることが可能となる。 With this configuration, when an overvoltage of the output voltage Vout is detected, in addition to the discharge path via the low-side transistors NL1 and NL2 included in the DC / DC converters 10-1 and 10-2 in the drive phase. In addition, the discharge path via the low-side transistors NL3 to NLm included in the DC / DC converters 10-3 to 10-m other than the drive phase can be actively utilized, so that output is performed more quickly. The voltage Vout can be lowered to the ground potential.
なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。 The configuration of the present invention can be variously modified in addition to the above-described embodiment without departing from the gist of the invention.
例えば、上記実施形態では、DC/DCコンバータ回路10−1〜10−mに含まれるハイサイドスイッチとして、Nチャネル型MOS電界効果トランジスタNH1〜NHmを用いた構成を例示して説明を行ったが、本発明の構成はこれに限定されるものではなく、Pチャネル型MOS電界効果トランジスタを用いても構わない。 For example, in the above embodiment, the configuration using the N-channel MOS field effect transistors NH1 to NHm as the high-side switch included in the DC / DC converter circuits 10-1 to 10-m has been described as an example. The configuration of the present invention is not limited to this, and a P-channel MOS field effect transistor may be used.
また、上記実施形態では、コンパレータ21の比較信号からパルス信号S0を生成し、そのパルスを順次分配することで、m系統の駆動信号S1〜Smを生成する構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、上記比較信号のパルスを順次分配することでm系統の比較信号を生成しておき、これらm系統の比較信号から駆動信号S1〜Smを生成する構成(すなわち、図1のパルス信号生成部22とパルス分配部23の接続順序を逆転させた構成)としても構わない。
Further, in the above-described embodiment, the pulse signal S0 is generated from the comparison signal of the comparator 21 and the pulses are sequentially distributed to generate the m system drive signals S1 to Sm as an example. However, the configuration of the present invention is not limited to this, and m comparison signals are generated by sequentially distributing the pulses of the comparison signal, and the drive signals S1 to Sm are generated from these m comparison signals. (That is, a configuration in which the connection order of the pulse
また、上記実施形態では、DC/DCコンバータ回路10−1〜10−mとして、降圧回路を用いた構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、昇圧回路を用いても構わない。 In the above embodiment, the DC / DC converter circuits 10-1 to 10-m have been described by taking the configuration using the step-down circuit as an example. However, the configuration of the present invention is not limited to this. Alternatively, a booster circuit may be used.
本発明は、CPUなどの電源として用いられるマルチフェーズ型DC/DCコンバータに好適な技術であり、特に、その過電圧保護技術として有用である。 The present invention is a technique suitable for a multi-phase DC / DC converter used as a power source for a CPU or the like, and is particularly useful as an overvoltage protection technique thereof.
10−1〜10−m DC/DCコンバータ回路
20 制御回路
21 コンパレータ
22 パルス信号生成部
23 パルス分配部
24 フェーズ制御部
25 過電圧保護部
30 過電圧検出回路
DRV1〜DRVm ドライバ
NH1〜NHm Nチャネル型MOS電界効果トランジスタ(ハイサイド)
NL1〜NLm Nチャネル型MOS電界効果トランジスタ(ローサイド)
L1〜Lm インダクタ
C1 キャパシタ
AND1〜ANDm 論理積演算器
OR1〜ORm 論理和演算器
10-1 to 10-m DC /
NL1-NLm N-channel MOS field effect transistor (low side)
L1 to Lm Inductor C1 Capacitor AND1 to ANDm AND operator OR1 to ORm OR operator
Claims (3)
前記DC/DCコンバータ回路の駆動フェーズ数を任意に設定するフェーズ制御部と;
前記DC/DCコンバータ回路を用いて生成される出力電圧の過電圧が検出されたときに、前記駆動フェーズ数に依らず、全てのDC/DCコンバータ回路について、各々の出力段を形成するローサイドのトランジスタをオンとする過電圧保護部と;
を有して成ることを特徴とする制御回路。 A control circuit that drives the output phases of a plurality of DC / DC converter circuits connected in parallel to be shifted from each other,
A phase control unit for arbitrarily setting the number of drive phases of the DC / DC converter circuit;
A low-side transistor that forms each output stage for all DC / DC converter circuits regardless of the number of drive phases when an overvoltage of an output voltage generated using the DC / DC converter circuit is detected An overvoltage protection unit that turns on;
A control circuit comprising:
前記比較信号をトリガとして所定のパルス幅を有するパルス信号を生成するパルス信号生成部と;
前記パルス信号のパルスを順次分配して、前記複数のDC/DCコンバータ回路に各々供給する駆動信号を生成するパルス分配部と;
を有して成り、
前記フェーズ制御部は、前記DC/DCコンバータ回路の駆動フェーズ数に応じて、前記パルス分配部のパルス分配数を制御し、
前記過電圧保護部は、前記出力電圧の過電圧が検出されているか否かに応じて、前記駆動信号の論理ゲート処理を行うことを特徴とする請求項1に記載の制御回路。 A comparator that compares the output voltage with a predetermined reference voltage and outputs a comparison signal;
A pulse signal generation unit that generates a pulse signal having a predetermined pulse width using the comparison signal as a trigger;
A pulse distributor that sequentially distributes the pulses of the pulse signal to generate a drive signal to be supplied to each of the plurality of DC / DC converter circuits;
Comprising
The phase control unit controls the number of pulse distribution of the pulse distribution unit according to the number of drive phases of the DC / DC converter circuit,
The control circuit according to claim 1, wherein the overvoltage protection unit performs logic gate processing of the drive signal according to whether or not an overvoltage of the output voltage is detected.
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