JP5165954B2 - 半導体装置 - Google Patents

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Description

本発明は、高駆動能力を要するＭＯＳトランジスタを含む半導体装置およびその製造方法に関する。
MOSトランジスタは電子技術において中核を担う電子素子であって、MOSトランジスタの小型化と高駆動能力化を図ることは、重要である。MOSトランジスタを高駆動能力化する方法の１つとして、ゲート幅を広くしてオン抵抗を低減させる方法があるが、ゲート幅を広くするとMOSトランジスタの占有面積が大きくなるという問題がある。その解決のために、横型MOS構造のMOSトランジスタの専有面積の増加を抑えながらゲート幅を広くする技術が提案されている。（例えば、特許文献１参照）
以下、図４を用いて、従来の半導体装置について説明する。図４（ａ）の斜視図に示したように、ウェル１７にトレンチ部８を設け、ゲート絶縁膜９を介してトレンチ部の上面と内部にゲート電極１０を形成したものである。ウェル１７の表面部分において、ゲート電極１０の一方の側にはソース領域１２が設けられており、他方の側にはドレイン領域１３が設けられている。図４（ｂ）は、図４（ａ）の切断面A−Ａに沿ったプレーナー部の断面図であり、図４（ｃ）は、図４（ａ）の切断面Ｂ−Bに沿った断面図である。図４（ｃ）に示したように、トレンチ部８内にゲート電極１０が形成されているため、ゲート電極１０がゲート絶縁膜９に接している曲線のＢ−Ｂ方向の総延長がゲート幅となる。
このように、ゲート部を凸部と凹部を有するトレンチ構造にすることによって、表面でのゲート電極１０の幅に対して、実効的なゲート幅を広くすることができ、これによって、MOSトランジスタの耐圧を低下させずに単位面積あたりのオン抵抗を低減することができる。
特開２００６−４９８２６公報
以上に述べた半導体装置の構造では、実際の駆動能力が想定した駆動能力に達しないという問題のあることが発明者により見出された。さらに、ゲート長によって、駆動能力は異なり、ゲート長が短くなると、駆動能力が低下する傾向を示すことが分かった。
この現象は、ソースドレイン間に生じたチャネルのうち、図４（ｄ）に示した経路A（トレンチ部８が形成されていない部分であるプレーナー部）に電流が多く流れ、ソースとドレインを結ぶ向きであるチャネルに平行なトレンチ部８の側面を流れる経路Bやトレンチ部８の底面を介して流れる経路Cにはあまり電流が流れないことが原因であると推察できる。そのため、ゲート長が短いほど、経路Aに電流が集中するようになり、このことが、ゲート長が短くなると駆動能力が低下する原因であると考えられる。
そこで本発明の目的は、トレンチ構造を有する半導体装置の駆動能力を向上させることにある。
上記課題を解決するために、本発明は次の手段を用いた。
（１）第１導電型半導体基板に形成された、ゲート幅方向に側面と底面を有するトレンチ部と、ゲート絶縁膜を介して前記トレンチ部の内部およびプレーナー部上面に形成されたゲート電極と、前記ゲート電極の一方の側に形成された第２導電型のソース領域と、前記ゲート電極の他方の側に形成された第２導電型のドレイン領域を備えた半導体装置において、前記ソース領域と前記ドレイン領域のゲート電極近傍の一部の表面を他の表面よりも低い位置に配置すると共に前記ソースおよびドレイン領域の拡散深さも前記低い位置に配置された表面の下方部分においては前記他の表面の下方部分よりも深くなっていることを特徴とする半導体装置とした。
（２）第１導電型半導体基板と、前記第１導電型半導体基板の表面近傍に離間して配置された第２導電型のソース領域およびドレイン領域と、前記ソース領域およびドレイン領域の間に配置された第１のチャネル領域となる平坦なプレーナー部と、前記プレーナー部に沿って配置された、その側面および底面が第２のチャネル領域となる、一定の深さを有するトレンチ部と、前記プレーナー部および前記トレンチ部の表面に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極とからなる半導体装置であって、前記ソース領域およびドレイン領域のうち前記トレンチ部を介して向き合う部分の表面は他の部分の表面よりも低い位置に配置するとともに、前記ソースおよびドレイン領域の拡散深さも前記トレンチ部を介して向き合う部分においては他の部分よりも深くなっていることを特徴とする半導体装置とした。
（３）第１導電型の半導体基板を用意する工程と、ソース領域およびドレイン領域となる領域のうちのそれぞれ一部を前記半導体基板の表面から除去し、凹部を形成する工程と、チャネルとなる領域に側面と底面を有するトレンチを形成してプレーナー部とトレンチ部を配置する工程と、前記トレンチ部の側面と底面および前記プレーナー部の表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にゲート電極を形成する工程と、前記ゲート電極を挟んで前記凹部の周囲に第２導電型のソース領域とドレイン領域を形成する工程とからなる半導体装置の製造方法とした。
本発明によれば、上述の半導体装置のソース領域およびドレイン領域は、ゲート電極近傍の少なくとも一部において、LOCOS法によって形成させた厚膜酸化膜を除去することで表面の一部が他よりも低く形成することが可能となる。これによって、トレンチ部トランジスタのゲート電極に対して深い位置までソース領域およびドレイン領域が形成されることになるため、ゲート幅方向の凹部上部での電流集中を緩和させ、電流を凹部内部まで分散させ、深さ方向にも流すことが可能となることから、半導体装置の駆動能力を向上させることが可能となる。
以下、本発明の実施の形態を図面に基づいて説明する。
図１は本発明に係る半導体装置の第１の実施例の製造方法を示す模式的断面図による工程順のフローである。
図１（A）において、第１導電型半導体基板、例えばP型半導体基板１、例えばホウ素添加した抵抗率２０Ωcmから３０Ωcmの不純物濃度の半導体基板に、酸化膜２、例えば膜厚数百Åの熱酸化膜を形成した後、窒化膜３を例えば膜厚数千Åの厚さに堆積する。なお、本実施例では基板はP型としたが、基板の導電型は本発明の本質とは関係ない。これに、図１（B）に示すように、レジスト膜４でパターニングを行ってLOCOS法による酸化膜形成のための窒化膜３の除去を行う。ここでの窒化膜はその後の工程のLOCOS法による厚膜酸化膜形成に用いる。続いて、レジスト膜４を保持したままレジスト膜５を形成し、チャネルカット領域の低濃度拡散層を形成するための不純物添加を行う。例えば燐を好ましくは１×１０11atoms/cm2から１×１０13atoms/cm2のドーズ量でイオン注入する。ここでの不純物は砒素を用いることも可能である。
その後、図１（C）に示すように、レジスト膜４およびレジスト膜５を除去した後、引き続き、LOCOS法によりLOCOS酸化膜を形成する。ここでは、１０００〜１２００℃で数時間熱酸化することにより、例えば酸化膜厚５００nm〜１μmの酸化膜に熱酸化成長させ、同時にチャネルカット領域の低濃度拡散層６を形成する。続いて、図１（D）に示すように、窒化膜３を除去したのち、LOCOS酸化膜を除去するためにレジスト膜７を用いてパターニングする。ここでのレジスト膜７に替え、窒化膜あるいは多結晶ポリシリコンをマスクとしてパターニングすることも可能である。次に、レジスト膜７および酸化膜２を除去すると、図１（E）に示す構造となる。これにより、あとからソースおよびドレインとなる領域の表面の一部を他よりも低くした凹部を有する構造が得られる。引き続き、図１（F）に示すように、第１導電型半導体基板にトレンチ構造８を例えば数百nmから数μmの深さに形成する 。
その後、図１（G）に示すように、ゲート絶縁膜９、例えば膜厚数百〜数千Åの熱酸化膜を形成した後、ゲート絶縁膜９上に多結晶シリコンゲート膜を好ましくは膜を１００nm〜５００nmの厚さに堆積し、プリデポジションあるいはイオン注入法により不純物を導入して抵抗率を下げてゲート電極１０とする。ここでの導電型は例えば第１導電型でも第２導電型でもよい。さらにレジスト膜１１でゲート電極１０のパターニングをおこなうことで、図１（H）に示すような構造が整う。こうして、MOSトランジスタのチャネルとなる領域が概ね決定される。図１（H）ではトレンチ部のチャネルとなる領域しか示していないが、プレーナー部のチャンネルとなる領域もゲート電極１０のパターニングにより同時に形成される。
引き続き、図１（I）に示すように、セルフアライン法でソース領域およびドレイン領域を形成するための不純物添加を行う。ソース領域およびドレイン領域の不純物添加は例えば砒素を好ましくは１×１０15atoms/cm2から１×１０16atoms/cm2のドーズ量でイオン注入する。さらに、ここでのソース領域およびドレイン領域への不純物の導入は、トレンチ構造８を有しない同一チップ内のMOSトランジスタと同一条件で同時におこなうことが可能である。この工程までで、トレンチ構造８を有するMOSトランジスタの形態が整う。その後、図１（J）に示すように、８００℃〜１０００℃で数時間熱処理することで、ソース領域１２およびドレイン領域１３を形成する。本実施例においては、ゲート電極近傍のソース領域およびドレイン領域の表面の一部が他の部分よりも低くなっているので、ソース領域およびドレイン領域を形成する不純物も従前より深くまで分布することとなり、トレンチ部側面あるいはトレンチ部底部を流れる電流を増加させることが可能となる。
上述までの方法で製造された、トレンチ構造を有するMOSトランジスタの構造について、より詳細に図２を用いて説明する。
図２（A）は第１の実施例の平面図である。図２（B）は図２（A）のＡ−Ａ断面図であり、図２（C）は図２（A）のＢ−Ｂ断面図である。
本発明における半導体装置は、ゲート幅方向に複数配置されたトレンチ部８内部に形成されたゲート電極とトレンチ部ではないチャネル領域上であるプレーナー部に形成されたゲート電極をあわせもち、図２（A）のＡ−Ａ断面図である図２（B）に示すのがトレンチ部トランジスタ１８で、図２（A）のＢ−Ｂ断面図である図２（C）に示すのがプレーナー部トランジスタ１９とする。図２（A）においてはゲート電極１０の下層にはトレンチ部をなぞるようにゲート絶縁膜９が存在する。
第１の実施例を示す図２（A）では、ゲート電極１０近傍でのソース領域１２およびドレイン領域１３のすくなくとも一部の表面で他よりも低くするためLOCOS法による厚膜酸化膜の除去領域１４はソース領域１２およびドレイン領域１３に連続して多く存在しており、トレンチ部トランジスタ１８のゲート電極１０のゲート長さ方向端を囲むように形成する。さらに、この実施例では、配線コンタクトのトレンチ部コンタクト１５、およびプレーナー部コンタクト１６はゲート電極１０近傍の表面が他よりも低いソース領域１２およびドレイン領域１３に配置する。
図３は本発明に係る半導体装置の第２の実施例を示す平面図である。図３では、ソース領域１２およびドレイン領域１３の少なくとも一部の表面が他よりも低くい厚膜酸化膜除去部１４は、選択的にトレンチ部トランジスタ１８のゲート電極１０のゲート長さ方向の延長線上に形成する。これに付随して配線コンタクトもトレンチ部コンタクト１５、またはプレーナー部コンタクト１６の配置位置を変える。たとえば、プレーナー部コンタクト１６は寄生抵抗などを小さくするためにゲート電極１０からの距離はトレンチ部コンタクト１５より縮小しておく。図３においてもゲート電極１０の下層にはトレンチ部をなぞるようにゲート絶縁膜９が存在する。
本発明に係る半導体装置の第１の実施例の製造方法を示す模式的断面図による工程順フローである。 本発明に係る第１の実施例のトレンチ構造を有するMOSトランジスタの詳細を示す平面図および断面図である。 本発明に係る第２の実施例のトレンチ構造を有するMOSトランジスタの詳細を示す平面図である。 従来技術によるトレンチ構造を有するMOSトランジスタの斜視図および断面図とチャネルを流れる電流の経路を示す模式図である。
符号の説明
１ 半導体基板
２ 酸化膜
３ 窒化膜
４、５、７、１１ レジスト膜
６ チャネルカット領域低濃度拡散層
８ トレンチ部
９ ゲート絶縁膜
１０ ゲート電極
１２ ソース領域
１３ ドレイン領域
１４ LOCOS酸化膜の除去領域
１５ トレンチ部コンタクト
１６ プレーナー部コンタクト
１７ ウェル
１８ トレンチ部トランジスタ
１９ プレーナー部トランジスタ

Claims (3)

  1. 第１導電型半導体基板に形成された、ゲート幅方向に側面と底面を有するトレンチ部と、
    ゲート絶縁膜を介して前記トレンチ部の内部およびプレーナー部上面に形成されたゲート電極と、
    前記ゲート電極の一方の側に形成された第２導電型のソース領域と、
    前記ゲート電極の他方の側に形成された第２導電型のドレイン領域と、
    を備え、
    前記ソース領域と前記ドレイン領域のゲート電極近傍の一部の表面を他の表面よりも低い位置に配置すると共に前記ソースおよびドレイン領域の拡散深さも前記低い位置に配置された表面の下方部分においては前記他の表面の下方部分よりも深くなっていて、
    前記プレーナー部のソース領域およびドレイン領域表面のコンタクトとゲート電極との距離は、前記トレンチ部のソース領域およびドレイン領域表面のコンタクトとゲート電極との距離よりも短いことを特徴とする半導体装置。
  2. 第１導電型半導体基板と、
    前記第１導電型半導体基板の表面近傍に離間して配置された第２導電型のソース領域およびドレイン領域と、
    前記ソース領域およびドレイン領域の間に配置された第１のチャネル領域となる平坦なプレーナー部と、
    前記プレーナー部に沿って配置された、その側面および底面が第２のチャネル領域となる、一定の深さを有するトレンチ部と、
    前記プレーナー部および前記トレンチ部の表面に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜の上に設けられたゲート電極と、
    を備え、
    前記ソース領域およびドレイン領域のうち前記トレンチ部を介して向き合う部分の表面は他の部分の表面よりも低い位置に配置するとともに、前記ソースおよびドレイン領域の拡散深さも前記トレンチ部を介して向き合う部分においては他の部分よりも深くなっていて、
    前記プレーナー部のソース領域およびドレイン領域表面のコンタクトとゲート電極との距離は、前記トレンチ部のソース領域およびドレイン領域表面のコンタクトとゲート電極との距離よりも短いことを特徴とする半導体装置。
  3. 前記低い位置に配置された前記ソース領域およびドレイン領域の表面に配線のためのコンタクトを有することを特徴とする請求項１あるいは２に記載の半導体装置。
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