JP5063212B2

JP5063212B2 - 複数コンポーネントシステム

Info

Publication number: JP5063212B2
Application number: JP2007166383A
Authority: JP
Inventors: 徳久柳原; 一木原; 山田　　勉; 万紀子苗村; 憲二清野
Original assignee: Hitachi Industrial Equipment Systems Co Ltd
Current assignee: Hitachi Industrial Equipment Systems Co Ltd
Priority date: 2007-06-25
Filing date: 2007-06-25
Publication date: 2012-10-31
Anticipated expiration: 2027-06-25
Also published as: DE602008003063D1; EP2012217B1; JP2009003862A; US20090013221A1; CN101334746A; EP2012217A1; US7861115B2; CN101334746B; ATE485555T1

Description

本発明は、ＬＡＮなどの少なくともＣＰＵ（Central Processing Unit：中央処理装置）を備えたコンポーネントが複数共通バスを介して接続されて構成された複数コンポーネントシステムに係り、特に、該コンポーネントでの異常状態となったＣＰＵのリセット機構に関する。

従来、リセット線を含む共通バスを介して複数のＣＰＵユニットが接続され、夫々のＣＰＵユニットで全体の処理を分担して実行するようにしたマルチＣＰＵシステムが知られているが、かかるマルチＣＰＵシステムにおいて、実行中のアプリケーションプログラムの指定により、ＣＰＵユニットをリセットするようにした技術が提案されている（例えば、特許文献１参照）。

この技術は、少なくともＣＰＵユニットを含む複数のサブラック（コンポーネント）からなるシステムであって、このシステムの運用中に、いずれかのサブラックのＣＰＵユニットで、実行中のアプリケーションプログラムの指定により、システムリセット要求が発生するものであり、かかる要求があると、このＣＰＵユニットがリセット権を獲得し、リセット線を介して他のサブラックのＣＰＵユニットをリセットするものである。
特開平５−２９０００８号公報

ところで、上記特許文献１に記載のシステムでは、このシステムを構成する複数のサブラック、即ち、コンポーネントのＣＰＵユニットが夫々全体の処理を分担して実行するものであるから、システムリセット要求により、全てのコンポーネントのＣＰＵユニットが同時にリセットされるようにしているものであるが、複数のコンポーネントから構成され、個々のコンポーネントが個別に独立の処理を行なうシステムでは、上記特許文献１に記載のシステムのように、リセット信号により、全てのコンポーネントのＣＰＵユニットが同時にリセットされたのでは、正常に処理を行なっているＣＰＵユニットもリセットされることになり、これまでの処理データが失われ、これまでの処理が無駄になってしまうという問題がある。

かかる問題を解消するために、例えば、あるコンポーネントでのＣＰＵユニットに異常が発生した場合、このＣＰＵユニットのみをリセットするようにすることが考えられるが、このためには、いずれかにＣＰＵユニットが異常状態になる毎に、ＣＰＵユニットが異常状態となったコンポーネントをオペレータが見つけ出す作業が必要となり、オペレータにとって非常に手間がかかることになる。

さらに、ＣＰＵにＷＤＴ（Watch Dog Timer：ウォッチドッグタイマ）を設け、このＷＤＴがＣＰＵの状態を常時監視し、ＣＰＵが異常状態となったことを検出すると、このＣＰＵをリセットする技術も知られており、ＣＰＵユニットを有するコンポーネントの複数からなるシステムにおいて、コンポーネント毎にかかるＷＤＴを設け、そのＣＰＵが異常状態となると、このＷＤＴによってＣＰＵユニットがリセットされるようにすることも考えられ、これにより、異常状態となったＣＰＵユニットのみリセットするようにすることができる。

ところで、この方法によると、オペレータの意思に関係なく、異常状態となったＣＰＵが自動的にリセットされる。しかしながら、システムに異常がみられた場合、オペレータとしては、例えば、この異常を充分に確認したり、場合によっては、この異常のもとになるコンポーネントを見つけ出し、そのＣＰＵのこれまでの処理データを確保するなどの処置を講じたりしたい場合もあり、このようなオペレータの要求があるにもかかわらず、自動的に異常状態のＣＰＵがリセットされてしまうことになる。

本発明の目的は、かかる問題を解消し、異常状態となったコンポーネントのＣＰＵのみをオペレータの希望するタイミングでリセットすることができるようにした複数コンポーネントシステムを提供することにある。

本発明の他の目的は、さらに、異常状態となったコンポーネントのＣＰＵのみを、その処理データが損なわれないタイミングでリセットすることができるようにした複数コンポーネントシステムを提供することにある。

上記目的を達成するために、本発明は、少なくともＣＰＵを備えたコンポーネントが共通バスで相互に接続されてなる複数コンポーネントシステムであって、スイッチ操作によってリセット信号を発生し、前記共通バスとは別設のリセット線を通して、前記コンポーネント夫々に供給する第１のリセット信号発生手段を前記コンポーネントとは別に設け、前記コンポーネント夫々には、前記ＣＰＵからの所定の信号の検知を基に前記ＣＰＵの状態を正常か異常かを検出する状態検出手段を設けるとともに、前記状態検出手段の検出結果に応じて、前記ＣＰＵのリセットの可否を判定する判定手段を設け、前記判定手段は、前記状態検出手段からの信号を基に前記ＣＰＵが正常状態にあると判定する場合、前記第１のリセット信号発生手段からの前記リセット信号による前記ＣＰＵのリセットを禁止し、前記状態検出手段からの信号を基に前記ＣＰＵが異常状態にあると判定する場合、前記第１のリセット信号発生手段からの前記リセット信号によって前記ＣＰＵをリセットし、さらに、前記コンポーネント夫々の前記ＣＰＵは、正常状態であるとき生存情報を出力して、前記共通バスを介して他の前記コンポーネントに供給するとともに、他の前記コンポーネントからの前記生存情報を前記共通バスを介して取得することにより、他の前記コンポーネントでの前記ＣＰＵが正常状態にあるか否かを判定し、前記コンポーネント毎に、前記ＣＰＵが他の前記コンポーネントでの前記ＣＰＵを前記生存情報を基に異常状態にあると判定したとき、リセット信号を発生して前記コンポーネント夫々の前記判定手段に前記リセット線を通して供給する第２のリセット信号発生手段を前記コンポーネントに設け、前記コンポーネントの前記ＣＰＵは夫々、正常状態にあるとき、ＣＰＵが異常状態となったコンポーネントでのＣＰＵでの処理結果のデータを前記共通バスを介して取得し、しかる後、前記第２のリセット信号発生手段から前記リセット信号を発生させることを特徴とするものである。

また、本発明は、前記複数コンポーネントシステムにおいて、前記状態検出手段は、前記ＣＰＵからの所定の周期信号毎にカウントをリセットして初期値からのカウントを繰り返し、前記ＣＰＵが異常状態になると、前記所定の周期信号が供給されなくなってカウントがオーバーフローして前記ＣＰＵが異常状態であることを検出することを特徴とするものである。

本発明によると、オペレータが必要とするタイミングで、異常状態となったコンポーネントのＣＰＵのみをリセットさせることができ、正常状態にあるコンポーネントのＣＰＵをそのまま処理を継続させることができる。

また、本発明によると、ＣＰＵが異常状態となったコンポーネントに対して、正常なコンポーネントのＣＰＵがアクセスでき、ＣＰＵが異常状態となったコンポーネントでのこれまでの処理結果を確保するなどの処理をして後、この異常状態となったＣＰＵを自動的にリセットすることができ、かかるリセットによっても、これまでの処理を無駄にすることがない。

以下、本発明の実施形態を図面を用いて説明する。
なお、以下の実施形態としては、機械などの制御などに用いられるＰＬＣ（プログラマブル・ロジック・コントローラ）を例に説明するが、本発明は、これのみに限るものではなく、夫々が少なくともＣＰＵを備えた複数のコンポーネントからなる任意のシステムに適用可能である。

図１は本発明による複数コンポーネントシステムの第１の実施形態の要部を示す概略構成図であって、１０は電源、１１はリセットスイッチ、２０はＬＡＮ（Local Area Network）、３０はシリアル、４０はＣＦ（Compact Flash：コンパクトフラッシュ（登録商標））、２１，３１，４１はＣＰＵ、２２，３２，４２は状態検出手段、２３，３３，４３は判定回路、２４，３４，４４はメモリ、２５はＬＡＮＩ／Ｆ（Interface）、３５はシリアルＩ／Ｆ、４５はＣＦＩ／Ｆ、５０はＰＣＩ（Peripheral Components Interconnect）バスである。

同図において、この第１の実施形態は、ＬＡＮ２０やシリアル３０，ＣＦ４０などのコンポーネントとこれらに電源電圧を供給する電源１０とで構成されており、これらコンポーネント２０，３０，４０は共通バスとしてのＰＣＩバス５０によって相互に接続されている。

ＬＡＮ２０は、ＣＰＵ２１と、ＣＰＵ２１が実行するプログラムやＣＰＵ２１が演算処理するデータを格納するメモリ２４と、ＬＡＮＩ／Ｆ２５とを備え、さらに、ＣＰＵ２１をリセットするための状態検出手段２２や判定回路２３が設けられた構成をなしており、ＬＡＮＩ／Ｆ２５によってインターネットとの通信を行なうコンポーネントである。また、シリアル３０は、同様にして、ＣＰＵ３１と、ＣＰＵ３１が実行するプログラムやＣＰＵ３１が演算処理するデータを格納するメモリ３４と、ＬＡＮＩ／Ｆ３５とを備え、さらに、ＣＰＵ３１をリセットするための状態検出手段３２や判定回路３３が設けられた構成をなしており、シリアルＩ／Ｆ３５によってＲＳ２３２Ｃなどの規格に基づいて外部機器との通信を行なうコンポーネントである。さらに、ＣＦ４０は、同様にして、ＣＰＵ４１と、ＣＰＵ４１が実行するプログラムやＣＰＵ４１が演算処理するデータを格納するメモリ４４と、ＣＦＩ／Ｆ４５とを備え、さらに、ＣＰＵ４１をリセットするための状態検出手段４２や判定回路４３が設けられた構成をなしており、ＬＡＮＩ／Ｆ４５によってＣＦカードなどの記録媒体と通信を行なうコンポーネントである。このように、これらコンポーネント２０，３０，４０は、１つの全体処理を分担して行なうものではなく、夫々個別に独立した演算処理を行なうものである。

電源１０には、図示しない電源スイッチなどの各種操作スイッチとともに、リセットスイッチ１１が設けられており、このリセットスイッチ１１がオペレータなどによって操作されると、図示しないリセット信号発生手段によって高レベルのリセット信号Ｒｓが発生し、各コンポーネント（ＬＡＮ２０やシリアル３０，ＣＦ４０）に供給される。

図２は図１におけるコンポーネントの１つであるＬＡＮ２０の要部の具体的な構成を示す回路図であって、図１に対応する部分には同一符号を付けている。

同図において、ＣＰＵ２１とＲＡＭ２４とＬＡＮＩ／Ｆ２５とはＰＣＩバス５０を介して接続されている。ＣＰＵ２１は、ＰＣＩバス５０を介し、ＲＡＭ２４でデータの読み出し、書き込みを行なって演算処理を行なうとともに、ＬＡＮＩ／Ｆ２５などの各部の制御を行なう。また、ＣＰＵ２１に状態検出手段２２と判定回路２３とが接続されており、これにより、後述するように、ＣＰＵ２１が異常状態となったとき、電源１０でリセットスイッチ１１の操作によって供給されるリセット信号Ｒｓにより、このＣＰＵ２１をリセットする。

かかる構成は、図１におけるシリアル３０，ＣＦ４０においても同様であり、これらＬＡＮ２０やシリアル３０，ＣＦ４０の異なるコンポーネント間でＰＣＩバス５０が相互に接続されている。

ＬＡＮ２０において、状態検出手段２２は、例えば、ＷＤＴ（Watch Dog Timer：ウォッチ・ドッグ・タイマ）である。ＷＤＴは、ＣＰＵ２１からの割込信号Ｉｒによってリセットされるカウンタからなるものである。ＣＰＵ２１は、正常状態にあるとき、一定の周期でこの割込信号Ｉｒを発生し、この割込信号Ｉｒが供給される毎に、ＷＤＴはリセットされて初期値からのカウントを繰り返す。ＣＰＵ２１が異常状態になると、このＣＰＵ２１から割込信号Ｉｒが供給されなくなるので、ＷＤＴはカウントを継続し、オーバフローすると、異常信号Ａｂを発生し、これを判定回路２３に供給する。

判定回路２３は、異常状態検出手段２２から異常信号Ａｂが供給されないときには、ＣＰＵ２１は正常な状態にあるとしてこのＣＰＵ２１のリセットを不可とする判定をする。異常状態検出手段２２から異常信号Ａｂが供給されたときには、ＣＰＵ２１は異常な状態にあるとしてこのＣＰＵ２１のリセットを可とする判定をし、リセット信号Ｒｓが供給されると、このＣＰＵ２１をリセットする。

図３は判定回路２３の一具体例を示す回路構成図であって、２３ａはＳ／ＲＭＭ（セット／リセットマルチバイブレータ）、２３ｂはＡＮＤゲートである。

同図において、Ｓ／ＲＭＭ２３ａは、電源１０（図１）のリセットスッチ１１（図１）が操作されることによって供給される高レベルのリセット信号Ｒｓの終端エッジ（立下りエッジ）でリセットされ、状態検出手段２２（図１）からの異常信号Ａｂの始端エッジでセットされ、セットされたときには、高レベルのＱ出力が出力される。このＱ出力はＡＮＤゲート２３ｂの一方の入力となり、リセット信号ＲｓがＡＮＤゲートに他方の入力として供給される。状態検出手段２２からの異常信号ＡｂによってＳ／ＲＭＭ２３ａがセット状態にあるときには、リセットスイッチ１１の操作によるリセット信号ＲｓがＡＮＤゲート２３ｂを通過する。このリセット信号Ｒｓは、ＣＰＵ２１（図１，図２）に供給され、これをリセットする。

次に、この第１の実施形態の動作について、図１を用いて説明する。

ＬＡＮ２０やシリアル３０，ＣＦ４０などのコンポーネントのＣＰＵ２１，３１，４１が正常に動作しているときには、かかるシステムの図示しない、例えば、制御対象の機器は正常に動作しているが、これらコンポーネントのいずれかのＣＰＵが異常状態となると、制御対象の機器の動作はこのＣＰＵの異常状態の影響を受ける。これによってオペレータはシステムのいずれかのコンポーネントに異常が生じたことを認識することができ、この異常を認識してオペレータがリセットスイッチ１１を操作すると、リセット信号Ｒｓが発生してこれらＬＡＮ２０やシリアル３０，ＣＦ４０に供給される。

一方、ＣＰＵが異常状態となったコンポーネントでは、これを、例えば、ＬＡＮ２０とすると、上記のように、状態検出手段２２がＣＰＵ２１が異常状態になったことを検出して異常信号Ａｂを判定回路２３に供給し、判定回路２３が、ＣＰＵ２１が異常状態にあるとして、このＣＰＵ２１のリセットを可とする判定をしている。かかる状態で電源１０からリセット信号Ｒｓが供給されると、この判定回路２３がこの供給されたリセット信号ＲｓをＣＰＵ２１に供給する。これにより、このＣＰＵ２１がリセットされる。

ＣＰＵが正常状態にあるコンポーネント、この場合では、シリアル３０とＣＦ４０では、状態検出手段３２，４２が夫々ＣＰＵ３１，４１の正常状態を検出しているので、異常信号Ａｂを発生せず、判定回路３３，４３は夫々ＣＰＵ３１，４１が正常状態にあるとしてこれらのリセットを不可と判定する。このため、ＣＰＵ３１，４１は夫々、リセット信号Ｒｓが供給されても、リセットされずに継続して演算処理動作を行なう。

このようにして、いずれかのコンポーネントのＣＰＵが異常状態となってシステムに異常が生じても、そのいずれのコンポーネントに異常が生じたかをオペレータが認識しなくとも、また、認識できなくとも、システムが異常となったことを認識したときにリセットスイッチ１１を操作するだけで、異常状態となったコンポーネントのＣＰＵだけを確実にリセットすることができるし、正常に動作しているコンポーネントのＣＰＵをもリセットするといった好ましくない事態を回避できる。

しかも、オペレータのリセットスイッチ１１の操作により、即ち、オペレータの要求により、異常状態となったコンポーネントのＣＰＵをリセットするものであるから、かかるＣＰＵのリセットタイミングもオペレータによって決めることができ、例えば、制御対象の機器に所定の処置を施してから、あるいは、異常状態となったＣＰＵのこれまでの処理データを確保できるものであれば、これを確保した後、リセットスイッチ１１を操作して異常状態となったコンポーネントのＣＰＵをリセットするといった処置を施すことができる。このように、処理データを確保できる場合には、リセットしたＣＰＵを立ち上げるときに、この確保したデータを利用することができ、異常状態になる直前までの処理が無駄になることがない。

図４は本発明による複数コンポーネントシステムの第２の実施形態を示すブロック構成図であって、２６，３６，４６はリセット信号発生回路であって、図１に対応する部分には同一符号をつけて重複する説明を省略する。

同図において、この第２の実施形態は、図１に示す第１の実施形態において、各コンポーネント、即ち、ＬＡＮ２０，シリアル３０，ＣＦ４０に夫々リセット信号発生回路２６，３６，４６を設け、これによってリセットスイッチ１１が操作されたときのリセット信号Ｒｓと同じフォーマットのリセット信号Ｒｓ’を発生するものである。リセット信号Ｒｓ’を発生するコンポーネントは、ＬＡＮ２０，シリアル３０，ＣＦ４０のいずれかのＣＰＵが異常となったとき、ＣＰＵが正常状態にあるコンポーネントであり、このリセット信号Ｒｓ’がＣＰＵが異常状態にあるコンポーネントに判定回路から取り込まれ、この異常状態にあるＣＰＵをリセットする。

ここで、図５に示すように、ＣＰＵ２１とＲＡＭ２４とＬＡＮＩ／Ｆ２５とはＰＣＩバスに接続され、ＣＰＵ２１が、ＰＣＩバス５０を介して、ＲＡＭ２４でデータの読み出し、書き込みを行なって演算処理を行なうとともに、ＬＡＮＩ／Ｆ２５などの各部の制御を行なう。また、ＣＰＵ２１に状態検出手段２２と判定回路２３とリセット信号発生回路２６とが接続されており、これにより、先の第１の実施形態と同様、ＣＰＵ２１が異常状態となったとき、電源１０でリセットスイッチ１１の操作によって供給されるリセット信号Ｒｓにより、このＣＰＵ２１がリセットされるとともに、リセット信号発生回路２６から、このリセット信号Ｒｓと同じフォーマットのリセット信号Ｒｓ’を発生させることができる。また、この第２の実施形態では、ＣＰＵ２１がＰＣＩバス５０を介して他のコンポーネント、この場合、シリアル３０やＣＦ４０と通信をすることができる。

かかる構成は、図１におけるシリアル３０，ＣＦ４０においても同様であり、これらＬＡＮ２０やシリアル３０，ＣＦ４０の異なるコンポーネント間でＰＣＩバス５０が相互に接続されており、これらＬＡＮ２０やシリアル３０，ＣＦ４０で後述する必要なデータの通信を行なう。

各コンポーネントのＣＰＵ２１，３１，４１は夫々、正常状態にあるとき、正常な状態にあることを示す生存情報を、ＰＣＩバス５０を介し、一定の時間間隔で他のコンポーネントに送る。従って、ＣＰＵ２１，３１，４１は夫々、正常状態にあるときには、他のコンポーネントのＣＰＵが正常状態にあるのか否かを常に認識している。

そこで、いま、シリアル３０のＣＰＵ３１が異常状態となったとすると、第１の実施形態と同様、判定回路３３がＣＰＵ３１をリセット可と判定した状態となるが、これとともに、ＣＰＵ３１は生存情報をＰＣＩバス５０に出力しない状態となる。このため、ＬＡＮ２０とＣＦ４０とでは、ＣＰＵ２１，４１がシリアル３０から生存信号を取得できない状態となる。これにより、これらＣＰＵ２１，４１はシリアル３０のＣＰＵ３１が異常状態となったことを認識する。

そこで、ＣＰＵ２１，４１のいずれか一方、例えば、ＣＰＵ２１は、シリアル３０に対して所定の処理を行ない、この処理の終了後、リセット発生回路２６を制御してリセット信号Ｒｓ’を発生させる。このリセット信号Ｒｓ’はシリアル３０とＣＦ４０とに供給されるが、シリアル３０では、その判定回路３３がＣＰＵ３１のリセットを可とする判定をしており、ＡＮＤゲート２３ｂ（図３）をオン状態にしているので（即ち、判定回路３３がオン状態にあるので）、ＬＡＮ２０のリセット発生回路２６で発生されたリセット信号Ｒｓ’が供給されると、これをもとに判定回路３３をリセットする。

なお、リセット発生回路２６がリセット信号Ｒｓ’を発生する前にＣＰＵ２１によるシリアル３０に対する上記の所定の処理とは、例えば、ＣＰＵ２１が、ＣＰＵ３１が異常状態となったことを検出すると、ＰＣＩバス５０を介してシリアル３０のＲＡＭ３４での処理プログラムやデータを読み込んでＲＡＭ２４に格納する処理であり、これにより、異常状態になるまでのＣＰＵ３１で行なわれた処理の結果（処理データ）を確保し、さらに、ＣＰＵ３１が異常状態となる直前からの処理を、他のＣＰＵが、あるいはこのＣＰＵ３１が立ち上がったときに、継続して行なうことができるようにするものである。これにより、ＣＰＵ３１でこれまで行なわれた処理の結果を無駄にすることがないし、また、ＰＣＩバス５０を介してシリアルＩ／Ｆ３５も制御し、シリアル３０の処理を継続して実行できるようにするものである。

また、ＣＦ４０が正常に動作している場合には、その判定回路４３はＣＰＵ４１が正常状態にあるとしてリセットを不可と判定した状態にある。このため、ＣＦ４０では、ＬＡＮ２０のリセット信号発生回路２６で発生したリセット信号Ｒｓ’はこの判定回路４３で阻止され、これにより、ＣＰＵ４０はリセットされない。

さらに、いずれかのコンポーネントのＣＰＵが異常状態となったとき、残りの全てのコンポーネントのＣＰＵがリセット発生回路からリセット信号Ｒｓ’を発生させるようにしてもよいが、コンポーネントに優先順位が設定されており、いずれかのコンポーネントのＣＰＵが異常状態となったときには、残りのコンポーネントのうちの最上位の順位のコンポーネントのＣＰＵがリセット発生回路からリセット信号Ｒｓ’を発生させるようにしてもよい。

また、ＰＣＩバス５０が不具合となって通信ができなくなった場合には、夫々のＣＰＵ２１，３１，４１が生存情報をこのＰＣＩバス５０に出力しても、そのうちのいずれかが他のコンポーネントのＣＰＵに送信されない。そこで、図４において、例えば、シリアル３０とＣＦ４０との間でＰＣＩバスが不具合となると、ＬＡＮ２０のＣＰＵ２１はＣＦ４０からの生存情報を受信することができず、このＣＦ４０のＣＰＵ４１が異常状態にあるとして、リセット信号発生回路２６からリセット信号Ｒｓ’を発生させる。このリセット信号はＣＦ４０にも供給されるが、このＣＦ４０でのＣＰＵ４１は生存情報を出力していて正常な状態にあり、このため、判定回路４３はＣＰＵ４１のリセットを付加とする判定を行なっており、ＬＡＮ２０からリセット信号Ｒｓ’が供給されても、判定回路４３で拒否されてＣＰＵ４１はリセットされない。

このように、ＰＣＩバス５０に不具合が生じて、生存情報が伝達されなくとも、正常状態にあるＣＰＵはリセットされず、処理をそのまま続けることになる。なお、このような場合、リセット信号Ｒｓ’が継続して出力されることになり、これにより、ＰＣＩバス５０の異常を容易に検出することができる。

以上のように、この第２の実施形態においても、リセットスイッチ１１を操作することによる第１の実施形態と同様の効果が得られるものであるが、さらに、オペレータがスイッチ操作しなくとも、異常状態となっているコンポーネントのＣＰＵを、このＣＰＵのこれまでの処理によって得られたデータを損なうことなく、自動的にリセットさせることができる。

さらに、以上の各実施形態では、状態検出手段２２，３２，４２はＣＰＵ２１，３１，４１のハード的な異常状態を検出するものであったが、例えば、プログラムに不備があるなどしてソフト的な異常を検出する手段を設け、この検出結果も判定回路２３，３３，４３に供給し、ＣＰＵ２１，３１，４１のハード的に異常状態となったときも、同様にリセットするようにしてもよい。

本発明による複数コンポーネントシステムの第１の実施形態を示す全体斜視図である。図１におけるコンポーネントの要部の具体的な構成を示す回路図である。図１における判定回路の一具体例を示す回路図である。本発明による複数コンポーネントシステムの第２の実施形態を示す全体斜視図である。図４におけるコンポーネントの要部の具体的な構成を示す回路図である。

符号の説明

１０電源
１１リセットスイッチ
２０ＬＡＮ
３０シリアル
４０ＣＦ
２１，３１，４１ＣＰＵ
２２，３２，４２状態検出手段
２３，３３，４３判定回路
２４，３４，４４メモリ
２５ＬＡＮＩ／Ｆ
２５シリアルＩ／Ｆ
２５ＣＦＩ／Ｆ
２６，３６，４６リセット信号発生回路
５０ＰＣＩバス

Claims

少なくともＣＰＵを備えたコンポーネントが共通バスで相互に接続されてなる複数コンポーネントシステムであって、
スイッチ操作によってリセット信号を発生し、前記共通バスとは別設のリセット線を通して、前記コンポーネント夫々に供給する第１のリセット信号発生手段を前記コンポーネントとは別に設け、
前記コンポーネント夫々には、前記ＣＰＵからの所定の信号の検知を基に前記ＣＰＵの状態を正常か異常かを検出する状態検出手段を設けるとともに、前記状態検出手段の検出結果に応じて、前記ＣＰＵのリセットの可否を判定する判定手段を設け、
前記判定手段は、前記状態検出手段からの信号を基に前記ＣＰＵが正常状態にあると判定する場合、前記第１のリセット信号発生手段からの前記リセット信号による前記ＣＰＵのリセットを禁止し、前記状態検出手段からの信号を基に前記ＣＰＵが異常状態にあると判定する場合、前記第１のリセット信号発生手段からの前記リセット信号によって前記ＣＰＵをリセットし、
さらに、前記コンポーネント夫々の前記ＣＰＵは、正常状態であるとき生存情報を出力して、前記共通バスを介して他の前記コンポーネントに供給するとともに、他の前記コンポーネントからの前記生存情報を前記共通バスを介して取得することにより、他の前記コンポーネントでの前記ＣＰＵが正常状態にあるか否かを判定し、
前記コンポーネント毎に、前記ＣＰＵが他の前記コンポーネントでの前記ＣＰＵを前記生存情報を基に異常状態にあると判定したとき、リセット信号を発生して前記コンポーネント夫々の前記判定手段に前記リセット線を通して供給する第２のリセット信号発生手段を前記コンポーネントに設け、
前記コンポーネントの前記ＣＰＵは夫々、正常状態にあるとき、ＣＰＵが異常状態となったコンポーネントでのＣＰＵでの処理結果のデータを前記共通バスを介して取得し、しかる後、前記第２のリセット信号発生手段から前記リセット信号を発生させる
ことを特徴とする複数コンポーネントシステム。
請求項１において、
前記状態検出手段は、前記ＣＰＵからの所定の周期信号毎にカウントをリセットして初期値からのカウントを繰り返し、前記ＣＰＵが異常状態になると、前記所定の周期信号が供給されなくなってカウントがオーバーフローして前記ＣＰＵが異常状態であることを検出する
ことを特徴とする複数コンポーネントシステム。